JP2001243772A - ダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ） - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の遷移の検出に応じてメモリセルア
レイへのアクセス動作を行う複数の個別動作回路とを備
え、入力信号にグリッチが発生しても致命的な誤動作が
発生しないＤＲＡＭの実現。 【解決手段】 メモリセルアレイ10と、入力信号の遷移
を検出するＡＴＤ回路14と、ＡＴＤ回路の発生する検出
信号に応じてメモリセルアレイへのアクセス動作を行う
複数の個別動作回路19-29 とを備えるＤＲＡＭにおい
て、複数の個別動作回路のＡＴＤ信号に応じて動作を開
始する可能性（感度）が異なり、不正データが書き込ま
れないように及び不正データを読み出さないように設定
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）に関し、特に外
部から入力されるアドレス信号や制御信号の変化を検出
するアドレス遷移検出回路（ＡＴＤ回路：address tran
sition detection circuit) を有し、ＡＴＤ回路の検出
信号に応じて内部回路が動作するＤＲＡＭに関する。

【０００２】

【従来の技術】従来の汎用ＤＲＡＭは、制御信号として
／ＲＡＳ及び／ＣＡＳが入力され、／ＲＡＳ及び／ＣＡ
Ｓの状態又はその変化に応じて、アドレス信号をＤＲＡ
Ｍ内に取込むと共にデータ信号の入出力を行う。具体的
には、／ＲＡＳの立ち下がりからパルスを生成し、この
パルスから、ロウアドレスラッチ信号とロウアドレスで
指示される部分のアクセスに関係するＲＡＳ系周辺回路
を動作させるｒａｓｚ信号を生成、更にｒａｓｚ信号か
らコラムラインの選択信号やセンスアンプ活性化信号を
除くＤＲＡＭメモリセルアレイのコア部の制御信号を生
成していた。次に／ＣＡＳが立ち下がると、ＡＴＤ回路
でコラムアドレス信号の遷移を検出し、それに応じて発
生されるＡＴＤパルスでコラムアドレス信号自体をラッ
チしていた。／ＣＡＳは、出力イネーブルの期間を規定
しているだけであった。

【０００３】ＤＲＡＭではアクセスサイクルを高速化す
るための開発が行われ、アドレスマルチプレクスによる
ベージモード動作を行うＤＲＡＭが開発された。ベージ
モード動作は、同一のロウアドレスに対してコラムアド
レスを連続して変化させた場合に高速の読み出しが可能
な動作である。近年では、このベージモードを基本に、
外部よりクロックを供給し、内部動作をクロック（又は
クロックから生成した内部クロック）に同期して動作す
るパイプライン構成とすることにより更にアクセスサイ
クルを高速化するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
が開発されている。しかし、このＳＤＲＡＭは、ベージ
モード動作に対しては高速であるが、ロウアドレスも変
化するようなランダムアクセスに対しては高速とはいえ
なかった。

【０００４】そこで、本出願人は、公表特許ＷＯ98/560
04号で、ロウアドレスで指示される部分のアクセスに関
係するＲＡＳ系周辺回路の動作もパイプライン構成とす
ることにより、ロウアドレスも変化するようなランダム
アクセスに対しても高速動作するＳＤＲＡＭを提案して
いる。ここではこのＳＤＲＡＭをＦＣＤＲＡＭと称する
こととする。

【０００５】ＳＲＡＭは記憶したデータをリフレッシュ
無しに保持できるが、ＤＲＡＭに比べて各メモリセルを
構成するトランジスタの個数が多く、大容量化が難しい
という問題があった。そこで、大容量で安価であるとい
う特徴を有するＦＣＤＲＡＭをＳＲＡＭの代わりに使用
することが検討されている。このような置き換えが容易
に行えるようにするには、ＦＣＤＲＡＭのインターフェ
ースをＳＲＡＭと同じ制御信号で動作できるようにする
ことが望ましい。

【０００６】しかし、ＳＲＡＭの制御信号は、／ＷＥや
／ＯＥなどで構成され、ＳＤＲＡＭやＦＣＤＲＡＭの制
御信号とは異なる。例えば、ＦＣＤＲＡＭには外部から
クロックが供給され、ＦＣＤＲＡＭの内部はクロック又
は内部クロックに同期して動作するが、ＳＲＡＭでは外
部クロックは供給されず、内部をクロック又は内部クロ
ックに同期して動作させることができないという問題が
ある。

【０００７】いずれにしろ、ＤＲＡＭの内部動作を高速
化するには、ＤＲＡＭの内部のアクセス動作に関係する
複数の回路を、アクセスに応じて直ちに起動することが
必要である。前述のように、汎用ＤＲＡＭではコラムア
ドレス信号の遷移を検出するためにＡＴＤ回路が使用さ
れていたが、このＡＴＤ回路をアドレス信号だけでなく
制御信号も含めた遷移を検出する回路として使用し、そ
の出力であるＡＴＤ信号でアクセス動作に関係する複数
の回路の動作を開始することが考えられる。

【０００８】アドレス信号や制御信号に雑音が入り、非
常に小さな幅の不正なパルスが発生する場合がある。こ
のような不正なパルスをグリッチと呼ぶので、ここでも
この語を使用する。ＡＴＤ回路を使用して複数の回路の
動作を開始するように構成した場合、グリッチに応じて
ＡＴＤ信号が発生されたりパルス幅が減少するといった
ことが発生し、それに応じて複数の回路のすべて又は一
部が動作を開始することが起こり得る。

【０００９】前述のように、汎用ＤＲＡＭでは、／ＲＡ
Ｓの立ち下がりから生成したパルスでロウアドレス信号
のラッチとＲＡＳ系周辺回路の動作を開始し、次にＡＴ
Ｄ回路でコラムアドレス信号の遷移を検出するとコラム
アドレス信号をラッチしていた。アクセス動作のサイク
ルを規定するのはコラムアドレス信号のラッチから出力
までの経路であった。

【００１０】汎用ＤＲＡＭでも、／ＲＡＳ、／ＣＡＳ、
ロウアドレス信号、及びコラムアドレス信号にグリッチ
が発生すると誤動作が問題になる。／ＲＡＳにグリッチ
が発生すると誤ってロウアドレス信号のラッチやＲＡＳ
系周辺回路の動作が開始されたり一部の回路が動作しな
いるという問題を生じるために、／ＲＡＳの立ち下がり
を検出する回路では、グリッチを除去して正規の／ＲＡ
Ｓの立ち下がりのみを検出するようにしていた。グリッ
チを除去するには、所定時間以上安定した信号のみを検
出するが、そのためには除去するグリッチの幅に応じた
時間だけ信号を遅延させることが必要である。汎用ＤＲ
ＡＭのアクセスサイクルはＦＣＲＡＭに比べて低速であ
り、／ＲＡＳの立ち下がりからコラムアドレス信号の遷
移まで十分な時間があり、／ＲＡＳのグリッチの影響は
ほとんど除去することが可能であり、問題にはならなか
った。なお、ロウアドレス信号やコラムアドレス信号を
ラッチする時にグリッチが発生すると不正なアドレスに
アクセスすることになり問題であるが、アドレス信号を
ラッチするのは十分にグリッチが除去された／ＲＡＳが
正常に変化した場合のみであり、あまり問題にならなか
った。

【００１１】

【発明が解決しようとする課題】ＦＣＤＲＡＭをＳＲＡ
Ｍの代わりに使用できるようにするために、ＡＴＤ回路
を使用してアドレス信号だけでなく制御信号も含めた入
力信号の遷移を検出し、複数の回路の動作を開始するよ
うに構成した場合、入力信号のグリッチに応じてＡＴＤ
信号が発生され、それに応じて複数の回路のすべて又は
一部が誤動作する可能性がある。そのため、グリッチの
影響を除去する必要があるが、高速のＦＣＤＲＡＭの場
合グリッチを除去する時間を十分長くすることができな
いという問題がある。

【００１２】この問題は、ＦＣＤＲＡＭに限らず、高速
に動作するために入力信号の遷移を検出して複数の回路
を動作させる場合には同様に発生する。本発明は、この
ような問題を解決したＤＲＡＭを実現するもので、入力
信号の遷移の検出に応じてメモリセルアレイへのアクセ
ス動作を行う複数の個別動作回路とを備える高速なＤＲ
ＡＭにおいて、たとえ入力信号にグリッチが発生しても
致命的な誤動作が発生しないようにすることを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を実現するた
め、本発明のダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）では、複数の個別動作回路がＡＴＤ信号
に応じて動作を開始する可能性（感度）を異ならせて、
ダイナミック・ランダム・アクセス・メモリに不正デー
タが書き込まれないように及び不正データを読み出さな
いように設定することを特徴とする。

【００１４】ＡＴＤ回路の発生する検出信号（ＡＴＤ信
号）に応じてメモリセルアレイへのアクセス動作を行う
回路には、アドレスラッチ回路、メモリセルアレイのロ
ウアドレスで指示される部分のアクセスに関係するＲＡ
Ｓ系周辺回路、及びデータの読み出し又は書き込み動作
に係わるデータ入出力系回路などが含まれる。ＡＴＤ回
路は、外部から入力される信号が遷移すると、その変化
に対してパルス信号を発生する。アドレスラッチ回路、
ＲＡＳ系周辺回路及びデータ入出力系回路は、このパル
ス信号をトリガとして動作を開始する。このパルス信号
がＡＴＤ信号であり、すべての動作の原点となる信号で
ある。この信号から、アドレスラッチ回路、ＲＡＳ系周
辺回路及びデータ入出力系回路を動作させる外部アドレ
スラッチ信号、ＲＡＳ系周辺回路活性化信号及び読み取
り（リード）信号又は書き込み（ライト）動作命令信号
が発生させる。

【００１５】ここで、入力信号にグリッチが発生し、そ
れに応じてＡＴＤ信号のパルス幅が正常な時より狭くな
ってしまった場合を考える。この場合、内部における通
常のＡＴＤ信号に対して発生されるべき信号がすべて発
生され、各回路が正常に動作すれば問題はないが、ＡＴ
Ｄ信号の幅が更に細くなると、発生されない信号が出て
くる。これは、グリッチにより正規のＡＴＤ信号が発生
された場合も同様である。ここで、どの信号が発生さ
れ、どの信号が発生されないかで、誤動作による影響の
程度が異なる。例えば、アドレス信号をラッチしてもＲ
ＡＳ系周辺回路活性化信号が発生されなければＤＲＡＭ
としてはアドレスを取り込むだけでそれ以外の動作はし
ないので問題は生じない。しかし、逆にアドレス信号を
ラッチしていないのにＲＡＳ系周辺回路活性化信号が発
生されると、意図しないアドレスに対してアクセスする
ことになり、場合によっては記憶データの破壊になる。
また、ＲＡＳ系周辺回路活性化信号が発生されてもリー
ド信号又はライト信号が発生されなければデコードはす
るがセンスバッファ又はライトアンプは動作しなのでデ
ータは損傷しない。しかし、逆にＲＡＳ系周辺回路活性
化信号が発生されないのにリード信号又はライト信号が
発生されると、不定データが出力又は書き込まれる。ま
た、レイトライト方式であれば、書き込みデータを不定
データで書き換えてしまう可能性もある。

【００１６】そこで、本発明のＤＲＡＭでは、ＡＴＤ信
号に応じて動作を開始する可能性（感度）を、リード信
号又はライト信号に応じて動作するデータ入出力系回路
に対してもっとも小さくし、ＲＡＳ系周辺回路、更にア
ドレスラッチ回路の順で高くなるように異ならせる。こ
れにより、たとえ外部入力信号にグリッチが発生して正
常でないＡＴＤ信号が発生されても、データを損傷する
ような致命的な誤動作が発生しないようにする。

【００１７】

【発明の実施の形態】図１は、本発明の実施例のＤＲＡ
Ｍの全体構成を示す図である。このＤＲＡＭは、ＲＡＳ
系周辺回路及びデータ入出力系回路の動作を両方共パイ
プライン構成とし、ランダムアクセスに対しても高速動
作する公表特許ＷＯ98/56004号に開示されたＦＣＤＲＡ
Ｍであるが、ＳＲＡＭと同じ制御信号で動作するように
ＡＴＤ回路で制御信号／ＣＥ、／ＷＥ、／ＯＥ、及びア
ドレス信号の遷移を検出してＡＴＤ信号を発生させ、Ａ
ＴＤ信号に応じて各内部回路の動作を行う点が異なる。

【００１８】図１に示すように、実施例のＤＲＡＭは、
メモリセルアレイ１０と、アドレス信号が入力されるア
ドレスバッファ１１と、制御信号ＣＥ２、／ＣＥ、／Ｗ
Ｅ、／ＯＥ、／ＵＢ、／ＬＢが入力されるコントロール
バッファ１２と、フィルタ１３と、ＡＴＤ回路１４と、
ＥＡＬＧＥＮ回路１５と、ＲＡＳＧＥＮ回路１６と、Ｃ
ＭＤＳＥＬ回路１７と、ＣＴＬＤＥＣ回路１８と、セル
フリフレッシュコントローラ＆カウンタ１９と、タイミ
ングコントローラ２０と、アドレスラッチ２１と、ロウ
デコーダ２２と、コラムデコーダ２３と、センスアンプ
２４と、ライトアンプ２５と、入力データラッチ＆コン
トローラ２６と、センスバッファ２７と、出力データコ
ントローラ２８と、データ信号が入出力される入出力バ
ッファ２９とを有する。上記のように、本実施例のＤＲ
ＡＭは公表特許ＷＯ98/56004号に開示されたＦＣＤＲＡ
Ｍに類似した構成を有するので、ここでは本発明に関係
するフィルタ１３と、ＡＴＤ回路１４と、ＥＡＬＧＥＮ
回路１５と、ＲＡＳＧＥＮ回路１６と、ＣＭＤＳＥＴ回
路１７とに関係する部分についてのみ説明し、他の部分
についての詳しい説明は省略する。

【００１９】図１に示すように、制御信号ＣＥ２、／Ｃ
Ｅ、／ＷＥ、／ＯＥ、／ＵＢ、／ＬＢは、コントロール
バッファ１２に入力された後、フィルタ１３でグリッチ
を低減した後、ＡＴＤ回路１４とＣＴＬＤＥＣ１８に供
給される。これらの制御信号はＳＲＡＭの制御信号であ
り、ＣＥ２と／ＣＥはチップ選択信号、／ＷＥは書き込
み命令信号、及び／ＯＥは読み出し命令信号である。こ
のＤＲＡＭはデータ幅が１６ビットであり、上位８ビッ
ト、下位８ビット又は１６ビットすべてのいずれかを動
作の対象として選択することが可能になっており、／Ｕ
Ｂと／ＬＢはそれを指示する制御信号である。アドレス
信号は２０ビットで、アドレスバッファ１１に入力さ
れ、ＡＴＤ回路１４とアドレスラッチ２１に供給され
る。このＤＲＡＭでは、ＡＴＤ回路１４がアドレス信号
及びフィルタ１３を通過した制御信号の変化を検出して
ＡＴＤ信号ａｔｄｐｚを出力し、このＡＴＤ信号ａｔｄ
ｐｚに応じて内部回路が起動される。

【００２０】図２は、ＡＴＤ回路１４の構成を示す図で
ある。ＡＴＤ回路は広く知られているので詳しい説明は
省略するが、アドレス信号の各ビット及びフィルタ１３
を通過した制御信号（／ＵＢと／ＬＢを除く）の変化を
検出する信号変化検出回路（ａｔｄｂ）３１が信号毎に
設けられている。従って、ここでは信号変化検出回路３
１が２４個設けられている。ＡＴＤ発生回路（ＡＴＤＧ
ＥＮ）３２は、２４個の信号変化検出回路３１の出力の
いずれかが検出信号を出力するとＡＴＤ信号ａｔｄｐｚ
を発生する。ＡＴＤ信号ａｔｄｐｚは、セルフリフレッ
シュコントローラ＆カウンタ１９に供給されると共にア
ドレスラッチ信号発生回路（ＥＡＬＧＥＮ）１５に供給
される。このＤＲＡＭは、ＳＲＡＭと同じ入力信号で動
作するように別デバイスのコントローラによるＤＲＡＭ
のリフレッシュ制御を無くしており、ＤＲＡＭ内部でａ
ｔｄｐｚとリフレッシュ要求信号を比較して、早くきた
方から動作を行う方式を採用しており、どちらの動作を
行うかで内部アドレスか外部アドレスを選択し、後述す
るアドレスラッチ信号ｅａｌｚに応じてラッチする。

【００２１】図３は、ＥＡＬＧＥＮ回路１５の構成を示
す図である。この回路は、ＡＴＤ信号ａｔｄｐｚからア
ドレスラッチ信号ｅａｌｚを発生させ、回路の途中から
信号ｐｅａｌｚを出力する。回路の詳しい説明は省略す
るが、ＥＡＬＧＥＮ回路１５の発生したアドレスラッチ
信号ｅａｌｚ（ｐｅａｌｚ）は、アドレスラッチ２１に
印加されると共に、ＲＡＳＧＥＮ回路１６とＣＭＤＳＥ
Ｔ回路１７に供給される。

【００２２】図４は、ＲＡＳＧＥＮ回路１６とＣＭＤＳ
ＥＴ回路１７の構成を示す図である。図示のように、上
記のＥＡＬＧＥＮ回路１５が途中から出力する信号ｐｅ
ａｌｚと、ＣＴＬＤＥＣ１８の出力するリード信号ｒｄ
ｚ（又はライト信号ｗｒｚ）と信号ｐｅａｌｚとを合成
するａｃｔｐｇｅｎ回路３３が設けられている。ＲＡＳ
ＧＥＮ回路１６は、ａｃｔｐｇｅｎ回路３３が出力する
ｐｅａｌｚを遅延させた信号ａｃｔｐｚから、ロウアド
レス系に関係するＲＡＳ系周辺回路を活性化するＲＡＳ
系周辺回路活性化信号（ｒａｓｚ）を発生する。ｒａｓ
ｚはタイミングコントローラ２０に供給される。

【００２３】ＣＭＤＳＥＬ回路１７は、ａｃｔｐｇｅｎ
回路３３が出力するｒｄｐｚとｗｒｐｚ、及びＲＡＳＧ
ＥＮ回路１６の出力する信号ｉｃｓｘからリード動作信
号ｒｄｐｚ（又はライト動作信号ｗｒｐｚ）を発生す
る。リード動作信号ｒｄｐｚ（又はライト動作信号ｗｒ
ｐｚ）は、タイミングコントローラ２０と入出力バッフ
ァ２９に供給される。

【００２４】図５はフィルタ回路１３の構成を示す図で
あり、図６はフィルタ回路１３の動作を示すタイムチャ
ートである。前述のように、入力信号のグリッチは誤動
作を発生させるので、除去するのが望ましい。本実施例
のＤＲＡＭは、グリッチの影響を低減するため内部回路
毎にグリッチに対する感度に差を持たせているが、より
確実にグリッチの影響を除去するため、フィルタ回路１
３でもグリッチ（ノイズ）を遮断するようにしている。
図５のフィルタ回路が、制御信号毎に設けられる。

【００２５】図５及び図６に示すように、入力される制
御信号は、インバータにより生成される逆相信号ｎ４に
分かれ、各々が片効きディレイ素子（Ｌ入力を遅延させ
る素子）に入力される。ここでＬ入力に対しての出力が
遅れるため、短いＬパルスが入力されれば、その出力で
はパルスがなくなってしまう。その結果、ディレイ素子
の各出力ｎ２、ｎ６は図６に示すようになる。つまり、
このｎ２、ｎ６は各々、外部入力からＬパルスノイズ、
Ｈパルスノイズを取り去った信号である。言い換えれ
ば、ｎ２は正規のＬ遷移情報を持ち、ｎ６は正規のＨ遷
移情報を持っていることを意味している。そこで、ｎ２
の立ち下がり、ｎ６の立ち上がりからＨパルスｎ３、ｎ
７を作り、ｎ２、ｎ６から各々正規の遷移情報をパルス
として取り出す。そのようにして生成されたパルスのう
ち、正規の遷移情報を持ったパルスは必ずｎ２側、ｎ６
側から交互に出力されるはずなので、次段のＮＯＲ型フ
リップ・フロップ（ＦＦ）で正規の出力を生成すること
ができる。この時の出力信号は、グリッチ（ノイズ）を
含まない入力に対してディレイ分遅れて出力され、この
ディレイ値が除去できるグリッチ（ノイズ）のパルス幅
となる。

【００２６】図７は、本実施例のＤＲＡＭの各部の起動
信号を示すタイムチャートである。図７を参照して、上
記の各部の動作タイミングとグリッチに対する感度につ
いて説明する。各々の外部信号ｅｘｅ．ｓｉｇｎａｌが
変化するとＡＴＤ回路１４の信号変化検出回路（ａｔｄ
ｂ）３１により、Ｌパルスとしてデバイス内部に伝えら
れる。これらのＬパルスは、ＡＴＤ発生回路（ＡＴＤＧ
ＥＮ）３２で合成され、パルス状のＡＴＤ信号ａｔｄｐ
ｚが発生される。ＥＡＬＧＥＮ回路１５は、ＡＴＤ信号
ａｔｄｐｚを拡張し、拡張されたパルスの終わりからエ
ッジトリガ回路でパルス状の信号ｐｅａｌｚを発生す
る。ここで、ａｔｄｐｚのパルス幅が変化して狭くなっ
ていくと拡張素子で潰れてｐｅａｌｚが発生されなくな
る。すなわち、外部信号の変化に対して、ＥＡＬＧＥＮ
回路１５がｐｅａｌｚを発生する可能性は、ＡＴＤ信号
ａｔｄｐｚが発生される可能性より低くなっている。当
然、ｐｅａｌｚから発生されるアドレスラッチ信号ｅａ
ｌｚの発生の可能性もａｔｄｐｚの発生の可能性より低
く、アドレスラッチ２１でラッチが行われる可能性は、
ＡＴＤ回路１４でａｔｄｐｚが発生される可能性より低
い。ここではこれを感度という語で表現する。すなわ
ち、アドレスラッチ２１の感度は、ＡＴＤ回路１４の感
度より低い。ただし、ｐｅａｌｚのパルス幅はディレイ
素子の遅延量で決まるため、ａｔｄｐｚのパルス幅とｐ
ｅａｌｚのパルス幅の大小関係で感度の高低が決定され
るわけではない。これについては更に後述する。

【００２７】ｐｅａｌｚは、ａｃｔｇｅｎ回路３３でａ
ｃｔｐｚとｒｄｐｚ（又はｗｒｐｚ）を発生する。ここ
ではａｃｔｐｚの感度をｒｄｐｚ（又はｗｒｐｚ）の感
度より高くするため、ｒｄｐｚ（又はｗｒｐｚ）を発生
する入力初段では、多入力ゲートを使用して応答感度を
低くしている。感度の設定は、各回路の応答能力を調整
することにより行うが、例えば、ゲート長くすることで
も調整できる。なお、ｒｄｐｚとｗｒｐｚは、同時に出
力されることはないので、感度は同じに設定してある。

【００２８】ａｃｔｐｚとｒｄｐｚ（又はｗｒｐｚ）
は、それぞれＲＡＳＧＥＮ回路１６とＣＭＤＳＥＬ回路
１７で、ｒａｓｚ、ｒｄｐｘ（ｗｒｐｘ）を発生する。
ａｃｔｐｚとｒｄｐｚ（又はｗｒｐｚ）は、一定以上の
パルス幅を有すれば、入力先のＦＦを変化させることが
可能であり、ｒａｓｚ、ｒｄｐｘ（ｗｒｐｘ）を発生で
きる。これらは一度発生すれば、そのパルス幅はディレ
イによって決定されるため、パルス幅は直接には感度に
関係しない。ｒｄｐｘは、コア制御信号を出力するタイ
ミングを読み取りと書き込みで切り替えたり、センスバ
ッファ２７の活性化などに使用される。

【００２９】ｒａｓｚが発生すると（Ｈになると）、こ
れをトリガとして信号ｂｌｔｚがＨになり、更にｗｌｚ
がＨになる。このようにしてｒａｓｚを元にして連鎖的
にコアの制御信号が生成（活性化）されていく。この中
には信号ｓｐｒｘが含まれ、この信号を元にｒａｓｚを
Ｌにし、ｒａｓｚがＬになることでｗｌｚがＬになる。
このように、ｒａｓｚを元に連鎖的にコアの制御信号が
非活性になり、プリチャージされる。

【００３０】以上のように、ｒａｓｚを元に複数の制御
信号が生成されるが、そのパルス幅は、派生元の信号の
始まりのエッジを受け、タイミングを合わせるためのデ
ィレイ素子を通って作られる。一方パルスの終わりは、
派生元の信号の終わりのエッジを受け、タイミングを合
わせるためのディレイ素子を通って作られたり、ｓｂｅ
ｚのように自分のパルスパルスの立ち上がりからディレ
イで立ち下がりのタイミングを決めている。このよう
に、ｒａｓｚ以降に発生するパルス信号のパルス幅は、
派生元の信号、すなわちｒａｓｚが出ていれば必ず一定
であり、これらの信号間に感度関係はない。

【００３１】以上説明したように、感度とは、入力され
る信号の変化に対して、各回路が動作を行う可能性（応
答性）であり、各回路が発生する制御信号の幅には直接
は関係しない。ここで、本実施例のＤＲＡＭにおける感
度関係を図８に示す。外部から入力される信号に発生す
るグリッチが小さいとＡＴＤ信号のパルス幅も小さくな
る。そこで、図８では、ＡＴＤ信号のパルス幅に対する
各動作信号の発生する確率を感度としている。図示のよ
うに、ＡＴＤ信号のパルス幅の増加に従って各信号の発
生確率は増加するが、アドレスラッチ信号の発生確率は
小さなパルス幅に対しても高く、次にＲＡＳ系周辺回路
の活性化信号の発生確率が高く、リード・ライト動作命
令信号の発生確率は低くなっている。なお、ある程度以
上のパルス幅に対してはすべての信号の発生確率は同じ
（ほぼ１００％）であり、正常動作が行われる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
ＡＴＤ回路を有し、入力信号の遷移の検出に応じて複数
の個別動作回路を起動する高速なＤＲＡＭにおいて、た
とえ入力信号にグリッチが発生しても致命的な誤動作が
発生しないようにできる。これにより、ＳＲＡＭ型のＩ
／Ｏインターフェースで動作する高速のＤＲＡＭが実現
できる。

【図面の簡単な説明】

【図１】本発明の実施例のＤＲＡＭの全体構成を示す図
である。

【図２】実施例のＡＴＤ回路の構成を示す図である。

【図３】実施例のアドレスラッチ信号発生（ＥＡＬＧＥ
Ｎ）回路の構成を示す図である。

【図４】実施例のＲＡＳ系周辺回路活性化信号発生（Ｒ
ＡＳＧＥＮ）回路とデータ入出力系活性化信号発生（Ｃ
ＭＤＳＥＬ）回路の構成を示す図である。

【図５】実施例のフィルタ回路の構成を示す図である。

【図６】実施例のフィルタ回路の動作を示すタイムチャ
ートである。

【図７】実施例のＤＲＡＭの全体の動作を示すタイムチ
ャートである。

【図８】実施例における感度設定を示す図である。

【符号の説明】

１０…メモリセルアレイ １１…アドレスバッファ １２…コントロールバッファ １３…フィルタ １４…ＡＴＤ回路 １５…アドレスラッチ信号発生（ＥＡＬＧＥＮ）回路 １６…ＲＡＳ系周辺回路活性化信号発生（ＲＡＳＧＥ
Ｎ）回路 １７…データ入出力系活性化信号発生（ＣＭＤＳＥＬ）
回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと、入力信号の遷移を
   検出する検出回路と、該検出回路の発生する検出信号に
   応じて前記メモリセルアレイへのアクセス動作を行う複
   数の個別動作回路とを備えるダイナミック・ランダム・
   アクセス・メモリ（ＤＲＡＭ）において、 前記複数の個別動作回路の前記検出信号に応じて動作を
   開始する感度が異なることを特徴とするダイナミック・
   ランダム・アクセス・メモリ。
2. 【請求項２】 請求項１に記載のダイナミック・ランダ
   ム・アクセス・メモリであって、 前記複数の個別動作回路には、前記メモリセルアレイの
   ロウアドレスで指示される部分のアクセスに関係するＲ
   ＡＳ系周辺回路と、データの読み出し又は書き込み動作
   に係わるデータ入出力系回路とが含まれるダイナミック
   ・ランダム・アクセス・メモリ。
3. 【請求項３】 請求項２に記載のダイナミック・ランダ
   ム・アクセス・メモリであって、 前記データ入出力系回路の前記検出信号に応じて動作を
   開始する感度は、前記ＲＡＳ系周辺回路より低いダイナ
   ミック・ランダム・アクセス・メモリ。
4. 【請求項４】 請求項２に記載のダイナミック・ランダ
   ム・アクセス・メモリであって、 前記複数の個別動作回路には、更にアドレス信号ラッチ
   回路が含まれるダイナミック・ランダム・アクセス・メ
   モリ。
5. 【請求項５】 請求項４に記載のダイナミック・ランダ
   ム・アクセス・メモリであって、 前記ＲＡＳ系周辺回路の前記検出信号に応じて動作を開
   始する感度は、前記アドレス信号ラッチ回路より低いダ
   イナミック・ランダム・アクセス・メモリ。