JP2007226934A - 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ - Google Patents

向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ Download PDF

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Abstract

【課題】読み出し／書き込み及びリフレッシュ動作を同時に行うダイナミック半導体メモリを提供する。
【解決手段】同期式ダイナミックメモリ回路において、それぞれ複数のメモリセルを有する複数のメモリバンクと、動作モードを表す命令入力信号に応答する命令デコーダと、正常アクセスのためのメモリセルの位置を表すアドレス入力信号に応答するアドレスデコーダと、ヒドンリフレッシュ命令に応答しヒドンリフレッシュ信号を生成するヒドンリフレッシュ検出器と、ヒドンリフレッシュ信号に応答し正常アクセス動作と同じ時間に実行され得るヒドンリフレッシュ動作を開始するリフレッシュコントローラと、リフレッシュコントローラに接続されヒドンリフレッシュ動作のためのメモリアドレスを生成するリフレッシュアドレス生成器とを備え、ここで、ヒドンリフレッシュ動作及び正常アクセス動作が周期的なクロック信号に応答して発生するメモリ回路を提供する。
【選択図】図１

Description

本発明は、一般に半導体メモリ、更に詳細には、向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ回路に関する。
一般に、ＤＲＡＭのようなダイナミック半導体メモリのメモリセルは、容量性素子上にデータを格納する。容量性素子からの電荷漏れのため、メモリセルは周期的にリフレッシュされなければならない。リフレッシュプロセスは、通常、メモリセルに格納された電荷レベルを元の状態で持ってくるために読み出し動作を行うステップを含む。時間が経つにつれ、異なるタイプのリフレッシュ方法が発展してきた。通常、自動リフレッシュと呼ばれる１つのリフレッシュ方法によれば、メモリチップの外部に、リフレッシュタイマがあり、コントローラにより供給される周期的なリフレッシュ命令に応答し、メモリチップがリフレッシュ動作を行う。セルフリフレッシュと呼ばれる、また別のリフレッシュ方法によれば、メモリチップの内部に、リフレッシュタイマが存在し、すべてのメモリチップが、コントローラからのリフレッシュ開始命令を要求する。通常、リフレッシュされているメモリセルは、正常読み出し及び書き込み動作のためのアクセスが不可能である（特許文献１参照）。
現在の技術では、ＤＲＡＭメモリセルは６４ｍｓ毎にリフレッシュされる必要がある。業界標準として発展した、この６４ｍｓのリフレッシュ周期は、ＤＲＡＭセル技術のデータ保有能力に基づく。通常のメモリチップにおいて、すべてのロー(ｒｏｗｓ）を同時にリフレッシュすることは、電力要件において大きなサージを招くだけでなく、すべてのデータアクセスが不可能であり、ＤＲＡＭの性能に悪影響を及ぼしてしまう。これらの問題を回避するために、通常、リフレッシュ動作はメモリバンクの間で４０９６(４Ｋ)または８１９２(８Ｋ）のサイクルの行数によってずれる。そのため、８ＫのサイクルでリフレッシュされているＤＲＡＭは、７．８?(６４ｍｓ／８１９２)毎にリフレッシュ命令を必要とする。これは、通常、周期的リフレッシュ間隔ｔＲＥＦ１と呼ばれる。１つのリフレッシュ動作が完了し、その後、アクティブサイクルが開始できるのにかかる時間(すなわち、リフレッシュ動作の間にワード線をアクティブにし、プリチャージさせる最小の時間）は、通常、ｔＲＦＣと呼ばれ、正常読み出し及び書き込み動作に対する時間を最小化するために、周期的リフレッシュ間隔ｔＲＥＦ１のごく一部となることが好ましい。
したがって、このようなタイプのマルチバンク、時分割のＤＲＡＭリフレッシュ方法は、リフレッシュ動作に関する電力と性能のトレードオフの処理に、より効果的である。しかし、ＤＲＡＭ装置のメモリセルの密度が増加するにつれ、より多くのリフレッシュ回数又は、より多くのリフレッシュ動作のうちの何れか、若しくは両方とも求められる。これは、ｔＲＥＦ１(例えば、７.８?)毎に、同時にリフレッシュされるロー(またはページ)のメモリセル数が、総メモリ容量と共に増加するからである。例えば、８Ｋのリフレッシュサイクルを有する５１２Ｍの同期式ＤＲＡＭは、６４Ｋのページ(５１２Ｋ／８Ｋ)を同時にリフレッシュしなければならない。これは、正常動作モードの間にアクティブになる通常のページの大きさ(例えば、５１２ＫのＤＤＲ２ ＤＲＡＭに対して１６Ｋ)よりも非常に大きく、回路に対して大きな電力負荷を表す。
より大きい密度のＤＲＡＭにおけるリフレッシュ動作に関する電力管理問題を処理するための１つの方法は、リフレッシュ-アクティブサイクル時間ｔＲＦＣを増加させることである。２５６Ｍの同期式ＤＲＡＭのリフレッシュ-アクティブサイクル時間ｔＲＦＣは７５ｎｓ程度となり得るものであり、その一方、２Ｇの同期式ＤＲＡＭのｔＲＦＣは約２００ｎｓとなり、４Ｇの同期式ＤＲＡＭのｔＲＦＣは３００ｎｓよりもさらに長くなり得る。リフレッシュされているメモリバンクでは、ｔＲＦＣの間、正常メモリ読み出し／書き込み動作が許されないため、さらに長いｔＲＦＣは、コントローラがＤＲＡＭにアクセスするのに利用可能な時間を減少させる。これは、正常読み出し／書き込み動作に利用可能な時間を減少させることにより、ＤＲＡＭの性能に悪影響を及ぼしてしまう。
そのため、ダイナミック半導体メモリにおいて、メモリセルの密度が増加するにつれ、正常読み出し／書き込み動作に利用可能な時間を犠牲にすることなく電力要件を処理する、向上されたリフレッシュメカニズムが必要となる。
２００１‐１１８３８３号公報
本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、その目的は、ダイナミック半導体メモリにおいて、読み出し／書き込み、及びリフレッシュ動作が同時に行われるように許容するリフレッシュメカニズムを具現することにある。
上記の目的を達成すべく、請求項１に記載の発明は、同期式ダイナミックメモリ回路において、それぞれ複数のメモリセルを有する複数のメモリバンクと、動作モードを表す命令入力信号に応答する命令デコーダと、正常アクセスのためのメモリセルの位置を表すアドレス入力信号に応答するアドレスデコーダと、ヒドンリフレッシュ命令に応答し、ヒドンリフレッシュ信号を生成するように構成されたヒドンリフレッシュ検出器と、前記ヒドンリフレッシュ信号に応答し、正常アクセス動作と同じ時間に実行され得るヒドンリフレッシュ動作を開始するように構成されたリフレッシュコントローラと、前記リフレッシュコントローラに接続され、前記ヒドンリフレッシュ動作のためのメモリアドレスを生成するように構成されたリフレッシュアドレス生成器とを備え、ここで、前記ヒドンリフレッシュ動作及び前記正常アクセス動作が、周期的なクロック信号に応答して発生することを特徴とするメモリ回路を提供する。また、請求項２に記載の発明は、前記正常アクセス動作と前記リフレッシュ動作とが、前記複数のメモリバンクのうち、同じバンクにおいて同じ時間に発生し得ることを特徴とする請求項１に記載のメモリ回路を提供する。また、請求項３に記載の発明は、リフレッシュアドレスを正常アクセスアドレスと比較し、アドレス衝突のとき、アドレス衝突信号を生成するように構成されたアドレス比較器をさらに備え、ここで、前記リフレッシュコントローラが前記アドレス衝突信号に応答して前記リフレッシュ動作を取り消し、正常アクセス動作が行われるように許容することを特徴とする請求項１に記載のメモリ回路を提供する。また、請求項４に記載の発明は、前記アドレス衝突信号に応答し、アドレス衝突のとき、前記ヒドンリフレッシュ動作をディセーブルさせるように構成されたリフレッシュ禁止論理をさらに備えたことを特徴とする請求項３に記載のメモリ回路を提供する。また、請求項５に記載の発明は、前記リフレッシュコントローラが、正常リフレッシュ動作を開始するために正常リフレッシュ信号にさらに応答し、その間、正常アクセス動作が行われないことを特徴とする請求項３に記載のメモリ回路を提供する。また、請求項６に記載の発明は、前記正常リフレッシュ動作が、セルフリフレッシュ動作モードまたは自動リフレッシュ動作モードであることを特徴とする請求項５に記載のメモリ回路を提供する。また、請求項７に記載の発明は、バンク選択信号を受信し、前記複数のメモリバンクの何れかひとつを選択するバンクアドレス信号を生成するバンク選択回路をさらに備えたことを特徴とする請求項１に記載のメモリ回路を提供する。また、請求項８に記載の発明は、前記バンク選択信号を受信し、前記複数のメモリバンクの何れかひとつ、またはそれ以上のバンクに供給されるバンク制御信号を生成するバンク制御回路をさらに備えたことを特徴とする請求項７に記載のメモリ回路を提供する。また、請求項９に記載の発明は、前記正常アクセス動作が、周期的なクロック信号の時間ｔ１にて開始し、前記ヒドンリフレッシュ動作が前記周期的なクロック信号の時間ｔ２にて開始し、ここで、時間ｔ１及び時間ｔ２が前記周期的なクロック信号の異なるエッジにおいて発生することを特徴とする請求項１に記載のメモリ回路を提供する。また、請求項１０に記載の発明は、前記バンク選択回路が、前記正常アクセス動作のための第１バンクアドレス信号及び前記ヒドンリフレッシュ動作のための第２バンクアドレス信号を生成することを特徴とする請求項７に記載のメモリ回路を提供する。また、請求項１１に記載の発明は、前記正常アクセス動作及び前記ヒドンリフレッシュ動作が、前記周期的なクロック信号の同じエッジにおいて開始することを特徴とする請求項１に記載のメモリ回路を提供する。また、請求項１２に記載の発明は、前記ヒドンリフレッシュ検出器が、ヒドンリフレッシュ動作が発生する特定のメモリバンクを識別するヒドンリフレッシュバンク選択信号を受信することを特徴とする請求項８に記載のメモリ回路を提供する。また、請求項１３に記載の発明は、前記動作モードの何れかひとつがヒドンリフレッシュ動作であり、ここで、前記複数のリフレッシュメモリバンクにおけるメモリセルが正常アクセス動作の間にリフレッシュできることを特徴とする請求項１２に記載のメモリ回路を提供する。また、請求項１４に記載の発明は、前記動作モードの何れかひとつが正常リフレッシュ動作であり、ここで、メモリセルの正常リフレッシュの間に、メモリバンクが正常アクセス動作に利用できないことを特徴とする請求項１３に記載のメモリ回路を提供する。また、請求項１５に記載の発明は、リフレッシュ命令が、外部信号であることを特徴とする請求項１０に記載のメモリ回路を提供する。また、請求項１６に記載の発明は、前記リフレッシュ命令が、モードレジスタに格納されることを特徴とする請求項１０に記載のメモリ回路を提供する。
また、請求項１７に記載の発明は、同期式ダイナミックメモリ回路を動作させるための方法において、複数のメモリバンクの何れかにおけるメモリセルが、周期的なクロック信号に応じて読み出しまたは書き込み動作のためにアクセスできるように正常アクセス動作モードに入るステップと、前記複数のメモリバンクの何れかにおけるメモリセルが、前記周期的なクロック信号に応じてリフレッシュできるようにヒドンリフレッシュ動作モードに入るステップと、前記正常アクセス動作モードの第１メモリアドレスを前記ヒドンリフレッシュ動作モードの第２メモリアドレスと比較するステップと、前記第１メモリアドレスと前記第２メモリアドレスとの間の衝突のとき、前記ヒドンリフレッシュ動作モードと関わるプリチャージ信号を抑制するステップとを含み、ここで、前記正常アクセス動作モードと前記ヒドンリフレッシュ動作モードとが、同じ時間に同じバンク内で発生し得ることを特徴とする方法を提供する。また、請求項１８に記載の発明は、前記第１メモリアドレスと前記第２メモリアドレスとの間の衝突のとき、前記正常アクセス動作モードと関わるプリチャージ信号に応じてプリチャージ動作を行うステップをさらに含むことを特徴とする請求項１７に記載の方法を提供する。
本発明は、リフレッシュ動作モードを表すためにフラグを用いる同期式ダイナミックメモリ回路を提供し、ここで、リフレッシュ動作は、読み出し／書き込み動作のための正常アクセスと同じバンクにおいて同じ時間に発生し得る。特定の実施形態では、アドレス同士の衝突を解決するため、アドレス比較器が、正常アクセスのためのアドレスをリフレッシュ動作のためのアドレスと比較する。２つのアドレスがマッチする場合、本発明はそのアレイにおいてリフレッシュ動作を取り消し、正常アクセスが行われるように許容する。本実施形態によれば、リフレッシュサイクルの終了時に、内部のプリチャージパルスは、同じ位置へのメモリアクセスを受け入れるために抑制される。プリチャージは、アクティブ(リフレッシュの反対)サイクルに関わるプリチャージ信号により、代わりに実行される。セルフ及び／または自動リフレッシュ動作を提供する、このようなメモリ回路のために、ヒドンリフレッシュフラグは異なるリフレッシュモードを区別するためのメカニズムを提供する。
したがって、一実施形態において、本発明は、それぞれの複数のメモリセルを有する複数のメモリバンクと、動作モードを表す命令入力信号に応答する命令デコーダと、メモリセルの位置を表すアドレス入力信号に応答するアドレスデコーダ及びヒドンリフレッシュ信号に応答するリフレッシュコントローラとを備え、ここで、ヒドンリフレッシュ信号に応答し、リフレッシュコントローラは、正常読み出し／書き込み動作と同じ時間に実行され得るリフレッシュ動作を開始し、リフレッシュ動作及び正常読み出し／書き込み動作は、周期的なクロック信号に応答して発生する同期式ダイナミックメモリ回路を提供する。本実施形態によれば、正常読み出し／書き込み動作とリフレッシュ動作とは、複数のメモリバンクのうち、同じバンクで同じ時間に発生し得る。メモリ回路はリフレッシュアドレスを正常読み出し／書き込みアドレスと比較し、アドレスの衝突のとき、アドレス衝突信号を生成するアドレス比較器をさらに備え、それにより、リフレッシュコントローラはアドレス衝突信号に応答し、リフレッシュ動作を取り消し、正常読み出し／書き込み動作が行われるように許容する。また、リフレッシュコントローラは、正常リフレッシュ動作を開始するために正常リフレッシュ信号にさらに応答することもでき、その間、正常読み出し／書き込み動作は行われない。
他の実施形態において、本発明は、複数のメモリバンクの何れか１つにおけるメモリセルが、周期的なクロック信号に応じ、読み出しまたは書き込み動作のためにアクセスできるように正常アクセス動作モードに入るステップと、複数のメモリバンクの何れかにおけるメモリセルが、周期的なクロック信号に応じてリフレッシュできるように、ヒドンリフレッシュ動作モードに入るステップとを含む同期式ダイナミックメモリ回路を動作させるための方法を提供する。ここで、正常アクセス動作モード（以下「正常アクセスモード」ということがある。）とヒドンリフレッシュ動作モード（以下「ヒドンリフレッシュモード」ということがある。）とは、同じ時間に発生し得る。本実施形態によれば、正常アクセスモードとリフレッシュアクセスモードとは、同じ時間に同じメモリバンク内で発生し得る。当該方法は、複数のメモリバンクの何れか１つにおけるメモリセルがリフレッシュできるように、正常リフレッシュモードに入るステップをさらに含むこともでき、ここで、正常リフレッシュモードの間、メモリ回路は正常アクセスモードに入ることができない。
また、他の実施形態において、本発明は、それぞれの複数のメモリセルを有する複数のメモリバンクと、動作モードを表す命令入力信号に応答する命令デコーダと、メモリセルの位置を表すアドレス入力信号に応答するアドレスデコーダと、リフレッシュアドレスを正常読み出し／書き込みアドレスと比較し、アドレス衝突のとき、アドレス衝突信号を生成するアドレス比較器及びヒドンリフレッシュ信号に応答するリフレッシュコントローラとを備える同期式ダイナミックメモリ回路を提供する。ここで、アドレス衝突信号に応答し、コントローラは、リフレッシュ動作に関する内部プリチャージパルスを抑制する。本実施形態によれば、正常読み出し／書き込み動作とリフレッシュ動作とは、複数のメモリバンクのうち、同じバンクで同じ時間に発生し得る。
他の実施形態において、本発明は、複数のメモリバンクの何れかにおけるメモリセルが、周期的なクロック信号に応じて読み出しまたは書き込み動作のためにアクセスできるよう、正常アクセス動作モードに入るステップと、複数のメモリバンクの何れかひとつにおけるメモリセルが、周期的なクロック信号に応じてリフレッシュできるようにヒドンリフレッシュ動作モードに入るステップと、正常アクセスモードの第１メモリアドレスをヒドンリフレッシュモードの第２メモリアドレスと比較するステップ及び第１メモリアドレスと第２メモリアドレスとの間の衝突のとき、ヒドンリフレッシュモードに関わるプリチャージ信号を抑制するステップとを含む同期式ダイナミックメモリ回路を動作させるための方法を提供する。ここで、正常アクセスモードとヒドンリフレッシュモードとは、同じ時間に同じバンク内で発生し得る。当該方法は、第１メモリアドレスと第２メモリアドレスとの間の衝突のとき、正常アクセスモードに関するプリチャージ信号によりプリチャージ動作を行うステップをさらに含む。
本発明の本質及び長所は、後述する詳細な説明及び添付する図面を参照してより明らかになるだろう。
上述したように、本発明によれば、読み出し／書き込み、及びリフレッシュ動作が同時に行われるようにするダイナミック半導体メモリ回路を提供できるという効果を奏する。
本発明の多様な実施形態は、向上されたリフレッシュ機能を有するメモリ回路及びこのようなメモリ回路を動作させる方法を提供する。一実施形態によれば、本発明は、ここで、ヒドンリフレッシュと呼ばれる特別なリフレッシュ命令に応答し、正常読み出し／書き込み動作と同じ時間に実行され得るリフレッシュ動作を開始するマルチバンク同期式ダイナミックメモリ回路を提供する。本明細書の全般に亘り、「同じ時間に」または「同時」という表現は、２つの動作の間に時間のオーバーラップが存在する状態を含むように意図されており、２つの動作が同時に開始また／または終了することを許すものの、それを要求してはいない。
図１に、本発明の一実施形態に係るマルチバンク同期式ダイナミックメモリ回路１００の簡略化したブロック図の一例を示している。本実施形態において、メモリ回路１００は、正常読み出し及び書き込み動作のために独立してアクセスできる４つのメモリバンク１０２Ａ〜１０２Ｄを備える。ここで説明する本発明の概念は、異なる数のメモリバンクからなるメモリ回路に適用されるものである。メモリバンク１０２は、ワード線及びビット線の交点に配列された複数のメモリセルと、ビット線感知増幅器と、ビット線プリチャージ及びカラム選択回路とを備える。各メモリバンク１０２は、それぞれのロー及びカラムメモリアドレスをデコードするためのＸデコーダ及びＹデコーダを有する。アドレス入力チャネル１０４は、コントローラ(図示せず)から外部アドレスを受信し、そのアドレスをアドレスルータ１０６に供給する。命令デコーダ１０８により生成される特定の命令に応答し、アドレスルータ１０６は、ローアドレスをローアドレスマルチプレクサ（Ｘアドレスマルチプレクサ）１１０に、カラムアドレスをメモリバンク１０２のＹデコーダに供給する。命令デコーダ１０８は、命令入力チャネル１１２から多様な外部メモリ命令を受信し、メモリ回路の多様な動作を制御するための命令をデコードする。また、命令デコーダ１０８は、制御データを格納する内部モードレジスタ（モードレジスタ）１１４から制御情報を受信する。バンク選択チャネル１１６は、外部バンク選択信号を受信し、バンク制御ブロック（バンク制御）１１８に供給されるバンク選択アドレスを生成する。バンク制御ブロック１１８は、所定の動作のために、複数のバンクのうちのいずれかひとつ、またはそれ以上のバンクを選択するよう、メモリバンク１０２に供給されるバンク制御信号を生成する。各メモリバンク１０２は、Ｉ／Ｏ増幅器アレイ１２０を共同で形成するＩ／Ｏ増幅器を有する。データは、Ｉ／Ｏポート（入出力ポート）１２２を介してメモリバンク１０２とＩ／Ｏピンとの間において伝送される。命令入力チャネル１１２、アドレス入力チャネル１０４及びバンク選択チャネル１１６は、受信する信号を処理するため、入力バッファのような回路を備える。
リフレッシュ動作は、リフレッシュコントローラ１２４により制御される。リフレッシュコントローラ１２４は、正常リフレッシュ信号ＮＲｆｒｅｓｈ及びヒドンリフレッシュ信号ＨＲｆｒｅｓｈを受信する。正常リフレッシュ信号ＮＲｆｒｅｓｈは、コントローラによりトリガされる自動リフレッシュ動作モードまたはセルフリフレッシュ動作モードを表す。例示的な本実施形態において、ヒドンリフレッシュ信号ＨＲｆｒｅｓｈは、外部ヒドンリフレッシュ命令やフラグＨＲ及びバンク選択チャネル１１６からのバンク選択信号を受信するヒドンリフレッシュ検出器１２８により生成される。代案的な実施形態において、ヒドンリフレッシュ命令は、モードレジスタ１１４に格納され、命令デコーダ１０８によりデコードされた後、リフレッシュコントローラ１２４に供給される。ＮＲｅｆｒｅｓｈ及びＨＲｆｒｅｓｈ信号に応答し、リフレッシュコントローラ１２４は適切なリフレッシュ制御信号を生成し、このリフレッシュ制御信号をリフレッシュカウンタ１２６に供給する。リフレッシュカウンタ１２６は、リフレッシュ動作のためのローアドレスを生成する。ローアドレスマルチプレクサ１１０は、リフレッシュカウンタ１２６から内部生成ローアドレスを受信し、このリフレッシュカウンタ１２６からのローアドレスをメモリバンク１０２に選択的に適用する。後述するように、ＮＲｅｆｒｅｓｈ信号によりトリガされる正常リフレッシュサイクルの間、すべてのバンクからのメモリローは同時にリフレッシュされ、メモリバンク１０２は正常読み出し及び書き込み動作に利用できない。しかし、ＨＲｆｒｅｓｈ信号によりトリガされるヒドンリフレッシュサイクルの間、すべてのメモリバンク１０２は。正常読み出しまたは書き込み動作のためにアクセスされ得る。ヒドンリフレッシュは、どのバンクが読み出しまたは書き込み動作のために同時にアクセスされるか否かには関係なく発生し得る。
以下、メモリ回路１００の動作について説明する。メモリ回路１００の全体動作は、メモリ回路１００にＲＡＳ＃(ローアドレスストローブ)、ＣＡＳ＃(カラムアドレスストローブ)、ＷＥ＃(読み出しイネーブル)及びＣＳ＃(チップ選択)などといった多様な命令信号を供給するメモリコントローラ(図示せず)の制御下にある。これらの信号の組み合わせが、メモリ回路のための所定の動作を指示する読み出し、書き込みまたは他のタイプの命令ＣＯＭとなって表れる。メモリ回路１００の動作は、外部から受信される周期的なクロック信号ＣＬＫにより同期化される。
図２は、メモリ回路１００のための通常の読み出し及び書き込み動作を示すタイミングチャートである。クロック信号ＣＬＫは、すべてのメモリ動作のタイミングを制御する。図２に示す一例において、時間ｔ２に、メモリ回路１００はアクティブサイクルの開始をシグナル伝達する命令ＡＣＴ、アドレス信号ＡＤＤ及びバンク選択信号ＢＳを受信する。１クロック周期後に、時間t３において、書き込み動作はＢＳにより選択されるバンク内の所定のアドレスＡＤＤにおいて書き込み命令ＷＴにより開始する。入力データのストリームは、同図に示すように、時間ｔ４からｔ８において、メモリＩ／Ｏピンで受信され、アドレス位置において書き込みが行われる。時間ｔ９において、メモリ回路１００は新たなアドレスＡＤＤ及びバンク選択信号ＢＳとともに読み出し命令ＲＤを受信する。読み出し動作が実行され、データはＢＳにより選択されるバンクでＡＤＤにより指示される位置から読み出しが行われ、その後、時間ｔ１１からｔ１５において出力に供給される。アクティブサイクルの終了時に、プリチャージ命令ＰＣＧは、次の動作のために選択されるバンクをプリチャージさせる。
図３は、正常リフレッシュ動作を示すタイミングチャートである。クロック信号ＣＬＫの時間ｔ２において、正常リフレッシュ命令ＲＥＦがメモリ回路１００により受信される。リフレッシュコントローラ１２４は、正常リフレッシュ動作を開始し、各メモリバンク１０２のローがリフレッシュされる。１つのリフレッシュ動作を完了するのにかかる時間は、ｔＲＦＣで表わる。１つのｔＲＦＣ後に、時間ｔ８において、第２リフレッシュ命令は次のリフレッシュ動作を開始する。図３のタイミングチャートに示すように、正常リフレッシュの間、リフレッシュコントローラがすべてのバンクを消去するため、アドレスＡＤＤ及びバンク選択ＢＳは、いずれも「ドント・ケア」状態にある。また、正常リフレッシュの間、メモリバンクへの正常読み出しまたは書き込みアクセスが許されないため、すべての入出力が高いインピーダンス(またはＨｉｇｈ Ｚ)状態に入り、ディセーブルされる。
図４は、本発明の一実施形態に係るメモリ回路１００のヒドンリフレッシュ動作を示すタイミングチャートである。同図に示すように、時間ｔ１において、アクティブ命令ＡＣＴは、ＡＤＤ及びＢＳにより与えられたアドレスで読み出し動作を開始する。図２のタイミング図と関連して説明したように、データは、正常読み出し／書き込み動作により、選択されたバンク内に書き込みが実行され、選択されたバンクから読み出しが行われる。ヒドンリフレッシュ動作は、時間ｔ２において開始されることができ、ｔ２でバンク選択信号ＢＳにより選択されるいかなるバンクのローも、正常書き込み(または読み出し)動作が行われる間に、リフレッシュされることができる。本実施形態において、ヒドンリフレッシュがどのバンクでも発生するように許容するには(すなわち、自身のＢＳ信号を有する)、ヒドンリフレッシュはアクティブ、読み出しまたは書き込みクロック以外に、どのクロックでも開始される。代案的な実施形態では、アクティブ、読み出しまたは書き込みクロックを含め、どのクロックでもヒドンリフレッシュを開始するように許容するため、ヒドンリフレッシュ動作のための別途のバンク選択信号ＨＲＢＳがメモリ回路に提供され得る。他の代案的な一実施形態では、ヒドンリフレッシュの間、すべてのメモリバンクのローがリフレッシュされ得るものであり、同時にＢＳ信号に対する必要性を除去する。
本発明によれば、ヒドンリフレッシュと、正常読み出し及び書き込み動作が同じ時間に発生し得るため、いかなる所定の時間においても、ヒドンリフレッシュアドレス及び正常アクセスアドレスは等しくなり得るという可能性が存在する。このようなアドレス衝突の場合、本発明の一実施形態は、正常アクセス動作が、エラーなく、また読み出しや書き込みデータの損傷なく、実行されることを保障する。図５は、このようなアドレス衝突により発生する電位問題及び本発明の一実施形態例に係る１つの解決策を示したタイミングチャートである。図５のタイミングチャートは、２つの連続した読み出し動作を示しており、その間にヒドンリフレッシュ動作が行われる。信号ＲＡＤＤは、内部リフレッシュカウンタにより生成されるリフレッシュアドレス(ここでは、ヒドンリフレッシュ)を示す。第１パルスＰ１は、時間ｔ１から暫くしてから発生し、これはＤＲＡＭコアをアクティブにし、ビット線ＢＬＳによる電位差を許す。この電位差はアドレス化されるメモリセルの内容を反映する。第２読み出し動作から発生するデータは、時間ｔ５に開始されるＤＯＵＴとして出力される。同じメモリ位置がリフレッシュ及び正常読み出し動作の両方のためにアクセスされるようにするために、リフレッシュアドレスＲＡＤＤ及び読み出しアドレスは同じであると仮定する。このＤＲＡＭにおいて、リフレッシュサイクル時間ｔＲＦＣが正常ＲＡＳアクティブサイクル時間ｔＲＣよりも短ければ、それにより、第２読み出し動作の前にリフレッシュサイクルのための内部自動プリチャージをシグナル伝達するために、リフレッシュ論理により第２パルスＰ２が生成される。この環境の下で、ＤＲＡＭコアが内部リフレッシュプリチャージ信号によりディセーブルされているため、第２読み出し動作は正確に完了できない。このような衝突の可能性を回避するため、本発明の本実施形態は、ディセーブル信号ＤｉｓＬＡＰにより、早期の内部自動プリチャージパルスＰ２を取り消すか、抑制する。ＤＲＡＭコアは依然としてアクティブ状態であり、第２読み出し動作の正確な完了を許してから、外部プリチャージ命令がパルスＰ３を生成する。
本発明の一実施形態によれば、リフレッシュコントローラ１２４は、このようなアドレス衝突を検出し、ヒドンリフレッシュ動作に関するいかなる早期自動プリチャージ信号もディセーブルさせるためのアドレス比較回路を備える。図６は、正常アクセスとヒドンリフレッシュ動作が同時に行われる間に電位アドレスの衝突を解決するリフレッシュ禁止論理を有するメモリ回路１００の一部を示す簡略化したブロック図である。比較器６００は、１つの入力でリフレッシュカウンタ６２６からリフレッシュアドレス(図５のＲＡＤＤ)を受信し、他の入力においてローアドレスレピータ６０２から外部読み出し(または書き込み)アドレスを受信する。比較器６００の出力は、論理回路６０４の１つの入力として適用され、論理回路６０４の第２入力はＤＲＡＭコアアクティブサイクルの開始を示すＲＡＳ派生信号ＲＡＳＩを受信する。信号ＲＡＳＩは、図５の第１パルスＰ１に対応できる。論理回路６０４の出力は、内部プリチャージ回路６０６に適用されるディセーブル信号ＤｉｓＩＡＰを生成する。内部プリチャージ回路６０６はアクティブ制御論理６１０に応答し、内部自動プリチャージ信号(図５の第２パルスＰ２)を生成する。アクティブ制御論理６１０は、第２パルスを生成するためのサイクル持続期間に対応する遅延を監視し、メモリコアのため、ワード線イネーブル及び感知増幅器イネーブル信号を制御する回路を備える。
動作において、リフレッシュアドレスＲＡＤＤ及び外部アドレスＡＤＤが異なる場合、論理回路６０４は内部プリチャージ回路６０６をディセーブルさせない。これは、ヒドンリフレッシュと正常アクセス動作が同時に行われるように許容する。２つのアドレスＲＡＤＤとＡＤＤとが同じであれば、比較器６００はアドレス衝突を表す「ｈｉｔ」信号を生成する。論理回路６０４は内部自動プリチャージパルス(図５のＰ２)をディセーブルさせる「ｈｉｔ」信号に応答し、ディセーブル信号を生成する。ＤＲＡＭコアは、代わりにディセーブルされ、図５に示すように、外部プリチャージ命令に応答してプリチャージされる。したがって、図６の回路はリフレッシュアドレスと正常アクセスアドレスとの間の衝突により発生する電位問題を解決するための例示的な１つの実現例を提供する。
したがって、本発明は向上したリフレッシュメカニズムのための多様な実施形態を提供し、それにより、メモリセルは、ＤＲＡＭの性能または電力要件に悪影響を及ぼさず、正常読み出しまたは書き込み動作の間にリフレッシュされ得る。前述した説明は、本発明を例示する特定の実施形態に関する完全な説明を提供するが、多様な代案、変形例及びその等価物を利用することが可能である。例えば、この技術分野における通常の知識を有する者は、図６と関連して説明されたアドレス衝突解決スキームが、ヒドン動作またはその反対のいかなるタイプのリフレッシュ動作環境でも利用できるという点を認識できるだろう。また、ダイナミックメモリ技術が、より新しい世代に伝えられることで、メモリ装置が複数の異なるリフレッシュ動作モード(例えば、自動、セルフ、ヒドン動作など)を支援する必要がないこともあり得るし、ここで、前述したリフレッシュメカニズムは、好ましいリフレッシュ方法に過ぎない。上記の場合、異なる動作モードを区別するための検出回路は不要となる。したがって、本発明の範囲は前述した特定、かつ、例示的な実施形態に限定されてはならず、その代わり、その等価物の全体範囲とともに添付する請求範囲を参照して判断されなければならない。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の一実施形態に係るマルチバンク同期式ダイナミックメモリ回路を簡略化して示すブロック図である。 同期式ダイナミックメモリ回路において、正常な読み出し及び書き込み動作モードを示すタイミング図である。 同期式ダイナミックメモリ回路において、正常なリフレッシュ動作を示すタイミング図である。 本発明に係る同期式ダイナミックメモリ回路において、ヒドンリフレッシュ動作を示すタイミング図である。 正常アクセスに対するＲＡＳサイクル時間が、ヒドンリフレッシュサイクル時間よりも長い同期式ダイナミックメモリ回路において、ヒドンリフレッシュ動作を示すタイミング図である。 正常アクセスとヒドンリフレッシュ動作が同時に行われる間に電位アドレス衝突を解決する同期式ダイナミックメモリ回路の一部を示す簡略化したロック図である。
符号の説明
１０２ メモリバンク
１０８ 命令デコーダ
１２４ リフレッシュコントローラ
１２６ リフレッシュカウンタ

Claims (18)

  1. 同期式ダイナミックメモリ回路において、
    それぞれ複数のメモリセルを有する複数のメモリバンクと、
    動作モードを表す命令入力信号に応答する命令デコーダと、
    正常アクセスのためのメモリセルの位置を表すアドレス入力信号に応答するアドレスデコーダと、
    ヒドンリフレッシュ命令に応答し、ヒドンリフレッシュ信号を生成するように構成されたヒドンリフレッシュ検出器と、
    前記ヒドンリフレッシュ信号に応答し、正常アクセス動作と同じ時間に実行され得るヒドンリフレッシュ動作を開始するように構成されたリフレッシュコントローラと、
    前記リフレッシュコントローラに接続され、前記ヒドンリフレッシュ動作のためのメモリアドレスを生成するように構成されたリフレッシュアドレス生成器と
    を備え、
    ここで、前記ヒドンリフレッシュ動作及び前記正常アクセス動作が、周期的なクロック信号に応答して発生することを特徴とするメモリ回路。
  2. 前記正常アクセス動作と前記リフレッシュ動作とが、前記複数のメモリバンクのうち、同じバンクにおいて同じ時間に発生し得ることを特徴とする請求項１に記載のメモリ回路。
  3. リフレッシュアドレスを正常アクセスアドレスと比較し、アドレス衝突のとき、アドレス衝突信号を生成するように構成されたアドレス比較器をさらに備え、
    ここで、前記リフレッシュコントローラが前記アドレス衝突信号に応答して前記リフレッシュ動作を取り消し、正常アクセス動作が行われるように許容することを特徴とする請求項１に記載のメモリ回路。
  4. 前記アドレス衝突信号に応答し、アドレス衝突のとき、前記ヒドンリフレッシュ動作をディセーブルさせるように構成されたリフレッシュ禁止論理をさらに備えたことを特徴とする請求項３に記載のメモリ回路。
  5. 前記リフレッシュコントローラが、正常リフレッシュ動作を開始するために正常リフレッシュ信号にさらに応答し、その間、正常アクセス動作が行われないことを特徴とする請求項３に記載のメモリ回路。
  6. 前記正常リフレッシュ動作が、セルフリフレッシュ動作モードまたは自動リフレッシュ動作モードであることを特徴とする請求項５に記載のメモリ回路。
  7. バンク選択信号を受信し、前記複数のメモリバンクの何れかひとつを選択するバンクアドレス信号を生成するバンク選択回路をさらに備えたことを特徴とする請求項１に記載のメモリ回路。
  8. 前記バンク選択信号を受信し、前記複数のメモリバンクの何れかひとつ、またはそれ以上のバンクに供給されるバンク制御信号を生成するバンク制御回路をさらに備えたことを特徴とする請求項７に記載のメモリ回路。
  9. 前記正常アクセス動作が、周期的なクロック信号の時間ｔ１にて開始し、前記ヒドンリフレッシュ動作が前記周期的なクロック信号の時間ｔ２にて開始し、
    ここで、時間ｔ１及び時間ｔ２が前記周期的なクロック信号の異なるエッジにおいて発生することを特徴とする請求項１に記載のメモリ回路。
  10. 前記バンク選択回路が、前記正常アクセス動作のための第１バンクアドレス信号及び前記ヒドンリフレッシュ動作のための第２バンクアドレス信号を生成することを特徴とする請求項７に記載のメモリ回路。
  11. 前記正常アクセス動作及び前記ヒドンリフレッシュ動作が、前記周期的なクロック信号の同じエッジにおいて開始することを特徴とする請求項１に記載のメモリ回路。
  12. 前記ヒドンリフレッシュ検出器が、ヒドンリフレッシュ動作が発生する特定のメモリバンクを識別するヒドンリフレッシュバンク選択信号を受信することを特徴とする請求項８に記載のメモリ回路。
  13. 前記動作モードの何れかひとつがヒドンリフレッシュ動作であり、ここで、前記複数のリフレッシュメモリバンクにおけるメモリセルが正常アクセス動作の間にリフレッシュできることを特徴とする請求項１２に記載のメモリ回路。
  14. 前記動作モードの何れかひとつが正常リフレッシュ動作であり、ここで、メモリセルの正常リフレッシュの間に、メモリバンクが正常アクセス動作に利用できないことを特徴とする請求項１３に記載のメモリ回路。
  15. リフレッシュ命令が、外部信号であることを特徴とする請求項１０に記載のメモリ回路。
  16. 前記リフレッシュ命令が、モードレジスタに格納されることを特徴とする請求項１０に記載のメモリ回路。
  17. 同期式ダイナミックメモリ回路を動作させるための方法において、
    複数のメモリバンクの何れかにおけるメモリセルが、周期的なクロック信号に応じて読み出しまたは書き込み動作のためにアクセスできるように正常アクセス動作モードに入るステップと、
    前記複数のメモリバンクの何れかにおけるメモリセルが、前記周期的なクロック信号に応じてリフレッシュできるようにヒドンリフレッシュ動作モードに入るステップと、
    前記正常アクセス動作モードの第１メモリアドレスを前記ヒドンリフレッシュ動作モードの第２メモリアドレスと比較するステップと、
    前記第１メモリアドレスと前記第２メモリアドレスとの間の衝突のとき、前記ヒドンリフレッシュ動作モードと関わるプリチャージ信号を抑制するステップと
    を含み、
    ここで、前記正常アクセス動作モードと前記ヒドンリフレッシュ動作モードとが、同じ時間に同じバンク内で発生し得ることを特徴とする方法。
  18. 前記第１メモリアドレスと前記第２メモリアドレスとの間の衝突のとき、前記正常アクセス動作モードと関わるプリチャージ信号に応じてプリチャージ動作を行うステップをさらに含むことを特徴とする請求項１７に記載の方法。
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