KR20150113364A - 반도체 메모리 및 그의 동작방법 - Google Patents

반도체 메모리 및 그의 동작방법 Download PDF

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KR20150113364A KR1020140036528A KR20140036528A KR20150113364A KR 20150113364 A KR20150113364 A KR 20150113364A KR 1020140036528 A KR1020140036528 A KR 1020140036528A KR 20140036528 A KR20140036528 A KR 20140036528A KR 20150113364 A KR20150113364 A KR 20150113364A
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Abstract

본 기술은 반도체 메모리에 관한 것으로서, 뱅크를 제어하기 위한 복수의 뱅크 제어신호를 순차적으로 생성하는 뱅크 제어신호 생성부, 상기 복수의 뱅크 제어신호 중 가장 빠른 신호 및 가장 느린 신호를 검출하기 위한 신호 검출부 및 상기 신호 검출부로부터 생성된 신호들에 응답하여 상기 뱅크의 활성화 구간을 조절하기 위한 뱅크 활성화 제어부가 제공된다.

Description

반도체 메모리 및 그의 동작방법{SEMICONDUCTOR MEMORY AND METHOD FOR OPERATING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 뱅크의 리프레쉬 동작을 수행하는 반도체 메모리에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드라인 사이의 간격이 줄어들고 있다. 워드라인 사이의 간격이 줄어들면 인접한 워드라인 사이의 커플링 현상은 증가하게 된다.
일반적으로 메모리 셀에 데이터가 입출력될 때마다 워드라인은 액티브 상태와 디액티브 상태 사이에서 토글하게 된다. 이때 상술한 바와 같이 인접한 워드라인에는 커플링 현상이 발생하게 되고, 이로 인하여 인접한 워드라인의 전압레벨 값이 불안정해진다. 따라서 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 워드라인 디스터번스(Word line disturbance)라고도 하는데 워드라인 디스터번스로 인해 메모리 셀이 리프레쉬되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
이와 같은 문제점을 해결하기 위해 타겟 로우 리프레쉬(Target Row Refresh; TRR, 이하 'TRR'이라 함) 동작을 수행하게 된다. TRR 동작은 어떤 워드 라인(Word line)이 집중적으로 액티브 되는 경우 주변 셀의 특성 불량을 방지하기 위한 동작으로서, 액티브 되는 워드라인인 타겟 워드 라인(Target word line)을 포함하여 주변 워드 라인에 대한 액티브(Active) & 프리차지(Precharge) 동작이 실행된다. 이 동작으로 인해 열화된 셀 특성이 리프레쉬 되어 정상적인 수준과 동일한 특성을 확보할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, PVT(Process, Voltage, Temperature)에 따라 뱅크의 제어가 가능한 반도체 메모리를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리는, 뱅크를 제어하기 위한 복수의 뱅크 제어신호를 순차적으로 생성하는 뱅크 제어신호 생성부; 상기 복수의 뱅크 제어신호 중 가장 빠른 신호 및 가장 느린 신호를 검출하기 위한 신호 검출부; 및 상기 신호 검출부로부터 생성된 신호들에 응답하여 상기 뱅크의 활성화 구간을 조절하기 위한 뱅크 활성화 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리는, 뱅크의 리프레쉬 동작을 제어하기 위한 복수의 뱅크 제어신호를 순차적으로 생성하는 뱅크 제어신호 생성부; 상기 복수의 뱅크 제어신호 중 가장 빠른 신호 및 가장 느린 신호를 검출하기 위한 신호 검출부; 및 상기 신호 검출부로부터 생성된 신호들에 응답하여 상기 리프레쉬 동작을 수행하는 리프레쉬 동작 구간을 조절하기 위한 리프레쉬 동작 제어부를 포함할 수 있다.
또한 본 발명의 실시예에 따른 반도체 메모리의 동작 방법은, 뱅크를 제어하기 위한 복수의 제어신호를 순차적으로 생성하는 단계; 상기 복수의 제어신호 중 가장 빠른 신호에 응답하여 셋 신호를 생성하는 단계; 상기 복수의 제어신호 중 가장 느린 신호에 응답하여 리셋 신호를 생성하는 단계; 및 상기 셋 신호 및 리셋 신호로 정의되는 뱅크의 활성화 구간동안 상기 복수의 제어신호에 응답하여 상기 뱅크를 제어하는 단계를 포함할 수 있다.
상술한 실시예들에 의한 반도체 메모리 장치에 의하면, PVT에 따라 뱅크 제어신호가 딜레이 되어도 정상적인 타이밍에 뱅크를 제어할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 리던던시 활성화 신호 생성부를 상세히 도시한 회로도이다.
도 4A는 본 발명의 실시예에 따른 반도체 메모리와 비교하기 위한 종래기술에 따른 반도체 메모리의 동작을 나타낸 타이밍 다이어그램이다.
도 4B는 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 동작을 나타낸 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시에에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 번주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 1을 참조하면, 반도체 메모리는 뱅크(110), 뱅크 제어신호 생성부(120), 신호 검출부(130), 뱅크 활성화 제어부(140) 및 지연부(150)를 포함할 수 있다.
뱅크 제어신호 생성부(120)는 액티브 커맨드(ACT)에 응답하여 뱅크(110)를 제어하기 위한 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)를 순차적으로 생성한다. 여기서 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)는 뱅크(110)의 활성화 구간동안 뱅크(110)를 제어할 수 있다. 또한, 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)는 뱅크(110)의 활성화 구간동안 뱅크의 워드라인을 선택하기 위한 제어신호이거나 센스앰프를 동작하기 위한 제어신호 등으로 뱅크의 동작을 제어하기 위한 신호일 수 있다. 또한, 이후 설명될 리프레쉬 동작을 제어하기 위한 신호이거나 리던던시 워드라인을 제어하기 위한 신호일 수 있다.
신호 검출부(130)는 뱅크 제어신호 생성부(120)로부터 순차적으로 생성된 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호와 가장 느린 신호를 검출하기 위한 것으로, 셋 신호 검출부(131) 및 리셋 신호 검출부(132)를 포함한다.
여기서, 셋 신호 검출부(131)는 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호를 검출하여 셋 신호(SET)로 출력하고, 리셋 신호 검출부(132)는 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 느린 신호를 리셋 신호(RESET)로 출력한다. 신호 검출부(130)로부터 검출된 셋 신호(SET) 및 리셋 신호(RESET)는 뱅크 활성화 제어부(140)의 입력이 된다.
한편, 신호 검출부(130)는 논리 게이트 또는 트랜지스터 등의 다양한 로직 회로의 조합으로 구현할 수 있다. 예컨대, 셋 신호 검출부(131)는 오아 게이트(OR)를 이용하여 가장 빨리 활성화되는 신호에 응답하여 셋 신호(SET)가 출력되도록 하며, 리셋 신호 검출부(132)는 앤드 게이트(AND) 및 래치 회로를 이용하여 모든 신호가 활성화되는 시점, 즉, 마지막으로 입력되는 신호에 응답하여 리셋 신호(RESET)가 출력되도록 구현할 수 있다.
뱅크 활성화 제어부(140)는 액티브 커맨드(ACT)에 응답하여 뱅크(110)의 활성화를 제어하기 위한 뱅크 활성화 신호(BK_EN)를 생성한다. 여기서 뱅크 활성화 신호(BK_EN)는 셋 신호(SET) 및 리셋 신호(RESET)에 응답하여 활성화 구간이 조절된다. 즉, 뱅크 활성화 신호(BK_EN)는 셋 신호(SET)에 응답하여 활성화되고, 리셋 신호(RESET)에 응답하여 비활성화된다. 이에 대한 상세한 동작 설명은 이후 도 4B에서 설명하기로 한다.
지연부(150)는 뱅크 제어신호 생성부(120)로부터 생성된 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)를 일정 시간 지연시켜 출력(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)한다. 지연부(150)는 뱅크 활성화 신호(BK_EN)와 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)의 동작 마진을 위한 것으로 이후, 도 3 및 도 4B에서 다시 설명하기로 한다.
본 발명의 실시예에 따른 반도체 메모리는 복수의 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호와 가장 느린 신호를 검출하여 뱅크 활성화 신호(BK_EN)의 활성화 구간을 설정하고, 활성화 구간 동안 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)에 응답하여 그에 따른 동작을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 2를 참조하면, 반도체 메모리는 뱅크(210), 뱅크 제어신호 생성부(220), 신호 검출부(230), 리던던시 활성화 신호 생성부(240) 및 지연부(250)를 포함할 수 있다.
뱅크 제어신호 생성부(220), 신호 검출부(230) 및 지연부(250)는 도 1에 도시된 뱅크 제어신호 생성부(120), 신호 검출부(130) 및 지연부(150)의 구성과 대응되며, 각 구성에 대한 동작 설명은 생략하기로 한다.
리던던시 활성화 신호 생성부(240)는 신호 검출부(230)로부터 검출된 셋 신호(SET) 및 리셋 신호(RESET)에 응답하여 리던던시 리프레쉬 신호(RED_REF)의 활성화 구간을 조절한다. 즉, 리던던시 리프레쉬 신호(RED_REF)는 셋 신호(SET)에 응답하여 활성화되고, 리셋 신호(RESET)에 응답하여 비활성화된다.
본 발명의 실시예에 따른 반도체 메모리는 복수의 제어 신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호와 가장 느린 신호를 검출하여 리던던시 활성화 신호(RRCTRL_EN)의 활성화 구간을 설정하고, 활성화 구간 동안 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)에 응답하여 그에 따른 동작을 수행할 수 있다.
여기서 리던던시 활성화 신호(RRCTRL_EN)에 의해 활성화되는 구간은 리던던시 워드라인의 타겟 로우 리프레쉬 동작을 수행하는 구간일 수 있으며, 복수의 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)는 리던던시 워드라인의 타겟 로우 리프레쉬 동작을 수행하기 위한 제어신호를 포함할 수 있다.
한편, 도 2에는 도시되어 있지 않지만, 리던던시 리프레쉬 신호(RED_REF)는 리던던시 워드라인을 리프레쉬 하기 위한 플래그 신호와 액티브 커맨드에 응답하여 활성화되는 신호이다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 리던던시 활성화 신호 생성부를 상세히 도시한 회로도이다.
도 3을 참조하면, 리던던시 활성화 신호 생성부(240)는 셋 신호(SET) 및 리셋 신호(RESET)를 입력으로 받아 동작하는 SR-래치부(242)를 포함할 수 있다.
먼저 리던던시 리프레쉬 신호(RED_REF) 및 셋 신호(SET)는 낸드 게이트(NAND) 및 인버터(INV1)를 통해 리던던시 셋 신호(RRCTRL_SET)를 생성한다. 즉, 리던던시 리프레쉬 신호(RED_REF)는 셋 신호(SET)가 활성화됨과 동시에 활성화되어 리던던시 셋 신호(RRCTRL_SET)를 활성화시키는 것이다.
리셋 신호(RESET)는 SR-래치부(242)로 입력되기 전에 지연부(241)를 통해 일정 시간 지연된다. 지연부(241)를 통해 리셋 신호(RESET)를 지연시키는 이유는 도 2에 도시된 지연부(250)를 통해 일정 시간 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)들이 뱅크(210)로 입력되기 때문이다. 따라서 리던던시 활성화 구간 이내에 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)들이 입력될 수 있도록 하기 위해 리셋 신호(RESET)를 지연부(241)를 통해 일정 시간 지연시킨다. 또한, 인버터(INV2)를 통해 리던던시 활성화 신호(RRCTRL_EN)가 리셋 신호(RESET)의 폴링 에지에 비활성화될 수 있도록 한다. 여기서 지연부(241)는 도 2에 도시된 지연부(250)의 구성과 대응된다.
다시 말하면, 리던던시 셋 신호(RRCTRL_SET)와 지연부(241) 및 인버터(INV2)를 통해 생성된 리던던시 리셋 신호(RRCTRL_RESET)는 노아 게이트(NOR1, NOR1)로 구성된 SR-래치부((242)의 입력이 되어 셋/리셋을 수행하고, 인버터(INV3)를 통해 출력(RRCTRL_EN)된다. 따라서 출력된 리던던시 활성화 신호(RRCTRL_EN)는 셋 신호(SET)에 응답하여 활성화되고, 리셋 신호(RESET)의 폴링 에지에 비활성화되어 새롭게 활성화 구간이 조절된다.
따라서 도 2에 도시된 지연부(250)로부터 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)는 셋 신호(SET)와 리셋 신호(RESET) 사이에 생성되는 신호로써 항상 리던던시 활성화 구간 이내에 입력되어 뱅크(210)를 제어할 수 있다.
도 4A는 본 발명의 실시예에 따른 반도체 메모리와 비교하기 위한 종래기술에 따른 반도체 메모리의 동작을 나타낸 타이밍 다이어그램이다.
도 4A를 참조하면, PVT 변화로 인해 뱅크 제어신호(BKCTRL)가 리던던시 활성화 신호(RRCTRL)의 활성화 구간과 비활성화 구간 사이에 활성화되는 것을 볼 수 있다. 리던던시 워드라인을 제어하기 위한 뱅크 제어신호(BKCTRL)가 리던던시 활성화 구간 이내에 활성화되어야 하는데 그렇지 못해서 리던던시 활성화 신호(RRCTRL)가 비활성화되는 시점에 노말 워드라인을 제어하는 문제가 발생한다.
다시 말하면, PVT 변화로 인해 뱅크 제어신호(BKCTRL)가 딜레이 되어 노말 워드라인 및 리던던시 워드라인을 동시에 제어하는 상황이 발생할 수 있다.
이와 같은 문제를 해결하기 위한 본 발명의 실시예는 리던던시 활성화 신호(RRCTRL)를 복수의 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호인 셋 신호(SET)와 가장 느린 신호인 리셋 신호(RESET)에 응답하여 리던던시 활성화 구간을 조절함으로써 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)가 리던던시 활성화 구간 이내에 동작하는 것이 가능하다.
도 4B는 본 발명의 실시예에 따른 도 2에 도시된 반도체 메모리의 동작을 나타낸 타이밍 다이어그램이다.
도 2 내지 도 4B를 참조하면, 리던던시 워드라인의 타겟 로우 리프레쉬 동작을 수행하기 위한 플래그 신호(RED_TRR) 및 액티브 커맨드(ACT)가 활성화됨과 동시에 리던던시 리프레쉬 신호(RED_REF)가 활성화된다. 여기서 리던던시 리프레쉬 신호(RED_REF)는 첫 번째 액티브 커맨드(ACT0)가 입력되고 다음 액티브 커맨가 입력되기까지의 구간인 뱅크(210)의 활성화 구간동안 활성화된다.
이후, 신호 검출부(230)를 통해 복수의 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호인 제1 뱅크 제어신호(BKCTRL_1)를 셋 신호(SET)로 검출하고, 가장 느린 신호인 제2 뱅크 제어신호(BKCTRL_2)를 리셋 신호(RESET)로 검출한다. 셋 신호(SET) 및 리셋 신호(RESET)에 따라 셋/리셋을 수행하여 리던던시 활성화 신호(RRCTRL_EN)의 활성화 구간을 조절할 수 있다.
한편, 뱅크(210)를 제어하기 위한 복수의 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N)는 지연부(250)를 통해 일정시간 지연되어 동작한다. 예컨대, 복수의 뱅크 제어신호(BKCTRL_1, BKCTRL_2, BKCTRL_3, ... , BKCTRL_N) 중 가장 빠른 신호가 제1 뱅크 제어신호(BKCTRL_1)일 경우, 제1 뱅크 제어신호(BKCTRL_1)가 셋 신호(SET)로 검출되고 그에 따라 리던던시 활성화 신호(RRCTRL_EN)가 활성화될 수 있다. 그로 인해 제1 뱅크 제어신호(BKCTRL_1)와 리던던시 워드라인의 활성화 시점이 동일해진다. 따라서 제1 뱅크 제어신호(BKCTRL_1)에 의한 뱅크(210)의 동작을 안정적으로 수행하기 위해 일정 시간 지연시킨 제1 뱅크 제어신호(D_BKCTRL_1)에 따라 동작할 수 있도록 제어한다.
본 발명의 실시예에 따른 반도체 메모리는 셋 신호(SET)와 리셋 신호(RESET) 사이에 활성화되는 지연된 복수의 뱅크 제어신호(D_BKCTRL_1, D_BKCTRL_2, D_BKCTRL_3, ... , D_BKCTRL_N)는 항상 리던던시 활성화 신호(RRCTRL_EN)의 활성화 구간 이내에 활성화되므로 PVT 변화에도 안정적으로 리던던시 워드라인을 제어할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 리던던시 활성화 신호 생성부(240) 내의 SR-래치부(242)를 구성함에 있어서 노아 게이트를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 게이트로 대체하는 경우에도 사용된다.
110 : 뱅크 120 : 뱅크 제어신호 생성부
130 : 신호 검출부 131 : 셋 신호 검출부
132 : 리셋 신호 검출부 140 : 뱅크 활성화 제어부
150 : 지연부

Claims (16)

  1. 뱅크를 제어하기 위한 복수의 뱅크 제어신호를 순차적으로 생성하는 뱅크 제어신호 생성부;
    상기 복수의 뱅크 제어신호 중 가장 빠른 신호 및 가장 느린 신호를 검출하기 위한 신호 검출부; 및
    상기 신호 검출부로부터 생성된 신호들에 응답하여 상기 뱅크의 활성화 구간을 조절하기 위한 뱅크 활성화 제어부
    를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 신호 검출부는,
    상기 다수의 뱅크 제어신호 중 가장 빠른 신호를 셋 신호로 검출하기 위한 셋 신호 검출부; 및
    상기 다수의 뱅크 제어신호 중 가장 느린 신호를 리셋 신호로 검출하기 위한 리셋 신호 검출부
    를 포함하는 반도체 메모리.
  3. 제2항에 있어서,
    상기 뱅크 활성화 제어부는,
    상기 뱅크의 활성화 구간을 상기 셋 신호에 응답하여 활성화하며, 상기 리셋 신호에 응답하여 비활성화하기 위한 SR-래치부를 포함하는 반도체 메모리.
  4. 제2항에 있어서,
    상기 뱅크 활성화 제어부는,
    상기 셋 신호 및 상기 리셋 신호에 응답하여 상기 뱅크의 활성화 구간에 대응하는 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    상기 복수의 뱅크 제어신호를 일정 시간 지연하기 위한 지연부를 더 포함하는 반도체 메모리.
  6. 뱅크의 리프레쉬 동작을 제어하기 위한 복수의 뱅크 제어신호를 순차적으로 생성하는 뱅크 제어신호 생성부;
    상기 복수의 뱅크 제어신호 중 가장 빠른 신호 및 가장 느린 신호를 검출하기 위한 신호 검출부; 및
    상기 신호 검출부로부터 생성된 신호들에 응답하여 상기 리프레쉬 동작을 수행하는 리프레쉬 동작 구간을 조절하기 위한 리프레쉬 동작 제어부
    를 포함하는 반도체 메모리.
  7. 제6항에 있어서,
    상기 다수의 뱅크 제어신호 중 가장 빠른 신호를 셋 신호로 검출하기 위한 셋 신호 검출부; 및
    상기 다수의 뱅크 제어신호 중 가장 느린 신호를 리셋 신호로 검출하기 위한 리셋 신호 검출부
    를 포함하는 반도체 메모리.
  8. 제7항에 있어서,
    상기 리프레쉬 동작 제어부는,
    상기 리프레쉬 동작 구간을 상기 셋 신호에 응답하여 활성화하며, 상기 리셋 신호에 응답하여 비활성화하기 위한 SR-래치부를 포함하는 반도체 메모리.
  9. 제7항에 있어서,
    상기 리프레쉬 동작 제어부는,
    상기 셋 신호 및 상기 리셋 신호에 응답하여 상기 리프레쉬 동작 구간에 대응하는 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  10. 제6항에 있어서,
    상기 리프레쉬 동작 구간은 워드라인의 타겟 로우 리프레쉬 동작 구간인 반도체 메모리.
  11. 제6항에 있어서,
    상기 리프레쉬 동작 구간은 리던던시 워드라인의 리프레쉬 동작 구간인 반도체 메모리.
  12. 제6항에 있어서,
    상기 복수의 뱅크 제어신호를 일정 시간 지연하기 위한 지연부를 더 포함하는 반도체 메모리.
  13. 뱅크를 제어하기 위한 복수의 제어신호를 순차적으로 생성하는 단계;
    상기 복수의 제어신호 중 가장 빠른 신호에 응답하여 셋 신호를 생성하는 단계;
    상기 복수의 제어신호 중 가장 느린 신호에 응답하여 리셋 신호를 생성하는 단계; 및
    상기 셋 신호 및 리셋 신호로 정의되는 뱅크의 활성화 구간동안 상기 복수의 제어신호에 응답하여 상기 뱅크를 제어하는 단계
    를 포함하는 반도체 메모리의 동작 방법.
  14. 제13항에 있어서,
    상기 뱅크의 활성화 구간은 상기 뱅크의 워드라인의 리프레쉬 동작 구간인 것을 특징으로 하는 반도체 메모리의 동작 방법.
  15. 제14항에 있어서,
    상기 워드라인의 리프레쉬 동작 구간은 상기 워드라인의 타겟 로우 리프레쉬 동작 구간인 것을 특징으로 하는 반도체 메모리의 동작 방법.
  16. 제13항에 있어서,
    상기 복수의 뱅크 제어신호를 일정 시간 지연하는 단계를 더 포함하는 반도체 메모리의 동작 방법.
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* Cited by examiner, † Cited by third party
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KR20160016126A (ko) * 2014-08-04 2016-02-15 에스케이하이닉스 주식회사 뱅크 제어 회로 및 이를 포함하는 반도체 메모리 장치
JP6707628B2 (ja) * 2016-04-08 2020-06-10 ウルトラメモリ株式会社 半導体記憶装置
US10937468B2 (en) 2019-07-03 2021-03-02 Micron Technology, Inc. Memory with configurable die powerup delay
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438062B1 (en) * 2000-07-28 2002-08-20 International Business Machines Corporation Multiple memory bank command for synchronous DRAMs
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
KR20110025338A (ko) 2009-09-04 2011-03-10 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 제어회로
KR20130090633A (ko) * 2012-02-06 2013-08-14 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로 및 리프레쉬 제어 방법
CN103544987B (zh) * 2012-07-09 2016-04-27 晶豪科技股份有限公司 具有自我更新时序电路的半导体存储器元件

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