JP6707628B2 - 半導体記憶装置 - Google Patents
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Description
下記特許文献1においては、DRAMの行に対するアクセス数をカウントし、カウント数が所定の閾値に達した場合、その行の近傍の行をリフレッシュする方法が開示されている。
下記特許文献2においては、上記特許文献1記載の方法とほぼ同様の原理によって割込みリフレッシュが実行される方法が開示されている。しかし、特許文献2においては、正規リフレッシュによるリフレッシュ動作の対象となった行(アドレス)は、その行に対するアクセス数のカウントがリセットされる方法が提案されている。このような動作によって、行に対する割込みリフレッシュの実行が、特許文献1に比べて抑制されると考えられる。
しかし、この特許文献2の方法においても、特許文献1の方法と同様に、各行(アドレス)に対するアクセスをカウントするカウント回路が必要となる。このカウント回路は、アクセス数を記憶しておくSRAMで構成することが一般的であるので、当該SRAMの搭載によって、DRAMのチップ面積が増大してしまう問題は、特許文献1と同様に、特許文献2においても存在すると考えられる。
構成
図1は、本実施形態1におけるDRAM装置のRowHammer対策回路10を示す回路ブロック図である。図1に示すRowHammer対策回路10は、DRAM装置の構成の一部である。図1中、メモリ18以外の部分が、RowHammer対策回路10である。すなわち、RowHammer対策回路10は、Activeモニタ回路12と、リフレッシュ制御回路14と、メモリアクセス制御回路16と、アドレスラッチ回路20a、20bと、アドレス比較回路22と、から構成される。後述する各実施形態でも、メモリを除く部分がRowHammer対策回路である。
外部入力コマンドは、メモリアクセス制御回路16に入力する。メモリアクセス制御回路16は、DRAM装置の動作を制御する回路であり、入力された外部入力コマンドに基づき、メモリ18に関して所定の動作を実行する。
なお、メモリ18は、請求の範囲のメモリ部の好適な一例に相当する。また、後述する実施形態におけるメモリ38、58、78も、請求の範囲のメモリ部の好適な一例に相当する。
外部入力アドレスは、メモリアクセス制御回路16に入力される。メモリアクセス制御回路16は、DRAM装置の動作を制御する回路であり、入力された外部入力アドレスが指定するメモリセルに対して、外部入力コマンドが指定する所定の動作を実行する。
リフレッシュ制御回路14は、DRAM装置のリフレッシュを制御する回路であり、まず外部入力コマンドとして、リフレッシュコマンドが入力された場合は、メモリアクセス制御回路16を制御して、正規の(通常の)リフレッシュ動作を実行させる。この動作自体は、文字通り、従来からのリフレッシュ動作そのものである。
メモリアクセス制御回路16は、請求の範囲のメモリアクセス制御部の好適な一例に相当する。後述する実施形態2〜4のメモリアクセス制御回路36、56、76も同様に目請求の範囲のメモリアクセス制御部の好適な一例に相当する。
このようなアクティブコマンドが特定のアドレスに集中して入力された場合、上述したようにRowHammer問題が発生する。そこで、本実施形態1においては、RowHammer問題の原因となり得るアクティブコマンドをモニタ等をしているのである。
なお、リフレッシュ制御回路14は、請求の範囲のリフレッシュ制御部の好適な一例に相当する。また、後述する実施形態におけるリフレッシュ制御回路34、54、74も、請求の範囲のリフレッシュ制御部の好適な一例に相当する。
ただし、メモリアクセス制御回路16は、リフレッシュ制御回路14が割込みリフレッシュ動作を抑制する場合でも、アドレスラッチ回路20がアドレスをラッチしている場合は、そのアドレスを基礎として割込みリフレッシュを実行する。
なお、Activeモニタ回路12は、請求の範囲のモニタ部の好適な一例に相当する。また、後述するActiveモニタ回路32、52、72も御回路も、請求の範囲のモニタ部の好適な一例に相当する。
アドレスラッチ回路20は、外部入力コマンドを監視しており、リフレッシュコマンド以外のアクティブコマンドが入力された場合に、その(リフレッシュコマンド以外の)外部入力コマンドが入力された際の外部入力アドレスをラッチする。
アドレス比較回路22は、アドレスラッチ回路20が同一のアドレスをラッチしないように制御する回路である。アドレスラッチ回路20は、アクティブコマンドが入力される度に外部入力アドレスをラッチしていくが、これからラッチしようとするアドレスと、既にアドレスラッチ回路20がラッチしているアドレスとが、アドレス比較回路22によって比較されている。この比較の結果、既にラッチされているアドレスと、これからラッチしようとするアドレスとが同一である場合は、アドレス比較回路22は、アドレスラッチ回路20を制御して、ラッチ動作を中止させる。このような動作によって、同一のアドレスがラッチされることを防止している。
なお、アドレス比較回路22は、請求の範囲のアドレス比較部の好適な一例に相当する。また、後述する実施形態におけるアドレス比較回路42、62、82も、請求の範囲のアドレス比較部の好適な一例に相当する。
すなわち、アドレスラッチ回路20は、リフレッシュコマンドが入力されてから、原則として最初の2個のアクティブコマンドの(異なる)アドレスがラッチする。このようにしてラッチされたアドレスを基礎として、リフレッシュコマンドが入力された際の割込みリフレッシュが実行される。
なお、アドレスラッチ回路20は、請求の範囲のアドレスラッチ部の好適な一例に相当する。また、後述する実施形態におけるアドレスラッチ回路40、60、80も、請求の範囲のアドレスラッチ部の好適な一例に相当する。
以下、図1で説明した本実施形態1のRowHammer対策回路10の動作を図2のタイムチャートに基づき説明する。
図2のWL_Emableは、メモリアクセス制御回路16がメモリ18に対して出力する信号であり、ワード(行)線を活性化(アクティベイト)させる信号である。
図2の外部入力アドレスは、図1の外部入力アドレスを表す。
図2のアドレスラッチ1setは、図1におけるアドレスラッチ回路20aを表し、アドレスラッチ2setは、図1におけるアドレスラッチ回路20bを表す。
なお、本実施形態1においては、アドレスラッチ回路20は、2個のアドレスをラッチしている。そこで、割込みリフレッシュ動作においては、いずれか一方のアドレスを基礎としてリフレッシュ動作に係るアドレスを計算している。そして、計算の基礎となったアドレスは、リフレッシュ動作後、リセットされて、新たなアドレスをラッチ可能な状態に移行する。図2の例では、アドレスラッチ1setの#000が用いられて、#001に対して割込みリフレッシュ動作を実行しているので、アドレスラッチ1setがリセットされて新たなアドレスをラッチ可能な状態になる。その結果、図2において、アドレスラッチ1setは、リフレッシュ動作直後のアクティブコマンドACTが入力された際の外部入力アドレス#111がラッチされている。
RowHammer問題に対応するために本願発明者らは下記のように考えた。
本実施形態1にかかるDRAM装置の1バンク当たりの全ワード数は、例えば32k(WL)であるとして検討する。ここで、WLは、WordLineであり、ワード線の本数である。
また、リフレッシュ動作の周期tREFは、7.8μsである。すなわち、原則として7.8μsec毎にリフレッシュコマンドがDRAM装置に入力する。
また、アクティブコマンドが入力する間隔tRC(min)は、50nsであるとする。このtRCは、最小値である。
32kWL/6WL 約5333回
リフレッシュ周期tREFは7.8μsであるので、1バンクが全リフレッシュされるまでの時間は、
(32kWL/6WL)*7.8μs 約41600μs
である。この時間の間にアクティブコマンドが出される回数は、
((32kWL/6WL)*7.8μs/50ns)
=832k
である。したがって、リフレッシュ間隔中に最大832k回のアクティブコマンドがかかる可能性がある。これをRH(max)=832kと記す。
また、そのDRAM装置を形成する半導体プロセスにおいて、そのプロセスが保証するRH回数、すなわちRowHammer問題が発生しないアクティブコマンドの回数を100kとする。すなわち、100k回アクティブコマンドが適用される前にリフレッシュ動作を行えば、RowHammer問題は発生しない。
8.32(WL) = 832k/100k
このように、RowHammer問題に関して処理を施す必要がある対象ワードをRH対象ワードと称する。ここでは、RH対象ワード本数は、約8.32本となる。
まず、リフレッシュコマンドが入力される直前にRH対象ワードを活性化(アクティベート)していた確率を、0.1202(=100/832)と求める。すると、N回リフレッシュ動作を実行する間にRH対象ワードを一度もHitしない確率は、下記のように、求められる。
N=1 0.8798
N=2 0.7741
N=X (1−100/832)のX乗
N=5.3K/64 2.481E−5 AREFコマンド(リフレッシュコマンド)64回に1回割込みリフレッシュを実行する。
N=5.3K/8 1.435E−37 AREFコマンド(リフレッシュコマンド)8回に1回割込みリフレッシュを実行する。
N=5.3K 1.799E−295 AREFコマンド(リフレッシュコマンド)1回に1回割込みリフレッシュを実行する。本実施形態1に相当する。
このように、本実施形態1によれば、ワード線毎にカウンタを設けずとも、RowHammer問題に対処することができるDRAM装置を実現することができる。したがって、半導体チップの面積をより有効に利用することができる、面積効率に優れたDRAM装置を提供することができる。
(1)上記実施形態1においては、正規の(通常の)リフレッシュ動作と、リフレッシュ動作の間に入力されたアクティブコマンドの際の外部入力アドレスを基礎として、割込みリフレッシュを行っている。特に、リフレッシュ動作後の「最初の」2個のアクティブコマンドが入力された際のアドレスをラッチし、割込みリフレッシュ動作に利用する例を説明した。すなわち、実施形態1においては、アドレスラッチ回路20は、最初の2個のアドレスをラッチした後、停止する。
つまり、どのタイミングでアドレスをラッチしてもよい。そのDRAM装置のアプリケーション、そのDRAM装置が用いられるコンピュータの用途等で適宜調整してよい。
(3)また、上記実施形態1においては、正規リフレッシュ1回に対して、1個のアドレスに割込みリフレッシュ動作を実行したが、正規リフレッシュ動作1回に対して、2個以上のアドレスに割込みリフレッシュ動作を実行させてもよい。
(4)また、上記実施形態1においては、アクティブコマンドが入力された際のアドレスに隣接するアドレスをRowHammer問題が生じる可能性のあるアドレスとして割込みリフレッシュ動作の対象とした。しかし、隣接するアドレスではなく、近傍のアドレスとしてもよく、また、近傍の複数本のアドレスのワード線を対象として割込みリフレッシュ動作を実行してもよい。
上記実施形態1では、リフレッシュコマンドが入力(発行)されてから、最初の2個の外部入力アドレスをラッチしていた。しかし、任意の場所(タイミング)のアドレスをラッチしてもよい。本実施形態2では、アドレスのラッチを開始するタイミングを任意に設定することができるRowHammer対策回路を備えたDRAM装置を説明する。
図3は、本実施形態2におけるDRAM装置のRowHammer対策回路30を示す回路ブロック図である。図3に示すRowHammer対策回路30は、DRAM装置の構成の一部である。図3中、メモリ38以外の部分が、RowHammer対策回路30である。すなわち、RowHammer対策回路30は、ActiveモニタStart制御回路31と、Activeモニタ回路32と、リフレッシュ制御回路34と、メモリアクセス制御回路36と、アドレスラッチ回路40a、40bと、アドレス比較回路42と、から構成される。
図3において、上述した図1と異なる構成は、ActiveモニタStart制御回路31であり、その他の構成は、基本的に実施形態1の図1と同様であり、基本的には同様の動作を実行する。
なお、ActiveモニタStart制御回路31は、請求の範囲のモニタスタート部の好適な一例に相当する。また、後述する実施形態におけるActiveモニタStart制御回路51、71も、請求の範囲のモニタスタート部の好適な一例に相当する。
Activeモニタ回路32は、実施形態1の図1のActiveモニタ回路12とほぼ同様の動作を実行する。図3のActiveモニタ回路32は、図1のActiveモニタ回路12と異なり、ActiveモニタEnable信号が「1」の場合のみ、外部入力コマンドの監視を行い、アクティブコマンドが入力されたか否かを検出している。
ActiveモニタStart制御回路31は、ActiveモニタEnable信号を、Activeモニタ回路32に出力し、上述したように、Activeモニタ回路32が外部入力コマンドを監視するタイミングを制御している。また、ActiveモニタStart制御回路31は、同じActiveモニタEnable信号を、アドレスラッチ回路40a、40bに出力し、上述したように、アドレスラッチ回路40a、40bが外部入力アドレスをラッチするタイミングを制御している。
動作
以下、図3で説明した本実施形態2のRowHammer対策回路30の動作を図4のタイムチャートに基づき説明する。
図4のタイムチャートにおいて、図2のタイムチャートと異なる信号は、ActiveモニタEnable信号であり、その他の信号は、基本的に図2のタイムチャートと同様である。また、図4においては、図2と異なり、アドレスラッチ1setは、アドレスラッチ回路40aであり、アドレスラッチ2setは、アドレスラッチ回路40bである。
本実施形態2において特徴的なことは、最初の2個のアクティブコマンドが入力されるまでは、ActiveモニタEnable信号が「0」に設定されていることである。この信号は、上述したようにActiveモニタStart制御回路31が生成し、Activeモニタ回路32やアドレスラッチ回路40a、40bに供給している信号である。ActiveモニタStart制御回路31は、2個のアクティブコマンドを検出した後、ActiveモニタEnable信号を「1」に設定し、Activeモニタ回路32の監視機能をenableし、アドレスラッチ回路40a、40bにラッチ動作を開始させる。
また、アドレスラッチ回路40a、40bは、3番目のアクティブコマンドの際の外部入力アドレスである#200をラッチする。引き続き、4番目のアクティブコマンドの際の外部入力アドレスである#300をラッチする。
5個のアクティブコマンドACTに引き続き、リフレッシュコマンドREFが入力されると、リフレッシュ制御回路34はこのリフレッシュコマンドREFに基づき、リフレッシュ動作をメモリアクセス制御回路36に指示する。
本実施形態2においても、3回の正規のリフレッシュ動作に引き続き、割込みリフレッシュ動作が実行される。この割込みリフレッシュ動作そのものは、実施形態1と同様である。また、割込みリフレッシュ動作は1回行われる。その際のアドレスは、アドレスラッチ1setと、アドレスラッチ2setとにラッチされているアドレスを交互に基礎として用いて行われる点も実施形態1と同様である。
なお、図4に示すタイムチャートでは、正規リフレッシュ動作と割込みリフレッシュ動作を実行後は、2番目のアクティブコマンドから外部入力コマンドの監視を行うように、ActiveモニタStart制御回路31が、ActiveモニタEnable信号を2番目のアクティブコマンドから「1」に設定する。これによって、アドレスラッチ回路40a、40bも、2番目のアクティブコマンドから、そのアクティブコマンドが入力された際の外部入力アドレスをラッチし始める。例えば、図4に示す例では、リフレッシュ動作後の2番目のアクティブコマンドの際の外部入力アドレスである#222がアドレスラッチ1setにラッチされる動作が示されている。
(1)実施形態1の変形例で説明した様々なバリエーションが、本実施形態2にも適用することができる。例えば、アドレスラッチ回路40a、40bはラッチ動作を連続して実行してもよいし、ラッチするアドレスの数も3個以上でもよい。割込みリフレッシュ動作も2回以上でもよいし、近傍のアドレスもRowHammer問題が発生する可能性のある複数のワード線に広げてもよい。
このように、電源投入直後と、正規リフレッシュ動作が実行された後では、タイミングを異ならせることが、半導体の動作上、妥当な場合がある。また、それぞれのタイミングも任意に設定することができる。例えば、電源投入直後は4番目のアクティブコマンドから監視を行い、正規リフレッシュ動作が実行された後は6番目のアクティブコマンドから監視を行う等のように設定してもよい。
しかし、半導体プロセスや回路構成によっては、電源投入直後と、正規リフレッシュ動作が実行された後では、同じタイミングを適用してもよい。例えば、ともに4番目のアクティブコマンドから監視を開始すると設定することも好適である。
上記実施形態2では、任意の場所(タイミング)のアドレスをラッチしており、例えば2個のアドレスがラッチされた後は、あらたにアドレスをラッチすることはない。これは、実施形態1も基本的に同様である。
しかし、コンピュータアプリケーションにおいては、しばしば同一アドレスのメモリに対して集中的にアクセスが実行されることが知られている。例えば、同一の変数が連続的に書き換えられる等である。
そのような連続して同一アドレスにアクセスが実行された場合は、RowHammer問題が発生する可能性が高いと考えられる。そのため、上記実施形態2と異なり、一旦、2個のアドレスをラッチした後でも、連続してアクセスされたアドレスがある場合は、これまでにラッチしたアドレスを破棄しても連続してアクセスされたアドレスをラッチすることが好ましい。
図5は、本実施形態3におけるDRAM装置のRowHammer対策回路50を示す回路ブロック図である。図5に示すRowHammer対策回路50は、DRAM装置の構成の一部である。図5中、メモリ58以外の部分が、RowHammer対策回路50である。すなわち、RowHammer対策回路50は、ActiveモニタStart制御回路51と、Activeモニタ回路52と、リフレッシュ制御回路54と、メモリアクセス制御回路56と、アドレスラッチ回路60a、60bと、アドレス比較回路62と、連続アクセスカウント回路64と、連続アクセス上限判定回路66と、から構成される。
図5において、実施形態2の図3と異なる構成は、主として、連続アクセスカウント回路64と、連続アクセス上限判定回路66と、である。その他の構成は、基本的に実施形態2の図3と同様であり、本実施形態3において特に説明する動作を除き、基本的には図3等と同様の動作を実行する。
なお、連続アクセス上限判定回路66は、請求の範囲の上限判定部の好適な一例に相当する。また、後述する実施形態4における連続アクセス上限判定回路86も、請求の範囲の上限判定部の好適な一例に相当する。
アドレス比較回路62は、基本的に、図1(又は図3)におけるアドレス比較回路22(又は42)と同様の動作を実行する。ただし、本実施形態3のアドレス比較回路62は、上記連続アドレスアクセス信号が「1」になった場合、アドレスラッチ回路60a、60bに対して強制的に外部入力アドレスのラッチを指示する。
この結果、連続してアクセスされたアドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行することができ、RowHammer問題の発生を、より効果的に防止することが期待できる。
以下、図5で説明した本実施形態3のRowHammer対策回路50の動作を図6のタイムチャートに基づき説明する。
図6のタイムチャートにおいて、図4のタイムチャートと異なる信号は、連続アドレアクセス信号であり、その他の信号は、基本的に図4のタイムチャートと同様である。また、図6においては、図4と異なり、アドレスラッチ1setは、アドレスラッチ回路60aであり、アドレスラッチ2setは、アドレスラッチ回路60bである。
まず、図6のタイムチャートにおいて、アクティブコマンドACTが入力されると、それに応じて、メモリアクセス制御回路16がWL_Enable信号を1パルス出力する。なお、その1パルスの中の所定のタイミングでプリチャージPREが出されている点は、図4と同様である。なお、図6のタイムチャートにおいては、合計8個のアクティブコマンドが入力されている。
上述したように、本実施形態3に係る連続アクセス上限判定回路66は、同一アドレスを伴うアクティブコマンドが上限値u個となった場合、そのu個目のアクティブコマンドにおいて、連続アクセス上限判定回路66は、連続アドレスアクセス信号を1パルス分「1」に設定する。
この連続アドレスアクセス信号が1パルス分「1」に設定された結果、アドレス比較回路62は、この信号に基づき、アドレスラッチ回路60a、60bに外部入力アドレスをラッチさせる。その結果、本実施形態3においては、アドレスラッチ1setに連続して入力された当該外部入力アドレスである#300をラッチさせている。
なお、実施形態1や2と同様に、アドレスラッチ2setと1setとにラッチされているアドレスが交互に基礎として利用されるので、場合によっては、アドレスラッチ2setがラッチしている#200を基礎とするアドレス#201について割込みリフレッシュが実行され、上述した#301についての割込みリフレッシュ動作は、次回の正規フレッシュコマンドREFが入力された際に実行されることもある。以上述べた動作以外の他の動作は、実施形態2と同様である。
(1)実施形態1や2の変形例で説明した様々なバリエーションが、本実施形態2にも適用することができる。例えば、アドレスラッチ回路40a、40bはラッチ動作を連続して実行してもよいし、ラッチするアドレスの数も3個以上でもよい。割込みリフレッシュ動作も2回以上でもよいし、近傍のアドレスもRowHammer問題が発生する可能性のある複数のワード線に広げてもよい。
また、実施形態2で示した例と同様に、外部入力コマンドの監視を開始するタイミングや、外部入力アドレスをラッチするタイミングを任意に設定することができる。また、このタイミングは、電源投入直後と、正規リフレッシュ動作が実行された後で異ならせることもできる。さらに、これらのタイミングをランダムに設定することも可能である。
上記実施形態1〜3では、アクティブコマンドACTが入力された際の外部入力アドレスに基づき、その近傍のアドレス(隣接するアドレス)に対して、割込みリフレッシュ動作を行い、RowHammer問題の発生を効率的に防止することができる。
すなわち、正規リフレッシュ動作を実行する際のアドレスが、アドレスラッチ回路にラッチさえているアドレスの近傍のアドレスであった場合は、割込みリフレッシュ動作を行う必要はない。
図7は、本実施形態4におけるDRAM装置のRowHammer対策回路70を示す回路ブロック図である。図7に示すRowHammer対策回路70は、DRAM装置の構成の一部である。図7中、メモリ78以外の部分が、RowHammer対策回路70である。すなわち、RowHammer対策回路70は、ActiveモニタStart制御回路71と、Activeモニタ回路72と、リフレッシュ制御回路74と、メモリアクセス制御回路76と、アドレスラッチ回路80a、80bと、アドレス比較回路82と、連続アクセスカウント回路84と、連続アクセス上限判定回路86と、から構成される。
図7において、実施形態3の図5と異なる動作を実行し、実施形態3において特徴的な構成の一つは、アドレス比較回路82である。このアドレス比較回路82は、原則として、上記実施形態3におけるアドレス比較回路62と同様の動作を実行するが、正規リフレッシュ動作を実行する際のアドレスとの比較を実行する点が、本実施形態4において特徴的な点である。
以下、図7で説明した本実施形態4のRowHammer対策回路70の動作を図8のタイムチャートに基づき説明する。
図8のタイムチャートにおける動作は、実施形態3における図6のタイムチャートと同様に、アドレスラッチ1setにアドレス#100がラッチされ、アドレスラッチ2setにアドレス#200がラッチされている。そして、連続して4個同一アドレスを基礎とするアクティブコマンドACTが入力されているので、実施形態3と同様に、アドレスラッチ1setにこのアドレス#300がラッチされる。
なお、アドレスラッチ1setは、アドレスラッチ回路80aであり、アドレスラッチ2setは、アドレスラッチ回路80bである。
そのため、図8のタイムチャートにおける正規リフレッシュ動作が実行された最初のサイクルで、アドレス比較回路82は、正規リフレッシュアドレス(すなわち#301)が、アドレスラッチ1setにラッチされているアドレス#300の近傍にあると判断する。したがって、アドレス比較回路82は、当該近傍にあるという判断の基礎となったアドレスラッチ1setをリセットする。
(1)実施形態1〜3の変形例で説明した様々なバリエーションが、本実施形態4にも適用することができる。
「近傍」のアドレスとは、RowHammer問題の発生により影響を受けるワード線を表すアドレスであり、1個の場合もあり、また、複数の場合があってもよい。特に本実施形態では、アクティブコマンドによりアクセスされたワード線に隣接するワード線のアドレスを好ましい例として説明している。また、特に、隣接するワードのアドレスの例としては、基礎となるアドレスに対して+1、又は−1したアドレスが好ましい例として挙げられる。例えば、基礎となるアドレスの最下位ビットを反転させたアドレスとすることも好適である。
例えば、リフレッシュ制御回路74が正規リフレッシュアドレスを管理するために、リフレッシュカウンタ等を備えていてもよい。この場合は、リフレッシュ制御回路74が、アドレス比較回路82に対して正規リフレッシュアドレスを供給する。
以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。
12、32、52、72 Activeモニタ回路
14、34、54、74 リフレッシュ制御回路
16、36、56、76 メモリアクセス制御回路
18、38、58、78 メモリ
20a、20b、40a、40b、60a、60b、80a、80b アドレスラッチ回路
22、42、62、82 アドレス比較回路
31、51、71 ActiveモニタStart制御回路
64、84 連続アクセスカウント回路
66、86 連続アクセス上限判定回路
Claims (12)
- 複数のメモリセルを備えたメモリ部と、
アドレスと、前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドと、を受信し、前記アクティブコマンドを受信した際のアドレスを、前記アクティブコマンドを受信する度にラッチし、ラッチしたアドレスをn個保持するアドレスラッチ部と、
リフレッシュコマンドを受信した場合に、前記リフレッシュコマンドに基づく正規リフレッシュ動作を前記メモリ部に対して実行するようにメモリアクセス制御部に指示するとともに、前記アドレスラッチ部がラッチした1個以上の前記アドレスに基づくリフレッシュ動作であって、前記アドレスの近傍のアドレスに対して割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示するリフレッシュ制御部と、
前記リフレッシュ制御部からの指示に基づき、前記正規リフレッシュ動作及び前記割込みリフレッシュ動作を前記メモリ部に対して実行する前記メモリアクセス制御部と、
を含み、
前記アドレスラッチ部は、前記メモリアクセス制御部が前記割込みリフレッシュ動作を実行した場合にリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置。ここで、前記nは2又は3以上の自然数である。 - 請求項1記載の半導体記憶装置において、
前記アドレスラッチ部は、前記メモリアクセス制御部が前記割込みリフレッシュ動作を実行した場合に、前記割込みリフレッシュ動作の基となったアドレスのみがリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記リフレッシュ制御部は、前記アドレスラッチ部がラッチした前記アドレスのうち、いずれか1個のアドレスに基づくリフレッシュ動作であって、前記1個のアドレスの近傍のアドレスに対してのみ割込みリフレッシュ動作を実行するように前記メモリアクセス制御部に指示し、
前記アドレスラッチ部は、前記リフレッシュ制御部が前記割込みリフレッシュ動作を実行した場合に、前記割込みリフレッシュ動作の基となった前記1個のアドレスのみがリセットされ、次にアクティブコマンドを受信した際のアドレスをラッチ可能な状態にされる半導体記憶装置。 - 請求項1から3のいずれか1項に記載の半導体記憶装置において、
前記リフレッシュコマンドを受信した後、前記アクティブコマンドをm個受信してから前記アドレスラッチ部のラッチ動作を開始させるモニタスタート部、
を含む半導体記憶装置。ここで、前記mは自然数である。 - 請求項4記載の半導体記憶装置において、
前記モニタスタート部は、
前記リフレッシュコマンドを受信した後、前記アクティブコマンドをランダムなk個受信してから前記アドレスラッチ部のラッチ動作を開始させる半導体記憶装置。ここで、前記kはランダムな自然数である。 - 請求項1から5のいずれか1項に記載の半導体記憶装置において、
アドレスと、前記アドレスで指定される前記メモリセルに適用されるアクティブコマンドと、を受信し、前記アクティブコマンドを受信した際のアドレスを監視し、同一アドレスに対するアクセスの個数をカウントするアクセスカウントアドレスラッチ部と、
前記アクセスカウントアドレスラッチ部がカウントした、同一アドレスに対するアクセスの個数が、所定の値を越えている場合に、前記アドレスラッチ部に、前記同一アドレスをラッチさせる上限判定部と、
を含む半導体記憶装置。 - 請求項1から6のいずれか1項に記載の半導体記憶装置において、
前記アクティブコマンドを受信した際のアドレスと、前記アドレスラッチ部が既にラッチしているアドレスと、を比較し、比較の結果、異なるアドレスである場合に、前記アドレスラッチ部にラッチ動作を実行させるアドレス比較部、
を含む半導体記憶装置。 - 請求項1から6のいずれか1項に記載の半導体記憶装置において、
前記アドレスラッチ部が既にラッチしているn個以下のアドレスと、前記アクティブコマンドを受信した際のアドレスとを比較し、比較の結果、異なるアドレスである場合にのみ、前記アドレスラッチ部に、新たに前記アクティブコマンドを受信した際のアドレスのラッチ動作を実行させるアドレス比較部、
を含む半導体記憶装置。 - 請求項7又は8記載の半導体記憶装置において、
前記アドレス比較部は、前記リフレッシュ制御部が、正規リフレッシュ動作を前記メモリアクセス制御部に指示した際のリフレッシュアドレスが、前記アドレスラッチ部がラッチしたアドレスの近傍のアドレスである場合に、前記アドレスラッチ部がラッチする前記アドレスをリセットする半導体記憶装置。 - 請求項1から9のいずれか1項に記載の半導体記憶装置において、
受信する前記アクティブコマンドをモニタし、前記リフレッシュコマンドを受信した後、前記アクティブコマンドを受信しない場合は、前記リフレッシュ制御部が前記割込みリフレッシュ動作を前記メモリアクセス制御部に指示することを抑止するモニタ部、
をさらに含む半導体記憶装置。 - 請求項1から10のいずれか1項に記載の半導体記憶装置において、
前記アクティブコマンドを受信した際のアドレスの近傍のアドレスとは、前記アクティブコマンドを受信した際のアドレスを+1したアドレス、又は、−1したアドレスのいずれかである半導体記憶装置。 - 請求項1から11のいずれか1項に記載の半導体記憶装置において、
前記アクティブコマンドは、前記メモリ部のワード線を活性化させるコマンドであり、少なくとも、リードコマンド、ライトコマンド、リフレッシュコマンド、を含むことを特徴とする半導体記憶装置。
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