JP2009059452A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作時のアドレス・セットアップのマージンを拡げ、かつ、外部・リフレッシュ動作におけるバースト・アクセスを高速化できるようにする。
【解決手段】たとえば、複数のメモリセル２４ａ，２４ｂに記憶されているデータを保持するためのリフレッシュ・サイクル動作が必要なメモリ部と、バースト動作のためのトリガ信号ｂＣＬＫＴＤを生成する第１クロック・トランジションディテクタ回路１５と、アドレス取り込みのタイミングを制御するバンク・アドレス・セレクタ回路２０と、動作モードに応じて、バンク・アドレス・セレクタ回路２０におけるアドレス取り込みのタイミングを切り替えるリフレッシュ・ディテクタ回路１６とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に関するもので、たとえば、内部（以下、セルフ）・リフレッシュ機能を備えるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。

擬似ＳＲＡＭ（Ｐｓｅｕｄｏ Ｓｔａｔｉｃ ＲＡＭ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）と同様のセル構造を有する。そのため、リフレッシュ動作が必要である。近年では、外部・リフレッシュ機能とは別に、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭが提案されている（たとえば、特許文献１参照）。

さて、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭでは、通常、１つのトリガ信号を用いて、確定したアドレスの取り込みを行うとともに、同信号によって、バースト・アクセスの起動を行っている。ところが、セルフ・リフレッシュモード時においては、ノーマル動作前にリフレッシュ動作が割り込むことにより発生するノイズなどによって、入力アドレスの状態が不確定な状態となり、誤（不確定）アドレスを取り込む場合があった。それを避けるために、従来は、アクセスの開始から内部タイマで決められたあるタイミング（リフレッシュ動作による電源ノイズなどの影響が収まる時間）で、正規アドレスの取り込みを行っていた。

また、外部・リフレッシュモード時においては、アドレスの取り込みとバースト・アクセスの開始のタイミングとを決めている内部タイマ回路のタイマ長を切り替える（短く調整する）ことで、アクセスの高速化に対応していた。

しかしながら、上記したような内部タイマ回路のタイマ長を切り替えることにより、セルフ・リフレッシュモード／外部・リフレッシュモードでのアドレスの取り込みタイミングおよびバースト・アクセスの起動を制御することは、内部タイマ回路への依存が大きくなる。たとえば、タイマ長がプロセス変動などで延びるような場合には、アクセス・スピードを大きく遅らせることとなる。特に、高速動作が要求される外部・リフレッシュモードでのバースト動作においては、スピードエラーを起こす要因となっていた。

すなわち、アドレス取り込みの内部信号／ＡＤＶの遷移を受け、内部タイマ回路のタイマ動作およびサイクル動作が開始される。すると、バースト動作時のアドレスの取り込みおよびバースト動作の起動が行われる。このとき、リフレッシュ・サイクル動作がノーマル・サイクル動作の前に割り込む場合の、ノーマル・サイクル動作に対する正規アドレスの取り込みは、内部信号ＷＡＩＴの立ち下がりのタイミングで行われる。内部信号ＷＡＩＴは、内部タイマ回路によって制御されている。また、ノーマル・サイクル動作は、リフレッシュ・サイクル動作後のロウ（Ｒｏｗ）プリチャージ信号（ＴＰＴＭ）の立ち下がりを起点に開始される。

これに対し、リフレッシュ・サイクル動作が割り込まない場合のノーマル・サイクル動作においては、内部タイマ回路のタイマ動作が切れる（内部信号ＷＡＩＴの立ち下がり）と同時に、正規アドレスの取り込みが行われるとともに、ノーマル・サイクル動作が開始される。このとき、アクセスの起動は遅くなるが、セルフ・リフレッシュモード時にアクセス・スピードが律束されるのは、リフレッシュ・サイクル動作の割り込みがある場合であり、割り込みがない場合には特に問題とはならない。

一方、外部・リフレッシュモード時においては、リフレッシュ・サイクル動作の割り込みがない分、速いアクセス・スピードが要求される。これを実現するためには、内部信号ＷＡＩＴが立ち下がるまでのタイマ長を短く設定し、ノーマル・サイクル動作の開始のタイミングを早くする必要がある。

しかしながら、タイマ長を可変する上記の方式では、内部タイマ回路の特性がアクセス・スピードに大きく影響する。特に、外部・リフレッシュモード時においては、プロセス変動にともなうタイマ長の延びが、バースト動作における高速アクセスを悪化させる要因となっている。
特開２００６−３４４２５７号公報

本発明は、上記の問題点を解決すべくなされたもので、セルフ・リフレッシュ動作時のアドレス・セットアップのマージンを拡げ、かつ、外部・リフレッシュ動作におけるバースト・アクセスを高速化することが可能な半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、複数のメモリセルを有し、前記複数のメモリセルに記憶されているデータを保持するためのリフレッシュ・サイクル動作が必要なメモリ部と、バースト動作のための、バースト・アクセス起動用トリガ信号を生成する生成回路と、前記メモリ部をアクセスするノーマル・サイクル動作のための、アドレス取り込みのタイミングを制御する制御回路と、動作モードに応じて、前記制御回路における前記アドレス取り込みのタイミングを切り替える切替回路とを具備したことを特徴とする半導体記憶装置が提供される。

上記の構成により、セルフ・リフレッシュ動作時のアドレス・セットアップのマージンを拡げ、かつ、外部・リフレッシュ動作におけるバースト・アクセスを高速化することが可能な半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体記憶装置の構成例を示すものである。ここでは、外部・リフレッシュ機能とは別に、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭを例に説明する。

図１において、アドレス入力回路部（Ａｄｄｒｅｓｓ＿Ｉｎｐｕｔ Ｂｕｆｆｅｒ）１１は、装置外部からのアドレス情報Ａｄｄｒｅｓｓ（Ｒｏｗ／Ｃｏｌ）を取り込んで、Ｃｏｌアドレス、Ｒｏｗアドレス、ＢＡＮＫ選択アドレス、および、入力アドレスの遷移検知パルスＡＴＤなどを発生するものである。このアドレス入力回路部１１でのアドレス情報の取り込みのタイミングは、／ＡＤＶ入力回路部（／ＡＤＶ＿Ｉｎｐｕｔ Ｂｕｆｆｅｒ）１２からの出力によって制御される。

／ＡＤＶ入力回路部１２は、装置外部からのアドレス取り込みの内部信号／ＡＤＶを取り込んで、それをアドレス入力回路部１１および／ＡＤＶトランジションディテクタ回路１４に出力するものである。

ＣＬＫ入力回路部（ＣＬＫ＿Ｉｎｐｕｔ Ｂｕｆｆｅｒ）１３は、装置外部からのクロック信号（システムクロック）ＣＬＫを取り込んで、内部ＣＬＫパルスＣＰＭを生成するものである。

／ＡＤＶトランジションディテクタ回路（／ＡＤＶ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）１４は、／ＡＤＶ入力回路部１２からのアドレス取り込みの内部信号／ＡＤＶの立ち下がりのエッジ（↓）を検知し、それぞれのエッジに対応したパルスＡＤＶＴＤＦを生成するものである。

第１クロック・トランジションディテクタ回路（１ｓｔ ＣＬＫ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）１５は、／ＡＤＶトランジションディテクタ回路１４で生成されたパルスＡＤＶＴＤＦと、ＣＬＫ入力回路部１３で生成される内部ＣＬＫパルスＣＰＭとに応じて、バースト動作のためのトリガ信号（バースト・トリガ信号）ｂＣＬＫＴＤを出力するものである。

リフレッシュ・ディテクタ回路（Ｒｅｆｒｅｓｈ Ｄｅｔｅｃｔｏｒ）１６は、リフレッシュ動作の要求信号ＳＬＦＰＬＳとスタート・コントロール信号ＴＲＣＴＭＲとを入力とし、次サイクルにリフレッシュ・サイクル動作を割り込ませるためのリフレッシュ・コントロール信号ＲＥＦＤＴＣを出力するものである。上記リフレッシュ動作の要求信号ＳＬＦＰＬＳは、セルフ・リフレッシュ動作用の内部リフレッシュ・タイマ回路（Ｓｅｌｆ Ｔｉｍｅｒ）より供給される。上記スタート・コントロール信号ＴＲＣＴＭＲは、現在の回路の動作状態を判別するための信号であって、スタート・コントロール回路（Ｓｔａｒｔ Ｃｏｎｔｒｏｌｌｅｒ）１７より供給される。

スタート・コントロール回路１７は、アドレス入力回路部１１からのパルスＡＴＤと、／ＡＤＶトランジションディテクタ回路１４からのパルスＡＤＶＴＤＦとを入力とし、アクセスの開始を判別するとともに、リフレッシュ・サイクル動作の割り込み許可判定を行うものである。このスタート・コントロール回路１７には、リフレッシュ・ディテクタ回路１６からのリフレッシュ・コントロール信号ＲＥＦＤＴＣが供給されている。

バンク・アドレス・デコーダ回路（ＢＡＮＫ Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅｒ）１８は、アドレス入力回路部１１からの内部アドレス信号（ＢＡＮＫ選択アドレス）に応じて、アドレスとしてのアクセスすべきメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒをデコードするためのものである。

ロウ・スタート・コントロール回路（Ｒｏｗ Ｓｔａｒｔ Ｃｏｎｔｒｏｌｌｅｒ）１９は、スタート・コントロール回路１７からのスタート・コントロール信号ＴＲＣＴＭＲと、第１クロック・トランジションディテクタ回路１５からのバースト動作のトリガ信号ｂＣＬＫＴＤとを入力とし、メモリセルのロウ系選択動作を制御するための内部信号ＷＡＩＴを生成するものである。

アドレス取り込み制御回路であるバンク・アドレス・セレクタ回路（ＢＡＮＫ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔｏｒ）２０は、リフレッシュ・ディテクタ回路１６からのリフレッシュ・コントロール信号ＲＥＦＤＴＣ、バンク・アドレス・デコーダ回路１８からのメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒ、および、ロウ・スタート・コントロール回路１９からの内部信号ＷＡＩＴを入力とし、メモリセルのロウ系ブロックを選択するための信号ＥＮＢ＿Ｌ，Ｒを出力するものである。

リストア・タイマ回路（Ｒｅｓｔｏｒ Ｔｉｍｅｒ）２１は、バンク・アドレス・セレクタ回路２０からの信号ＥＮＢ＿Ｌ，Ｒにしたがって、メモリセルのワード線（ＷＬ）を選択するための信号ＷＬＴＭ＿Ｌ，Ｒを生成するものである。このリストア・タイマ回路２１には、リストア・タイマ・コントロール回路（Ｒｅｓｔｏｒ Ｔｉｍｅｒ Ｃｏｎｔｒｏｌｌｅｒ）２２からの起動信号ＷＬＴＭＡが供給されている。

リストア・タイマ・コントロール回路２２は、ロウ・スタート・コントロール回路１９からの内部信号ＷＡＩＴに応じて、リストア・タイマ回路２１の起動信号ＷＬＴＭＡを生成するものである。

コア・コントロール回路（Ｃｏｒｅ＿Ｃｏｎｔｒｏｌｌｅｒ）２３は、リストア・タイマ回路２１からの信号ＷＬＴＭ＿Ｌ，Ｒにしたがって、メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ＿Ｌ，Ｒ）２４ａ，２４ｂを制御するものである。

上記した構成においては、バースト動作のためのトリガ信号ｂＣＬＫＴＤとアドレス取り込みの内部信号／ＡＤＶとを分離するとともに、外部・リフレッシュ動作時の正規アドレスの取り込みのタイミングとセルフ・リフレッシュ動作時における正規アドレスの取り込みのタイミングとを、リフレッシュ・コントロール信号ＲＥＦＤＴＣを用いて切り替えることによって、外部・リフレッシュ動作時のバースト・アクセスの高速化およびセルフ・リフレッシュ動作時の正規アドレスの取り込み（セットアップ）マージンの拡大が可能となる。

次に、上記した構成の動作について説明する。

図２は、外部・リフレッシュモード時の動作タイミングを示すものである。本実施形態では、バースト動作（特に、外部・リフレッシュ動作時）をより高速化するために、正規アドレスの取り込みおよびサイクル動作の起動を、システムクロックＣＬＫの立ち上がりのエッジ（↑）にもとづいて生成されるバースト・トリガ信号ｂＣＬＫＴＤを用いて行うようにしている。すなわち、バースト・トリガ信号ｂＣＬＫＴＤの立ち下がりをもとに強制的に立ち下げられる内部信号ＷＡＩＴによって、バンク・アドレス・セレクタ回路２０が、アドレスであるメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒを取り込む。

それと同時に、リストア・タイマ・コントロール回路２２より起動信号ＷＬＴＭＡを出力させ、リストア・タイマ回路２１でのワード線ＷＬの選択動作（ワード線ＷＬを選択するための信号ＷＬＴＭ＿Ｌ，Ｒの出力）を開始させる。

このように、バースト動作を起動するとほぼ同時に、アドレスの取り込みを行うようにすることによって、外部・リフレッシュ動作時のバースト・アクセスの高速化が可能となる。

図３は、セルフ・リフレッシュモード時の動作タイミングを示すものである。外部・リフレッシュモード時においては、図２に示したように、バースト動作を起動するとほぼ同時に、アドレスの取り込みを行うようにしている。しかしながら、リフレッシュ・サイクル動作の割り込みがあるセルフ・リフレッシュモードの場合、たとえば図３（ｂ）に示すように、ノーマル・サイクル動作用のアドレスの取り込みタイミングとリフレッシュ・サイクル動作とが重なることがある。

ここで、リフレッシュ・サイクル動作でのワード線ＷＬの選択本数は、通常、ノーマル・サイクル動作でのワード線ＷＬの選択本数に比して、多く設定されている。つまり、リフレッシュ・サイクル動作では、より多くの選択ワード線ＷＬが同一のタイミングにて動作される。そのため、リフレッシュ・サイクル動作においては、電源ノイズなどがノーマル・サイクル動作に比べて非常に大きなものとなることが推測される。ゆえに、そのような状態（タイミング）でのノーマル・サイクル動作のためのアドレスの取り込みは、アドレス遷移にも影響を及ぼし（電源ドロップなどによる不確定な状態の発生）、正規なアドレスの取り込みを困難にする。この問題の対策としては、バースト動作の起動を遅らせることにより、アドレス取り込みのマージンを確保することが考えられる。しかし、この方法では、外部・リフレッシュ動作時のバースト動作の起動も遅れてしまうため、高速化の要求を満足できなくなる。

本実施形態の場合は、たとえば図３（ａ）に示すように、リフレッシュ・コントロール信号ＲＥＦＤＴＣを検知することで、リフレッシュ・サイクル動作の割り込みの有・無を判別することができる。そのため、リフレッシュ・コントロール信号ＲＥＦＤＴＣの状態（セット／リセット）を利用した対策が可能である。すなわち、リフレッシュ・サイクル動作の要求あり（セット）の場合、正規アドレスの取り込みのタイミングをバースト動作の起動タイミングより分離する。たとえば、バースト動作は、システムクロックＣＬＫの立ち上がりを起点に起動させる。これに対し、正規アドレスの取り込みは、バースト動作の起動（ＣＬＫの立ち上がり）からリフレッシュ・サイクル動作が終了するまでの間に、もしくは、ノーマル・サイクル動作が開始されるまでの間に行うようにする。このように制御することで、正規アドレスの取り込みマージンを拡大でき、リフレッシュ・サイクル動作による誤アドレスの取り込みエラーを大幅に改善することが可能となる。

図４は、上記した外部・リフレッシュ動作時のバースト・アクセスの高速化とセルフ・リフレッシュ・サイクル動作時の正規アドレスの取り込みマージンの拡大とを実現するための、バンク・アドレス・セレクタ回路２０の構成例を示すものである。

本実施形態の場合、バンク・アドレス・セレクタ回路２０は、同図（ａ）に示すアドレス・ラッチ・コントロール回路２００ａと、同図（ｂ）に示すアドレス・ラッチ回路２００ｂとを有している。

アドレス・ラッチ・コントロール回路２００ａは複数のゲート回路を有し、外部・リフレッシュ動作時のアドレス取り込みのタイミングにおいて、システムクロックＣＬＫの立ち上がりにともなって内部信号ＷＡＩＴが立ち下がることで、ラッチ制御信号ＬＴＣを「Ｌ（ＬＯＷ）⇒Ｈ（ＨＩＧＴ）」へ、ラッチ制御信号ｂＬＴＣを「Ｈ⇒Ｌ」へ、ラッチ制御信号ＬＴＣＤを「Ｈ⇒Ｌ」へ、ラッチ制御信号ｂＬＴＣＤを「Ｌ⇒Ｈ」へ、それぞれ遷移させるように構成されている。なお、ラッチ制御信号（ＬＴＣ，ｂＬＴＣ，ＬＴＣＤ，ｂＬＴＣＤ）の生成は、リフレッシュ・コントロール信号ＲＥＦＤＴＣを用いて行われる。

アドレス・ラッチ回路２００ｂは第１，第２のラッチ部を有し、上記ラッチ制御信号ＬＴＣ，ｂＬＴＣ，ＬＴＣＤ，ｂＬＴＣＤによって各ラッチ部が制御されることにより、各ラッチ部によって、入力されたメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒをラッチ直前の入力レベルにより保持するとともに、そのラッチ直前の入力レベルを信号ＥＮＢ＿Ｌ，Ｒとして出力するように構成されている。

次に、上記した構成を有するバンク・アドレス・セレクタ回路２０の、セルフ・リフレッシュ動作時のアドレスの取り込みについて説明する。

たとえば図５（ａ）に示すように、セルフ・リフレッシュモード時のリフレッシュ・サイクル動作の割り込みにおいては、リフレッシュ・コントロール信号ＲＥＦＤＴＣの状態が、アドレス・ラッチ・コントロール回路２００ａによりチェックされる。チェックの結果、リフレッシュ・コントロール信号ＲＥＦＤＴＣがセット状態（たとえば、“Ｈ”）となっている場合、アドレス・ラッチ回路２００ｂのラッチ部が強制的に全て開放状態とされる。これにより、バンク・アドレス・セレクタ回路２０は、リフレッシュ・サイクル動作中の外部アドレス遷移状態が不安定となるタイミングでの、誤アドレスの取り込みを行うことはない。

この場合の、ノーマル・サイクル動作のための正規アドレスの取り込みは、リフレッシュ・サイクル動作終了後の、リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりをもとに出力される、ラッチ制御信号ＬＴＣ，ｂＬＴＣ，ＬＴＣＤ，ｂＬＴＣＤによって制御される。つまり、アドレス・ラッチ回路２００ｂは、リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりの直前のメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒをラッチするとともに、それを信号ＥＮＢ＿Ｌ／Ｒとして出力させる。

すなわち、バースト動作の起動後より、少なくともリフレッシュ・サイクル動作が終了するまでの間はアドレス取り込み用のゲート（ラッチ部）をオープンにしておく。そして、リフレッシュ・サイクル動作の終了（リフレッシュ・コントロール信号ＲＥＦＤＴＣの終了）とともに、アドレス取り込み用のゲートをクローズする。こうすることで、仮にリフレッシュ・サイクル動作の影響でアドレスが一時的に不確定な状態となっても、その後にアドレスが確定したところで、正規アドレスの取り込みを行うことが可能となる。それ故、バースト動作での誤アドレスの取り込みエラーを防止できるものである。

なお、外部・リフレッシュモード時、もしくはセルフ・リフレッシュモード時において、リフレッシュ・サイクル動作の割り込みがない場合のアドレスの取り込みは、たとえば図５（ｂ）に示すように、システムクロックＣＬＫの立ち上がりにともなって立ち下がる、内部信号ＷＡＩＴによって制御される。

上記したように、セルフ・リフレッシュモードおよび高速アクセスが求められる外部・リフレッシュモードを備えた擬似ＳＲＡＭにおいて、アクセス時のトリガ・タイミングとアドレスの取り込みタイミングとを個々に制御することで、アクセスの高速化とアドレス取り込みマージンの拡大とを実現できるものである。

特に、本実施形態によれば、リフレッシュ・サイクル動作の要求の有／無に応じて、セルフ・リフレッシュモードでのアドレスの取り込みタイミングを制御することで、リフレッシュ・サイクル動作の要求の有／無にかかわらず、アドレス取り込みのマージンを十分に確保できるようになるものである。

また、バースト動作において、セルフ・リフレッシュモードでのリフレッシュ・サイクル動作が割り込んだ場合には、アドレスが確定するまで、ノーマル・サイクル動作のためのアドレスの取り込みをクローズすることにより、誤アドレスの取り込みを防止できるものである。

［第２の実施形態］
図６は、本発明の第２の実施形態にしたがった、バンク・アドレス・セレクタ回路（アドレス取り込み制御回路）の構成例を示すものである。ここでは、正規アドレスの取り込み直しを行うことで、リフレッシュ・サイクル動作の割り込み時における誤アドレスの取り込みを防止するようにした場合について説明する。なお、第１の実施形態で示した擬似ＳＲＡＭと同一部分には同一符号を付し、詳細な説明は割愛する。

本実施形態のバンク・アドレス・セレクタ回路２０は、同図（ａ）に示すアドレス・ラッチ・コントロール回路２０１ａと、同図（ｂ）に示すアドレス・ラッチ回路２０１ｂとを有している。

アドレス・ラッチ・コントロール回路２０１ａは、アドレス・ラッチ・パルス・生成回路部２０１ａ-1およびアドレス・ラッチ・シグナル生成回路部２０１ａ-2を含んでいる。アドレス・ラッチ・パルス・生成回路部２０１ａ-1は、リフレッシュ・サイクル動作の終了（リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりエッジ）を受けて、アドレス・ラッチ・シグナル生成回路部２０１ａ-2に、アドレスの取り込みを制御するためのパルス信号φＬＴＣ，φｂＬＴＣを生成させるものである。アドレス・ラッチ・シグナル生成回路部２０１ａ-2は、リフレッシュ・サイクル動作の割り込みがない場合に、システムクロックＣＬＫの立ち上がりエッジをトリガとした、内部信号ＷＡＩＴの立ち下がりに応じて、アドレスの取り込みを制御するためのパルス信号φＬＴＣ，φｂＬＴＣを生成するものである。

アドレス・ラッチ回路２０１ｂは、アドレス・ラッチ・コントロール回路２０１ａからのパルス信号φＬＴＣ，φｂＬＴＣをラッチ制御信号として入力し、アドレス（メモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒ）の再取り込みを行うものである。

なお、ノーマル・サイクル動作のためのアドレスの取り込みは、外部・リフレッシュモードおよびセルフ・リフレッシュモードに関係なく、バースト動作の起動信号と同じ、システムクロックＣＬＫの立ち上がりエッジを受けた、内部信号ＷＡＩＴの立ち下がりのタイミングで行われる。

ここで、ノーマル・サイクル動作において、リフレッシュ・サイクル動作が割り込んだ場合には、上述した通り、取り込もうとしているアドレスが不確定な状態のものである可能性が高い。このため、そのアドレスをノーマル・サイクル動作のためのアドレスとして取り込むことは、バースト動作の不具合を引き起こす要因となり得る。

そこで、リフレッシュ・サイクル動作が割り込んだ場合には、たとえば図７（ａ）に示すように、リフレッシュ・コントロール信号ＲＥＦＤＴＣの終了を検知し、再度、正規（確定）アドレスを取り込み直すために、アドレス・ラッチ・コントロール回路２０１ａにおいて、アドレスの取り込みを制御するためのパルス信号φＬＴＣ，φｂＬＴＣを生成する。そして、このパルス信号φＬＴＣ，φｂＬＴＣを、アドレス・ラッチ回路２０１ｂに、アドレスを取り込み直すためのラッチ制御信号として入力し、アドレスの再取り込みを行う。

このタイミングでラッチしたアドレスは、リフレッシュ・サイクル動作の割り込みによる不確定な状態ではなく、正規な状態の確定アドレスとなっている。つまり、本実施形態では、仮にリフレッシュ・サイクル動作の割り込みとアドレスの取り込みタイミング（内部信号ＷＡＩＴの立ち下がり）とが重なり、不確定なアドレスを取り込んでしまったとしても、リフレッシュ・サイクル動作の終了時にはアドレス・ラッチ回路２０１ｂのアドレス取り込み用のゲート（ラッチ部）を一時的に開放し、正規アドレスの取り込み直しを行うことで、リフレッシュ・サイクル動作の割り込みによる不確定アドレスの誤取り込みを防止することができるものである。

なお、外部・リフレッシュモード時、もしくはセルフ・リフレッシュモード時において、リフレッシュ・サイクル動作の割り込みがない場合のアドレスの取り込みは、たとえば図７（ｂ）に示すように、システムクロックＣＬＫの立ち上がりにともなって立ち下がる、内部信号ＷＡＩＴによって制御される。

本実施形態の構成とした場合、たとえ誤アドレスを取り込んだとしても、リフレッシュ・サイクル動作の終了後に、リフレッシュ・コントロール信号ＲＥＦＤＴＣを用いてアドレスの再取り込みを行うことで、第１の実施形態の場合と同様に、バースト動作での誤アドレスの取り込みエラーを防止できるものである。

［第３の実施形態］
図８は、本発明の第３の実施形態にしたがった、バンク・アドレス・セレクタ回路（アドレス取り込み制御回路）の構成例を示すものである。ここでは、リフレッシュ・サイクル動作中は第２のラッチ部（第２のシフト・レジスタ回路）からのアドレスの転送を禁止することで、リフレッシュ・サイクル動作の割り込み時における誤アドレスが不用意に転送されるのを防止するようにした場合について説明する。なお、第１の実施形態で示した擬似ＳＲＡＭと同一部分には同一符号を付し、詳細な説明は割愛する。

本実施形態のバンク・アドレス・セレクタ回路２０は、同図（ａ）に示すアドレス・ラッチ・コントロール回路２０２ａと、同図（ｂ）に示すアドレス・ラッチ回路２０２ｂとを有している。

アドレス・ラッチ・コントロール回路２０２ａは、第１のラッチ部（第１のシフト・レジスタ回路）を制御するためのラッチ制御信号ＬＴＣ，ｂＬＴＣ、および、第２のラッチ部を制御するためのラッチ制御信号ＬＴＣＤ，ｂＬＴＣＤを生成するものである。このアドレス・ラッチ・コントロール回路２０２ａは、リフレッシュ・サイクル動作中、第１のラッチ部のみを開放状態（オープン）とするために、ラッチ制御信号ＬＴＣを「Ｈ（ＨＩＧＴ）⇒Ｌ（ＬＯＷ）」へ、ラッチ制御信号ｂＬＴＣを「Ｌ⇒Ｈ」へ遷移させる。また、第２のラッチ部を閉じた状態（クローズ）とするために、ラッチ制御信号ＬＴＣＤを「Ｌ」に、ラッチ制御信号ｂＬＴＣＤを「Ｈ」に、それぞれ保持する。そして、リフレッシュ・サイクル動作の終了（リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりエッジ）を受けて、第１のラッチ部をクローズするためのラッチ制御信号ＬＴＣ（＝Ｈ），ｂＬＴＣ（＝Ｌ）、および、第２のラッチ部をオープンするためのラッチ制御信号ＬＴＣＤ（＝Ｈ），ｂＬＴＣＤ（＝Ｌ）を生成するものである。

アドレス・ラッチ回路２０２ｂは第１，第２のラッチ部を有し、上記ラッチ制御信号ＬＴＣ，ｂＬＴＣ，ＬＴＣＤ，ｂＬＴＣＤによって各ラッチ部が制御されることにより、各ラッチ部によって、入力されたメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒをラッチ直前の入力レベルにより保持するとともに、そのラッチ直前の入力レベルを信号ＥＮＢ＿Ｌ，Ｒとして出力するように構成されている。

次に、上記した構成を有するバンク・アドレス・セレクタ回路２０の、セルフ・リフレッシュ動作時のアドレスの取り込みについて説明する。

たとえば図９（ａ）に示すように、セルフ・リフレッシュモード時のリフレッシュ・サイクル動作の割り込みにおいては、リフレッシュ・コントロール信号ＲＥＦＤＴＣの状態が、アドレス・ラッチ・コントロール回路２０２ａによりチェックされる。チェックの結果、リフレッシュ・コントロール信号ＲＥＦＤＴＣがセット状態（たとえば、“Ｈ”）となっている場合、アドレス・ラッチ回路２０２ｂの第１のラッチ部が強制的に開放状態とされ、第２のラッチ部が閉じられる。これにより、バンク・アドレス・セレクタ回路２０は、リフレッシュ・サイクル動作中の外部アドレス遷移状態が不安定となるタイミングでの、誤アドレスの転送を行うことはない。

この場合の、ノーマル・サイクル動作のための正規アドレスの取り込みは、リフレッシュ・サイクル動作終了後の、リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりをもとに出力される、ラッチ制御信号ＬＴＣ（＝Ｈ），ｂＬＴＣ（＝Ｌ），ＬＴＣＤ（＝Ｈ），ｂＬＴＣＤ（＝Ｌ）によって制御される。つまり、アドレス・ラッチ回路２０２ｂは、ラッチ制御信号ＬＴＣ（＝Ｈ），ｂＬＴＣ（＝Ｌ）によって第１のラッチ部が閉じられることにより、リフレッシュ・コントロール信号ＲＥＦＤＴＣの立ち下がりの直前のメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒをラッチする。同時に、ラッチ制御信号ＬＴＣＤ（＝Ｈ），ｂＬＴＣＤ（＝Ｌ）によって第２のラッチ部が開放されることにより、第１のラッチ部でラッチされたメモリセル情報ＴＩＭＥＮＢ＿Ｌ，Ｒを、正規アドレス（信号ＥＮＢ＿Ｌ／Ｒ）として出力する。

すなわち、リフレッシュ・サイクル動作中は、確定／不確定アドレスにかかわらず、アドレス取り込み用のゲート（第１のラッチ部）のみをオープンにしておく。これにより、第１のラッチ部までは、逐次、アドレスを入れ替えることができる。しかし、第２のラッチ部は閉じられているため、そのアドレス（不確定）が転送されることはない。つまり、リフレッシュ・サイクル動作中は、この動作の前に取り込まれて、ラッチされている前アドレスが第２のラッチ部より転送される。よって、リフレッシュ・サイクル動作の終了までは、バンク・アドレス・セレクタ回路２０の後段の回路（リストア・タイマ回路２１）に、不用意に誤アドレスが転送されることがない。こうして、不要なアドレスの転送を防ぐことにより、動作電流の増加を防止できる。

そして、リフレッシュ・サイクル動作の終了（リフレッシュ・コントロール信号ＲＥＦＤＴＣの終了）とともに、第１のラッチ部をクローズする。こうすることで、その直前のアドレスを正規アドレスとして確定させることが可能となる。同時に、第２のラッチ部をオープンすることで、正規アドレスを取り込むとともに、後段の回路に転送させることが可能となる。

なお、外部・リフレッシュモード時、もしくはセルフ・リフレッシュモード時において、リフレッシュ・サイクル動作の割り込みがない場合のアドレスの取り込みは、たとえば図９（ｂ）に示すように、システムクロックＣＬＫの立ち上がりにともなって立ち下がる、内部信号ＷＡＩＴによって制御される。

本実施形態によれば、バースト動作において、セルフ・リフレッシュモードでのリフレッシュ・サイクル動作が割り込んだ場合には、リフレッシュ・サイクル動作中の誤アドレスの不用意な転送を禁止することにより、誤アドレスの取り込みエラーを防止できるとともに、不要なアドレスによる動作電流の増加を防止できるようになるものである。

なお、上記した各実施形態においては、いずれも擬似ＳＲＡＭを例に説明したが、これに限らず、たとえばセルフ・リフレッシュ機能を備える半導体記憶装置であれば同様に適用することが可能である。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、半導体記憶装置（擬似ＳＲＡＭ）の構成例を示すブロック図。 図１の擬似ＳＲＡＭにおいて、外部・リフレッシュモード時の動作タイミングを説明するために示すタイミングチャート。 図１の擬似ＳＲＡＭにおいて、セルフ・リフレッシュモード時の動作タイミングを説明するために示すタイミングチャート。 図１の擬似ＳＲＡＭにおいて、バンク・アドレス・セレクタ回路の構成例を示す図。 図４のバンク・アドレス・セレクタ回路の、リフレッシュ動作時のアドレスの取り込みについて説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、バンク・アドレス・セレクタ回路の構成例を示す図。 図６のバンク・アドレス・セレクタ回路の、リフレッシュ動作時のアドレスの取り込みについて説明するために示すタイミングチャート。 本発明の第３の実施形態にしたがった、バンク・アドレス・セレクタ回路の構成例を示す図。 図８のバンク・アドレス・セレクタ回路の、リフレッシュ動作時のアドレスの取り込みについて説明するために示すタイミングチャート。

符号の説明

１１…アドレス入力回路部、１３…ＣＬＫ入力回路部、１５…第１クロック・トランジションディテクタ回路、１６…リフレッシュ・ディテクタ回路、１９…ロウ・スタート・コントロール回路、２０…バンク・アドレス・セレクタ回路、２１…リストア・タイマ回路、２４ａ，２４ｂ…メモリセル、２００ａ，２０１ａ，２０２ａ…アドレス・ラッチ・コントロール回路、２００ｂ，２０１ｂ，２０２ｂ…アドレス・ラッチ回路。

Claims (6)

1. 複数のメモリセルを有し、前記複数のメモリセルに記憶されているデータを保持するためのリフレッシュ・サイクル動作が必要なメモリ部と、
   バースト動作のための、バースト・アクセス起動用トリガ信号を生成する生成回路と、
   前記メモリ部をアクセスするノーマル・サイクル動作のための、アドレス取り込みのタイミングを制御する制御回路と、
   動作モードに応じて、前記制御回路における前記アドレス取り込みのタイミングを切り替える切替回路と
   を具備したことを特徴とする半導体記憶装置。
2. 前記切替回路は、セルフ・リフレッシュモード時の前記リフレッシュ・サイクル動作の要求の有／無に応じて、前記アドレス取り込みのタイミングを切り替えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、セルフ・リフレッシュモード時の前記リフレッシュ・サイクル動作が割り込んだ場合、前記ノーマル・サイクル動作のための正規アドレスの取り込みを、前記バースト動作の起動後から前記リフレッシュ・サイクル動作が終了するまでの間に、もしくは、前記バースト動作の起動後から前記ノーマル・サイクル動作が開始されるまでの間に行うことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記バースト動作において、
   前記制御回路はアドレスを取り込むためのゲートを有し、前記リフレッシュ・サイクル動作中は前記ゲートが強制的に開放状態とされ、前記リフレッシュ・サイクル動作の終了後に前記ゲートが閉鎖状態とされることにより、前記リフレッシュ・サイクル動作が終了する直前のアドレスを取り込むことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記バースト動作において、
   前記制御回路は、前記リフレッシュ・サイクル動作の終了前に取り込んだアドレスを、前記リフレッシュ・サイクル動作の終了後に取り込み直すことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記バースト動作において、
   前記制御回路はアドレスを取り込むための第１のレジスタ回路および第２のレジスタ回路を有し、前記リフレッシュ・サイクル動作中は前記第１のレジスタ回路のみが開放状態とされることにより、前記リフレッシュ・サイクル動作中のアドレスが前記第２のレジスタ回路より転送されるのを禁止するようにしたことを特徴とする請求項１に記載の半導体記憶装置。

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