KR101097462B1 - 반도체 메모리 장치 및 그 동작방법 - Google Patents

반도체 메모리 장치 및 그 동작방법 Download PDF

Info

Publication number
KR101097462B1
KR101097462B1 KR1020090133001A KR20090133001A KR101097462B1 KR 101097462 B1 KR101097462 B1 KR 101097462B1 KR 1020090133001 A KR1020090133001 A KR 1020090133001A KR 20090133001 A KR20090133001 A KR 20090133001A KR 101097462 B1 KR101097462 B1 KR 101097462B1
Authority
KR
South Korea
Prior art keywords
mat
address
word line
counting
line selection
Prior art date
Application number
KR1020090133001A
Other languages
English (en)
Other versions
KR20110076321A (ko
Inventor
김대석
이종천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090133001A priority Critical patent/KR101097462B1/ko
Priority to US12/650,594 priority patent/US8107310B2/en
Publication of KR20110076321A publication Critical patent/KR20110076321A/ko
Application granted granted Critical
Publication of KR101097462B1 publication Critical patent/KR101097462B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치의 오토 리프레쉬 동작에 관한 것으로서, 다수의 매트로 이루어진 뱅크와, 소정의 시간간격을 두고 연속으로 인가되는 오토 리프레쉬 커맨드를 뱅크에 포함된 매트의 개수에 대응하는 간격마다 입력받고, 그에 응답하여 내부어드레스를 순차적으로 카운팅하기 위한 어드레스 카운팅부, 및 오토 리프레쉬 커맨드에 응답하여 다수의 매트를 모두 활성화시키고, 다수의 매트에 내부어드레스를 각각 전달하되, 그 전달시점이 순차적으로 예정된 시간차이를 갖도록 제어하기 위한 어드레스 전달부를 구비하는 반도체 메모리 장치를 제공한다.
오토 리프레쉬 커맨드, 워드라인 인에이블, 내부어드레스, 어드레스 카운팅

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 오토 리프레쉬 동작에 관한 것이다.
일반적으로, 반도체 메모리 장치에서는 메모리 셀에 저장된 데이터의 보존을 위해서, 리프레시 동작을 해 주어야만 한다. 리프레시동작이라는 것은 메모리 셀에 저장된 데이터를 읽어내어 증폭한 후에 다시 해당 셀에 저장시키는 동작이다. 캐패시터(capacitor)로 이루어진 반도체 메모리 장치에서 사용하는 메모리 셀의 구조상, 상기와 같은 리프레시 동작을 실시하지 않으면 누설전류(leakage current)로 인해 메모리 셀은 데이터를 잃게 되어 리프레시 동작을 해주어야 만 한다.
즉, 리프레시 동작은 로오 어드레스만을 사용하여 워드라인을 액티브시킨 뒤 센스앰프를 활성화시킴으로써 이루어지는데 밖으로 데이터의 출입이 없이 센스 앰프만을 동작시킨다.
리프레시 동작시에는 칩의 동작중에 주기적으로 리프레시 명령을 받아서 다른 명령의 입력을 멈추고, 리프레시를 수행한 후에 다시 명령을 받아들이는 오토 리프레시와 칩이 대기상태에 있을 때도 데이터의 손실을 막아주기 위해 주기적으로 데이터를 읽고 쓰는 동작을 하는 셀프 리프레시가 있는데 이때는 내부 타이머를 동작시켜 주기를 결정해준다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작이 수행되는 것을 설명하기 위해 도시한 블록 다이어그램 및 타이밍 다이어그램이다.
도 1을 참조하면, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 한번 입력될 때마다 뱅크에 포함된 N개의 워드라인 중 1개의 워드라인을 리프레쉬 하여야 하며, 이때, N개의 워드라인은 다수의 비트로 이루어진 내부어드레스(IN_ADDRESS<0:K>)에 매칭(matching)되어 선택될 수 있으므로, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 한번 입력될 때마다 내부어드레스(IN_ADDRESS<0:K>)를 변화시켜주면 N개의 워드라인 중 1개의 워드라인이 선택되어 리프레쉬 될 수 있다.
따라서, 종래기술에 따른 반도체 메모리 장치에서는 도면의 블록 다이어그램처럼 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 입력될 때마다 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅할 수 있는 카운터를 구비함으로써, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 입력될 때마다 1개의 워드라인씩 리프레쉬하여 결국 N개의 워드라인를 순차적으로 리프레쉬할 수 있게 된다.
즉, N개의 워드라인을 순차적으로 리프레쉬하는 동작은 도면에 도시된 타이 밍 다이어그램처럼 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)의 입력에 대응하여 내부어드레스(IN_ADDRESS<0:K>)가 하나씩 증가함에 따라 1개의 워드라인씩 리프레쉬해주는 동작이 N번 반복되는 동작이다.
그런데, 종래기술에 따른 반도체 메모리 장치와 같이 뱅크에 포함된 다수의 워드라인을 리프레쉬하기 위해 다수의 워드라인에 대응하는 개수만큼 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하는 동작을 사용하게 되면, 뱅크에 포함되는 워드라인의 개수가 많으면 많을수록 - N의 개수가 크면 클수록 - 더 많은 비트의 내부어드레스(IN_ADDRESS<0:K>)가 필요할 뿐만 아니라, 많은 비트의 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하기 위해 더 많은 양의 전류를 소모하는 문제가 발생한다.
또한, 내부어드레스(IN_ADDRESS<0:K>)의 값에 대응하여 뱅크에 포함된 다수의 워드라인 중 어느 하나의 워드라인을 선택하는 과정에서 필요한 주변회로에서 소모되는 전류는 내부어드레스(IN_ADDRESS<0:K>)의 값이 많이 변하면 변할수록 그만큼 더 많은 전류를 소모하게 되는 문제가 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 오토 리프레쉬 커맨드가 입력되는 횟수보다 내부어드레스를 카운팅하는 횟수가 더 작아질 수 있도록 하여 오토 리프레쉬 동작을 수행하기 위해 소모되는 전류의 크기를 최소한으로 유지할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면,다수의 매트로 이루어진 뱅크; 소정의 시간간격을 두고 연속으로 인가되는 오토 리프레쉬 커맨드를 상기 뱅크에 포함된 매트의 개수에 대응하는 간격마다 입력받고, 그에 응답하여 내부어드레스를 순차적으로 카운팅하기 위한 어드레스 카운팅부; 및 상기 오토 리프레쉬 커맨드에 응답하여 상기 다수의 매트를 모두 활성화시키고, 상기 다수의 매트에 상기 내부어드레스를 각각 전달하되, 그 전달시점이 순차적으로 예정된 시간차이를 갖도록 제어하기 위한 어드레스 전달부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 업 매트 및 다운 매트로 이루어진 뱅크; 소정의 시간간격을 두고 연속으로 인가되는 오토 리프레쉬 커맨드 중 짝수번째 또는 홀수번째 커맨드를 입력받고, 그에 응답하여 내부어드레스를 순차적으로 카운팅하기 위한 어드레스 카운팅부; 상기 오 토 리프레쉬 커맨드에 응답하여 상기 업 매트와 다운 매트를 모두 활성화시키고, 상기 업 매트와 다운 매트에 예정된 시간차이를 두고 상기 내부어드레스를 각각 전달하기 위한 어드레스 전달부를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 한 번의 내부어드레스 카운팅 동작에 대응하여 두 개 이상의 워드라인이 동시에 리프레쉬되도록 제어함으로써, 내부어드레스 카운팅 횟수가 뱅크에 포함된 워드라인의 개수보다 더 작은 상태에서 모든 워드라인을 리프레쉬할 수 있다. 이로 인해, 오토 리프레쉬 동작을 통해 소모되는 전류의 크기를 최소한으로 유지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로는, 업 매트(202) 및 다운 매트(204)로 이루어진 뱅크(200)와, 연속으로 인가되는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD) 중 짝수(even)번째 또는 홀수(odd)번째 커맨드를 입력받고, 그에 응답하여 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅하기 위한 어드레스 카운팅부(220), 및 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)에 응답하여 업 매트(202)와 다운 매트(204)를 모두 활성화시키고, 업 매트(202)와 다운 매트(204)에 예정된 시간(tDELAY)차이를 두고 내부어드레스(IN_ADDRESS<0:K>)를 각각 전달하기 위한 어드레스 전달부(240)를 구비한다.
여기서, 내부어드레스(IN_ADDRESS<0:K>)는, 업 매트(202)와 다운 매트(204)를 선택하기 위한 매트선택 어드레스(MATC_ADDRESS)와, 업 매트(202)에 구비된 다수의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2)과 다운 매트(204)에 구비된 다수의 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)에 각각 대응하는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 포함한다.
예컨대, 내부어드레스(IN_ADDRESS<0:K>) 중 최상위 비트 내부어드레스(IN_ADDRESS<K>)는 매트선택 어드레스(MATC_ADDRESS)가 되고, 내부어드레스(IN_ADDRESS<0:K>) 중 최상위 비트 내부어드레스(IN_ADDRESS<K>)를 제외한 나머지 내부어드레스(IN_ADDRESS<0:K-1>)는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 될 수 있다.
그리고, 어드레스 카운팅부(220)는, 홀수번째 또는 짝수번째 인가되는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)에 응답하여 카운팅 제어신호(COUNTING_CON)를 생성하기 위한 입력간격 제어부(222), 및 카운팅 제어신호(COUNTING_CON)에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하기 위한 워드라인선택 어드레스 카운터(224)를 구비한다.
참고로, 전술한 설명에서 어드레스 카운팅부(220)는 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅한다고 하였는데, 어드레스 카운팅부에 구비된 워드라인선택 어드레스 카운터(224)는 내부어드레스(IN_ADDRESS<0:K>)가 아닌 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하므로 잘못된 동작인 것 같다. 하지만, 상기에서 설명한 바와 같이 내부어드레스(IN_ADDRESS<0:K>)가 매트선택 어드레스(MATC_ADDRESS)와 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 포함하기 때문에, 어드레스 카운팅부(220)에서 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅한다는 것은 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하는 것과 동일한 동작이 될 수 있다.
다만, 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하는 경우에는 카운팅 동작이 종료될 때가지 총 2의 K승(2^K)번의 카운팅 동작을 수행하는 반면, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하는 경우에는 카운팅 동작이 종료될 때까지 총 2의 K-1승(2^K-1)번의 카운팅 동작을 수행하게 된다.
즉, 본원발명의 실시예에 따른 반도체 메모리 장치에서 어드레스 카운팅부(220)는 종래기술과 동일하게 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하되, 그 횟수가 절반(1/2)으로 줄어들게 되는 것과 동일한 효과가 있는 것을 알 수 있다.
그리고, 어드레스 카운팅부(220)에 구비되는 입력간격 제어부(222)와 워드라인선택 어드레스 카운터(224)는 뱅크(200)에 업 매트(202)와 다운 매트(204) 2개만 존재하기 때문에 다음과 같이 두 가지 동작모드로 나뉘어서 동작할 수 있다.
첫 번째 동작모드에서 입력간격 제어부(222)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 인가되는 것에 응답하여 카운팅 제어신호(COUNTING_CON)의 논리레벨을 천이시키는 동작을 수행한다.
마찬가지로 첫 번째 동작모드에서 워드라인선택 어드레스 카운터(224)는, 카운팅 제어신호(COUNTING_CON)의 상승 에지(rising edge)마다 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 순차적으로 카운팅하거나 카운팅 제어신호(COUNTING_CON)의 하강 에지(falling edgd)마다 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 순차적으로 카운팅시키는 동작을 수행한다.
그리고, 두 번째 동작모드에서 입력간격 제어부(222)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 인가되는 것을 카운팅하여 그 개수가 '2'가 될 때, 그에 응답하여 카운팅 제어신호(COUNTING_CON)의 논리레벨을 천이시키는 동작을 수행한다.
마찬가지로 두 번째 동작모드에서 워드라인선택 어드레스 카운터(224)는, 카운팅 제어신호(COUNTING_CON)의 논리레벨이 천이할 때마다 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 순차적으로 카운팅하는 동작을 수행한다.
그리고, 어드레스 전달부(240)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD) 에 응답하여 활성화되고, 뱅크 액티브 신호(BANK_ACTIVE_CMD)에 응답하여 비활성화되는 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)를 생성하기 위한 오토 리프레쉬 래치신호 생성부(242)와, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)의 활성화구간에서 업 매트 선택신호(UPMAT_SEL) - 매트선택 어드레스(MATC_ADDRESS)의 활성화 상태에 매칭됨 - 와 다운 매트 선택신호(DNMAT_SEL) - 매트선택 어드레스(MATC_ADDRESS)의 비활성화 상태에 매칭됨 - 를 모두 활성화시키기 위한 매트 활성화 제어부(244), 및 업 매트 선택신호(UPMAT_SEL)의 활성화에 응답하여 업 매트(202)로 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 전달하고, 다운 매트 선택신호(DNMAT_SEL)의 활성화에 응답하여 다운 매트(204)로 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 전달하되, 전달되는 시점이 예정된 시간(tDELAY)차이를 갖도록 하는 전달제어부(246)를 구비한다.
여기서, 오토 리프레쉬 래치신호 생성부(242)는, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 비활성화된 상태에서는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 토글링하는 것에 응답하여 활성화시키고, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 활성화된 상태에서는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)의 토글링과 상관없이 계속 활성화상태를 유지하다가 뱅크 액티브 신호(BANK_ACTIVE_CMD)가 토글링하는 것에 응답하여 비활성화시킨다. 그리고, 리셋 신호(RESET)에 응답하여 모든 동작이 초기화된다.
그리고, 매트 활성화 제어부(244)는, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 활성화되는 구간에서는, 매트선택 어드레 스(MATC_ADDRESS)가 활성화되든 비활성화되든 상관없이 업 매트 선택신호(UPMAT_SEL)와 다운 매트 선택신호(DNMAT_SEL)를 모두 활성화시킨다. 반면, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 비활성화되는 구간에서는, 매트선택 어드레스(MATC_ADDRESS)가 활성화상태일 때 업 매트 선택신호(UPMAT_SEL)를 활성화 다운 매트 선택신호(DNMAT_SEL)를 비활성화시키고, 매트선택 어드레스(MATC_ADDRESS)가 비활성화상태일 때 업 매트 선택신호(UPMAT_SEL)를 비활성화 다운 매트 선택신호(DNMAT_SEL)를 활성화시킨다.
참고로, 매트선택 어드레스(MATC_ADDRESS)가 활성화된다는 것은 매트선택 어드레스(MATC_ADDRESS)의 값이 '1'이 된다는 뜻이고, 매트선택 어드레스(MATC_ADDRESS)가 비활성화된다는 것은 매트선택 어드레스(MATC_ADDRESS)의 값이 '0'이 된다는 뜻이다. 즉, 전술한 설명에서 매트선택 어드레스(MATC_ADDRESS)가 내부어드레스(IN_ADDRESS<0:K>)의 최상위 비트 내부어드레스(IN_ADDRESS<K>)라고 하였으므로, 최상위 비트 내부어드레스(IN_ADDRESS<K>)가 '1'이면 매트선택 어드레스(MATC_ADDRESS)가 활성화되는 것이고, 최상위 비트 내부어드레스(IN_ADDRESS<K>)가 '0'이면 매트선택 어드레스(MATC_ADDRESS)가 비활성화되는 것이다.
그리고, 매트 활성화 제어부(244)의 구성을 좀 더 구체적으로 살펴보면, 매트선택 어드레스(MATC_ADDRESS)를 제1 입력단으로 입력받고 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)를 제2입력단으로 입력받아 논리합 연산을 수행함으로써 업 매트 선택신호(UPMAT_SEL)의 논리레벨을 결정하기 위한 제1 노아게이트(NOR1)와 제1 인버터(INV1), 및 반전된 매트선택 어드레스(/MATC_ADDRESS)를 제1 입력단으로 입력받고 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)를 제2입력단으로 입력받아 논리합 연산을 수행함으로써 다운 매트 선택신호(DNMAT_SEL)의 논리레벨을 결정하기 위한 제2 노아게이트(NOR2)와 제2 인터버(INV2)를 구비한다.
그리고, 전달제어부(246)는, 업 매트 선택신호(UPMAT_SEL)와 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 입력받아 업 매트(202)로 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 전달하기 위한 제1전달부(2462)와, 다운 매트 선택신호(DNMAT_SEL)와 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 입력받아 다운 매트(204)로 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 전달하기 위한 제2전달부(2464), 및 제2전달부(2464)의 출력단에 접속되어 제2전달부(2464)에서 다운 매트(204)로 전달되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 예정된 시간(tDELAY)만큼 지연시키기 위한 지연소자(2466)를 구비한다.
여기서, 제1전달부(2462)는 업 매트 선택신호(UPMAT_SEL)가 활성화되는 것에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 뱅크(200)에 구비된 워드라인 선택부(206)로 전달한다. 이때, 뱅크(200)에 구비된 워드라인 선택부(206)는 업 매트 선택신호(UPMAT_SEL)가 활성화되는 것에 응답하여 제1전달부(2462)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 업 매트(202)로 전달될 수 있도록 하기 때문에, 업 매트 선택신호(UPMAT_SEL)가 활성화된 상태에서는 제1전달부(2462)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 응답하여 업 매트(202)의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2) 중 어느 하나의 워드라인이 선택된다.
그리고, 제2전달부(2464)는 다운 매트 선택신호(DNMAT_SEL)가 활성화되는 것에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 뱅크(200)에 구비된 워드라인 선택부(206)로 전달한다. 이때, 뱅크(200)에 구비된 워드라인 선택부(206)는 다운 매트 선택신호(DNMAT_SEL)가 활성화되는 것에 응답하여 제2전달부(2464)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 다운 매트(202)로 전달될 수 있도록 하기 때문에, 다운 매트 선택신호(DNMAT_SEL)가 활성화된 상태에서는 제2전달부(2464)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 응답하여 다운 매트(202)의 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2) 중 어느 하나의 워드라인이 선택된다.
그리고, 지연소자(2466)는 제2전달부(2464)의 출력단에 접속되어 제2전달부(2464)에서 뱅크(200)에 구비된 워드라인 선택부(206)로 전송되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 예정된 시간(tDELAY)만큼 지연시킨다.
즉, 지연소자(2466)는 업 매트 선택신호(UPMAT_SEL) 및 다운 매트 선택신호(DNMAT_SEL)가 모두 활성화되어 제1전달부(2462)와 제2전달부(2464)에서 각각 출력된 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 업 매트(202)와 다운 매트(204)로 각각 전송될 때, 제2전달부(2464)에서 출력되는 워드라인선택 어드레스(WLC_ADDRESS<0:K(=0)>)가 다운 매트(204)에 전달되는 시점이 제1전달부(2462)에서 출력되는 워드라인선택 어드레스(WLC_ADDRESS<0:K(=1)>)가 업 매트(202)에 전달되는 시점보다 예정된 시간(tDELAY)만큼 더 늦어지도록 하는 동작을 수행한다.
전술한 바와 같은 전달제어부(246)의 동작으로 인해, 워드라인선택 어드레 스(WLC_ADDRESS<0:K-1>)가 업 매트(202)에 입력된 제1 시점에서 업 매트(202)는, 업 매트(202)에 구비된 다수의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2) 중 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하고, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 다운 매트(204)에 입력된 제2 시점 - 제1 시점보다 예정된 시간(tDELAY)만큼 느리고, 업 매트(202)의 리프레쉬 동작이 종료되지 않은 시점임 - 에서 다운 매트(204)는, 다운 매트(204)에 구비된 다수의 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2) 중 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하게 된다.
그리고, 전달제어부(246)는 그 구성을 약간 변경함으로써 전술한 설명에서와 다르게 반대로 동작할 수도 있다. 즉, 전술한 설명에서는 제2전달부(2464)의 출력단에 지연소자(2466)가 접속된 뒤 워드라인 선택부(206)와 연결되고 제1전달부(2462)의 출력단은 그대로 워드라인 선택부(206)와 연결되어 있었지만, 반대로 지연소자(2466)가 제1전달부(2462)의 출력단에 지연소자(2466)가 접속된 뒤 워드라인 선택부(206)와 연결되고 제2전달부(2464)의 출력단은 그대로 워드라인 선택부(206)에 연결되도록 할 수도 있다.
이를 통해, 제1전달부(2462)에서 출력되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 업 매트(202)에 전달되는 시점이 제2전달부(2464)에서 출력되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 다운 매트(204)에 전달되 는 시점보다 예정된 시간(tDELAY)만큼 더 늦어지는 동작이 수행되도록 할 수 있다.
이와 같은 전달제어부(246)의 반대 동작으로 인해, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 다운 매트(204)에 입력된 제1 시점에서 다운 매트(204)는, 다운 매트(204)에 구비된 다수의 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2) 중 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하고, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 업 매트(202)에 입력된 제2 시점 - 제1 시점보다 예정된 시간(tDELAY)만큼 느리고, 다운 매트(204)의 리프레쉬 동작이 종료되지 않은 시점임 - 에서 업 매트(202)는, 업 매트(202)에 구비된 다수의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2) 중 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하게 된다.
한편, 전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서는, 업 매트(202)에 N/2개의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2)이 존재하고, 다운 매트(204)에도 N/2개의 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)이 존재하며, 업 매트(202)와 다운 매트(204)에서는 예정된 시간(tDELAY)차이를 두고 동시에 리프레쉬 동작이 수행되므로 업 매트(202)와 다운 매트(204)에 구비된 총 N개의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2, WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)을 모두 리프레쉬 하기 위해서 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하여 N/2번만 카운팅하면 된다. 즉, 종래기술에서 뱅크(100)에 포함된 총 N개의 워드라인(WL_1, WL_2, WL_3, … , WLU_N-3, WLU_N-2, WLU_N-1, WLU_N)를 선택하기 위해서 내부어드레스(IN_ADDRESS<0:K>)에 대응하여 N번 카운팅해야 했던 것에 비해, 본원발명에서는 뱅크(200)에 구비된 총 N개의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2, WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)을 모두 리프레쉬하기 위해서 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하여 N/2번만 카운팅하면 되므로, 종래기술에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 완성하기 위해 필요한 카운팅 횟수에 비해 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 완성하기 위해 필요한 카운팅 횟수가 반으로 줄어드는 것을 알 수 있다.
전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로의 오토 리프레쉬 동작을 도시한 타이밍 다이어그램이다.
먼저, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 연속으로 입력이 되면, 그에 응답하여 카운팅 제어신호(COUNTING_CON)의 논리레벨이 변동하게 된다. 참고로, 도 3에 도시된 카운팅 제어신호(COUNTING_CON)는 오토 리프레쉬 커맨 드(AUTO_REFRESH_CMD)가 입력될 때마다 그 논리레벨이 천이하는 경우이며, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 인가되는 것을 카운팅하여 그 개수가 '2'가 될 때 그에 응답하여 카운팅 제어신호(COUNTING_CON)의 논리레벨을 천이할 수도 있다. 예컨대, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD) 위에 붙은 번호 ①, ②가 카운팅되는 값을 의미하며, ②이 카운팅되는 시점에서 카운팅 제어신호(COUNTING_CON)의 논리레벨이 천이할 수도 있다.
이렇게, 카운팅 제어신호(COUNTING_CON)의 논리레벨이 변동하는 것에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 순차적으로 카운팅된다. 참고로, 도 3에 도시된 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)는 카운팅 제어신호(COUNTING_CON)의 상승 에지(rising edge)에서 카운팅된다. 이때, 도 3에서는 카운팅 제어신호(COUNTING_CON)의 상승 에지(rising edge)에서 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 카운팅되는 것으로 도시되었지만, 반대로 카운팅 제어신호(COUNTING_CON)의 하강 에지(falling edge)에서 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 카운팅될 수도 있다. 또한, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 인가되는 것을 카운팅하여 카운팅 제어신호(COUNTING_CON)의 논리레벨이 천이되는 경우에는, 카운팅 제어신호(COUNTING_CON)가 천이하는 시점 - 상승 에지(rising edge) 및 하강 에지(falling edge)가 모두 포함됨 - 마다 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 카운팅될 수도 있다.
그리고, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 카운팅되는 동작과는 별개로 가장 처음으로 인가되는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)에 응답하 여 업 매트 선택신호(UPMAT_SEL)와 다운 매트 선택신호(DNMAT_SEL)가 동시에 활성화되는 것을 알 수 있는데, 이를 통해, 카운팅 제어신호(COUNTING_CON)에 대응하여 카운팅되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)가 업 매트(202)와 다운 매트(204)에 예정된 시간(tDELAY)차이를 두고 동시에 전달될 수 있다.
즉, 업 매트 선택신호(UPMAT_SEL)와 다운 매트 선택신호(DNMAT_SEL)가 동시에 활성화됨으로 인해, 업 매트(202)에 구비된 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2) 중 제1 워드라인(WLU_1)이 구동되어 리프레쉬 동작이 수행된다. 그리고, 예정된 시간(tDELAY)이 흐른 시점에서 다운 매트(204)에 구비된 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2) 중 제1 워드라인(WLD_1)이 구동되어 리프레쉬 동작이 수행된다.
이때, 업 매트(202)에 구비된 제1 워드라인(WLU_1)이 구동되어 리프레쉬되는 구간이 시작되는 시점과 다운 매트(204)에 구비된 제1 워드라인(WLD_1)이 구동되어 리프레쉬되는 구간이 시작되는 시점이 예정된 시간(tDELAY)차이를 두는 이유는, 업 매트(202)에 구비된 제1 워드라인(WLU_1)이 구동되어 리프레쉬 동작이 수행될 때 가장 많은 전류가 소모되는 구간이 시작해서 예정된 시간(tDELAY)이 흐르는 시점까지이고, 다운 매트(204)에 구비된 제1 워드라인(WLD_1)이 구동되어 리프레쉬 동작이 수행될 때 가장 많은 전류가 소모되는 구간이 시작해서 예정된 시간(tDELAY)이 흐르는 시점까지이기 때문이다. 즉, 업 매트(202)에 구비된 제1 워드라인(WLU_1)과 다운 매트(204)에 구비된 제1 워드라인(WLD_1)을 동시에 구동하여 리프레쉬 동작을 수행함으로 인해 소모되는 피크 전류(peak current)의 크기를 최소한으로 유지하기 위함이다.
그리고, 카운팅 제어신호(COUNTING_CON)의 두 번째 상승 에지(rising edge)에서 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)의 값이 변하게 되고, 그에 응답하여 업 매트(202)의 제2 워드라인(WLU_2)이 구동되어 리프레쉬 동작이 수행된다. 그리고, 예정된 시간(tDELAY)이 흐른 시점에서 다운 매트(204)에 구비된 제2 워드라인(WLD_2)이 구동되어 리프레쉬 동작이 수행된다.
이와 같은 동작이 업 매트(202)와 다운 매트(204)에서 예정된 시간(tDELAY)차이를 두고 동시에 N/2번 수행됨으로써 리프레쉬 동작이 완성되게 된다.
그리고, 도 3에서는 업 매트(202)에 구비된 워드라인들(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2)을 먼저 구동한 다음, 예정된 시간(tDELAY) 후 다운 매트(204)에 구비된 워드라인(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)을 구동하여 리프레쉬 동작을 수행하는 타이밍 다이어그램이 도시되어 있는데, 이는 설계자의 선택에 의한 것으로서, 전술한 설명에서 서로 반대로 바꿀 수 있다고 한 것처럼 다운 매트(204)에 구비된 워드라인들(WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2)을 먼저 구동한 다음, 예정된 시간(tDELAY) 후 업 매트(202)에 구비된 워드라인들(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2)을 구동함으로써 리프레쉬 동작을 수행하는 것도 가능하다.
참고로, 전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프 레쉬 커맨드(AUTO_REFRESH_CMD)가 워드라인선택 어드레스 카운터(224)로 직접인가되어 카운팅 동작을 제어하지 않고, 카운팅 제어신호(COUNTING_CON)를 생성하여 워드라인선택 어드레스 카운터(224)의 카운팅 동작을 제어하는 이유는, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하기 위해 워드라인선택 어드레스 카운터(224)에서 필요한 카운팅제어 횟수보다 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 2배 더 빈번하게 인가되기 때문에 이 차이를 없애기 위함이다. 즉, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 입력되는 횟수나 타이밍은 반도체 메모리 장치에서 직접적으로 제어할 수 있는 부분이 아니므로 카운팅 제어신호(COUNTING_CON)라는 제어신호를 추가로 생성하여 카운팅 동작을 제어한 것 뿐이다. 따라서, 만약 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 입력되는 횟수나 타이밍을 직접적으로 제어하는 것이 가능하다면 굳이 카운팅 제어신호(COUNTING_CON)를 생성하여 워드라인선택 어드레스 카운터(224)의 카운팅 동작을 제어하지 않고, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)를 직접 워드라인선택 어드레스 카운터(224)로 전달하여 카운팅 동작을 제어하는 것도 가능하다.
전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행할 때에는, 한 번의 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>) 카운팅 동작에 대응하여 뱅크(200)에 포함된 업 매트(202)와 다운 매트(204)에서 각각 한 개씩 두 개의 워드라인을 동시에 리프레쉬하는 것이 가능하다. 이로 인해, 뱅크(200)에 포함된 전체 워드라인의 개수를 1/2로 나눈 횟수만큼만 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하면 뱅크(200)에 포함된 전체 워드라인을 리 프레쉬할 수 있다.
이를 통해, 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)를 카운팅하기 위한 회로 - 어드레스 카운팅부(220) - 에서 소모되는 전류가 반으로 줄어드는 효과 - 카운팅동작이 반으로 줄어들기 때문임 - 뿐만 아니라 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>)에 대응하여 뱅크(200)에 구비된 다수의 워드라인(WLU_1, WLU_2, WLU_3, … , WLU_N/2-3, WLU_N/2-2, WLU_N/2-1, WLU_N/2, WLD_1, WLD_2, WLD_3, … , WLD_N/2-3, WLD_N/2-2, WLD_N/2-1, WLD_N/2) 중 어느 하나의 워드라인을 선택하기 위한 회로 - 워드라인 선택부(206) - 에서 소모되는 전류가 줄어드는 효과 - 회로의 동작시간이 1/2로 줄어들기 때문임 - 를 기대할 수 있다.
또한, 한 번의 워드라인선택 어드레스(WLC_ADDRESS<0:K-1>) 카운팅 동작에 대응하여 뱅크(200)에 포함된 업 매트(202)와 다운 매트(204)에서 각각 한 개씩 두 개의 워드라인을 동시에 리프레쉬할 때, 리프레시 시점이 예정된 시간(tDELAY)만큼 차이나게 함으로써, 소모되는 피크 전류(peak current)의 크기가 한 개의 워드라인만을 리프레쉬할 때와 큰 차이가 나지 않도록 하는 것이 가능하다.
그리고, 도 2에서는 뱅크(200)가 업 매트(202)와 다운 매트(204)만으로 이루어지는 것으로 도시되어 있지만, 실제로는 뱅크(200)에 더 많은 개수의 매트가 포함될 수 있다. 따라서, 도 2에 도시된 뱅크(200)에 업 매트(202)와 다운 매트(204)만이 아닌 다수의 매트가 포함되어 있다고 가정하면 본 발명의 실시예에 따른 반도체 장치는 다음과 같이 구성될 수도 있다.
도 4를 참조하면, 다수의 매트(402<1~L>)로 이루어진 뱅크(400)와, 연속으로 인가되는 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)를 다수의 매트(402<1~L>) 개수 - L개를 의미함 - 에 대응하는 간격마다 입력받고, 그에 응답하여 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅하기 위한 어드레스 카운팅부(420), 및 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)에 응답하여 다수의 매트(402<1~L>)를 모두 활성화시키고, 다수의 매트(402<1~L>)에 내부어드레스(IN_ADDRESS<0:K>)를 각각 전달하되, 그 전달시점이 순차적으로 예정된 시간(tDELAY)차이를 갖도록 제어하기 위한 어드레스 전달부(440)를 구비한다.
여기서, 내부어드레스(IN_ADDRESS<0:K>)는, 다수의 매트(402<1~L>)를 선택하기 위한 매트선택 어드레스(MATC_ADDRESS<1:M>)와, 다수의 매트(402<1~L>)에 각각 구비되는 다수의 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-2, WL1_N/L-1, WL1_N/L, … , WL2_1, WL2_2, WL2_3, … , WL2_N/L-2, WL2_N/L-1, WL2_N/L, … , WLL_1, WLL_2, WLL_3, … , WLL_N/L-2, WLL_N/L-1, WLL_N/L)에 각각 대응하는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 포함한다.
예컨대, 내부어드레스(IN_ADDRESS<0:K>) 중 최상위 비트부터 M-1번째 비트까지 내부어드레스(IN_ADDRESS<K, K-1, … , K-M-1>)는 매트선택 어드레스(MATC_ADDRESS<1:M>)가 되고, 내부어드레스(IN_ADDRESS<0:K>) 중 최상위 비트부터 M번째 비트까지 내부어드레스(IN_ADDRESS<K, K-1, … , K-M-1>)를 제외한 나머지 내부어드레스(IN_ADDRESS<K-M, K-M+1, … , 0>)는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)가 될 수 있다.
그리고, 어드레스 카운팅부(420)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 다수의 매트(402<1~L>) 개수에 대응하는 횟수만큼 인가되는 것에 응답하여 카운팅 제어신호(COUNTING_CON)를 생성하기 위한 입력간격 제어부(422), 및 카운팅 제어신호(COUNTING_CON)에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하기 위한 워드라인선택 어드레스 카운터(424)를 구비한다.
참고로, 전술한 설명에서 어드레스 카운팅부(420)는 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅한다고 하였는데, 어드레스 카운팅부에 구비된 워드라인선택 어드레스 카운터(424)는 내부어드레스(IN_ADDRESS<0:K>)가 아닌 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하므로 잘못된 동작인 것 같다. 하지만, 상기에서 설명한 바와 같이 내부어드레스(IN_ADDRESS<0:K>)가 매트선택 어드레스(MATC_ADDRESS<1:M>)와 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 포함하기 때문에, 어드레스 카운팅부(420)에서 내부어드레스(IN_ADDRESS<0:K>)를 순차적으로 카운팅한다는 것은 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하는 것과 동일한 동작이 될 수 있다.
다만, 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하는 경우에는 카운팅 동작이 종료될 때가지 총 2의 K승(2^K)번의 카운팅 동작을 수행하는 반면, 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하는 경우에는 카운팅 동작이 종료될 때까지 총 2의 K-M승(2^K-M)번의 카운팅 동작을 수행하게 된다.
즉, 본원발명의 실시예에 따른 반도체 메모리 장치에서 어드레스 카운팅 부(420)는 종래기술과 동일하게 내부어드레스(IN_ADDRESS<0:K>)를 카운팅하되, 그 횟수가 L분의 1(1/L)로 줄어들게 되는 것과 동일한 효과가 있는 것을 알 수 있다.
그리고, 어드레스 카운팅부(420)에 구비되는 입력간격 제어부(422)와 워드라인선택 어드레스 카운터(424)는 뱅크(400)에 다수의 매트(402<1~L>)가 존재하기 때문에 다음과 같이 동작하게 된다.
먼저, 입력간격 제어부(422)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)가 인가되는 것을 카운팅하여 그 개수가 'L'이 될 때, 그에 응답하여 카운팅 제어신호(COUNTING_CON)의 논리레벨을 천이시키는 동작을 수행한다.
그리고, 워드라인선택 어드레스 카운터(424)는, 카운팅 제어신호(COUNTING_CON)의 논리레벨이 천이할 때마다 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 순차적으로 카운팅하는 동작을 수행한다.
그리고, 어드레스 전달부(440)는, 오토 리프레쉬 커맨드(AUTO_REFRESH_CMD)에 응답하여 활성화되고, 뱅크 액티브 신호(BANK_ACTIVE_CMD)에 응답하여 비활성화되는 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)를 생성하기 위한 오토 리프레쉬 래치신호 생성부(442)와, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)의 활성화구간에서 다수의 매트선택 신호(MAT_SEL<1~L>) - 매트선택 어드레스(MATC_ADDRESS<1:M>)에 매칭되어 다수의 매트(402<1~L>)에 각각 대응됨 - 를 모두 활성화시키기 위한 매트 활성화 제어부(444), 및 활성화된 다수의 매트선택 신호(MAT_SEL<1~L>)에 대응하는 다수의 매트(402<1~L>)로 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 각각 전달하되, 전달되는 시점이 순차적으로 예정된 시 간(tDELAY)차이를 갖도록 하는 전달제어부(446)를 구비한다.
여기서, 매트 활성화 제어부(444)는, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 활성화되는 구간에서는, 매트선택 어드레스(MATC_ADDRESS<1:M>)가 활성화되든 비활성화되든 상관없이 다수의 매트 선택신호(MAT_SEL<1~L>)를 모두 활성화시킨다. 반면, 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 비활성화되는 구간에서는, 매트선택 어드레스(MATC_ADDRESS<1:M>) 중 활성화된 어드레스에 대응하는 매트 선택신호를 활성화시키고, 매트선택 어드레스(MATC_ADDRESS<1:M>) 중 비활성화된 어드레스에 대응하는 매트 선택신호를 비활성화시킨다.
그리고, 매트 활성화 제어부(444)의 구성을 좀 더 구체적으로 살펴보면, 매트선택 어드레스(MATC_ADDRESS<1:M>)를 제1 입력단(M개의 신호를 동시에 입력받음)으로 입력받고 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)를 제2 입력단으로 입력받아 다수의 매트 선택신호(MAT_SEL<1~L>)의 논리레벨을 결정하기 위한 다수의 노아게이트(NOR<1~L>) 및 다수의 인버터(INT<1~L>)를 구비한다.
예컨대, 매트선택 어드레스(MATC_ADDRESS<1:M>)가 3비트로 이루어진 신호(M=3)로가 가정하고 다수의 매트 선택신호(MAT_SEL<1~L>)를 생성하는 과정을 살펴보면, 다수의 노아게이트(NOR<1~L>)의 제1 입력단으로 인가되는 매트선택 어드레스(MATC_ADDRESS<1:M>)가 '001'일 경우 다수의 매트 선택신호(MAT_SEL<1~L>)중 제1 매트 선택신호(MAT_SET<1>)를 활성화시키게 된다.
마찬가지로, 다수의 노아게이트(NOR<1~L>)의 제1 입력단으로 인가되는 매트 선택 어드레스(MATC_ADDRESS<1:M>)가 '011'일 경우 다수의 매트 선택신호(MAT_SEL<1~L>)중 제3 매트 선택신호(MAT_SET<3>)를 활성화시키게 된다.
또한, 다수의 노아게이트(NOR<1~L>)의 제1 입력단으로 인가되는 매트선택 어드레스(MATC_ADDRESS<1:M>)가 '111'일 경우 다수의 매트 선택신호(MAT_SEL<1~L>)중 제7 매트 선택신호(MAT_SET<7>)를 활성화시키게 된다.
그리고, 다수의 노아게이트(NOR<1~L>)의 제1 입력단으로 인가되는 매트선택 어드레스(MATC_ADDRESS<1:M>)의 값이 어떻든 상관없이 오토 리프레쉬 래치신호(AUTO_REFRESH_LETCH)가 활성화될 경우 다수의 매트 선택신호(MAT_SEL<1~L>)가 모두 활성화시키게 된다.
그리고, 전달제어부(246)는, 다수의 매트 선택신호(MAT_SEL<1~L>)와 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 각각 입력받아 다수의 매트(200<1~L>) 중 다수의 매트 선택신호(MAT_SEL<1~L>)에 대응하는 매트로 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 전달하기 위한 다수의 전달부(4462<1~L>)와, 다수의 전달부(4462<1~L>) 중 첫 번째 전달부(4462<1>)를 제외한 나머지 전달부(4462<2~L>)의 출력단에 접속되어 각각 예정된 시간씩(tDELAY, 2*tDEALY, …, (L-1)*tDEALY)지연시키기 위한 다수의 지연소자(4464<1~L-1>)를 구비한다.
여기서, 다수의 전달부(4462<1~L>) 중 제1전달부(4462<1>)는, 다수의 매트 선택신호(MAT_SEL<1~L>) 중 제1 매트 선택신호(MAT_SEL<1>)가 활성화되는 것에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 뱅크(400)에 구비된 워드라인 선택부(406)로 전달한다. 이때, 뱅크(400)에 구비된 워드라인 선택부(406)는 다 수의 매트 선택신호(MAT_SEL<1~L>) 중 제1 매트 선택신호(MAT_SEL<1>)가 활성화되는 것에 응답하여 다수의 전달부(4462<1~L>) 중 제1전달부(4462<1>)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)가 다수의 매트(200<1~L>) 중 제1 매트(200<1>)로 전달될 수 있도록 하기 때문에, 다수의 매트 선택신호(MAT_SEL<1~L>) 중 제1 매트 선택신호(MAT_SEL<1>)가 활성화된 상태에서는 다수의 전달부(4462<1~L>) 중 제1전달부(4462<1>)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)에 응답하여 다수의 매트(200<1~L>) 중 제1 매트(200<1>)에 구비된 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-3, WL1_N/L-2, WL1_N/L-1, WL1_N/L) 중 어느 하나의 워드라인이 선택된다.
그리고, 다수의 전달부(4462<1~L>) 중 제L전달부(4462<L>)는, 다수의 매트 선택신호(MAT_SEL<1~L>) 중 제L 매트 선택신호(MAT_SEL<1L>)가 활성화되는 것에 응답하여 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 뱅크(400)에 구비된 워드라인 선택부(406)로 전달한다. 이때, 뱅크(400)에 구비된 워드라인 선택부(406)는 다수의 매트 선택신호(MAT_SEL<1~L>) 중 제L 매트 선택신호(MAT_SEL<L>)가 활성화되는 것에 응답하여 다수의 전달부(4462<1~L>) 중 제L전달부(4462<L>)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)가 다수의 매트(200<1~L>) 중 제L 매트(200<L>)로 전달될 수 있도록 하기 때문에, 다수의 매트 선택신호(MAT_SEL<1~L>) 중 제L 매트 선택신호(MAT_SEL<L>)가 활성화된 상태에서는 다수의 전달부(4462<1~L>) 중 제L전달부(4462<L>)로부터 제공되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)에 응답하여 다수의 매트(200<1~L>) 중 제L 매트(200<L>)에 구비된 워드라인(WLL_1, WLL_2, WLL_3, … , WLL_N/L-3, WLL_N/L-2, WLL_N/L-1, WLL_N/L) 중 어느 하나의 워드라인이 선택된다.
그리고, 다수의 지연소자(2466<1~L-1>)는 다수의 전달부(4462<1~L>) 중 첫 번째 전달부(4462<1>)를 제외한 나머지 전달부(4462<2~L>)의 출력단에 접속되어 다수의 전달부(4462<1~L>) 중 나머지 전달부(4462<2~L>)에서 뱅크(400)에 구비된 워드라인 선택부(406)로 전송되는 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 각각 예정된 시간씩(tDELAY, 2*tDEALY, …, (L-1)*tDEALY)지연시킨다.
예컨대, 다수의 지연소자(2466<1~L-1>) 중 제1 지연소자(2466<1>)는 다수의 전달부(4462<1~L>) 중 두 번째 전달부(4462<2>)에서 출력된 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)가 예정된 시간(tDELAY)만큼 지연되어 뱅크(400)에 구비된 워드라인 선택부(406)로 전송되도록 한다.
그리고, 다수의 지연소자(2466<1~L-1>) 중 제L-1 지연소자(2466<L-1>)는 다수의 전달부(4462<1~L>) 중 L 번째 전달부(4462<L>)에서 출력된 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)가 (L-1) * 예정된 시간((L-1)*tDELAY)만큼 지연되어 뱅크(400)에 구비된 워드라인 선택부(406)로 전송되도록 한다.
그리고, 전달제어부(446)는 그 구성을 약간 변경함으로써 전술한 설명에서와 다르게 반대로 동작할 수도 있다. 즉, 전술한 설명에서는 다수의 전달부(4462<1~L>) 중 첫 번째 전달부(4462<1>)를 제외한 나머지 전달부(4462<2~L>)의 출력단에 다수의 지연소자(2466<1~L-1>)가 순서대로 접속되어 있었지만, 반대로 다수의 전달부(4462<1~L>) 중 마지막 번째 전달부(4462<L>)를 제외한 나머지 전달 부(4462<1~L-1>)의 출력단에 다수의 지연소자(2466<1~L-1>)가 역순으로 접속되도록 할 수도 있다.
한편, 전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서는, 다수의 매트(402<1~L>) 각각에 N/L의 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-2, WL1_N/L-1, WL1_N/L, … , WL2_1, WL2_2, WL2_3, … , WL2_N/L-2, WL2_N/L-1, WL2_N/L, … , WLL_1, WLL_2, WLL_3, … , WLL_N/L-2, WLL_N/L-1, WLL_N/L)이 존재하고, 다수의 매트(402<1~L>)는 각각 예정된 시간(tDELAY)차이를 두고 동시에 리프레쉬 동작이 수행되므로 다수의 매트(402<1~L>)에 구비된 총 N개의 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-2, WL1_N/L-1, WL1_N/L, … , WL2_1, WL2_2, WL2_3, … , WL2_N/L-2, WL2_N/L-1, WL2_N/L, … , WLL_1, WLL_2, WLL_3, … , WLL_N/L-2, WLL_N/L-1, WLL_N/L)을 모두 리프레쉬하기 위해서 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)에 대응하여 N/L번만 카운팅하면 된다. 즉, 종래기술에서 뱅크(100)에 포함된 총 N개의 워드라인(WL_1, WL_2, WL_3, … , WLU_N-3, WLU_N-2, WLU_N-1, WLU_N)를 선택하기 위해서 내부어드레스(IN_ADDRESS<0:K>)에 대응하여 N번 카운팅해야 했던 것에 비해, 본원발명에서는 뱅크(400)에 구비된 총 N개의 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-2, WL1_N/L-1, WL1_N/L, … , WL2_1, WL2_2, WL2_3, … , WL2_N/L-2, WL2_N/L-1, WL2_N/L, … , WLL_1, WLL_2, WLL_3, … , WLL_N/L-2, WLL_N/L-1, WLL_N/L)을 모두 리프레쉬하기 위해서 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)에 대응하여 N/L번만 카운팅하면 되므로, 종래기술에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 완성하기 위해 필요 한 카운팅 횟수에 비해 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 완성하기 위해 필요한 카운팅 횟수가 1/L로 줄어드는 것을 알 수 있다.
전술한 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행할 때에는, 한 번의 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>) 카운팅 동작에 대응하여 뱅크(400)에 포함된 다수의 매트(402<1~L>)에서 각각 한 개씩 L개의 워드라인을 동시에 리프레쉬하는 것이 가능하다. 이로 인해, 뱅크(400)에 포함된 전체 워드라인의 개수를 1/L로 나눈 횟수만큼만 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하면 뱅크(400)에 포함된 전체 워드라인을 리프레쉬할 수 있다.
이를 통해, 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)를 카운팅하기 위한 회로 - 어드레스 카운팅부(420) - 에서 소모되는 전류가 1/L로 줄어드는 효과 - 카운팅동작이 1/L로 줄어들기 때문임 - 뿐만 아니라 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>)에 대응하여 뱅크(400)에 구비된 다수의 워드라인(WL1_1, WL1_2, WL1_3, … , WL1_N/L-2, WL1_N/L-1, WL1_N/L, … , WL2_1, WL2_2, WL2_3, … , WL2_N/L-2, WL2_N/L-1, WL2_N/L, … , WLL_1, WLL_2, WLL_3, … , WLL_N/L-2, WLL_N/L-1, WLL_N/L) 중 어느 하나의 워드라인을 선택하기 위한 회로 - 워드라인 선택부(406) - 에서 소모되는 전류가 줄어드는 효과 - 회로의 동작시간이 1/L로 줄어들기 때문임 - 를 기대할 수 있다.
또한, 한 번의 워드라인선택 어드레스(WLC_ADDRESS<0:K-M>) 카운팅 동작에 대응하여 뱅크(400)에 포함된 다수의 매트(402<1~L>)에서 각각 한 개씩 두 개의 워드라인을 동시에 리프레쉬할 때, 리프레시 시점이 예정된 시간(tDELAY)만큼 차이나게 함으로써, 소모되는 피크 전류(peak current)의 크기가 한 개의 워드라인만을 리프레쉬할 때와 큰 차이가 나지 않도록 하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작이 수행되는 것을 설명하기 위해 도시한 블록 다이어그램 및 타이밍 다이어그램.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로의 오토 리프레쉬 동작을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치에서 오토 리프레쉬 동작을 수행하기 위한 회로를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
200 : 뱅크 202 : 업 매트
204 : 다운 매트 206 : 워드라인 선택부
207 : 컬럼라인 선택부 220 : 어드레스 카운팅부
222 : 입력간격 제어부 224 : 워드라인선택 어드레스 카운터
240 : 어드레스 전달부 242 : 오토 리프레쉬 래치신호 생성부
244 : 매트 활성화 제어부 246 : 전달제어부
2462 : 제1전달부 2464 : 제2전달부
2466 : 지연소자 400 : 뱅크
402<1~L> : 다수의 매트 406 : 워드라인 선택부
407 : 컬럼라인 선택부 420 : 어드레스 카운팅부
422 : 입력간격 제어부 424 : 워드라인선택 어드레스 카운터
440 : 어드레스 전달부 442 : 오토 리프레쉬 래치신호 생성부
444 : 매트 활성화 제어부 446 : 전달제어부
4462<1~L> : 다수의 전달부 4464<1~L-1> : 다수의 지연소자

Claims (21)

  1. 다수의 매트로 이루어진 뱅크;
    소정의 시간간격을 두고 연속으로 인가되는 오토 리프레쉬 커맨드를 상기 뱅크에 포함된 매트의 개수에 대응하는 간격마다 입력받고, 그에 응답하여 내부어드레스를 순차적으로 카운팅하기 위한 어드레스 카운팅부; 및
    상기 오토 리프레쉬 커맨드에 응답하여 상기 다수의 매트를 모두 활성화시키고, 상기 다수의 매트에 상기 내부어드레스를 각각 전달하되, 그 전달시점이 순차적으로 예정된 시간차이를 갖도록 제어하기 위한 어드레스 전달부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 내부어드레스는,
    상기 다수의 매트를 각각 선택하기 위한 매트선택 어드레스와,
    상기 다수의 매트에 각각 구비된 다수의 워드라인을 각각 선택하기 위한 워드라인선택 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 어드레스 카운팅부는,
    상기 오토 리프레쉬 커맨드가 상기 뱅크에 포함된 매트의 개수에 대응하는 횟수만큼 인가되는 것에 응답하여 카운팅 제어신호를 생성하기 위한 입력간격 제어부; 및
    상기 카운팅 제어신호에 응답하여 상기 워드라인선택 어드레스를 카운팅하기 위한 워드라인선택 어드레스 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 입력간격 제어부는,
    상기 오토 리프레쉬 커맨드가 인가되는 것을 카운팅하여 그 개수가 상기 뱅크에 포함된 매트의 개수와 같을 때, 그에 응답하여 상기 카운팅 제어신호의 논리레벨을 천이시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 워드라인선택 어드레스 카운터는,
    상기 카운팅 제어신호의 논리레벨이 천이할 때마다 상기 워드라인선택 어드레스를 순차적으로 카운팅하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 어드레스 전달부는,
    상기 오토 리프레쉬 커맨드에 응답하여 활성화되고, 뱅크 액티브 신호에 응답하여 비활성화되는 오토 리프레쉬 래치신호를 생성하기 위한 오토 리프레쉬 래치신호 생성부;
    상기 오토 리프레쉬 래치신호의 활성화구간에서 다수의 매트선택 신호 - 상기 매트선택 어드레스에 매칭되어 상기 다수의 매트에 각각 대응됨 - 를 모두 활성화시키기 위한 매트 활성화 제어부; 및
    활성화된 상기 다수의 매트선택 신호에 대응하는 상기 다수의 매트로 상기 워드라인선택 어드레스를 각각 전달하되, 전달되는 시점이 순차적으로 예정된 시간차이를 갖도록 하는 전달제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 다수의 매트는,
    상기 전달제어부를 통해 해당 매트에 상기 워드라인선택 어드레스가 전달되는 시점에서 해당 매트에 구비된 상기 다수의 워드라인 중 상기 워드라인선택 어드레스에 대응하는 워드라인을 구동함으로써 리프레쉬 동작을 수행하는 것을 특징으 로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 매트 활성화 제어부는,
    상기 오토 리프레쉬 래치신호가 활성화되는 구간에서,
    상기 매트선택 어드레스가 활성화되든 비활성화되든 상관없이 상기 다수의 매트선택 신호가 모두 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 매트 활성화 제어부는,
    상기 오토 리프레쉬 래치신호가 비활성화되는 구간에서,
    상기 다수의 매트선택 신호 중 활성화된 상기 매트선택 어드레스에 매칭되는 매트선택 신호는 활성화되고,
    상기 다수의 매트선택 신호 중 비활성화된 상기 매트선택 어드레스에 매칭되는 매트선택 신호는 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 업 매트 및 다운 매트로 이루어진 뱅크;
    소정의 시간간격을 두고 연속으로 인가되는 오토 리프레쉬 커맨드 중 짝수번째 또는 홀수번째 커맨드를 입력받고, 그에 응답하여 내부어드레스를 순차적으로 카운팅하기 위한 어드레스 카운팅부;
    상기 오토 리프레쉬 커맨드에 응답하여 상기 업 매트와 다운 매트를 모두 활성화시키고, 상기 업 매트와 다운 매트에 예정된 시간차이를 두고 상기 내부어드레스를 각각 전달하기 위한 어드레스 전달부
    를 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 내부어드레스는,
    상기 업 매트와 다운 매트를 선택하기 위한 매트선택 어드레스와,
    상기 업 매트와 다운 매트에 각각 구비된 다수의 워드라인을 각각 선택하기 위한 워드라인선택 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 어드레스 카운팅부는,
    홀수번째 또는 짝수번째 인가되는 상기 오토 리프레쉬 커맨드에 응답하여 카운팅 제어신호를 생성하기 위한 입력간격 제어부; 및
    상기 카운팅 제어신호에 응답하여 상기 워드라인선택 어드레스를 카운팅하기 위한 워드라인선택 어드레스 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 입력간격 제어부는,
    상기 오토 리프레쉬 커맨드가 인가되는 것에 응답하여 상기 카운팅 제어신호의 논리레벨을 천이시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 워드라인선택 어드레스 카운터는,
    상기 카운팅 제어신호의 상승 에지마다 상기 워드라인선택 어드레스를 순차적으로 카운팅하거나 상기 카운팅 제어신호의 하강 에지마다 상기 워드라인선택 어드레스를 순차적으로 카운팅하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 입력간격 제어부는,
    상기 오토 리프레쉬 커맨드가 인가되는 것을 카운팅하여 그 개수가 '2'가 될 때, 그에 응답하여 상기 카운팅 제어신호의 논리레벨을 천이시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 워드라인선택 어드레스 카운터는,
    상기 카운팅 제어신호의 논리레벨이 천이할 때마다 상기 워드라인선택 어드레스를 순차적으로 카운팅하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 어드레스 전달부는,
    상기 오토 리프레쉬 커맨드에 응답하여 활성화되고, 뱅크 액티브 신호에 응답하여 비활성화되는 오토 리프레쉬 래치신호를 생성하기 위한 오토 리프레쉬 래치신호 생성부;
    상기 오토 리프레쉬 래치신호의 활성화구간에서 업 매트 선택신호 - 상기 매트선택 어드레스의 활성화 상태에 매칭됨 - 와 다운 매트 선택신호 - 상기 매트선택 어드레스의 비활성화 상태에 매칭됨 - 를 모두 활성화시키기 위한 매트 활성화 제어부; 및
    상기 업 매트 선택신호의 활성화에 응답하여 상기 업 매트로 상기 워드라인선택 어드레스를 전달하고, 상기 다운 매트 선택신호의 활성화에 응답하여 상기 다운 매트로 상기 워드라인선택 어드레스를 전달하되, 전달되는 시점이 예정된 시간차이를 갖도록 하는 전달제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 워드라인선택 어드레스가 상기 업 매트에 입력된 제1 시점에서 상기 업 매트는, 상기 업 매트에 구비된 상기 다수의 워드라인 중 상기 워드라인선택 어드레스에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하고,
    상기 워드라인선택 어드레스가 상기 다운 매트에 입력된 제2 시점 - 상기 제1 시점보다 예정된 시간만큼 느리고, 상기 업 매트의 리프레쉬 동작이 종료되지 않은 시점임 - 에서 상기 다운 매트는, 상기 다운 매트에 구비된 상기 다수의 워드라인 중 상기 워드라인선택 어드레스에 대응하는 워드라인을 구동함으로써 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서,
    상기 워드라인선택 어드레스가 상기 다운 매트에 입력된 제1 시점에서 상기 다운 매트는, 상기 다운 매트에 구비된 상기 다수의 워드라인 중 상기 워드라인선택 어드레스에 대응하는 어느 하나의 워드라인을 구동함으로써 리프레쉬 동작을 수행하고,
    상기 워드라인선택 어드레스가 상기 업 매트에 입력된 제2 시점 - 상기 제1 시점보다 예정된 시간만큼 느리고, 상기 다운 매트의 리프레쉬 동작이 종료되지 않은 시점임 - 에서 상기 업 매트는, 상기 업 매트에 구비된 상기 다수의 워드라인 중 상기 워드라인선택 어드레스에 대응하는 워드라인을 구동함으로써 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서,
    상기 매트 활성화 제어부는,
    상기 오토 리프레쉬 래치신호가 활성화되는 구간에서,
    상기 매트선택 어드레스가 활성화되든 비활성화되든 상관없이 상기 업 매트 선택신호와 다운 매트 선택신호를 모두 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 매트 활성화 제어부는,
    상기 오토 리프레쉬 래치신호가 비활성화되는 구간에서,
    상기 매트선택 어드레스가 활성화상태일 때 상기 업 매트 선택신호를 활성화 상기 다운 매트 선택신호를 비활성화시키고,
    상기 매트선택 어드레스가 비활성화상태일 때 상기 업 매트 선택신호를 비활성화 상기 다운 매트 선택신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
KR1020090133001A 2009-12-29 2009-12-29 반도체 메모리 장치 및 그 동작방법 KR101097462B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090133001A KR101097462B1 (ko) 2009-12-29 2009-12-29 반도체 메모리 장치 및 그 동작방법
US12/650,594 US8107310B2 (en) 2009-12-29 2009-12-31 Semiconductor memory device and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133001A KR101097462B1 (ko) 2009-12-29 2009-12-29 반도체 메모리 장치 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20110076321A KR20110076321A (ko) 2011-07-06
KR101097462B1 true KR101097462B1 (ko) 2011-12-23

Family

ID=44187420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133001A KR101097462B1 (ko) 2009-12-29 2009-12-29 반도체 메모리 장치 및 그 동작방법

Country Status (2)

Country Link
US (1) US8107310B2 (ko)
KR (1) KR101097462B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102086460B1 (ko) 2013-06-28 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 리프레쉬 방법
KR102181373B1 (ko) 2013-12-09 2020-11-23 에스케이하이닉스 주식회사 반도체 장치의 리프레쉬 제어 회로 및 리프레쉬 방법
KR20150105054A (ko) * 2014-03-07 2015-09-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102468863B1 (ko) * 2016-02-26 2022-11-18 에스케이하이닉스 주식회사 반도체 메모리 장치
CN108885892B (zh) * 2016-04-08 2022-05-10 超极存储器股份有限公司 半导体存储装置
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892729B1 (ko) 2007-12-27 2009-04-10 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 리프레시 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
KR20020072020A (ko) 2001-03-08 2002-09-14 주식회사 하이닉스반도체 서브-블록 선택 어드레스 디코더 및 이를 이용한에스디램(ｓｄｒａｍ)의 리프레시 동작 방법
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
KR20040048553A (ko) 2002-12-04 2004-06-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100543914B1 (ko) 2003-04-30 2006-01-23 주식회사 하이닉스반도체 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
KR100858876B1 (ko) * 2007-06-29 2008-09-17 주식회사 하이닉스반도체 리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892729B1 (ko) 2007-12-27 2009-04-10 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 리프레시 방법

Also Published As

Publication number Publication date
US8107310B2 (en) 2012-01-31
US20110158024A1 (en) 2011-06-30
KR20110076321A (ko) 2011-07-06

Similar Documents

Publication Publication Date Title
KR101097462B1 (ko) 반도체 메모리 장치 및 그 동작방법
JP4843655B2 (ja) 半導体記憶装置
KR100745074B1 (ko) 반도체 장치
TWI534801B (zh) 用於選擇性列刷新之裝置及方法
JP4609813B2 (ja) 半導体装置
US6711093B1 (en) Reducing digit equilibrate current during self-refresh mode
KR100877651B1 (ko) 반도체 메모리
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
US10699759B2 (en) Semiconductor devices
KR20150019317A (ko) 메모리 및 이를 포함 하는 메모리 시스템
JP2009528635A (ja) 集積回路の動作パラメータを調整するための装置及び方法
CN101937706A (zh) 数据存储单元的辅助写入操作
KR20100072555A (ko) 반도체 집적 회로
US7599238B2 (en) Semiconductor memory device and driving method thereof
JP2010092542A (ja) 半導体装置
US7142476B2 (en) Refresh counter circuit and control method for refresh operation
KR20140002896A (ko) 메모리
US5959936A (en) Column select line enable circuit for a semiconductor memory device
US7835180B2 (en) Semiconductor memory device
JP4025537B2 (ja) Ｓｒａｍデバイスのワードライン制御回路
US20130258787A1 (en) Semiconductor device and method of driving thereof
JP2005166244A (ja) メモリ装置のワードラインのオフ時間及びビットラインイクオライジング時間の動的選択方法及びシステム
KR101409629B1 (ko) 판독 칼럼 선택 및 판독 데이터버스 프리차지 제어 신호의 인터록
KR20100064103A (ko) 반도체 메모리 장치 및 그 구동방법
KR100640786B1 (ko) 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee