JP2006244667A

JP2006244667A - 半導体記憶装置とリフレッシュ制御方法

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Publication number: JP2006244667A
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Abstract

【課題】センス時のノイズの増大を抑止し、データ保持時間の異なるメモリセルのリフレッシュを適格に行う装置の提供。
【解決手段】カウンタ１０と、リフレッシュ期間を可変させる行アドレスで割り込まれるカウント値を記憶する記憶部１７Ａ、１７Ｂと、カウンタの出力と記憶部の内容が一致するか比較する比較回路１６Ａ、１６Ｂと備え、比較回路からの一致信号が出力されたときにヒット信号を活性化し次のクロックサイクルでヒット信号を非活性化する保持回路１１と、ヒット信号が活性化されているときリフレッシュクロック信号を前記カウンタに伝播させずヒット信号が非活性化状態のときリフレッシュクロック信号をカウンタに伝播させる制御を行う回路１４と、ヒット信号が活性状態のときカウンタのカウント出力の１部を変更することでリフレッシュ期間を可変させる行アドレスで置き換えリフレッシュアドレスとして出力する回路１５を備えている。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、データ保持にリフレッシュを必要とする半導体記憶装置とそのリフレッシュ制御方法に関する。

ダイナミックランダムアクセスメモリは、通常、データ蓄積用の容量と、ビット線と該容量間に接続されワード線にゲートが接続されたトランジスタとからなるセルを複数個アレイ状に備えた構成とされ、大容量化が可能であるが、データを容量に保持しており、データ保持のため、一定周期ごと、メモリセルのデータをビット線を介してセンスアンプで増幅し再びビット線から当該メモリセルに書き込むリフレッシュ動作が必要とされる。

リフレッシュアドレスの生成は、タイマー等に基づき生成されるリフレッシュクロック信号を受けて、カウンタがカウントアップして生成する。該リフレッシュアドレスは通常のＲＯＷ（行）アドレスと該リフレッシュアドレスを入力するマルチプレクサに入力され、マルチプレクサは、リフレッシュ制御信号に基づき、リフレッシュ動作時、リフレッシュアドレスを選択し、選択されたリフレッシュアドレスはＸデコーダに供給され、Ｘデコーダで選択されたワード線が活性化され、センスアンプが活性化されてリフレッシュが行われ、その後、ワード線が非活性化される。

リフレッシュ周期が短い（データ保持期間が他より短い）セルのリフレッシュ制御に関して、従来、主に２つの手法が提案されている。

例えば特許文献１（特開昭６２−２２３８９３号公報）には、カウンタに従って周期的にリフレッシュをする構成において、リフレッシュが短いＲｏｗアドレスに関してカウンタのアドレスで選択されるＲｏｗアドレスと同時にそのリフレッシュが短いＲｏｗアドレスも同時にリフレッシュすることにより、図１（Ａ）に示すように、リフレッシュが短いＲｏｗアドレスに関しては短い周期でリフレッシュされる。例えばリフレッシュアドレス０は、リフレッシュ周期の半分の周期でリフレッシュされている。

かかる構成において、本来のＲｏｗアドレス以外に、他のＲｏｗアドレスも、同時にリフレッシュする必要があり、２本のワード線分を同時にリフレッシュするため、ＤＲＡＭにおける、センスノイズが倍になる。このため、それに対応して、デバイス内での電源、ＧＮＤの強化、さらに、ブートレベルの供給回路など、各種回路も、倍のセンスノイズに対応して、回路規模を大きくする必要がある。

また、通常のリフレッシュと異なるノイズ条件となり、高速の入出力回路を有するメモリにおいては、そのときのみ入出力回路の特性が悪化するなどの問題の発生も懸念される。

また、特許文献２（特開平８−３０６１８４号公報）には、メモリセルのうち最も短い情報保持時間（データ保持時間）よりも短くされたリフレッシュ周期に対応した第１のパルスと、第１のパルスを計数してリフレッシュアドレスと、その１廻りのリフレッシュ動作毎に発生させるキャリー信号を分周してなる第２のパルス（分周パルス）を形成し、かかるリフレッシュアドレスに割当てられた複数のワード線ごとに、第１のパルス（短周期）又は第２のパルス（長周期）に対応されたリフレッシュ時間設定情報を記憶回路に記憶しておき、リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を記憶回路の記憶情報に対応してワード線毎に有効、無効にさせ、第２のパルスにより記憶回路から読み出されたリフレッシュ時間設定情報を無効にすることにより、メモリセルの情報保持時間に適合したリフレッシュ動作を実施できるようにした構成が開示されている。このＤＲＡＭでは、メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した第１のパルスを生成しており、最も短いリフレッシュ時間のセルでも、データを保持できるように、周期が調整されたクロックを発生させる必要がある。通常のＤＲＡＭでは、コントローラからのリフレッシュ起動コマンドの周期は決まっており、各ＤＲＡＭに合わせて、そのようなクロックを発生させることは、一般に困難である。

また、図１（Ｂ）のように、コントローラからのリフレッシュ起動コマンドの周期に対して２周期で、１回のリフレッシュとすることは可能である。この場合、消費電力を抑えることには効果があるが、リフレッシュ時間が短いセルを救済することはできない。

特開昭６２−２２３８９３号公報特開平８−３０６１８４号公報

本発明は、上記課題に鑑みて創案されたものであり、その目的は、センス時のノイズの増大を抑止し、データ保持時間の異なるメモリセルのリフレッシュを適格に行う装置とリフレッシュ制御方法を提供することにある。

本願で開示される発明は、上記目的を達成するため、概略以下の構成とされる。

本発明の１つのアスペクトに係る装置は、メモリアレイのリフレッシュアドレスを生成する手段と、前記生成されたリフレッシュアドレスが、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否か判定する手段と、前記判定の結果、前記生成されたリフレッシュアドレスが、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスである場合、前記生成されたリフレッシュアドレスに割り込ませ、前記リフレッシュ期間を可変させる行アドレスを出力するように制御する手段を備えている。

本発明の他のアスペクトに係る装置は、カウンタと、前記カウンタの出力が、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、カウント値に関連付けして予め記憶しておき、前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応する場合に、前記カウンタの出力に割り込ませ、前記リフレッシュ期間を可変させる行アドレスを、リフレッシュアドレスとして出力するように制御する手段とを備えている。

本発明の他のアスペクトに係るリフレッシュ制御方法は、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、リフレッシュアドレスを生成するカウンタのカウント値に関連付けして予め記憶しておき、前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かを比較し、対応する場合、前記カウンタの出力に割り込ませ、前記リフレッシュ期間を可変させる行アドレスを、リフレッシュアドレスとして出力するように制御する。

本発明において、前記リフレッシュ期間を可変させる行アドレスは、前記カウンタが１廻りする間に、複数回出力される。本発明において、前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが１廻りする間に、Ｍ回（ただし、Ｍは２以上の整数）出力されるものと、Ｎ回（ただし、Ｎは、Ｍと異なる２以上の整数）出力されるものを少なくとも含む構成としてもよい。本発明において、前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが複数回廻る間に、１回出力されるものを含む構成としてもよい。

本発明において、前記カウンタの出力に割り込ませ前記リフレッシュ期間を可変させる行アドレスをリフレッシュアドレスとして出力したサイクルの次のサイクルにて、前記カウンタの出力をリフレッシュアドレスとして出力する、構成としてもよい。

本発明において、リフレッシュ期間を可変させる行アドレスで割り込まれるカウント値を記憶する記憶装置と、前記記憶装置に記憶されているカウント値と、前記カウンタの出力とを比較する比較回路と、からなる組を少なくとも１組備え、
前記比較回路からの一致信号が出力されたときにヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも１部を変更し、前記カウンタのカウント出力を、前記リフレッシュ期間を可変させる行アドレスで置き換える回路と、を備えた構成としてもよい。本発明において、前記記憶装置と前記比較回路の組を複数組備え、複数の比較回路の出力の論理和に基づき、一致信号を生成し、前記保持回路に供給する回路を備えている。

本発明において、リフレッシュ期間を可変させる行アドレスを記憶する記憶装置と、前記記憶装置に記憶されている行アドレスと、前記カウンタの出力とを比較する比較回路と、を備え、
前記比較回路は、前記カウンタの出力の所定の上位ビットと、前記記憶装置のカウント値の所定の上位ビットを比較する第１の比較回路と、
前記カウンタの出力の下位ビットと、前記リフレッシュ期間を可変させる行アドレスの下位ビットを比較する第２の比較回路と、
を備え、
前記第１の比較回路が不一致を示し、前記第２の比較回路の比較結果が一致を示すとき、一致と判定する一致判定回路と、
前記一致判定回路での一致判定結果を受けてヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記カウンタのカウント出力の少なくとも１部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。

本発明において、前記リフレッシュ期間を可変させる行アドレスで置き換える回路は、前記ヒット信号を選択制御信号として入力し、前記ヒット信号が非活性状態のときは、前記カウンタの上位ビットを出力し、前記ヒット信号が活性状態のときは、前記記憶装置に記憶され、一致と判定された前記リフレッシュ期間を可変させる行アドレスの所定の上位ビットを出力するセレクタ回路を備えた構成としてもよい。

本発明において、前記第１の比較回路と第２の比較回路を備えた前記比較回路と、前記記憶装置との組を複数組備え、複数の前記第１の比較回路の出力の論理和に基づき、第１の比較結果信号を生成し、前記保持回路に供給する回路と、複数の前記第２の比較回路の出力の論理和に基づき、第２の比較結果信号を生成し、前記保持回路に供給する回路と、
を備え、前記一致判定回路は、前記第１の比較結果信号が不一致を示し、前記第２の比較結果信号が一致を示すとき、一致と判定する。

本発明において、前記上位ビットは最上位ビットであり、前記下位ビットは最上位ビットを除く残りのビットとしてもよい。あるいは、前記上位ビットは最上位２ビット等の複数ビットであり、前記下位ビットは最上位からの複数ビットを除く残りのビットである構成としてもよい。

本発明において、前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力が前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであるか、又は、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するかの情報を格納したメモリ装置を備え、
前記メモリ装置からの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであることを示す場合、ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記カウンタのカウント出力の一部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。

本発明において、前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するものであるか、又は、前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるか、置き換える場合には、置き換えのためのビット操作情報を格納したメモリ装置を備え、前記メモリ装置からの出力に基づき、前記リフレッシュ期間を可変させる行アドレスで置き換えるものであることを示す場合に一致信号を出力する一致判定回路と、
前記一致判定回路で一致と判定されたときヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置から出力された前記ビット操作情報に基づき、前記カウンタのカウント出力の少なくとも１部をビット操作して変更し、前記カウンタのカウント出力の１部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。

本発明において、前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力を前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるかの第１の情報と、前記カウンタの出力をリフレッシュアドレスとするリフレッシュをスキップさせるか否かの第２の情報を格納したメモリ装置を備え、前記メモリ装置からの第１及び第２の情報に基づき、ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置からの前記第２の情報と前記カウンタのカウント出力の所定ビット信号に基づき、リフレッシュ動作を停止させる制御信号を出力する回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも１部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。

本発明によれば、リフレッシュ周期を短く設定してもセンスノイズが大きくなることはなく、リフレッシュ時間が短いセルを適格に救済することができる。

本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、上記課題に対して、好ましくは、図１（Ｃ）に示すように、リフレッシュ・カウンタからのリフレッシュアドレスは次のリフレッシュ起動コマンドでリフレッシュするようにし、リフレッシュが短いＲｏｗアドレスを割り込ませて、リフレッシュする。本発明は、リフレッシュ・カウンタの出力が、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、カウント値に関連付けして予め記憶しておき、前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応する場合に、リフレッシュ・カウンタの出力に割り込ませ、リフレッシュ期間を可変させる行アドレスを、リフレッシュアドレスとして出力するように制御する手段を備えている。かかる構成により、データ保持期間が短いＲｏｗ（行）アドレスのリフレッシュ周期を通常周期よりも短くしている。

本発明によれば、上記特許文献１のように、外部からのリフレッシュ起動コマンドに対して、２つのＲｏｗアドレスのメモリセルをリフレッシュすることは行わないため、センスノイズは通常のリフレッシュと同じである。

カウンタが１廻りする間に、Ｎ個のＲｏｗアドレスを割り込ませた場合、全体のリフレッシュ時間は、Ｎ周期分伸び、通常のメモリを例にすると、６４ｍｓで４０９６回のリフレッシュ起動コマンドを行うので、実質のリフレッシュ周期は、
６４ｍｓ＋（６４ｍｓ／４０９６）＊Ｎ
となる。

カウンタが１廻りする間（例えばカウント値０から４０９５を出力する間）に、仮に、１００個のＲｏｗアドレスを割り込ませた場合でも、６４ｍｓが６５．５ｍｓに増えるだけであり、影響は少ない。

また、特許文献２と対比して、最も短いリフレッシュ時間のセルでもデータを保持できるように周期が調整されたクロックを生成することは不要であり、コントローラからのリフレッシュ起動コマンド等を利用してリフレッシュ期間（データ保持時間）の短いセルも救済可能である。

あるいは、本発明においては、あるＲｏｗ（行）アドレスについては、リフレッシュをスキップして通常周期よりも長くするように制御するようにしてもよい。あるいは、複数のＲｏｗアドレスに関して、通常周期よりも短い、互いに異なる長さの複数のリフレッシュ周期でリフレッシュを行うようにしてもよい。以下実施例に即して説明する。

本発明の第１の実施例について説明する。図２は、本発明の第１の実施例の構成を示す図である。なお、図２には、リフレッシュアドレスの生成を制御する回路が示されており、メモリセルアレイ、Ｘデコーダ、Ｙデコーダ、センスアンプ等のセルアレイ部や、アドレスバッファ等は示されていない。図２を参照すると、本発明の第１の実施例は、リフレッシュクロック用のクロック信号ＣＬＫＡに同期してカウント動作するリフレッシュ・カウンタ１０（カウント出力はＮビット）と、割り込まれるアドレスを指定するプログラマブルなＦｕｓｅ（ヒューズ）データ１７Ａ、１７Ｂと、リフレッシュ・カウンタ１０のカウント出力（カウンタ値）とＦｕｓｅデータ１７Ａ、１７Ｂを比較する比較回路１６Ａ、１６Ｂと、比較回路１６Ａ、１６Ｂの出力の論理和をとり２つの比較回路１６Ａ、１６Ｂでの比較結果として出力するＯＲ回路１３と、ＯＲ回路１３から一致信号が出力された場合、該一致信号をリフレッシュクロックの１周期分保持する回路（ＳＲラッチ回路１１とパルス生成回路１２Ａ、１２Ｂからなる）と、１周期分保持する回路（ＳＲラッチ回路１１）から出力される一致信号ｈｉｔが活性状態のとき、リフレッシュ・カウンタ１０へのリフレッシュクロック信号の供給を停止させる制御を行う回路１４と、回路１１から出力される一致信号ｈｉｔが活性状態のとき、リフレッシュ・カウンタ１０の最上位ビットを反転させ、リフレッシュアドレスとして出力する回路１５を備えている。Ｆｕｓｅデータ１７Ａ、１７Ｂは、例えばＦｕｓｅの溶断／接続に応じて、２値を記憶するＲＯＭをなしておりＦｕｓｅＲＯＭともいう。１周期分保持する回路は、比較結果を出力するＯＲ回路１３の出力のＬＯＷからＨＩＧＨへの立ち上がりエッジを受けてワンショットパルスを生成するパルス生成回路１２Ａと、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋのＬＯＷからＨＩＧＨへの立ち上がりエッジを受けてワンショットパルスを生成するパルス生成回路１２Ｂと、パルス生成回路１２Ａの出力をセット端子に受け、比較回路での比較結果が一致を示すときヒット信号（ｈｉｔ）をＨＩＧＨレベル（活性状態）にセットし、パルス生成回路１２Ｂの出力をリセット端子に受け、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋのＬＯＷからＨＩＧＨへの立ち上がりでｈｉｔ信号をＬＯＷレベルにリセットするＳＲラッチ（「ＳＲフリップフロップ」ともいう）１１を備えている。なお、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋは、外部から投入されたコマンドを受けて生成されるか、あるいは、不図示のタイマ（リフレッシュタイマ）のタイムアウト発生により生成されるトリガ信号に基づき生成される。

本実施例において、回路１４は、ＯＲ回路で構成され、ｈｉｔ信号がＨＩＧＨレベル（活性状態）のとき、その出力ｃｌｋＡは、ＨＩＧＨレベル固定となり、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋはカウンタ１０に伝達されず、カウンタ１０のカウント動作を停止させ、ｈｉｔ信号がＬＯＷレベル（活性状態）のとき、リフレッシュクロック信号ＲｅｆｒｅｓｈＣｌｋをそのままｃｌｋＡとして出力しカウンタ１０に供給する。回路１５は、排他的論理和（ＥＸＯＲ）回路で構成されており、ｈｉｔ信号がＨＩＧＨレベルのとき、最上位ビットを反転させて出力し、ｈｉｔ信号がＬＯＷレベルのとき、最上位ビットをそのまま出力する。

図３は、図２に示した本実施例の回路の動作を説明するための図である。図２（Ａ）はタイミング動作波形を模式的に示している。説明を簡単とするため、４ビットのカウンタ１０として、’ｂ００００（ただし、’ｂはバイナリを示す）をリフレッシュの短いＲｏｗアドレス（データ保持期間の短いセルが該行アドレスに対応するワード線に接続されているため、リフレッシュ周期を通常の周期よりも半分等に短くする）とした場合、Ｆｕｓｅデータとして、割り込まれるＲｏｗアドレスを指定し、’ｂ１０００とする。すなわち、Ｒｏｗアドレス’ｂ１０００は、Ｒｏｗアドレス’ｂ００００により割り込まれる。

カウンタ１０の出力（カウンタ値）が、’ｂ１０００となると、ＯＲ回路１３の出力はＨＩＧＨレベルとなり、パルス発生回路１２ＡはパルスＡを出力し、ＳＲラッチ１１の出力ｈｉｔはＨＩＧＨレベルとなり、ｃｌｋＡもＨＩＧＨレベルとなり、カウンタ１０は止まり、最上位ビットの「１」が逆転して「０」が出力され、その結果、’ｂ１０００の代わりに’ｂ００００が、リフレッシュアドレスとなる。そして、次のサイクル（リフレッシュクロックＲｅｆｒｅｓｈＣｌｋの立ち上がり）で、ワンショットパルスＢが出力され、ＳＲラッチ回路１１の出力ｈｉｔはＬＯＷレベルとなり、排他的論理和回路１５は最上位ビットをそのまま出力し、停止されたカウンタ値’ｂ１０００がリフレッシュアドレスとなる。

ＳＲラッチ１１の出力ｈｉｔがＬＯＷの状態でリフレッシュクロックＲｅｆｒｅｓｈＣｌｋが立ち上がると、カウンタ１０はカウント値を１つカウントアップさせ、’ｂ００００が、リフレッシュアドレスとなる。

図３（Ｂ）、図３（Ｃ）は、ノーマル時と、割り込み置換後の、リフレッシュアドレス（４ビット）のシーケンスを示した図である。ノーマルでは、’ｂ０１１１の次に’ｂ１０００となるが、置換後は、’ｂ０１１１の次に’ｂ００００となり、次に、’ｂ１０００となり、全部で１７サイクルとなる。本実施例では、Ｒｏｗアドレス’ｂ００００は、カウンタ１０が１廻りする間に２回出力されるリフレッシュ周期、すなわち、通常周期の１／２のリフレッシュ周期でリフレッシュされる。

なお、図２において、Ｆｕｓｅデータと比較回路の組合わせを２組備えた構成が示されているが、Ｆｕｓｅデータと比較回路の組合わせは１組であってよく、この場合、ＯＲ回路１３は省略される（なくてよい）。なお、Ｆｕｓｅデータと比較回路の組合わせを３組以上備えてもよいことは勿論である。

次に、本発明の第２の実施例について説明する。図４は、本発明の第２の実施例の構成を示す図である。図４を参照すると、本実施例は、図２のＦｕｓｅデータと比較回路の組合わせに代えて、プログラマブル可能なＲＯＭ（ＰＲＯＭ）１８で構成したものである。ＰＲＯＭ１８には、割り込まれるアドレスに対応して「１」を記録し、他は０を記録しておく。ＰＲＯＭ１８は、カウンタ１０から出力されるカウント値（リフレッシュアドレスに対応）をアドレスとして入力し、該カウント値が、割り込ませるアドレスか否かで「１」、「０」のデータを出力する。割り込ませるアドレスの場合、ＳＲラッチ１１はｈｉｔをＨＩＧＨレベルとし、次のリフレッシュクロックｒｅｆｒｅｓｈＣｌｋの立ち上がりまでの１周期分、ｈｉｔをＨＩＧＨレベルに保持する。ＰＲＯＭ１８の’ｂ１０００のアドレスに「１」のデータを書き込めば、本実施例の動作は、図２に示したものと同様である。本実施例によれば、前記実施例の比較回路１６Ａ、１６Ｂが不要であり、割り込ませるアドレスが多い場合に、有効である。

次に、本発明の第３の実施例について説明する。図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、本実施例は、リフレッシュクロック用のクロック信号ｃｌｋＡに同期するリフレッシュ・カウンタ１０と、割り込むアドレスを指定するプログラマブルな複数Ｆｕｓｅデータ１７Ａ、１７Ｂと、リフレッシュ・カウンタ１０のカウンタ値とＦｕｓｅデータ１７Ａ、１７Ｂの比較において、最上位ビット（上位１ビット比較）の比較結果を出力する比較回路１６Ａ−１、１６Ｂ−１と、それ以外の比較結果を出力する比較回路１６Ａ−２、１６Ｂ−２と、比較回路１６Ａ−１と比較回路１６Ｂ−１の出力の論理和演算を行い第１の比較結果を出力するＯＲ回路２２Ａと、比較回路１６Ａ−２と比較回路１６Ｂ−２の出力の論理和演算を行い第２の比較結果を出力するＯＲ回路２２Ｂと、第２の比較結果が一致で第１の比較結果が不一致の場合に一致信号を出す一致判定回路２１と、比較結果をリフレッシュクロックの１周期分保持する１周期保持回路２０と、１周期保持回路２０の保持結果を受けてリフレッシュ・カウンタ１０へのリフレッシュクロック信号の供給を停止するように制御する回路１４と、Ｆｕｓｅデータの最上位ビットをリフレッシュアドレスの最上位ビットを置き換えて出力するセレクタ回路２３とセレクタ回路２４を備えている。

本実施例と前記第１の実施例（図２参照）との相違点は、前記第１の実施例では、ｈｉｔ信号が活性化時に、カウンタ１０の出力の最上位ビットを排他的論理和回路１５で反転させているが、本実施例では、セレクタ回路２４でデータを切り替えている点である。本実施例のタイミング動作は、前記第１の実施例と同じく、図３（Ａ）が参照される。

４ビットのカウンタとして、’ｂ００００がリフレッシュの短いアドレスとした場合、Ｆｕｓｅデータとしては、割り込むアドレスとして’ｂ００００とする。カウンタ値が、’ｂ１０００となると、最上位ビット不一致で、それ以外は一致しており、一致判定回路２１は、一致と判定し、１周期保持回路２０の出力ｈｉｔはＨＩＧＨレベルとなり、カウンタ１０はカウント動作を停止し、Ｆｕｓｅデータの最上位ビット「０」が、セレクタ回路２３で選択され、セレクタ回路２４では、１周期保持回路２０の出力ｈｉｔを選択制御信号として入力しており、ｈｉｔがＨＩＧＨレベルの場合、セレクタ２３の出力を選択し、リフレッシュアドレスの最上位ビットと入れ替わり、その結果、’ｂ１０００の代わりに’ｂ００００がリフレッシュアドレスとなる。そして、次のサイクルで、’ｂ１０００がリフレッシュアドレスとなる。なお、本実施例においても、前記第１の実施例と同様、比較回路とＦｕｓｅデータの組は１組であってもよく３組以上であってもよい。セレクタ２３は、比較回路とＦｕｓｅデータの組のうち一致判定回路２１で一致と判定された（ヒットした）、Ｆｕｓｅデータの最上位ビットを出力する。比較回路とＦｕｓｅデータの組が１組の場合、セレクタ２３は省略される。

なお、前記第１の実施例では、’ｂ００００をリフレッシュの短いアドレス周期とした場合、カウンタ１０の１廻りの間に２回出力され、そのリフレッシュ周期は、通常周期の半分とされているが、これを１／４にすることも可能である。

図６は、本発明の第４の実施例の構成を示す図である。図６を参照すると、本実施例は、リフレッシュクロック用のクロック信号ｃｌｋＡに同期するリフレッシュ・カウンタ１０と、割り込むアドレスを指定するプログラマブルな複数Ｆｕｓｅデータ１７Ａ、１７Ｂと、リフレッシュ・カウンタ１０のカウンタ値とＦｕｓｅデータとの比較において、最上位２ビットの比較結果を出力する比較回路１６Ａ−３、１６Ｂ−３と、下位Ｎ−２ビットの比較結果を出力する比較回路１６Ａ−４、１６Ｂ−４と、比較回路１６Ａ−３と比較回路１６Ｂ−３の出力の論理和演算を行い第１の比較結果を出力するＯＲ回路２２Ａと、比較回路１６Ａ−４と比較回路１６Ｂ−４の出力の論理和演算を行い第２の比較結果を出力するＯＲ回路２２Ｂと、第２の比較結果が一致で第１の比較結果が不一致の場合に一致信号を出力する一致判定回路２１と、一致判定回路２１での一致判定結果をリフレッシュクロックの１周期分保持する１周期保持回路２０と、１周期保持回路２０の保持結果を受けてリフレッシュ・カウンタ１０へのリフレッシュクロック信号ｃｌｋＡの供給を停止するように制御する回路１４と、Ｆｕｓｅデータの最上位２ビットをリフレッシュアドレスの最上位２ビットと置き換えて出力するセレクタ回路２３’、及び、セレクタ回路２４’を備えている。４ビットのカウンタ１０として、’ｂ００００がリフレッシュを１／４周期とする行アドレスとした場合、Ｆｕｓｅデータとして１／４周期の行アドレス情報’ｂ００００を保持する。

カウンタ値が、’ｂ１０００、’ｂ１１００、’ｂ０１００となると、信号がＨＩＧＨとなり、カウンタ１０は止まり、Ｆｕｓｅデータの最上位２ビット「’ｂ００」が、リフレッシュアドレスの最上位２ビットと入れ替わり、その結果、’ｂ１０００、’ｂ１１００、’ｂ０１００の代わりに’ｂ００００がリフレッシュアドレスとなる、そして次のサイクルで’もとのアドレス’ｂ１０００、’ｂ１１００、’ｂ０１００がリフレッシュアドレスとなる。

前記第１の実施例において１／４周期をする場合は、３つのＦｕｓｅデータを設定する必要があるが、本実施例では、Ｆｕｓｅの設定は、１つで済むという効果がある。

同様に、図４に示したＰＲＯＭを備えた構成の実施例においても、データ保持時間の短いＲｏｗアドレスのリフレッシュ周期を、通常周期のほぼ１／４の周期にすることも可能である。かかる構成とした本発明の第５の実施例を以下に説明する。

図７は、本発明の第５の実施例の構成を示す図である。図８は、本発明の第５の実施例の動作を説明するための図である。図７を参照すると、本実施例は、リフレッシュクロック用のクロック信号ｃｌｋＡに同期するリフレッシュ・カウンタ１０と、２ビットデータのＰＲＯＭ１８’と、ＰＲＯＭ１８’の２ビットのデータより一致を判定する判定回路２１と、その比較結果をリフレッシュクロックの１周期分保持する回路２０と、その保持結果を受けてリフレッシュ・カウンタへのリフレッシュクロックを停止する回路１４と、２ビットのデータをリフレッシュクロックの１周期分保持する回路２５と、保持データに応じて、カウンタ１０の上位２ビットデータを反転させてデータを出力する回路２６を備えている。回路２６は、例えば１周期分保持する回路２５の２ビット出力と、カウンタ１０の上位２ビットについて対応するビットごとに排他的論理和演算を行い２ビットを出力する２つの排他的論理和（ＥＸＯＲ）回路から構成される。

ＰＲＯＭ１８’の２ビットのデータとし、「００」で割り込み無し、「０１」で上から２ビット目が反転、「１０」で最上位ビットが反転、「１１」で最上位２ビットとも反転とする。

カウンタ値をアドレスとしてＰＲＯＭ１８’を読み出して、「０１」、「１０」、「１１」の場合、一致判定回路２１にて一致と判定され、１周期保持回路２０よりＨＩＧＨレベルのｈｉｔ信号が出力され、割り込みが起こる。たとえば、簡略して説明するため、４ビットのカウンタとして、’ｂ００００がリフレッシュの短いアドレスとした場合、ＰＲＯＭ１８’としては、アドレス’ｂ１０００、’ｂ０１００、’ｂ１１００に、「１０」、「０１」、「１１」をそれぞれ保持する。

カウンタ値が、’ｂ１０００、’ｂ１１００、’ｂ０１００となると、カウンタ１０は止まり、それぞれ上位２ビットがＰＲＯＭ１８’のデータ（１周期保持回路２５に保持される）に従って反転し、’ｂ１０００、’ｂ１１００、’ｂ０１００の代わりに’ｂ００００がリフレッシュアドレスとなる。そして、次のサイクルでもとのアドレス’ｂ１０００、’ｂ１１００、’ｂ０１００がリフレッシュアドレスとなる。

２ビットを３ビット、４ビットとして、１／Ｎ周期（本実施例では、カウンタ１０が１廻りする間に、同一のリフレッシュアドレスがＮ回出力されるリフレッシュアドレスの周期を、通常周期の１／Ｎ周期という）に拡張することも可能である。

上記した４ビットの行アドレス（リフレッシュアドレス）において、’ｂ１１００、’ｂ０１００を、「００」のデータとすると、そのリフレッシュ周期は、通常のリフレッシュ周期の１／２の周期となり、１／２周期と、１／４の周期と混在させることも可能となる。

上記各実施例では、リフレッシュ周期を通常周期よりも短くする構成を例示したが、通常周期よりも長くする構成とすることもできる。図９は、本発明の第６の実施例の構成を示す図である。図１０は、本発明の第６の実施例の動作を説明するための図である。本実施例は、通常のリフレッシュ周期の２倍周期と、通常のリフレッシュ周期の１／２周期の混在させたものである。

図９を参照すると、本実施例は、リフレッシュアドレスがＮビットとして、リフレッシュクロック用のクロック信号に同期するＮ＋１ビットのリフレッシュ・カウンタ１０と、カウンタ１０の下位Ｎビットをアドレスとする２ビットデータのＰＲＯＭ１８”と、その２ビットのデータをリフレッシュクロックの１周期分保持する回路２０’と、２ビットの１ビット（第１のデータ）に応じてカウンタの最上位ビットを反転させる回路１４と、もう一方の１ビットのデータ（第２のデータ）とＮ＋１ビットのカウンタ値に応じて、リフレッシュ動作停止信号を出力する回路１９を備えている。回路１９は例えばＡＮＤ回路で構成される。

リフレッシュアドレスがＮビットで、カウンタ１０は、Ｎ＋１ビットとして、カウンタ１０の下位ＮビットをＰＲＯＭ１８”のアドレスとする。

ＰＲＯＭ１８”のセルに格納されるデータとしては、
・リフレッシュを１回スキップすることを示す第２データと、
・前記第２の実施例と同様に、データを割り込ませるか否かを示す第１のデータと、
を有する。

第２のデータが「０」の場合は、カウンタ１０のＮ＋１ビット目に依存せずに、リフレッシュを行い、第２のデータが「１」の場合には、カウンタ１０のＮ＋１ビットが「１」の場合、リフレッシュ動作停止信号が出力され、リフレッシュが行われない。

図１０（Ａ）に示すように、第２のデータが「１」（ＨＩＧＨ）で、カウンタ１０のＮ＋１ビットが「１」の場合、回路１９からのリフレッシュ動作停止信号はＨＩＧＨレベルとなり、リフレッシュは行われない。

アドレス’ｂ０１００のリフレッシュは２倍周期とし、アドレス’ｂ００００のリフレッシュは１／２周期としている。なお、本実施例において、通常のリフレッシュ周期の１／２周期のタイミング動作は、図３（Ａ）の動作と同等である。このため、図１０（Ａ）には、通常のリフレッシュ周期の１／２周期のリフレッシュのタイミング動作は示されていない。通常のリフレッシュ周期の倍の周期での動作と、１／２周期のリフレッシュ周期の混在が可能となる。

上記説明のように、同一のリフレッシュ起動コマンドに対してリフレッシュするセルの数は同じであり、特許文献１のようにノイズが大きくなることは起こらない。また、１／２周期だけでなく、１／４周期以下も可能である。特許文献１では、リフレッシュ周期を１／４にするとノイズはさらに倍になる。また特許文献２と比べて、最も短いリフレッシュ時間のセルでも、データ保持できるように周期が調整されたクロックを発生させる必要はない。

本発明によれば、Ｎ個のＲｏｗアドレスを割り込ませたとすると、全体のリフレッシュ時間は、Ｎ周期分伸び、通常のメモリで６４ｍｓで４０９６回のリフレッシュ起動コマンドを行うので、実質のリフレッシュ周期は、６４ｍｓ＋６４ｍｓ／４０９６＊Ｎとなる。仮に、１００個のＲｏｗアドレスを割り込ませたとしても、６４ｍｓが６５．５ｍｓに増えるだけであり、その影響は少ない。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（Ａ）、（Ｂ）は、従来のリフレッシュ制御、（Ｃ）は、本発明のリフレッシュ制御を説明するタイミング図である。本発明の第１の実施例の構成を示す図である。（Ａ）、（Ｂ）、（Ｃ）は本発明の第１の実施例の動作を説明する図である。本発明の第２の実施例の構成を示す図である。本発明の第３の実施例の構成と動作を示す図である。（Ａ）は、本発明の第４の実施例の構成を示す図、（Ｂ）、（Ｃ）は、その動作を説明する図である。本発明の第５の実施例の構成を示す図である。（Ａ）は本発明の第５の実施例の動作を説明するためのタイミング図、（Ｂ）乃至（Ｄ）は動作を説明するための図である。本発明の第６の実施例の構成を示す図である。（Ａ）は本発明の第６の実施例の動作を説明するタイミング図、（Ｂ）乃至（Ｄ）は動作を説明するための図である。

符号の説明

１０リフレッシュ・カウンタ
１１ＳＲラッチ回路
１２Ａ、１２Ｂパルス生成回路
１３ＯＲ回路
１４ＯＲ回路
１５ＥＸＯＲ回路
１６Ａ、１６Ａ−１、１６Ａ−２、１６Ａ−３、１６Ａ−４比較回路
１６Ｂ、１６Ｂ−１、１６Ｂ−２、１６Ｂ−３、１６Ｂ−４比較回路
１７Ａ、１７ＢＦｕｓｅデータ
１８、１８’、１８” ＰＲＯＭ
１９リフレッシュ動作停止信号を出力する回路
２０、２０’ １周期保持回路
２１一致判定回路
２２Ａ、２２ＢＯＲ回路
２３セレクタ回路
２４セレクタ回路
２５一周期保持回路
２６ＥＸＯＲ回路

Claims

メモリアレイのリフレッシュアドレスを生成する手段と、
前記生成されたリフレッシュアドレスが、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否か判定する手段と、
前記判定の結果、前記生成されたリフレッシュアドレスが、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスである場合、前記生成されたリフレッシュアドレスに割り込ませ、前記リフレッシュ期間を可変させる行アドレスを出力するように制御する手段を備えている、ことを特徴とする半導体記憶装置。
前記生成されたリフレッシュアドレスが、今回、リフレッシュをスキップするアドレスに対応するか否か判定する手段と、
前記判定の結果、前記生成されたリフレッシュアドレスが、リフレッシュをスキップするアドレスである場合、前記生成されたリフレッシュアドレスのリフレッシュをスキップする手段を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
カウンタと、
前記カウンタの出力が、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、カウント値に関連付けして予め記憶しておき、前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応する場合に、前記カウンタの出力に割り込ませ、前記リフレッシュ期間を可変させる行アドレスを、リフレッシュアドレスとして出力するように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。
前記リフレッシュ期間を可変させる行アドレスは、前記カウンタが１廻りする間に、複数回出力される、ことを特徴とする請求項３記載の半導体記憶装置。
前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが１廻りする間に、Ｍ回（ただし、Ｍは２以上の整数）出力されるものと、Ｎ回（ただし、Ｎは、Ｍと異なる２以上の整数）出力されるものを少なくとも含む、ことを特徴とする請求項４記載の半導体記憶装置。
前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが複数回廻る間に、１回出力されるものを含む、ことを特徴とする請求項３記載の半導体記憶装置。
前記カウンタは、リフレッシュコマンドの投入、又は、タイマのタイムアウト時に出力されるトリガー信号に基づき、カウント動作する、ことを特徴とする請求項３記載の半導体記憶装置。
前記カウンタの出力に割り込ませ前記リフレッシュ期間を可変させる行アドレスをリフレッシュアドレスとして出力したサイクルの次のサイクルにて、前記カウンタの出力をリフレッシュアドレスとして出力する、ことを特徴とする請求項３記載の半導体記憶装置。
リフレッシュ期間を可変させる行アドレスで割り込まれるカウント値を記憶する記憶装置と、
前記記憶装置に記憶されているカウント値と、前記カウンタの出力とを比較する比較回路と、
からなる組を少なくとも１組備え、
前記比較回路からの一致信号が出力されたときにヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも１部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
前記記憶装置と前記比較回路の組を複数組備え、複数の比較回路の出力の論理和に基づき、一致信号を生成し、前記保持回路に供給する回路を備えている、ことを特徴とする請求項９記載の半導体記憶装置。
リフレッシュ期間を可変させる行アドレスを記憶する記憶装置と、
前記記憶装置に記憶されている行アドレスと、前記カウンタの出力とを比較する比較回路と、
を備え、
前記比較回路は、前記カウンタの出力の所定の上位ビットと、前記記憶装置のカウント値の所定の上位ビットを比較する第１の比較回路と、
前記カウンタの出力の下位ビットと、前記リフレッシュ期間を可変させる行アドレスの下位ビットを比較する第２の比較回路と、
を備え、
前記第１の比較回路が不一致を示し、前記第２の比較回路の比較結果が一致を示すとき、一致と判定する一致判定回路と、
前記一致判定回路での一致判定結果を受けてヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
前記リフレッシュ期間を可変させる行アドレスを生成する回路は、前記ヒット信号を選択制御信号として入力し、前記ヒット信号が非活性状態のときは、前記カウンタの上位ビットを出力し、前記ヒット信号が活性状態のときは、前記記憶装置に記憶され、一致と判定された前記リフレッシュ期間を可変させる行アドレスの所定の上位ビットを出力するセレクタ回路を備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
前記第１の比較回路と第２の比較回路を備えた前記比較回路と、前記記憶装置との組を複数組備え、
複数の前記第１の比較回路の出力の論理和に基づき、第１の比較結果信号を生成し、前記保持回路に供給する回路と、
複数の前記第２の比較回路の出力の論理和に基づき、第２の比較結果信号を生成し、前記保持回路に供給する回路と、
を備え、前記一致判定回路は、前記第１の比較結果信号が不一致を示し、前記第２の比較結果信号が一致を示すとき、一致と判定する、ことを特徴とする請求項１１記載の半導体記憶装置。
前記上位ビットは最上位ビットであり、前記下位ビットは最上位ビットを除く残りのビットである、ことを特徴とする請求項１１又は１２記載の半導体記憶装置。
前記上位ビットは、最上位ビットから所定ビット数の上位ビットであり、前記下位ビットは前記上位ビットを除く残りのビットである、ことを特徴とする請求項１１又は１２記載の半導体記憶装置。
前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力が前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであるか、又は、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するかの情報を格納したメモリ装置を備え、
前記メモリ装置からの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであることを示す場合、ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するものであるか、又は、前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるか、置き換える場合には、置き換えのためのビット操作情報を格納したメモリ装置を備え、
前記メモリ装置からの出力に基づき、前記リフレッシュ期間を可変させる行アドレスで置き換えるものであることを示す場合に一致信号を出力する一致判定回路と、
前記一致判定回路で一致と判定されたときヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置から出力された前記ビット操作情報に基づき、前記カウンタのカウント出力の少なくとも１部をビット操作して変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力を前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるかの第１の情報と、前記カウンタの出力をリフレッシュアドレスとするリフレッシュをスキップさせるか否かの第２の情報を格納したメモリ装置を備え、
前記メモリ装置からの第１及び第２の情報に基づき、ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置からの前記第２の情報と前記カウンタのカウント出力の所定ビット信号に基づき、リフレッシュ動作を停止させる制御信号を出力する回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも１部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
前記カウンタの出力のビット幅は、リフレッシュアドレスのビット幅よりも少なくとも１ビット大である、ことを特徴とする請求項１８記載の半導体記憶装置。
データ保持にリフレッシュ動作を要する半導体記憶装置のリフレッシュ制御方法であって、
リフレッシュアドレスを生成する工程と、
生成されたリフレッシュアドレスが、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否か判定する工程と、
前記判定の結果、前記生成されたリフレッシュアドレスが、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスである場合、前記生成されたリフレッシュアドレスに割り込ませ、前記リフレッシュ期間を可変させる行アドレスを出力するように制御する工程と、
を含む、ことを特徴とするリフレッシュ制御方法。
前記生成されたリフレッシュアドレスが、今回、リフレッシュをスキップするアドレスに対応するか否か判定する工程と、
前記判定の結果、前記生成されたリフレッシュアドレスが、リフレッシュをスキップするアドレスである場合、前記生成されたリフレッシュアドレスのリフレッシュをスキップする工程と
を含む、ことを特徴とする請求項２０記載のリフレッシュ制御方法。
データ保持にリフレッシュ動作を要する半導体記憶装置のリフレッシュ制御方法であって、
リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、リフレッシュアドレスを生成するカウンタのカウント値に関連付けして予め記憶しておき、
前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かを比較し、対応する場合、前記カウンタの出力に割り込ませ、前記リフレッシュ期間を可変させる行アドレスを、リフレッシュアドレスとして出力するように制御する、
ことを特徴とするリフレッシュ制御方法。
前記リフレッシュ期間を可変させる行アドレスは、前記カウンタが１廻りする間に、複数回出力される、ことを特徴とする請求項２２記載のリフレッシュ制御方法。
前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが１廻りする間に、Ｍ回（ただし、Ｍは２以上の整数）出力されるものと、Ｎ回（ただし、Ｎは、Ｍと異なる２以上の整数）出力されるものを少なくとも含む、ことを特徴とする請求項２３記載のリフレッシュ制御方法。
前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが複数回廻る間に、１回出力されるものを含む、ことを特徴とする請求項２２記載のリフレッシュ制御方法。
前記カウンタの出力に割り込ませ前記リフレッシュ期間を可変させる行アドレスをリフレッシュアドレスとして出力したサイクルの次のクロックサイクルにて、前記カウンタの出力をリフレッシュアドレスとして出力する、ことを特徴とする請求項２２記載のリフレッシュ制御方法。