KR100849853B1 - 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

고전압의 변화폭을 줄일 수 있는 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치가 제공된다. 고전압 발생회로는 CBR(CAS before RAS) 리프레쉬 커멘드 신호에 인에이블되어 CBR 펄스 신호를 출력하는 CBR 펄스 신호 발생부와, CBR 펄스 신호를 카운팅하여 다수의 선택 신호를 순차적으로 출력하는 카운터와, 다수의 전송부로, 상기 각 전송부는 각 선택 신호에 응답하여 순차적으로 인에이블되어 CBR 펄스 신호를 전송하는 다수의 전송부 및 다수의 전송부에 각각 대응되는 다수의 펌핑부로, 각 펌핑부는 전송된 CBR 펄스 신호를 이용하여 고전압을 생성하는 다수의 펌핑부를 포함한다.
Figure R1020070004319
반도체 메모리 장치, 고전압 발생회로, CBR

Description

고전압 발생회로 및 이를 포함하는 반도체 메모리 장치{High voltage generating circuit and semiconductor memory device comprising the same}
도 1은 본 발명의 실시예들에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 신호도이다.
도 3은 도 1의 검출부를 설명하기 위한 신호도이다.
도 4는 도 1의 타이밍 제어부를 설명하기 위한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 신호도이다.
도 7은 도 5의 각 래치부를 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치의 래치부를 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 메모리 장치 200_1~200_n: 펌핑부
300: 검출부 400: CBR 펄스 발생부
500: 타이밍 제어부 510: 카운터
520_1~520_n: 래치부 530_1~530_n: 전송부
본 발명은 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory, 이하 'DRAM'이라 함)과 같은 반도체 메모리 장치는, 메모리 셀의 스위칭 수단으로써 엔모스 트랜지스터를 사용한다. 그러므로 선택된 메모리 셀의 엔모스 트랜지스터의 게이트 단자에 인가되는 전압은, 메모리 셀에 저장된 또는 저장되는 데이터의 전압 레벨보다 엔모스 트랜지스터의 문턱전압(threshold voltage) 만큼 놓아야 한다. 따라서 DRAM은 외부에서 공급되는 전원 전압보다 높은 레벨의 고전압(Vpp)을 발생시키는 고전압 발생회로를 포함한다.
이러한 고전압 발생회로는 각 메모리 뱅크에 대응하여 구비될 수 있는데, DRAM의 노말 동작시에는 선택된 메모리 뱅크에 대응되는 고전압 발생회로만 인에이블되어 고전압을 출력하고, 선택되지 않은 메모리 뱅크에 대응되는 고전압 발생회로는 디스에이블되어 고전압을 출력하지 않는다. 한편, 오토 리프레쉬(또는 CAS before RAS 리프레쉬, 이하 'CBR 리프레쉬'라 함) 동작시에는 모든 고전압 발생회 로가 동시에 인에이블되어 고전압을 출력한다.
이러한 종래 기술에 의하면, 고전압의 변화폭(fluctuation)이 커지게되어, 메모리 셀에 과도한 스트레스를 주게된다.
본 발명이 이루고자 하는 기술적 과제는, 고전압의 변화폭을 줄일 수 있는 고전압 발생회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고전압의 변화폭을 줄일 수 있는 고전압 발생회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 고전압 발생회로는, CBR(CAS before RAS) 리프레쉬 커멘드 신호에 인에이블되어 CBR 펄스 신호를 출력하는 CBR 펄스 신호 발생부와, 상기 CBR 펄스 신호를 카운팅하여 다수의 선택 신호를 순차적으로 출력하는 카운터와, 다수의 전송부로, 상기 각 전송부는 상기 각 선택 신호에 응답하여 순차적으로 인에이블되어 상기 CBR 펄스 신호를 전송하는 다수의 전송부 및 상기 다수의 전송부에 각각 대응되는 다수의 펌핑부로, 상기 각 펌핑부는 상기 전송된 CBR 펄스 신호를 이용하여 고전압을 생성하는 다수의 펌핑부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치는, 각 뱅크 선택 신호에 응답하여 선택되는 제1 내지 제n 메모리 뱅크와, 상기 각 메모리 뱅크에 대응되는 제1 내지 제n 펄스 발생부로서, 노말 동작시 상기 각 뱅크 선택 신호에 인에이블되어 각각 펄스 신호를 출력하고, CBR 리프레쉬 동작시 디스에이블되는 제1 내지 제n 펄스 발생부와, CBR(CAS before RAS) 리프레쉬 커멘드 신호에 인에이블되어 CBR 펄스 신호를 출력하는 CBR 펄스 신호 발생부와, 상기 CBR 펄스 신호를 카운팅하여 다수의 선택 신호를 순차적으로 출력하는 카운터와, 다수의 전송부로, 상기 각 전송부는 상기 각 선택 신호에 응답하여 순차적으로 인에이블되어 상기 CBR 펄스 신호를 전송하는 다수의 전송부 및 상기 각 메모리 뱅크에 대응되는 제1 내지 제n 펌핑부로서, 상기 노말 동작시 인에이블된 펄스 발생부로부터 상기 각 펄스 신호를 제공받아 고전압을 출력하고, 상기 CBR 리프레쉬 동작시 상기 각 전송된 CBR 펄스 신호를 이용하여 고전압을 생성하는 제1 내지 제n 펌핑부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리 장치는, 개별적으로 억세스 가능한 다수의 메모리 뱅크와, 상기 각 메모리 뱅크에 대응되도록 설치되어 고전압을 생성하는 고전압 제공부와, 노말 동작시에는 상기 억세스된 메모리 뱅크에 대응된 고전압 제공부를 인에이블시키고, CBR(CAS before RAS) 리프레시 동작시에는 상기 다수의 고전압 제공부를 순차적으로 인에이블시키는 고전압 생성 제어 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1 내지 도 4를 참조하여 본 발명의 실시예들에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 대하여 설명한다. 도 1은 본 발명의 실시예들에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이고, 도 2는 본 발명의 실시예들에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 신호도이고, 도 3은 도 1의 검출부를 설명하기 위한 신호도이고, 도 4는 도 1의 타이밍 제어부를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치(10)는 개별적으로 억세스 가능한 다수의 메모리 뱅크(BK_1~BK_n)와, 상기 각 메모리 뱅크(BK_1~BK_n)에 대응되도록 설치되어 고전압(Vpp)을 생성하는 고전압 제공부(200_1~200_n)와, 노말 동작시에는 상기 억세스된 메모리 뱅크(BK_1~BK_n)에 대응된 고전압 제공부(200_1~200_n)를 인에이블시키고, CBR 리프레시 동작시에는 상기 다수의 고전압 제공부(200_1~200_n)를 순차적으로 인에이블시키는 고전압 생성 제어회로(100, 300, 400, 500)를 포함한다. 즉, 노말 동작시에는 다수의 고전압 제공부(200_1~200_n)중 선택된 일부가 고전압(Vpp)을 생성하고, CBR 리프레쉬 동작시 에는, 각 고전압 제공부(200_1~200_n)가 순차적으로 고전압(Vpp)을 생성한다. 다만, CBR 리프레쉬 동작시, 고전압(Vpp)이 기준 레벨이 될 때까지만 각 고전압 제공부(200_1~200_n)가 순차적으로 인에이블되어 상기 고전압(Vpp)을 생성하며, 고전압(Vpp)이 기준 레벨이 되면, 모든 고전압 제공부(200_1~200_n)가 디스에이블되어 고전압(Vpp)을 생성하지 않는다. 또한, 고전압(Vpp)이 기준 레벨이 될 때까지, 인에이블된 각 고전압 제공부(200_1~200_n)는 고전압(Vpp)이 기준 레벨이 될 때까지 상기 고전압(Vpp)을 지속적으로 생성한다.
여기서 고전압 제공부(200_1~200_n)는 각각 펄스 발생부(210_1~210_n)와 펌핑부(200_1~200_n)를 포함한다. 고전압 생성 제어회로는 디코딩부(100), CBR 펄스 발생부(400), 타이밍 제어부(500) 및 검출부(300)를 포함알 수 있다.
검출부(300)는 도 3에 도시된 바와 같이 고전압(Vpp)의 전압 레벨이 기준 레벨보다 낮은 경우, 예컨데 하이 레벨(H)의 검출 신호(DET)를 출력하고, 고전압(Vpp)의 전압 레벨이 기준 레벨보다 높은 경우, 로우 레벨(L)의 검출 신호(DET)를 출력한다.
디코딩부(100)는 인버터(INV1)와 앤드 게이트(AND1)를 포함하여, 노말 동작시 뱅크 선택 신호(BA_1~BA_n)를 입력받아, 뱅크 선택 신호(BA_1~BA_n)에 따라 선택되는 메모리 뱅크(BK_1~BK_n)에 대응하는 각 고전압 제공부(200_1~200_n)의 펄스 발생부(210_1~210_n)를 인에이블시킨다. 또는 CBR 리프레쉬 동작시에는 모든 펄스 발생부(210_1~210_n)를 디스에이블시킨다.
CBR 펄스 발생부(400)는 노말 동작시에는 디스에이블되고, CBR 리프레쉬 동 작시 인에이블되어 CBR 펄스 신호(PULSE_CBR)를 제공한다.
타이밍 제어부(500)는 CBR 리프레쉬 동작시, CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(200_1~200_n)에 순차적으로 전송한다.
도 1 내지 도 3을 참조하여 노말 동작시와 CBR 리프레쉬 동작의 경우를 좀더 구체적으로 설명한다.
먼저 노말 동작의 경우, CBR 커맨드 신호(CBR)는, 예컨데 로우 레벨이 된다.
제1 메모리 뱅크(BK_1)와 제n 메모리 뱅크(BK_n)를 선택하는 뱅크 선택 신호(BA_1, BA_n)가 제공되고, 검출 신호(DET)가 하이 레벨이면, 제1 펄스 발생부(210_1)와 제n 펄스 발생부(210_n)는 인에이블되어 각각 펄스 신호(PULSE1, PULSEn)를 제공한다. 그 외 제2 펄스 발생부(210_2)는 디스에이블되어 펄스 신호(PULSE2)를 출력하지 않는다.
제1 펌핑부(200_1) 및 제n 펌핑부(200_n)는 각각 펄스 신호(PULSE1, PULSEn)를 제공받아, 펄스 신호(PULSE1, PULSEn)를 이용하여 고전압(Vpp)을 생성한다. 이때 검출부(300)가 로우 레벨의 검출 신호(DET)를 제공하면, 즉, 고전압(Vpp)이 기준 레벨 이상이면(도 3 참조), 디코딩부(100)는 로우 레벨의 검출 신호(DET)를 입력받아, 제1 내지 제n 펄스 발생부(210_1~210_n)를 디스에이블시킨다. 각 펄스 발생부(210_1~210_n)가 디스에이블되면, 펄스 신호(PULSE1~PULSEn)를 출력하지 않으므로 각 펌핑부(200_1~200_n)도 고전압(Vpp)을 생성하지 않는다.
CBR 리프레쉬 동작의 경우, CBR 커맨드 신호(CBR)는, 예컨데 하이 레벨이 된다.
디코딩부(100)는 하이 레벨의 CBR 커맨드 신호(CBR)를 입력받아 제1 내지 제n 펄스 발생부(210_1~210_n)를 디스에이블시킨다. 따라서 제1 내지 제n 펄스 발생부(210_1~210_n)는 각각 펄스 신호(PULSE1~PULSEn)를 출력하지 않는다. 다만, CBR 펄스 발생부(400)는, 검출 신호(DET)가 하이 레벨이면, CBR 커맨드 신호(CBR)에 인에이블되어 CBR 펄스 신호(PULSE_CBR)를 출력한다.
타이밍 제어부(500)는 CBR 펄스 신호(PULSE_CBR)를 제공받아, 제1 내지 제n 펌핑부(200_1~200_n)에 순차적으로 제공한다. 예컨데, 도 2에 도시된 바와 같이, 타이밍 제어부(500)가 CBR 펄스 신호(PULSE_CBR)의 첫번째 라이징 에지에서 CBR 펄스 신호(PULSE_CBR)를 제1 펌핑부(200_1)로 제공하고, 두번째 라이징 에지에서 CBR 펄스 신호(PULSE_CBR)를 제2 펌핑부(200_2)로 제공하고, CBR 펄스 신호(PULSE_CBR)의 n번째 라이징 에지에서 CBR 펄스 신호(PULSE_CBR)를 제n 펌핑부(200_n)로 제공할 수 있다. 각 펌핑부(200_1~200_n)는 CBR 펄스 신호(PULSE_CBR)를 제공받은 시점부터 인에이블되어, CBR 펄스 신호(PULSE_CBR)를 이용하여 고전압(Vpp)을 생성한다.
즉, CBR 펄스 발생부(400)가 CBR 펄스 신호(PULSE_CBR)를 제공하기 시작하면, 동시에 모든 펌핑부(200_1~200_n)가 고전압(Vpp)을 생성하지 않고, 점차적으로 고전압(Vpp)을 생성하는 펌핑부(200_1~200_n)의 수가 증가하므로, 고전압(Vpp)의 변화폭이 크지 않게 된다. 즉, CBR 펄스 발생부(400)가 CBR 펄스 신호(PULSE_CBR)를 제공하기 시작한 후, 점진적으로 고전압(Vpp)의 전압 레벨이 증가한다. 상기에서 타이밍 제어부(500)가 CBR 펄스 신호(PULSE_CBR)의 매 라이징 에지마다 순차적 으로, CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(200_1~200_n)로 제공하는 경우를 예로 들어 설명하였으나, 이에 한정되지 않고, 2번 또는 3번 또는 그 이상의 라이징 에지마다 순차적으로, CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(200_1~200_n)로 제공할 수 있다. 이러한 경우, 고전압은 더욱 서서히 증가하게 된다. 즉, 고전압(Vpp)의 증가율을 조절할 수도 있다.
각 펌핑부(200_1~200_n)가 순차적으로 고전압(Vpp)을 생성하기 시작하면, 고전압(Vpp)의 전압 레벨이 증가하게 되는데, 고전압(Vpp)이 기준 레벨보다 높아지게 되면, 즉, 검출 신호(DET)가 로우 레벨이 되면, CBR 펄스 발생부(400)는 디스에이블되어 CBR 펄스 신호(PULSE_CBR)를 출력하지 않게 된다. 타이밍 제어부(500)도 로우 레벨의 검출 신호(DET)를 제공받아 CBR 펄스 신호(PULSE_CBR)를 더 이상 각 펌핑부(200_1~200_n)로 전송하지 않을 수 있다.
정리해서 다시 말하면, CBR 리프레쉬 동작시, 모든 펌핑부(200_1~200_n)가 고전압(Vpp)을 생성하지 않고, 점차적으로 고전압(Vpp)을 생성하는 펌핑부(200_1~200_n)의 수가 증가하게 되어, 고전압(Vpp)의 변화폭이 크지 않게 된다.
여기서 도 4을 참조하여, 도 1의 타이밍 제어부(500)를 좀더 구체적으로 설명한다. 도 3을 참조하면, 타이밍 제어부(500)는 카운터(510)와 제1 내지 제n 전송부(530_1~530_n)를 포함한다.
카운터(510)는 CBR 펄스 신호(PULSE_CBR)를 카운팅하여 m비트의 다수의 선택 신호(SS)를 순차적으로 출력한다. 여기서 선택 신호(SS)는 m비트 신호로서, 제1 전송부 내지 제 n 전송부(530_1~530_n)중에서 적어도 어느 하나를 선택하는 신호이 다. 상술한 바와 같이 카운터(510)는 CBR 펄스 신호(PULSE_CBR)의 매 라이징 에지를 카운트하는 업 카운터(up-counter)일 수 있으며, 다만 이에 한정되지 않고, 여러가지 형태의 공지의 카운터일 수 있다. 또한, 카운터(510)는 검출 신호(DET)를 입력받는데, 검출 신호(DET)가 로우 레벨이면, 로우 레벨의 검출 신호가 리셋 단자(RESET)에 입력되어 카운터(510)은 리셋된다. 즉, 로우 레벨의 검출 신호(DET)에 의해 리셋되고, 검출 신호(DET)가 하이 레벨이되면, 처음부터 카운팅을 시작한다.
제1 내지 제n 전송부(530_1~530_n)는 각각 카운터(510)로부터 제공된 선택 신호(SS)에 응답하여 순차적으로 인에이블되어 CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(200_1~200_n)로 전송한다. 인에이블된 각 전송부(530_1~530_n)는 검출 신호(DET)가 로우 레벨로 유지되는 동안 CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(200_1~200_n)로 CBR 펄스 신호(PULSE_CBR)를 전송한다. 검출 신호(DET)가 하이 레벨로 되면, 각 전송부(530_1~530_n)는 CBR 펄스 신호(PULSE_CBR)를 전송하지 않는다.
도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 대하여 설명한다. 도 5는 본 발명의 일 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치를 설명하기 위한 블록도이고, 도 6은 본 발명의 일 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치의 동작을 설명하기 위한 신호도이고, 도 7은 도 5의 각 래치부를 설명하기 위한 회로도이다.
도 5를 참조하면, 도 4의 각 전송부(530_1~530_n)는 래치부(520_1~520_n)와 앤드 게이트(AND3)를 포함한다.
각 래치부(520_1~520_n)는 각 선택 신호(SS)에 응답하여 래치 신호(SSL_1~SSL_n)를 출력한다. 래치 신호(SSL_1~SSL_n)는, 고전압(Vpp)이 기준 레벨보다 낮은 경우(도 3참조) 즉, 검출 신호(DET)가 하이 레벨로 유지되는 동안, 하이 레벨을 출력한다. 앤드 게이트(AND)는 래치 신호(SSL_1~SSL_n)에 인에이블되어 CBR 펄스 신호(PULSE_CBR)를 펌핑부(200_1~200_n)로 전송한다.
도 5와 도 6을 참조하여 고전압 발생회로의 좀더 구체적으로 설명하면, CBR 리프레쉬 동작시 CBR 커맨드 신호(CBR)가 하이 레벨이 되고, 검출 신호(DET)가 하이 레벨이면, CBR 펄스 발생부(400)는 CBR 펄스 신호(PULSE_CBR)를 출력한다.
카운터(510)는 CBR 펄스 신호(PULSE_CBR)가 입력되면, CBR 펄스 신호(PULSE_CBR)를 카운팅한다. 여기서, 카운터(510)가 3비트 카운터(도 5에서 m=3)인 경우를 예로 들어 설명하고, 도 6에 도시된 바와 같이, CBR 펄스 신호(PULSE_CBR)의 라이징 에지에 동기되어 카운팅하는 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
카운터(510)가 000의 선택 신호(SS)를 출력하다가, CBR 펄스 신호(PULSE_CBR)의 첫번째 라이징 에지를 카운팅하여 001의 선택 신호(SS)를 출력하여 각 래치부(520_1~520_n)로 제공한다. 001의 선택 신호(SS)가 제공되면, 다수의 래치부(520_1~520_n)(이하에서 래치부가 4개인 경우를 예로 든다. 즉, 도 5에서 n=4)중, 적어도 하나의 래치부(520_1~520_n)가 인에이블된다. 예컨데, 제1 래치부(520_1)가 인에이블될 수 있다. 또는 도 6에 도시된 바와 달리, 2개의 래치부가 인에이블될 수 있다. 제1 래치부(520_1)는, 001의 선택 신호(SS)에 인에이블되면, 선택 신호(SS)가 변하여도 검출 신호(DET)가 하이 레벨로 유지되는 동안에는 지속적으로 하이 레벨의 제1 래치 신호(SSL_1)를 출력한다. 제1 래치 신호(SSL_1)가 하이 레벨이면, 앤드 게이트(AND3)는 CBR 펄스 신호(PULSE_CBR)를 전송하기 시작한다. 여기서 제1 래치부(520_1)는 SR 래치 회로를 포함할 수 있다. 래치부(520_1~520_n)의 내부 회로 및 동작은 도 7을 참조하여 후술한다.
다음으로 카운터(510)가, CBR 펄스 신호(PULSE_CBR)의 두번째 라이징 에지를 카운팅하여 010의 선택 신호(SS)를 각 래치부(520_1~520_n)로 제공한다. 010의 선택 신호(SS)가 제공되면, 4개의 래치부(520_1~520_n)중, 제2 래치부(520_2)가 인에이블된다. 제2 래치부(520_2)는 010의 선택 신호(SS)에 인에이블되어 하이 레벨의 제2 래치 신호(SSL_2)를 출력한다. 제2 래치 신호(SSL_2)가 하이 레벨이면, 앤드 게이트(AND3)는 CBR 펄스 신호(PULSE_CBR)를 전송하기 시작한다.
이와 같은 방법으로, 카운터(510)가 CBR 펄스 신호(PULSE_CBR)를 카운팅하여 011, 100의 선택 신호(SS)를 제공하면, 011의 선택 신호(SS)에 응답하여 제3 래치부가 인에이블되고, 100의 선택 신호(SS)에 응답하여 제4 래치부가 인에이블된다. 인에이블된 제3 래치부 및 제4 래치부는 각각 하이 레벨의 제3 래치 신호(SSL_3) 및 제4 래치 신호(SSL_4)를 제공하고, 앤드 게이트(AND3)가 이에 응답하여 CBR 펄스 신호(PULSE_CBR)를 제3 펌핑부 및 제4 펌핑부로 각각 제공한다.
즉, 각 전송부(530_1~530_n)는 순차적으로 인에이블되어 CBR 펄스 신호(PULSE_CBR)를 다수의 펌핑부(200_1~200_n)로 각각 전송한다. 다수의 펌핑 부(200_1~200_n)가 CBR 펄스 신호(PULSE_CBR)를 이용하여 고전압(Vpp)을 순차적으로 생성하면, 고전압(Vpp)의 레벨이 점차적으로 상승하게 된다. 점차적으로 상승되는 고전압(Vpp)이 기준 레벨보다 크게되면, 검출부(300)는 로우 레벨의 검출 신호(DET)를 출력한다.
로우 레벨의 검출 신호(DET)가 제공되면, 앤드 게이트(AND2)는 CBR 펄스 발생부(400)를 디스에이블시킨다. 또한, 카운터(510)는, 로우 레벨의 검출 신호(DET)에 의해 리셋되어, 도 6에 도시된 바와 같이 다시 000의 선택 신호(SS)를 출력하게 된다. 또한, 로우 레벨의 검출 신호(DET)가 각 래치부(520_1~520_n)로 제공될 수 있으며, 로우 레벨의 검출 신호(DET)가 각 래치부(520_1~520_n)로 제공되는 경우, 각 래치부(520_1~520_n)는 로우 레벨의 래치 신호(SSL_1~SSL_n)를 출력하게 된다.
도 6 및 도 7을 참조하여, 도 5의 각 래치부(520_1~520_n)의 내부 회로 및 동작을 구체적으로 설명한다. 설명의 편의상 제1 래치부(520_1)를 예로 들어 설명한다.
먼저 도 7을 참조하면, 제1 래치부(520_1)는 SR 래치 회로를 포함할 수 있다. SR 래치 회로의 S 단자(S)에는 선택 신호(SS)가 디코딩된 신호가 입력되며, R 단자(R)에는 검출 신호(DET)가 인버터(INV3)에의해 반전되어 입력된다. 제1 래치부는(520_1)는, 선택 신호(SS)의 최상위 비트(SS_2)가 0이고 중간 비트(SS_1)가 0이고 최하위 비트가(SS_0)가 1인 경우에만, S 단자(S)가 하이 레벨이 되도록, 인버터(INV2)와 앤드 게이트(AND4)를 포함한다. SR 래치 회로는 노아 게이트(NOR)로 이루어질 수 있으나, 이에 한정되지 않고, 낸드 게이트로 이루어질 수 있다.
이러한 제1 래치부(520_1)의 동작을 다음의 표 1, 도 6 및 도 7을 참조하여 상세히 설명한다.
DET SS S R SSL_1
L 000 L H L
H 001 H L H
010 L L Holding(H)
011,100, … L L Holding(H)
표 1은 검출 신호(DET) 및 선택 신호(SS)에 따른 제1 래치부(520_1)의 동작을 정리한 표이다. 표 1, 도 6 및 도 7을 참조하면, 먼저 검출 신호(DET)가 로우 레벨(L)이고, 선택 신호(SS)가 000이면, R 단자(R)는 하이 레벨(H)이 되고, S 단자(S)는 로우 레벨(L)이 된다. 따라서, 제1 래치 신호(SSL_1)는 로우 레벨(L)이 된다.
검출 신호(DET)가 하이 레벨(H)이 되면, CBR 펄스 신호(PULSE_CBR)가 제공되므로, 선택 신호(SS)는 001이 된다. 001의 선택 신호(SS)는, 인버터(INV2)와 앤드 게이트(AND4)에 의해 디코딩되어 S 단자(S)를 하이 레벨(H)로 천이시킨다. R 단자(R)는, 검출 신호(DET)가 하이 레벨(H)이므로, 로우 레벨(L)이 된다. 따라서, 제1 래치 신호(SSL_1)는 하이 레벨(H)이 된다.
다음으로, 선택 신호(SS)가 010이 되면, S 단자(S)는 로우 레벨(L)이 된다. 그러나, R 단자(R)는 로우 레벨(L)이므로, 제1 래치 신호(SSL_1)는 하이 레벨(H)로 유지된다. 선택 신호(SS)가 011, 100으로 변하여도, 검출 신호(DET)가 하이 레벨(H)이면, R 단자(R)는 로우 레벨(L)이므로, 제1 래치 신호(SSL_1)는 하이 레벨(H)로 유지될 수 있다. 따라서, 도 6에 도시된 바와 같이, 선택 신호(SS)가 변하여도, 제1 펌핑부(200_1)에는 CBR 펄스 신호(PULSE_CBR)가 지속적으로 입력될 수 있다.
검출 신호(DET)가 로우 레벨(L)이 되면, 선택 신호(SS)는 000이 되고, S 단자(S)는 로우 레벨(L), R 단자(R)는 하이 레벨(H)이 되므로, 제1 래치 신호(SSL_1)는 로우 레벨(L)이 된다.
따라서 각 전송부(530_1~530_n)는, 각 선택 신호(SS)에 응답하여 인에이블되고, 인에이블된 각 전송부(530_1~530_n)는 검출 신호(DET)가 로우 레벨이 될 때까지 CBR 펄스 신호(PULSE_CBR)를 각 펌핑부(220_1~220_n)로 제공할 수 있다.
도 6 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 대하여 설명한다. 도 8은 본 발명의 다른 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치의 래치부를 설명하기 위한 회로도이다. 설명의 편의상 제1 래치부를 예로 들어 설명한다.
먼저 도 8을 참조하여, 본 발명의 다른 실시예에 따른 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치의 제1 래치부의 내부 회로를 설명한다. 도 8을 참조하면, 제1 래치부(521_1)는 디플립플롭(DFF)을 포함한다. 디플립플롭(DFF)의 입력 단자(D)에는 검출 신호(DET)가 입력되며, 클럭 단자(CK)에는 선택 신호(SS)가 디코딩된 신호가 입력되고, 클리어 단자(CLR)에는 검출 신호(DET)가 입력된다. 제1 래치부(521_1)는, 선택 신호(SS)의 최상위 비트(SS_2)가 0이고 중간 비트(SS_1)가 0이고 최하위 비트(SS_0)가 1인 경우에만, 클럭 단자(CK)가 하이 레벨이 되도록, 인버터(INV2)와 앤드 게이트(AND4)를 포함한다. 디플립플롭(DFF)은 클리어 단자(CLR)에 로우 레벨이 입력되면 출력 단자(Q)를 통해 0을 출력하고, 하이 레벨이 입력되면, 클럭 단자(CK)의 입력에 따라 입력 단자(D)의 상태(하이 레벨 또는 로우 레벨)를 출력 단자(Q)로 출력한다.
이러한 제1 래치부(521_1)의 동작을 다음의 표 2, 도 6 및 도 8을 참조하여 상세히 설명한다.
DET(D/CLR) SS CK SSL_1
L 000 L L
H 001 H H
010 L Holding(H)
011,100, … L Holding(H)
표 2는 검출 신호(DET) 및 선택 신호(SS)에 따른 제1 래치부(521_1)의 동작을 정리한 표이다. 표 2, 도 6 및 도 8을 참조하면, 먼저 검출 신호(DET)가 로우 레벨(L)이고, 선택 신호(SS)가 000이면, 입력 단자(D) 및 클리어 단자(CLR)에는 로우 레벨(L)이 입력되고, 클럭 단자(CK)에는 로우 레벨(L)이 입력된다. 클리어 단자(CLR)에 로우 레벨(L)이 입력되면, 출력 단자(Q)는 0이 되므로, 제1 래치 신호(SSL_1)는 로우 레벨(L)로 유지된다.
검출 신호(DET)가 하이 레벨(H)이 되면, 디플립플롭(DFF)의 입력 단자(D) 및 클리어 단자(CLR)에는 하이 레벨(H)이 입력되며, 선택 신호(SS)는 001이 된다. 001의 선택 신호(SS)는, 인버터(INV2)와 앤드 게이트(AND4)에 의해 디코딩되어 클럭 단자(CK)를 하이 레벨(H)로 천이시킨다. 이에 따라 디플립플롭(DFF)은 입력 단자(D)의 하이 레벨(H)을 제1 래치 신호(SSL_1)로 출력한다. 따라서, 제1 래치 신호(SSL_1)는 하이 레벨(H)이 된다.
다음으로, 선택 신호(SS)가 010이 되면, 디플립플롭(DFF)의 입력 단자(D)는 로우 레벨(L)이 된다. 그러나, 클럭 단자(CK)가 로우 레벨(L)이므로, 제1 래치 신호(SSL_1)는 하이 레벨(H)로 유지된다. 선택 신호(SS)가 011, 100으로 변하여도, 클럭 단자(CK)가 하이 레벨로 천이하지 않으므로, 제1 래치 신호(SSL_1)는 하이 레벨(H)로 유지될 수 있다. 따라서, 도 6에 도시된 바와 같이, 선택 신호(SS)가 변하여도, 제1 펌핑부(200_1)에는 CBR 펄스 신호(PULSE_CBR)가 지속적으로 입력될 수 있다.
검출 신호(DET)가 로우 레벨(L)이 되면, 클리어 단자(CLR)에 로우 레벨(L)이 입력되어 제1 래치 신호(SSL_1)는 로우 레벨(L)이 된다.
이러한 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 의하면 각 펌핑부(200_1~200_n)에 순차적으로 CBR 펄스 신호(PULSE_CBR)를 제공하므로, 고전압(Vpp)의 변동폭을 줄일 수 있다.
이상에서 카운터(510)로부터 출력된 선택 신호(SS)가 변하여도, 하나의 선택 신호(SS)에 인에이블된 각 전송부(530_1~530_n)는, 검출 신호(DET)가 로우 레벨이 될 때까지, CBR 펄스 신호(PULSE_CBR)를 전송하므로, 이를 위해, 각 전송부(530_1~530_n)가 SR 래치 회로 또는 디플립플롭을 포함하는 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 고전압의 변동폭을 줄일 수 있다.

Claims (22)

  1. CBR(CAS before RAS) 리프레쉬 커멘드 신호에 인에이블되어 CBR 펄스 신호를 출력하는 CBR 펄스 신호 발생부;
    상기 CBR 펄스 신호를 카운팅하여 다수의 선택 신호를 순차적으로 출력하는 카운터;
    다수의 전송부로, 상기 각 전송부는 상기 각 선택 신호에 응답하여 순차적으로 인에이블되어 상기 CBR 펄스 신호를 전송하는 다수의 전송부; 및
    상기 다수의 전송부에 각각 대응되는 다수의 펌핑부로, 상기 각 펌핑부는 상기 전송된 CBR 펄스 신호를 이용하여 고전압을 생성하는 다수의 펌핑부를 포함하는 고전압 발생회로.
  2. 제 1항에 있어서,
    상기 고전압의 전압 레벨이 기준 레벨이 될 때까지 상기 각 펌핑부가 순차적으로 인에이블되는 고전압 발생회로.
  3. 제 1항에 있어서,
    상기 고전압의 전압 레벨을 검출하는 검출부로서, 상기 고전압이 기준 레벨보다 작으면 제1 레벨의 검출 신호를 출력하고, 상기 고전압이 상기 기준 레벨 이상이면 제2 레벨의 검출 신호를 출력하는 검출부를 더 포함하는 고전압 발생회로.
  4. 제 3항에 있어서,
    상기 각 전송부는 상기 검출 신호가 상기 제1 레벨로 유지되는 동안 상기 CBR 펄스 신호를 전송하는 고전압 발생회로.
  5. 제 4항에 있어서, 상기 각 전송부는,
    상기 각 선택 신호에 응답하여 래치 신호를 출력하는 래치부로서, 상기 래치 신호는 상기 검출 신호가 상기 제1 레벨로 유지되는 동안 출력되는 래치부와, 상기 래치 신호에 인에이블되어 상기 CBR 펄스 신호를 전송하는 엔드 게이트를 포함하는 고전압 발생회로.
  6. 제 5항에 있어서,
    상기 각 래치부는 SR 래치 회로를 포함하는 고전압 발생회로.
  7. 제 5항에 있어서,
    상기 각 래치부는 디플립플롭을 포함하는 고전압 발생회로.
  8. 제 3항에 있어서,
    상기 카운터는 상기 제2 레벨의 검출 신호에 응답하여 리셋되는 고전압 발생회로.
  9. 각 뱅크 선택 신호에 응답하여 선택되는 제1 내지 제n 메모리 뱅크;
    상기 각 메모리 뱅크에 대응되는 제1 내지 제n 펄스 발생부로서, 노말 동작시 상기 각 뱅크 선택 신호에 인에이블되어 각각 노말 펄스 신호를 출력하고, CBR(CAS before RAS) 리프레쉬 동작시 디스에이블되는 제1 내지 제n 펄스 발생부;
    CBR 리프레쉬 커멘드 신호에 인에이블되어 CBR 펄스 신호를 출력하는 CBR 펄스 신호 발생부;
    상기 CBR 펄스 신호를 카운팅하여 다수의 선택 신호를 순차적으로 출력하는 카운터;
    다수의 전송부로, 상기 각 전송부는 상기 각 선택 신호에 응답하여 순차적으로 인에이블되어 상기 CBR 펄스 신호를 전송하는 다수의 전송부; 및
    상기 각 메모리 뱅크에 대응되는 제1 내지 제n 펌핑부로서, 상기 노말 동작시 인에이블된 펄스 발생부로부터 제공된 상기 각 노말 펄스 신호를 이용하여 고전압을 생성하고, 상기 CBR 리프레쉬 동작시 상기 각 전송된 CBR 펄스 신호를 이용하여 고전압을 생성하는 제1 내지 제n 펌핑부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 고전압이 기준 레벨이 될 때까지 상기 각 펌핑부가 순차적으로 인에이블되어 상기 고전압을 생성하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 인에이블된 펌핑부는 상기 고전압이 상기 기준 레벨이 될 때까지 상기 고전압을 지속적으로 생성하는 반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 고전압이 상기 기준 레벨이 되면, 상기 제1 내지 제n 펌핑부가 디스에이블되는 반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 고전압의 전압 레벨을 검출하는 검출부로서, 상기 고전압이 기준 레벨보다 작으면 제1 레벨의 검출 신호를 출력하고, 상기 고전압이 상기 기준 레벨 이상이면 제2 레벨의 검출 신호를 출력하는 검출부를 더 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 각 전송부는 상기 검출 신호가 상기 제1 레벨로 유지되는 동안 상기 CBR 펄스 신호를 전송하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 각 전송부는,
    상기 각 선택 신호에 응답하여 래치 신호를 출력하는 래치부로서, 상기 래치 신호는 상기 검출 신호가 상기 제1 레벨로 유지되는 동안 출력되는 래치부와, 상기 래치 신호에 인에이블되어 상기 CBR 펄스 신호를 전송하는 엔드 게이트를 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 각 래치부는 SR 래치 회로를 포함하는 반도체 메모리 장치.
  17. 제 15항에 있어서,
    상기 각 래치부는 디플립플롭을 포함하는 반도체 메모리 장치.
  18. 제 13항에 있어서,
    상기 카운터는 상기 제2 레벨의 검출 신호에 응답하여 리셋되는 반도체 메모리 장치.
  19. 개별적으로 억세스 가능한 다수의 메모리 뱅크;
    상기 각 메모리 뱅크에 대응되도록 설치되어 고전압을 생성하는 고전압 제공부; 및
    노말 동작시에는 상기 억세스된 메모리 뱅크에 대응된 고전압 제공부를 인에이블시키고, CBR(CAS before RAS) 리프레시 동작시에는 상기 다수의 고전압 제공부를 순차적으로 인에이블시키는 고전압 생성 제어회로를 포함하되,
    상기 고전압이 기준 레벨이 될 때까지 상기 각 고전압 제공부가 순차적으로 인에이블되고, 상기 인에이블된 각 고전압 제공부는 상기 고전압이 상기 기준 레벨이 될 때까지 상기 고전압을 지속적으로 생성하는 반도체 메모리 장치.
  20. 삭제
  21. 삭제
  22. 제 19항에 있어서,
    상기 고전압이 상기 기준 레벨이 되면, 상기 모든 고전압 제공부가 디스에이블되는 반도체 메모리 장치.
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