JP4453018B2 - 半導体記憶装置 - Google Patents
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Description
前記ヒット信号が前記活性状態となることに応答して次のリフレッシュクロック信号が前記リフレッシュアドレスを生成する手段に伝播されることを禁止する手段と、
前記ヒット信号が前記活性状態となることに応答して前記リフレッシュアドレスの所定のビットの値を前記リフレッシュクロックの1周期分に相当する期間変更して、前記リフレッシュ期間を可変させる行アドレスを出力する手段と、を備え、前記リフレッシュ期間を可変させる行アドレスが前記リフレッシュクロックの1周期に相当する期間出力された後に、前記所定のビットの値を変更する対象となった元のリフレッシュアドレスが前記リフレッシュクロックの1周期に相当する期間出力される。
前記比較回路からの一致信号が出力されたときにヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも1部を変更し、前記カウンタのカウント出力を、前記リフレッシュ期間を可変させる行アドレスで置き換える回路と、を備えた構成としてもよい。本発明において、前記記憶装置と前記比較回路の組を複数組備え、複数の比較回路の出力の論理和に基づき、一致信号を生成し、前記保持回路に供給する回路を備えている。
前記比較回路は、前記カウンタの出力の所定の上位ビットと、前記記憶装置のカウント値の所定の上位ビットを比較する第1の比較回路と、
前記カウンタの出力の下位ビットと、前記リフレッシュ期間を可変させる行アドレスの下位ビットを比較する第2の比較回路と、
を備え、
前記第1の比較回路が不一致を示し、前記第2の比較回路の比較結果が一致を示すとき、一致と判定する一致判定回路と、
前記一致判定回路での一致判定結果を受けてヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記カウンタのカウント出力の少なくとも1部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。
を備え、前記一致判定回路は、前記第1の比較結果信号が不一致を示し、前記第2の比較結果信号が一致を示すとき、一致と判定する。
前記メモリ装置からの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであることを示す場合、ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているときには、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも一部を変更し、前記カウンタのカウント出力の一部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。
前記一致判定回路で一致と判定されたときヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置から出力された前記ビット操作情報に基づき、前記カウンタのカウント出力の少なくとも1部をビット操作して変更し、前記カウンタのカウント出力の1部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。
前記保持回路の出力とリフレッシュクロック信号を入力し、前記ヒット信号が活性化されているとき、前記リフレッシュクロック信号を前記カウンタに伝播させず前記カウンタのカウント動作を止め、前記ヒット信号が非活性状態のとき、前記リフレッシュクロック信号を前記カウンタに伝播させる制御を行う回路と、
前記メモリ装置からの前記第2の情報と前記カウンタのカウント出力の所定ビット信号に基づき、リフレッシュ動作を停止させる制御信号を出力する回路と、
前記ヒット信号が活性状態のとき、前記カウンタのカウント出力の少なくとも1部を変更し、前記リフレッシュ期間を可変させる行アドレスを生成する回路と、を備えた構成としてもよい。
64ms+(64ms/4096)*N
となる。
・リフレッシュを1回スキップすることを示す第2データと、
・前記第2の実施例と同様に、データを割り込ませるか否かを示す第1のデータと、
を有する。
11 SRラッチ回路
12A、12B パルス生成回路
13 OR回路
14 OR回路
15 EXOR回路
16A、16A−1、16A−2、16A−3、16A−4 比較回路
16B、16B−1、16B−2、16B−3、16B−4 比較回路
17A、17B Fuseデータ
18、18’、18” PROM
19 リフレッシュ動作停止信号を出力する回路
20、20’ 1周期保持回路
21 一致判定回路
22A、22B OR回路
23 セレクタ回路
24 セレクタ回路
25 一周期保持回路
26 EXOR回路
Claims (18)
- メモリアレイのリフレッシュアドレスを生成する手段であって、リフレッシュクロックが供給される度に前記リフレッシュアドレスを更新する手段と、
前記生成されたリフレッシュアドレスが、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否か判定する手段と、
前記判定の結果、前記生成されたリフレッシュアドレスが、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスである場合に、活性状態となるヒット信号を発生する手段と、
前記ヒット信号が前記活性状態となることに応答して次のリフレッシュクロック信号が前記リフレッシュアドレスを生成する手段に伝播されることを禁止する手段と、
前記ヒット信号が前記活性状態となることに応答して前記リフレッシュアドレスの所定のビットの値を前記リフレッシュクロックの1周期分に相当する期間変更して、前記リフレッシュ期間を可変させる行アドレスを出力する手段と、
を備え、
前記リフレッシュ期間を可変させる行アドレスが前記リフレッシュクロックの1周期に相当する期間出力された後に、前記所定のビットの値を変更する対象となった元のリフレッシュアドレスが前記リフレッシュクロックの1周期に相当する期間出力される、ことを特徴とする半導体記憶装置。 - 前記生成されたリフレッシュアドレスが、今回、リフレッシュをスキップするアドレスに対応するか否か判定する手段と、
前記判定の結果、前記生成されたリフレッシュアドレスが、リフレッシュをスキップするアドレスである場合、前記生成されたリフレッシュアドレスのリフレッシュをスキップする手段を備えている、ことを特徴とする請求項1記載の半導体記憶装置。 - リフレッシュクロックが供給される度にカウント値を更新し、前記カウント値をメモリアレイのリフレッシュアドレスとして出力するカウンタと、
前記カウンタの出力が、リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否かの情報を、前記カウント値に関連付けして予め記憶しておき、前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応するか否か判定する手段と、
前記カウンタの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるアドレスに対応する場合に、活性状態となるヒット信号を発生する手段と、
前記ヒット信号が前記活性状態となることに応答して次のリフレッシュクロック信号が前記カウンタに伝播されることを禁止する手段と、
前記ヒット信号が前記活性状態となることに応答して前記リフレッシュアドレスの所定のビットの値を前記リフレッシュクロックの1周期分に相当する期間変更して、前記リフレッシュ期間を可変させる行アドレスを出力する手段と、
を備え、
前記リフレッシュ期間を可変させる行アドレスが前記リフレッシュクロックの1周期に相当する期間出力された後に、前記所定のビットの値を変更する対象となった元のリフレッシュアドレスが前記リフレッシュクロックの1周期に相当する期間出力される、ことを特徴とする半導体記憶装置。 - 前記リフレッシュ期間を可変させる行アドレスは、前記カウンタが1廻りする間に、複数回出力される、ことを特徴とする請求項3記載の半導体記憶装置。
- 前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが1廻りする間に、M回(ただし、Mは2以上の整数)出力されるものと、N回(ただし、Nは、Mと異なる2以上の整数)出力されるものを少なくとも含む、ことを特徴とする請求項4記載の半導体記憶装置。
- 前記リフレッシュ期間を可変させる行アドレスとして、前記カウンタが複数回廻る間に、1回出力されるものを含む、ことを特徴とする請求項3記載の半導体記憶装置。
- 前記カウンタは、リフレッシュコマンドの投入、又は、タイマのタイムアウト時に出力されるトリガー信号に基づき、カウント動作する、ことを特徴とする請求項3記載の半導体記憶装置。
- リフレッシュ期間を可変させる行アドレスで割り込まれるカウント値を記憶する記憶装置と、
前記記憶装置に記憶されているカウント値と、前記カウンタの出力とを比較する比較回路と、
からなる組を少なくとも1組備え、
前記比較回路からの一致信号が出力されたときに前記ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 - 前記記憶装置と前記比較回路の組を複数組備え、複数の比較回路の出力の論理和に基づき、一致信号を生成し、前記保持回路に供給する回路を備えている、ことを特徴とする請求項8記載の半導体記憶装置。
- リフレッシュ期間を可変させる行アドレスを記憶する記憶装置と、
前記記憶装置に記憶されている行アドレスと、前記カウンタの出力とを比較する比較回路と、
を備え、
前記比較回路は、前記カウンタの出力の所定の上位ビットと、前記記憶装置のカウント値の所定の上位ビットを比較する第1の比較回路と、
前記カウンタの出力の下位ビットと、前記リフレッシュ期間を可変させる行アドレスの下位ビットを比較する第2の比較回路と、
を備え、
前記第1の比較回路が不一致を示し、前記第2の比較回路の比較結果が一致を示すとき、一致と判定する一致判定回路と、
前記一致判定回路での一致判定結果を受けてヒット信号を活性化し、次のクロックサイクルでヒット信号を非活性化する保持回路と、
を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 - 前記リフレッシュ期間を可変させる行アドレスを出力する回路は、前記ヒット信号を選択制御信号として入力し、前記ヒット信号が非活性状態のときは、前記カウンタの上位ビットを出力し、前記ヒット信号が活性状態のときは、前記記憶装置に記憶され、一致と判定された前記リフレッシュ期間を可変させる行アドレスの所定の上位ビットを出力するセレクタ回路を備えている、ことを特徴とする請求項10記載の半導体記憶装置。
- 前記第1の比較回路と第2の比較回路を備えた前記比較回路と、前記記憶装置との組を複数組備え、
複数の前記第1の比較回路の出力の論理和に基づき、第1の比較結果信号を生成し、前記保持回路に供給する回路と、
複数の前記第2の比較回路の出力の論理和に基づき、第2の比較結果信号を生成し、前記保持回路に供給する回路と、
を備え、前記一致判定回路は、前記第1の比較結果信号が不一致を示し、前記第2の比較結果信号が一致を示すとき、一致と判定する、ことを特徴とする請求項10記載の半導体記憶装置。 - 前記上位ビットは最上位ビットであり、前記下位ビットは最上位ビットを除く残りのビットである、ことを特徴とする請求項10又は11記載の半導体記憶装置。
- 前記上位ビットは、最上位ビットから所定ビット数の上位ビットであり、前記下位ビットは前記上位ビットを除く残りのビットである、ことを特徴とする請求項10又は11記載の半導体記憶装置。
- 前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力が前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであるか、又は、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するかの情報を格納したメモリ装置を備え、
前記メモリ装置からの出力が、前記リフレッシュ期間を可変させる行アドレスで割り込まれるべきものであることを示す場合、前記ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 - 前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力をリフレッシュアドレスとしてそのまま出力するものであるか、又は、前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるか、置き換える場合には、置き換えのためのビット操作情報を格納したメモリ装置を備え、
前記メモリ装置からの出力に基づき、前記リフレッシュ期間を可変させる行アドレスで置き換えるものであることを示す場合に一致信号を出力する一致判定回路と、
前記一致判定回路で一致と判定されたときヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 - 前記カウンタの出力をアドレスとして入力し、前記アドレスでアクセスされるセルに、前記カウンタの出力を前記リフレッシュ期間を可変させる行アドレスで置き換えるべきものであるかの第1の情報と、前記カウンタの出力をリフレッシュアドレスとするリフレッシュをスキップさせるか否かの第2の情報を格納したメモリ装置を備え、
前記メモリ装置からの第1及び第2の情報に基づき、前記ヒット信号を活性化し、次のクロックサイクルで前記ヒット信号を非活性化する保持回路と、
前記メモリ装置からの前記第2の情報と前記カウンタのカウント出力の所定ビット信号に基づき、リフレッシュ動作を停止させる制御信号を出力する回路と、
を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 - 前記カウンタの出力のビット幅は、前記リフレッシュアドレスのビット幅よりも少なくとも1ビット大である、ことを特徴とする請求項17記載の半導体記憶装置。
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