JP5157207B2 - 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 - Google Patents

半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 Download PDF

Info

Publication number
JP5157207B2
JP5157207B2 JP2007068682A JP2007068682A JP5157207B2 JP 5157207 B2 JP5157207 B2 JP 5157207B2 JP 2007068682 A JP2007068682 A JP 2007068682A JP 2007068682 A JP2007068682 A JP 2007068682A JP 5157207 B2 JP5157207 B2 JP 5157207B2
Authority
JP
Japan
Prior art keywords
address
refresh
sub
main
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007068682A
Other languages
English (en)
Other versions
JP2008234699A (ja
Inventor
邦範 川畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2007068682A priority Critical patent/JP5157207B2/ja
Priority to EP08102051A priority patent/EP1970912B1/en
Priority to EP10182639.4A priority patent/EP2284838B1/en
Priority to DE602008003345T priority patent/DE602008003345D1/de
Priority to US12/038,844 priority patent/US7675800B2/en
Priority to KR1020080022610A priority patent/KR100918470B1/ko
Priority to CN2008100850975A priority patent/CN101266833B/zh
Publication of JP2008234699A publication Critical patent/JP2008234699A/ja
Application granted granted Critical
Publication of JP5157207B2 publication Critical patent/JP5157207B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

本発明は、ダイナミックメモリセルを有する半導体メモリと、この半導体メモリをアクセスするメモリコントローラおよびシステムとに関する。
近時、携帯電話等の携帯機器に擬似ＳＲＡＭが搭載されることが多くなってきている。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、メモリセルのリフレッシュ動作を内部で自動的に実行することでＳＲＡＭとして動作する半導体メモリである。擬似ＳＲＡＭは、読み出し動作または書き込み動作を実行していない期間に、ＣＰＵ等のコントローラに認識されることなくリフレッシュ動作を実行する。リフレッシュ動作は、擬似ＳＲＡＭの内部で周期的に発生する内部リフレッシュ要求に応答して実行される。
この種の半導体メモリでは、内部リフレッシュ要求と外部アクセス要求が重なったとき、リフレッシュ動作およびアクセス動作の一方が先に実行され、この後、リフレッシュ動作およびアクセス動作の他方が実行される。リフレッシュ動作を外部に認識されないために、例えば、１回のリフレッシュ動作を実行するためのリフレッシュ動作時間は、外部アクセスサイクル時間に含まれている。この方式では、外部アクセス時間は長くなり、アクセス効率は低下する。
一方、リフレッシュ動作を外部に認識されず、かつアクセス効率を低下することなく実行するために、書き込みデータと共にパリティ符号を記憶する半導体メモリが提案されている（例えば、特許文献１参照）。この半導体メモリでは、パリティ符号を用いることで、リフレッシュ動作中のメモリブロックからデータを読み出すことなく、読み出しデータを再生できる。また、外部アクセス要求と内部リフレッシュ要求が競合しないため、アクセスサイクル時間にリフレッシュ動作時間を含める必要はない。このため、外部アクセス時間が長くなることが防止され、アクセス効率は向上する。
特開２００３−１７３６７６号公報
しかしながら、パリティ符号を用いる場合、パリティ符号を記憶するためのメモリブロックと、パリティ生成回路や誤り訂正回路などが必要である。このため、回路規模が大きくなり、半導体メモリのチップサイズは大幅に増加する。
本発明の目的は、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行することである。
本発明の第１の形態では、半導体メモリは、ダイナミックメモリセルを有し独立に動作可能な複数のバンクを有する。メインリフレッシュアドレスカウンタは、保持しているメインブロックアドレスがアクセス要求に対応するアクセスブロックアドレスに一致するときに、リフレッシュするバンクを変更するためにメインブロックアドレスを更新する。また、メインリフレッシュアドレスカウンタは、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成する。サブリフレッシュアドレスカウンタは、メインブロックアドレスがアクセスアドレスに一致したときに有効にされ、メインブロックアドレスおよびメインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受ける。サブリフレッシュアドレスカウンタは、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされる。
アドレス選択回路は、メインブロックアドレスおよびメインロウアドレスと、サブブロックアドレスおよびサブロウアドレスのうち、アクセスアドレスと一致しないアドレスを選択して出力する。カウンタ制御回路は、アドレス選択回路が出力するアドレスに対応するメインカウント信号またはサブカウント信号のいずれかを、リフレッシュ要求に対応して出力する。リフレッシュカウンタ制御回路は、メインリフレッシュアドレスカウンタ、サブリフレッシュアドレスカウンタ、アドレス選択回路、カウンタ制御回路の動作を制御し、サブリフレッシュアドレスカウンタが有効な期間に、サブリフレッシュアドレスカウンタをメインリフレッシュアドレスカウンタより優先的に動作させる。動作制御回路は、アクセス要求に応答してバンクのいずれかのアクセス動作を実行するとともに、リフレッシュ要求に応答して、バンクのいずれかのリフレッシュ動作を実行する。これにより、簡易な回路により、アクセス動作とリフレッシュ動作を同時に実行できる。リフレッシュ動作の影響を受けることなくアクセス要求を連続して受け、アクセス動作を実行できる。また、アクセス動作の影響を受けることなく、リフレッシュ要求に応答してリフレッシュ動作を実行できる。すなわち、アクセス動作とリフレッシュ動作を、互いに干渉することなく同時に実行できる。この結果、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
メインリフレッシュアドレスカウンタからサブリフレッシュアドレスカウンタにメインブロックアドレスおよびメインロウアドレスが転送されたときに、リフレッシュ動作は、サブリフレッシュアドレスカウンタを優先的に用いて実行される。すなわち、サブリフレッシュアドレスカウンタが使用されるときに、メインリフレッシュアドレスカウンタで直前に指定されていたバンクのリフレッシュ動作が優先的に実行される。これにより、メインブロックアドレスがアクセスアドレスに一致した場合にも、リフレッシュ動作の実行順序が大きくばらつくことを防止できる。したがって、各メモリセルにおいてリフレッシュ動作の間隔が長くなることを抑制できる。この結果、メモリセルのデータ保持特性が低下することを防止でき、半導体メモリの信頼性を向上できる。
本発明の第２の形態では、システムは、ダイナミックメモリセルを有する複数の半導体メモリと、半導体メモリへのアクセス要求を出力するシステムコントローラと、リフレッシュ要求とアクセス要求とに応答して半導体メモリの動作を制御するメモリコントローラとを有する。メモリコントローラは、リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路と、上述した第１の形態のメインリフレッシュアドレスカウンタ、サブリフレッシュアドレスカウンタ、アドレス選択回路、カウンタ制御回路およびリフレッシュカウンタ制御回路とを有している。
メモリコントローラの動作制御回路は、アクセス要求に応答して半導体メモリのいずれかのアクセス動作を実行するためにアクセス制御信号を出力する。また、動作制御回路は、リフレッシュ要求に応答して半導体メモリのいずれかのリフレッシュ動作を実行するためにリフレッシュ制御信号を出力する。これにより、簡易な回路により、ある半導体メモリのアクセス動作と別の半導体メモリのリフレッシュ動作を同時に実行できる。リフレッシュ動作の影響を受けることなくアクセス要求を半導体メモリに連続して供給できる。また、アクセス動作の影響を受けることなく、リフレッシュ要求に応答してリフレッシュ動作を実行できる。この結果、複数の半導体メモリの動作を制御するメモリコントローラにおいて、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
上述した第１の形態と同様に、メインリフレッシュアドレスカウンタを用いて実行すべきリフレッシュ動作は、メインブロックアドレスがアクセスアドレスに一致した場合にも、その後優先的に実行される。これにより、メインブロックアドレスがアクセスアドレスに一致した場合にも、リフレッシュ動作の実行順序が大きくばらつくことを防止できる。したがって、各半導体メモリのメモリセルにおいてリフレッシュ動作の間隔が長くなることを抑制できる。この結果、メモリセルのデータ保持特性が低下することを防止でき、半導体メモリおよびシステムの信頼性を向上できる。
本発明の第１および第２の形態の好ましい例では、サブ使用制御回路は、サブリフレッシュアドレスカウンタを優先して使用すべきときに、サブ使用信号を活性化する。メインおよびサブリフレッシュアドレスカウンタのカウント制御、アドレス選択回路の選択制御を、サブ使用信号の論理レベルに応じて行うことにより、リフレッシュカウンタ制御回路を簡易に構成でき、回路規模を小さくできる。
本発明の第１および第２の形態の好ましい例では、サブリフレッシュアドレスカウンタが有効なときに、サブリフレッシュアドレスカウンタが優先的に使用される。このため、サブリフレッシュアドレスカウンタに保持されるサブブロックアドレスは、更新する必要がない。したがって、サブリフレッシュアドレスカウンタを、サブロウアドレスカウンタと、サブブロックアドレスレジスタにより構成でき、回路規模を小さくできる。
本発明では、半導体メモリまたはメモリコントローラの回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
図１は、第１の実施形態の半導体メモリＭＥＭを示している。半導体メモリＭＥＭは、例えば擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有し、チップ内部で自動的にリフレッシュ動作を実行する。なお、本発明は、クロック非同期式またはクロック同期式の半導体メモリのいずれにも適用可能である。
メモリＭＥＭは、コマンドデコーダ１０、リフレッシュタイマ１２、リフレッシュ要求回路１４、アクセス優先回路ＡＰＲを有する動作制御回路１６、リフレッシュ制御回路１８、アドレスバッファ／ラッチ２０、アドレスセレクタ２２、データ入出力バッファ２４、データ制御回路２６および互いに独立に動作可能な４つのバンクＢＫ（ＢＫ０−ＢＫ３；メモリブロック）を有している。なお、メモリＭＥＭは、図２に示すように、ＣＰＵとともにメモリシステムＳＹＳを構成する。
コマンドデコーダ１０は、各バンクＢＫ０−３のアクセス動作を実行するためのコマンド信号ＣＭＤを受け、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲ等として出力する。読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲは、バンクＢＫ０−３にアクセス動作を実行するための外部アクセス要求ＥＲＥＱである。例えば、コマンド信号ＣＭＤは、チップ
イネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥにより構成される。
リフレッシュタイマ１２は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求回路１４は、発振信号ＯＳＣの周波数を分周し、リフレッシュ要求信号ＲＲＥＱ（内部リフレッシュ要求）を周期的に生成する。リフレッシュタイマ１２およびリフレッシュ要求回路１４は、リフレッシュ要求ＲＲＥＱを周期的に出力するリフレッシュ要求生成回路として動作する。
動作制御回路１６は、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲに応答してバンクＢＫ０−３のいずれかに読み出し動作または書き込み動作を実行させるために、アクセス制御信号（ワード線活性化信号ＡＷＬＺ、センスアンプ活性化信号ＡＬＥＺ、コラム選択信号ＡＣＬＺおよびプリチャージ制御信号ＡＢＲＳ）を出力する。また、動作制御回路１６は、リフレッシュ要求信号ＲＲＥＱに応答してバンクＢＫ０−３のいずれかにリフレッシュ動作を実行させるために、リフレッシュ制御信号（ワード線活性化信号ＲＷＬＺ、センスアンプ活性化信号ＲＬＥＺおよびプリチャージ制御信号ＲＢＲＳ）を出力する。ワード線活性化信号ＡＷＬＺ、ＲＷＬＺは、ワード線ＷＬの活性化タイミングを制御し、センスアンプ活性化信号ＡＬＥＺ、ＲＬＥＺは、センスアンプＳＡの活性化タイミングを制御する。コラム選択信号ＡＣＬＺは、コラムスイッチＣＳＷのオン／オフタイミングを制御し、プリチャージ制御信号ＡＢＲＳ、ＲＢＲＳは、プリチャージ回路ＰＲＥのオン／オフタイミングを制御する。
アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳをバンクＢＫ０−３に伝達するアクセス制御信号線と、リフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳをバンクＢＫに伝達するアクセス制御信号線とは、動作制御回路１６からバンクＢＫまで互いに独立して配線されている。これにより、図９に示すように、アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳおよびリフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳをバンクＢＫに並列に伝達でき、アクセス動作とリフレッシュ動作とを異なるバンクＢＫで同時に実行できる。
動作制御回路１６のアクセス優先回路ＡＰＲは、外部アクセス要求ＥＲＥＱ（読み出しコマンドＲＤまたは書き込みコマンドＷＲ）と、リフレッシュ要求ＲＲＥＱとが競合するときに、外部アクセス要求ＥＲＥＱを優先する。このとき、リフレッシュ信号ＲＥＦＺは、遅れて出力される。外部アクセス要求ＥＲＥＱが優先されるとき、動作制御回路１６は、アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳの一部の信号を先に出力した後、リフレッシュ信号ＲＥＦＺを活性化する。リフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳは、リフレッシュ信号ＲＥＦＺに同期して出力される。なお、動作制御回路１６は、リフレッシュ動作の完了に同期してリフレッシュ終了信号ＲＥＦＥＺ（パルス信号）を出力する。動作制御回路１６の動作の詳細は、図９に示す。
リフレッシュ制御回路１８は、リフレッシュ終了信号ＲＥＦＥＺに同期してカウントアップする一対のカウンタ（図３のＭＲＡＣ、ＳＲＡＣ）を有している。リフレッシュ制御回路１８は、ブロックアドレス信号ＢＡＤに応じてカウンタＭＲＡＣ、ＳＲＡＣのいずれかをカウントアップし、カウンタＭＲＡＣ、ＳＲＡＣが保持しているカウンタ値のいずれかをリフレッシュブロックアドレス信号ＲＢＡＤおよびリフレッシュロウアドレス信号ＲＲＡＤとして出力する。なお、カウンタＭＲＡＣ、ＳＲＡＣは、リフレッシュ終了信号ＲＥＦＥＺではなく、リフレッシュ信号ＲＥＦＺ（リフレッシュ動作の開始）に同期して動作してもよい。また、カウンタＭＲＡＣ、ＳＲＡＣは、アップカウンタではなくダウンカウンタでもよい。リフレッシュ制御回路１８の詳細は、図３で説明する。
アドレスバッファ／ラッチ２０は、外部端子を介してアドレス信号ＡＤを受け、受けたアドレスをブロックアドレス信号ＢＡＤ、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ブロックアドレス信号ＢＡＤ（この例では２ビット）は、バンクＢＫ０−３を選択するために供給される。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、複数ビットからなるデータ端子ＤＱに対応する複数組のビット線ＢＬ、／ＢＬを選択するために供給される。
アドレスセレクタ２２は、リフレッシュ信号ＲＥＦＺの活性化中にリフレッシュ動作を実行するためにリフレッシュブロックアドレス信号ＲＢＡＤおよびリフレッシュロウアドレス信号ＲＲＡＤを選択し、リフレッシュ信号ＲＥＦＺの非活性化中に読み出し動作または書き込み動作を実行するためにブロックアドレス信号ＢＡＤおよびロウアドレス信号ＲＡＤを選択し、選択した信号を内部ブロックアドレス信号ＩＢＡＤおよび内部ロウアドレス信号ＩＲＡＤとしてバンクＢＫ０−３に出力する。
データ入出力バッファ２４は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号を内部データ信号ＩＤＱとして出力する。また、データ入出力バッファ２４は、メモリセルＭＣからの読み出しデータ信号を受信し、受信したデータ信号をデータ端子ＤＱに出力する。データ制御回路２６は、書き込み動作時に、内部データ信号ＩＤＱ（書き込みデータ）を直列並列変換してデータバスＤＢに出力する。データ制御回路２６は、読み出し動作時に、データバスＤＢ上の読み出しデータを並列直列変換して内部データ信号ＩＤＱとして出力する。例えば、データバスＤＢのビット幅は、データ端子ＤＱのビット幅の２倍である（１６個のデータ端子ＤＱと３２ビットのデータバス）。
各バンクＢＫ０−３は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣ、一方向に並ぶメモリセルＭＣに接続された複数のワード線ＷＬ、一方向と直交する方向に並ぶメモリセルＭＣに接続された複数のビット線対ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線に接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＩＲＡＤをデコードする。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス時にプリチャージ制御信号ＡＢＲＳまたはＲＢＲＳに同期してビット線対ＢＬ、／ＢＬをプリチャージ電圧線に接続する。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムアドレスデコーダＣＤＥＣは、データ信号を入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、第１の実施形態のシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器であり、携帯機器の動作を制御するためのシステムインパッケージＳｉＰ（System in Package）が実装されたシステム基板ＳＢＲＤを有している。ＳｉＰは、図１に示したメモリＭＥＭ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするフラッシュコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（システムコントローラ）等を有している。ＣＰＵ、メモリＭＥＭおよびフラッシュコントローラＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスを介して上位のシステムに接続されてもよい。
このシステムＳＹＳでは、パワーオン時にフラッシュメモリＦＬＡＳＨに格納されているプログラムおよびデータがメモリＭＥＭに転送される。この後、ＣＰＵは、システムＳＹＳの機能を実現するために、メモリＭＥＭに転送されたプログラムを実行し、メモリＭＥＭに保持されるデータを読み書きする。プログラムを連続して読み出すために、例えばプログラムは、バンクＢＫ０−３に分散して保持される。このために、バンクＢＫ０−３は、ＣＰＵが出力するアドレス信号の下位側のビットを用いて割り当てられる。
ＣＰＵは、メモリＭＥＭをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。ＣＰＵは、リフレッシュ要求を出力しないため、メモリＭＥＭがリフレッシュ動作を実行するタイミングを認識できない。すなわち、メモリＭＥＭは、ＣＰＵに認識されることなくリフレッシュ動作を自動的に実行する。
図３は、図１に示したリフレッシュ制御回路１８の詳細を示している。リフレッシュ制御回路１８は、メインリフレッシュアドレスカウンタＭＲＡＣ、サブリフレッシュアドレスカウンタＳＲＡＣ、メイン比較器ＭＣＭＰ、第１スイッチＳＷ１、ＲＳフリップフロップＦ／Ｆ、アンド回路ＡＮＤ１、第２スイッチＳＷ２、カウンタ制御部ＣＣＮＴ、サブ比較器ＳＣＭＰ、アンド回路ＡＮＤ２、ロウアドレス選択回路ＲＡＳＥＬおよびブロックアドレス選択回路ＢＡＳＥＬを有している。後述するように、メイン比較器ＭＣＭＰ、第１スイッチＳＷ１、フリップフロップＦ／Ｆ、アンド回路ＡＮＤ１、第２スイッチＳＷ２、サブ比較器ＳＣＭＰ、およびアンド回路ＡＮＤ２は、メインおよびサブリフレッシュアドレスカウンタＭＲＡＣ、ＳＲＡＣ、アドレス選択回路ＲＡＳＥＬ、ＢＡＳＥＬ、カウンタ制御回路ＣＣＮＴの動作を制御し、サブリフレッシュアドレスカウンタＳＲＡＣが有効な期間に、サブリフレッシュアドレスカウンタＳＲＡＣをメインリフレッシュアドレスカウンタＭＲＡＣより優先的に動作させるリフレッシュカウンタ制御回路として動作する。
メインリフレッシュアドレスカウンタＭＲＡＣは、メインロウアドレスカウンタＲＡＣ１およびメインブロックアドレスカウンタＢＡＣを有している。ロウアドレスカウンタＲＡＣ１は、メインカウントアップ信号ＣＵＰＭ（メインカウント信号）に同期して動作し、メインロウアドレス信号ＭＲＡＤ（メインリフレッシュアドレス信号）を順次増加（更新）する。ロウアドレスカウンタＲＡＣ１は、カウンタ切替信号ＣＴＳＷの高レベルをリセット端子ＲＳＴで受けてゼロにリセットされる。ブロックアドレスカウンタＢＡＣは、キャリー信号ＣＡＲＹまたはカウンタ切替信号ＣＴＳＷに同期して動作し、メインブロックアドレス信号ＭＢＡＤ（メインリフレッシュアドレス信号）を順次増加（更新）する。キャリー信号ＣＡＲＹは、ロウアドレスカウンタＲＡＣ１のカウンタ値が最大値から最小値（ゼロ）に変化するときに出力される。
サブリフレッシュアドレスカウンタＳＲＡＣは、サブロウアドレスカウンタＲＡＣ２およびサブブロックアドレスレジスタＢＡＲを有している。ロウアドレスカウンタＲＡＣ２は、スイッチＳＷ２がオンしているときに、ロード端子ＬＤで受けるメインブロックアドレス信号ＭＢＡＤをカウンタ値として保持する。また、ロウアドレスカウンタＲＡＣ２は、サブカウントアップ信号ＣＵＰＳ（サブカウント信号）に同期して動作し、サブロウアドレス信号ＳＲＡＤ（サブリフレッシュアドレス信号）を順次増加（更新）する。ブロックアドレスレジスタＢＡＲは、スイッチＳＷ２がオンしているときに、ロード端子ＬＤで受けるメインブロックアドレス信号ＭＢＡＤを保持し、保持している値をサブブロックアドレス信号ＳＢＡＤ（サブリフレッシュアドレス信号）として出力する。ブロックアドレスレジスタＢＡＲに保持されている値は、カウントアップされない。ブロックアドレスレジスタＢＡＲは、カウンタでないため、簡易な回路で構成できる。
メインロウアドレス信号ＭＲＡＤおよびサブロウアドレス信号ＳＲＡＤは、リフレッシュするメモリセルＭＣに接続されるワード線ＷＬを選択する。すなわち、メインロウアドレス信号ＭＲＡＤおよびサブロウアドレス信号ＳＲＡＤは、リフレッシュするメモリセルＭＣを示す。メインブロックアドレス信号ＭＢＡＤおよびサブブロックアドレス信号ＳＢＡＤは、リフレッシュするバンクＢＫを示す。
メイン比較器ＭＣＭＰは、メインブロックアドレス信号ＭＢＡＤを外部アクセス要求ＥＲＥＱとともに供給されるブロックアドレス信号ＢＡＤと比較し、ブロックアドレス信号ＭＢＡＤ、ＢＡＤが一致するときにメイン一致信号ＭＣＯＩＮＺを高レベルに活性化する。すなわち、メイン一致信号ＭＣＯＩＮＺは、リフレッシュ動作を実行するバンクＢＫとアクセス動作を実行するバンクＢＫが同じときに活性化される。
第１スイッチＳＷ１は、サブ使用信号ＳＵＳＥＺの非活性化中（低レベル）にオンし、サブ使用信号ＳＵＳＥＺの活性化中（高レベル）にオフする。サブ使用信号ＳＵＳＥＺは、サブリフレッシュアドレスカウンタＳＲＡＣからのサブリフレッシュアドレス信号ＳＲＡＤ、ＳＢＡＤをリフレッシュアドレス信号ＲＲＡＤ、ＲＢＡＤとして使用する期間（サブリフレッシュアドレスカウンタＳＲＡＣを優先的に使用する期間）に活性化される。また、サブ使用信号ＳＵＳＥＺは、メインリフレッシュアドレスカウンタＭＲＡＣからのメインリフレッシュアドレス信号ＭＲＡＤ、ＭＢＡＤをリフレッシュアドレス信号ＲＲＡＤ、ＲＢＡＤとして使用する期間（メインリフレッシュアドレスカウンタＭＲＡＣの使用中）に非活性化される。
フリップフロップＦ／Ｆは、スイッチＳＷ１を介して供給されるメイン一致信号ＭＣＯＩＮＺの高レベルをセット端子Ｓで受けたときにサブ使用信号ＳＵＳＥＺを活性化し、ラーストワード信号ＬＷＬをリセット端子Ｒで受けたときにサブ使用信号ＳＵＳＥＺを非活性化する。ラーストワード信号ＬＷＬは、ロウアドレスカウンタＲＡＣ２により生成されるサブロウアドレス信号ＳＲＡＤが最大値（最終値）から最小値（ゼロ＝初期値）に変化するときに出力される。すなわち、ラーストワード信号ＬＷＬは、最終のサブロウアドレス信号ＳＲＡＤの出力の完了に応答して出力される。なお、スイッチＳＷ１がオフしているときにセット端子Ｓを低レベルに保持するために、フリップフロップＦ／Ｆのセット端子Ｓは、図示しない抵抗素子によりプルダウンされている。
アンド回路ＡＮＤ１は、サブ使用信号ＳＵＳＥＺの非活性化中にメイン一致信号ＭＣＯＩＮＺが活性化したときに、カウンタ切替信号ＣＴＳＷを高レベルに変化する。すなわち、カウンタ切替信号ＣＴＳＷは、メインリフレッシュアドレスカウンタＭＲＡＣを使用中、リフレッシュ動作を実行するバンクＢＫとアクセス動作を実行するバンクＢＫとが同じことが検出されたときに高レベルに変化する。スイッチＳＷ２は、メインリフレッシュアドレスカウンタＭＲＡＣに保持されている現在のメインリフレッシュアドレス信号ＭＲＡＤ、ＭＢＡＤを、サブリフレッシュアドレスカウンタＳＲＡＣに転送するために、カウンタ切替信号ＣＴＳＷの高レベル期間にオンする。
カウンタ制御部ＣＣＮＴは、サブアドレス選択信号ＳＳＥＬＺの非活性化中にリフレッシュ終了信号ＲＥＦＥＺに同期してメインカウントアップ信号ＣＵＰＭを出力し、サブアドレス選択信号ＳＳＥＬＺの活性化中にリフレッシュ終了信号ＲＥＦＥＺに同期してサブカウントアップ信号ＣＵＰＳを出力する。換言すれば、カウンタ制御部ＣＣＮＴは、ブロックアドレス選択回路ＢＡＳＥＬが出力するリフレッシュブロックアドレス信号ＲＢＡＤに対応するカウントアップ信号ＣＵＰＭまたはＣＵＰＳのいずれかを、リフレッシュ要求ＲＲＥＱに対応するリフレッシュ終了信号ＲＥＦＥＺに同期して出力する。カウンタＭＲＡＣまたはＳＲＡＣをリフレッシュ動作の完了に同期して動作させることにより、次のリフレッシュアドレスＭＢＡＤ、ＭＲＡＤ、ＳＲＡＤを早いタイミングで生成できる。このため、リフレッシュアドレスＭＢＡＤ、ＭＲＡＤ、ＳＢＡＤ、ＳＲＡＤの選択動作等のリフレッシュ制御回路１８の動作マージンを向上できる。
サブ比較器ＳＣＭＰは、サブブロックアドレス信号ＳＢＡＤを外部アクセス要求ＥＲＥＱとともに供給されるブロックアドレス信号ＢＡＤと比較し、ブロックアドレス信号ＳＢＡＤ、ＢＡＤが一致するときにサブ一致信号ＳＣＯＩＮＺを高レベルに活性化する。すなわち、サブ一致信号ＳＣＯＩＮＺは、リフレッシュ動作を実行するバンクＢＫとアクセス動作を実行するバンクＢＫが同じときに高レベルに活性化される。なお、サブ使用信号ＳＵＳＥＺの非活性化中、サブリフレッシュアドレスカウンタＳＲＡＣは無効にされ、有効なサブリフレッシュアドレス信号ＳＢＡＤ、ＳＲＡＤを出力しない。このため、サブ使用信号ＳＵＳＥＺの非活性化中、サブ比較器ＳＣＭＰは、サブ一致信号ＳＣＯＩＮＺを低レベルに保持する。
アンド回路ＡＮＤ２は、サブ使用信号ＳＵＳＥＺの活性化中にサブ一致信号ＳＣＯＩＮＺが非活性化されているときのみサブアドレス選択信号ＳＳＥＬＺを活性化し、それ以外のときにサブアドレス選択信号ＳＳＥＬＺを非活性化する。すなわち、サブアドレス選択信号ＳＳＥＬＺは、メインリフレッシュアドレスカウンタＭＲＡＣを使用中に低レベルに非活性化され、あるいは、サブリフレッシュアドレスカウンタＳＲＡＣを使用中で、リフレッシュ動作を実行するバンクＢＫとアクセス動作を実行するバンクＢＫとが同じときに低レベルに非活性化される。また、サブアドレス選択信号ＳＳＥＬＺは、サブリフレッシュアドレスカウンタＳＲＡＣを使用中で、リフレッシュ動作を実行するバンクＢＫとアクセス動作を実行するバンクＢＫとが異なるときに高レベルに活性化される。
ロウアドレス選択回路ＲＡＳＥＬおよびブロックアドレス選択回路ＢＡＳＥＬは、サブアドレス選択信号ＳＳＥＬＺの活性化中に、サブリフレッシュアドレス信号ＳＲＡＤ、ＳＢＡＤをリフレッシュアドレス信号ＲＲＡＤ、ＲＢＡＤとして出力し、サブアドレス選択信号ＳＳＥＬＺが非活性化中に、メインリフレッシュアドレス信号ＭＲＡＤ、ＭＢＡＤをリフレッシュアドレス信号ＲＲＡＤ、ＲＢＡＤとして出力する。換言すれば、ブロックアドレス選択回路ＢＡＳＥＬは、アクセス要求ＥＲＥＱに対応するブロックアドレス信号ＢＡＤと一致しないブロックアドレス信号ＭＢＡＤまたはＳＢＡＤのいずれかをリフレッシュブロックアドレス信号ＲＢＡＤとして出力する。
図４は、図３に示したリフレッシュ制御回路１８の動作の概要を示している。図４の動作は、リフレッシュ要求ＲＲＥＱの発生毎に実施される。まず、ステップＳ１０において、リフレッシュアドレスカウンタＭＲＡＣ、ＳＲＡＣのいずれを使用しているかが、サブ使用信号ＳＵＳＥＺの論理レベルにより判定される。メインリフレッシュアドレスカウンタＭＲＡＣが使用されているとき（ＳＵＳＥＺ＝低レベルＬ）、処理は、ステップＳ１２に移行する。サブリフレッシュアドレスカウンタＳＲＡＣが使用されているとき（ＳＵＳＥＺ＝高レベルＨ）、処理は、ステップＳ２４に移行する。
ステップＳ１２において、メインブロックアドレスＭＢＡＤとブロックアドレスＢＡＤが一致しているか否かが、メイン一致信号ＭＣＯＩＮＺの論理レベルにより判定される。すなわち、同一のバンクＢＫでリフレッシュ動作とアクセス動作が競合するか否かが判定される。処理は、競合するときにステップＳ１４に移行し、ステップＳ１４、Ｓ１６、Ｓ１８、Ｓ２０が順次実施され、競合しないときにステップＳ２２に移行する。
ステップＳ１４において、メインリフレッシュアドレスカウンタＭＲＡＣに保持されている値がサブリフレッシュアドレスカウンタＳＲＡＣに転送される。ステップＳ１６において、メインリフレッシュアドレスカウンタＭＲＡＣのロウアドレスカウンタＲＡＣ１がゼロにリセットされる。ステップＳ１８において、ブロックアドレスカウンタＢＡＣがカウントアップされる。そして、ステップＳ２０において、更新されたメインリフレッシュアドレスカウンタＭＲＡＣに保持されているメインリフレッシュアドレスＭＲＡＤ、ＭＢＡＤが、リフレッシュアドレスＲＲＡＤ、ＲＢＡＤとして出力される。
リフレッシュ動作とアクセス動作が競合しないとき、ステップＳ２２において、メインリフレッシュアドレスカウンタＭＲＡＣに保持されているメインリフレッシュアドレスＭＲＡＤ、ＭＢＡＤが、リフレッシュアドレスＲＲＡＤ、ＲＢＡＤとして出力される。
一方、サブリフレッシュアドレスカウンタＳＲＡＣが優先的に使用されているとき、ステップＳ２４において、サブブロックアドレスＳＢＡＤとブロックアドレスＢＡＤが一致しているか否かが、サブ一致信号ＳＣＯＩＮＺの論理レベルにより判定される。すなわち、同一のバンクＢＫでリフレッシュ動作とアクセス動作が競合するか否かが判定される。処理は、競合するときにステップＳ２６に移行し、競合しないときにステップＳ２８に移行する。
ステップＳ２６において、メインリフレッシュアドレスカウンタＭＲＡＣに保持されているメインリフレッシュアドレスＭＲＡＤ、ＭＢＡＤが、リフレッシュアドレスＲＲＡＤ、ＲＢＡＤとして出力される。ステップＳ２８において、サブリフレッシュアドレスカウンタＳＲＡＣに保持されているサブリフレッシュアドレスＳＲＡＤ、ＳＢＡＤが、リフレッシュアドレスＲＲＡＤ、ＲＢＡＤとして出力される。このように、サブリフレッシュアドレスカウンタＳＲＡＣを優先的に使用中で、リフレッシュ動作とアクセス動作が競合しないときのみ、サブリフレッシュアドレスカウンタＳＲＡＣに保持されている値を用いてリフレッシュ動作が実行され、その他の場合には、メインリフレッシュアドレスカウンタＭＲＡＣに保持されている値を用いてリフレッシュ動作が実行される。
図５は、図３に示したリフレッシュ制御回路１８の動作の詳細を示している。”＄”が付いている数字は、バンクＢＫ０−３の番号（ブロックアドレス）を示し、”＃”が付いている数字は、ワード線ＷＬの番号（ロウアドレス）を示している。この例では、各バンクＢＫ０−３は、４本のワード線ＷＬ０−ＷＬ３を有しているものとして説明する。すなわち、ロウアドレスＭＲＡＤ、ＳＲＡＤ、ＲＲＡＤは、それぞれ２ビットで構成される。リフレッシュ要求ＲＲＥＱと外部アクセス要求ＥＲＥＱが競合しないとき、リフレッシュするメモリセルＭＣを示すロウアドレスＭＲＡＤは順次に増加し、０、１、２、３、０、１、...を周期的に出力する。そして、ロウアドレスＭＲＡＤが一巡する毎にブロックアドレスＭＢＡＤが順次に増加し、０、１、２、３、０、１、...を周期的に出力する。この例では、メモリＭＥＭは、外部アクセス要求ＥＲＥＱが供給されないスタンバイ期間ＳＴＢＹの後、読み出しコマンドＲＤと書き込みコマンドＷＲを交互に受けて読み出し動作および書き込み動作を実行する。
図では、リフレッシュ制御回路１８の動作を分かりやすくするために、全ての外部アクセス要求ＥＲＥＱがリフレッシュ要求ＲＲＥＱ（図示せず）と競合する例を示している。しかし実際には、外部アクセス要求ＥＲＥＱの最小供給間隔は、例えば、１００ｎｓであり、リフレッシュ要求ＲＲＥＱは、数μｓあるいは十数μｓ毎に発生する。このため、リフレッシュ要求ＲＲＥＱの発生頻度は、数十回の外部アクセス要求ＥＲＥＱ毎に１回である。
図の始まりにおいて、例えば、メインリフレッシュアドレスカウンタＭＲＡＣは、アドレスＭＢＡＤ（＄０）、ＭＲＡＤ（＃０）を出力している（図５（ａ））。フリップフロップＦ／Ｆは、メモリＭＥＭ（システムＳＹＳ）のパワーオン時に初期化され、低レベルの使用信号ＳＵＳＥＺを出力する（図５（ｂ））。スタンバイ期間ＳＴＢＹには、リフレッシュ要求ＲＲＥＱは、外部アクセス要求ＥＲＥＱと競合しないため、リフレッシュ用のブロックアドレスＭＢＡＤとブロックアドレスＢＡＤは一致せず、一致信号ＭＣＯＩＮＺは、低レベルを保持する（図５（ｃ））。サブアドレス選択信号ＳＳＥＬＺは低レベルに保持され、メインリフレッシュアドレスカウンタＭＲＡＣから出力されるアドレスＭＢＡＤ、ＭＲＡＤがリフレッシュ用のアドレスＲＢＡＤ、ＲＲＡＤとして出力される（図５（ｄ））。そして、バンクＢＫ０（＄０）のワード線ＷＬ０（＃０）に接続されたメモリセルＭＣがリフレッシュされる。
なお、この実施形態のメモリＭＥＭでは、製品仕様により長期間に亘り同じバンクＢＫを連続してアクセスする場合に、所定の周期でスタンバイ期間ＳＴＢＹを挿入する必要がある。これにより、同じバンクＢＫが連続してアクセスされる場合にもリフレッシュ動作は挿入可能である。但し、図２で説明したように、ブロックアドレスＢＡＤをＣＰＵの下位側のアドレスに割り当てることにより、同じバンクＢＫが連続してアクセスされることはない。したがって、通常のシステム動作では、スタンバイ期間ＳＴＢＹがリフレッシュ動作のために挿入されることはなく、アクセス効率が低下することを防止できる。なお、図のスタンバイ期間ＳＴＢＹは、リフレッシュ動作のための期間ではなく、例えば、ＣＰＵがメモリＭＥＭ以外のデバイスをアクセスする期間である。
リフレッシュ動作の完了に応答してリフレッシュ終了信号ＲＥＦＥＺが出力される（図５（ｅ））。サブアドレス選択信号ＳＳＥＬＺが低レベルのため、リフレッシュ終了信号ＲＥＦＥＺに同期してメインカウントアップ信号ＣＵＰＭが出力され（図５（ｆ））、メインリフレッシュアドレスカウンタＭＲＡＣのカウンタ値が”１”増加する（図５（ｇ））。
次に、バンクＢＫ０の読み出しコマンドＲＤが供給される（図５（ｈ））。リフレッシュ用のブロックアドレスＭＢＡＤとブロックアドレスＢＡＤが一致するため（ともに＄０）、一致信号ＭＣＯＩＮＺが出力される（図５（ｉ））。一致信号ＭＣＯＩＮＺに同期してフリップフロップＦ／Ｆがセットされ、サブ使用信号ＳＵＳＥＺが高レベルに活性化される（図５（ｊ））。サブ使用信号ＳＵＳＥＺの高レベル期間は、サブリフレッシュアドレスカウンタＳＲＡＣが動作可能な有効期間である。一致信号ＭＣＯＩＮＺが高レベルに変化してからサブ使用信号ＳＵＳＥＺが活性化されるまでの期間、カウンタ切替信号ＣＴＳＷが高レベルに変化する（図５（ｋ））。カウンタ切替信号ＣＴＳＷの高レベル期間に、スイッチＳＷ２がオンし、メインリフレッシュアドレスカウンタＭＲＡＣの値がサブリフレッシュアドレスカウンタＳＲＡＣに転送される（図５（ｌ））。アドレスＳＢＡＤ、ＳＲＡＤの網掛け部分は、サブリフレッシュアドレスカウンタＳＲＡＣが使用されない無効状態（ＳＵＳＥＺ＝低レベル）を示している。
また、カウンタ切替信号ＣＴＳＷの高レベルによりメインリフレッシュアドレスカウンタＭＲＡＣのカウンタＲＡＣ１（ＭＲＡＤ）がゼロにリセットされ（＃０）、カウンタＢＡＣ（ＭＢＡＤ）がカウントアップされ、”＄１”に変化する（図５（ｍ））。このように、メインリフレッシュアドレスカウンタＭＲＡＣは、保持しているブロックアドレスＭＢＡＤがブロックアドレスＢＡＤに一致するときに、リフレッシュするバンクＢＫを変更するためにブロックアドレスＭＢＡＤおよびロウアドレスＭＲＡＤを更新する。
サブリフレッシュアドレスカウンタＳＲＡＣにアドレスＭＢＡＤ、ＭＲＡＤが転送されたとき、サブリフレッシュアドレスカウンタＳＲＡＣから出力されるブロックアドレスＳＢＡＤと読み出しコマンドＲＤとともに供給されるブロックアドレスＢＡＤとは必ず一致する。（ＳＣＯＩＮＺ＝高レベル）。高レベルのサブ一致信号ＳＣＯＩＮＺに応答して、サブアドレス選択信号ＳＳＥＬＺは低レベルに保持される（図５（ｎ））。そして、メインリフレッシュアドレスカウンタＭＲＡＣから出力されるアドレスＭＢＡＤ、ＭＲＡＤがリフレッシュ用のアドレスＲＢＡＤ、ＲＲＡＤとして出力され、バンクＢＫ０の読み出し動作と同時に、バンクＢＫ１（＄１）のワード線ＷＬ０（＃０）に接続されたメモリセルＭＣがリフレッシュされる（図５（ｏ））。
サブアドレス選択信号ＳＳＥＬＺが低レベルの期間にリフレッシュ終了信号ＲＥＦＥＺが出力され（図５（ｐ））、メインカウントアップ信号ＣＵＰＭが出力される（図５（ｑ））。このため、メインリフレッシュアドレスカウンタＭＲＡＣのカウンタ値は”１”増加する（図５（ｒ））。このように、メインリフレッシュアドレスカウンタＭＲＡＣおよびサブリフレッシュアドレスカウンタＳＲＡＣのカウント制御、アドレス選択回路ＲＡＳＥＬ、ＢＡＳＥＬの選択制御を、サブ使用信号ＳＵＳＥＺの論理レベルに応じて行うことにより、リフレッシュ制御回路１８を簡易に構成でき、回路規模を小さくできる。
次に、バンクＢＫ１の書き込みコマンドＷＲが供給される（図５（ｓ））。リフレッシュ用のブロックアドレスＭＢＡＤとブロックアドレスＢＡＤが一致するため、一致信号ＭＣＯＩＮＺが出力される（図５（ｔ））。しかし、高レベルのサブ使用信号ＳＵＳＥＺによりスイッチＳＷ１がオフしているため、一致信号ＭＣＯＩＮＺに応答する動作は行われない。一方、サブリフレッシュアドレスカウンタＳＲＡＣから出力されるブロックアドレスＳＢＡＤと書き込みコマンドＷＲとともに供給されるブロックアドレスＢＡＤとは一致しないため（ＳＣＯＩＮＺ＝低レベル）、サブアドレス選択信号ＳＳＥＬＺは高レベルに変化する（図５（ｕ））。そして、サブリフレッシュアドレスカウンタＳＲＡＣから出力されるアドレスＳＢＡＤ、ＳＲＡＤがリフレッシュアドレスＲＢＡＤ、ＲＲＡＤとして出力され、バンクＢＫ１の書き込み動作と同時に、バンクＢＫ０（＄０）のワード線ＷＬ１（＃１）に接続されたメモリセルＭＣがリフレッシュされる（図５（ｖ））。サブアドレス選択信号ＳＳＥＬＺは高レベルに変化するため、リフレッシュ終了信号ＲＥＦＥＺに同期してサブカウントアップ信号ＣＵＰＳが出力され（図５（ｗ））、サブリフレッシュアドレスカウンタＳＲＡＣのカウンタ値が”１”増加する（図５（ｘ））。
次に、バンクＢＫ２の読み出しコマンドＲＤが供給される（図５（ｙ））。ブロックアドレスＢＡＤ（＄２）は、サブリフレッシュアドレスカウンタＳＲＡＣに保持されたブロックアドレスＳＢＡＤ（＄０）と異なるため、上述と同様に、バンクＢＫ２の読み出し動作と同時に、アドレスＳＢＡＤ（＄０）、ＳＲＡＤ（＃２）を用いてリフレッシュ動作が実行される（図５（ｚ））。このように、サブリフレッシュアドレスカウンタＳＲＡＣに有効なアドレスＳＢＡＤ、ＳＲＡＤが保持されているとき（すなわち、ＳＵＳＥＺ＝高レベル）、サブリフレッシュアドレスカウンタＳＲＡＣを優先的に用いてリフレッシュ動作が実行される。
次に、バンクＢＫ０の書き込みコマンドＷＲが供給される（図５（Ａ））。ブロックアドレスＢＡＤ（＄０）は、サブリフレッシュアドレスカウンタＳＲＡＣに保持されたブロックアドレスＳＢＡＤ（＄０）と同じため、サブ一致信号ＳＣＯＩＮＺが高レベルに変化する（図５（Ｂ））。これにより、サブアドレス選択信号ＳＳＥＬＺが低レベルに変化し（図５（Ｃ））、バンクＢＫ０の書き込み動作と同時に、アドレスＭＢＡＤ（＄１）、ＭＲＡＤ（＃１）を用いてリフレッシュ動作が実行される（図５（Ｄ））。サブアドレス選択信号ＳＳＥＬＺの低レベルによりメインカウントアップ信号ＣＵＰＭが出力され（図５（Ｅ））、メインリフレッシュアドレスカウンタＭＲＡＣのカウンタ値が”１”増加する（図５（Ｆ））。
次に、バンクＢＫ２の読み出しコマンドＲＤが供給される（図５（Ｇ））。ブロックアドレスＢＡＤ（＄２）は、サブリフレッシュアドレスカウンタＳＲＡＣに保持されたブロックアドレスＳＢＡＤ（＄０）と異なるため、上述と同様に、サブリフレッシュアドレスカウンタＳＲＡＣから出力されるアドレスＳＢＡＤ（＄０）、ＳＲＡＤ（＃３）を用いてリフレッシュ動作が実行される。このとき、サブアドレス選択信号ＳＳＥＬＺは高レベルのため、リフレッシュ終了信号ＲＥＦＥＺに同期してサブカウントアップ信号ＣＵＰＳが出力される（図５（Ｈ））。サブリフレッシュアドレスカウンタＳＲＡＣはカウントアップされ、アドレスＳＲＡＤが一巡するため、ラーストワード信号ＬＷＬが一時的に高レベルに変化する（図５（Ｉ））。これにより、フリップフロップＦ／Ｆがリセットされ、サブ使用信号ＳＵＳＥＺが非活性化される（図５（Ｊ））。サブ使用信号ＳＵＳＥＺに非活性化に応答して、サブアドレス選択信号ＳＳＥＬＺが低レベルに変化する（図５（Ｋ））。そして、サブリフレッシュアドレスカウンタＳＲＡＣが無効にされる（図５（Ｌ））。サブリフレッシュアドレスカウンタＳＲＡＣの無効期間中、ブロックアドレスＳＢＡＤは出力されないため、サブ比較器ＳＣＭＰは比較動作を停止する。このため、サブ一致信号ＳＣＯＩＮＺは、低レベルに固定される。
次に、バンクＢＫ０の書き込みコマンドＷＲが供給される（図５（Ｍ））。ブロックアドレスＢＡＤ（＄０）は、メインリフレッシュアドレスカウンタＭＲＡＣに保持されたブロックアドレスＭＢＡＤ（＄１）と異なるため、メイン一致信号ＭＣＯＩＮＺは出力されず、フリップフロップＦ／Ｆはセットされない。このため、サブ使用信号ＳＵＳＥＺおよびサブアドレス選択信号ＳＳＥＬＺは低レベルに保持される（図５（Ｎ、Ｏ））。したがって、メインリフレッシュアドレスカウンタＭＲＡＣに保持されたアドレスＭＢＡＤ（＄１）、ＭＲＡＤ（＃２）を用いてリフレッシュ動作が実行される（図５（Ｐ））。サブアドレス選択信号ＳＳＥＬＺの低レベルにより、メインカウントアップ信号ＣＵＰＭが出力され（図５（Ｑ））、メインリフレッシュアドレスカウンタＭＲＡＣのカウンタ値が”１”増加する（図５（Ｒ））。
次に、バンクＢＫ１の読み出しコマンドＲＤが供給される。リフレッシュ用のブロックアドレスＭＢＡＤとブロックアドレスＢＡＤが一致するため（ともに＄１）、一致信号ＭＣＯＩＮＺが出力される（図５（Ｓ））。この後、上述と同様に、フリップフロップＦ／Ｆがセットされ、サブ使用信号ＳＵＳＥＺが高レベルに活性化される（図５（Ｔ））。転送されたリフレッシュ用のブロックアドレスＭＢＡＤとブロックアドレスＢＡＤが一致するため、サブ一致信号ＳＣＯＩＮＺが出力される（図５（Ｕ））。そして、メインリフレッシュアドレスカウンタＭＲＡＣから出力されるアドレスＭＢＡＤ（＄２）、ＭＲＡＤ（＃０）を用いてリフレッシュ動作が実行される（図５（Ｖ））。
この後、スタンバイ期間ＳＴＢＹでは、サブリフレッシュアドレスカウンタＳＲＡＣに保持されたアドレスＳＢＡＤ（＄１）、ＳＲＡＤ（＃３）が優先的に使用され、リフレッシュ動作が実行される（図５（Ｗ））。アドレスＳＲＡＤが一巡するため、上述と同様に、ラーストワード信号ＬＷＬが高レベルに変化し（図５（Ｘ））、サブ使用信号ＳＵＳＥＺおよびサブアドレス選択信号ＳＳＥＬＺが低レベルに変化する（図５（Ｙ、Ｚ））。そして、サブリフレッシュアドレスカウンタＳＲＡＣが無効にされる。
図６は、第１の実施形態の半導体メモリＭＥＭの動作の一例を示している。図では、説明を分かりやすくするために、リフレッシュ要求ＲＲＥＱの発生周期は、リフレッシュロウアドレスＲＲＡＤの出力周期と同じであり、アクセスコマンドＲＤ、ＷＲの供給周期とほぼ同じである。バンクアドレスＢＡＤを示す四角枠はアクセス動作を示し、リフレッシュロウアドレスＲＲＡＤを示す四角枠はリフレッシュ動作を示している。この例では、アクセス動作が実行されるバンクＢＫとリフレッシュ動作が実行されるバンクＢＫは、競合しない。このため、図３に示したサブ使用信号ＳＵＳＥＺは活性化されず、サブリフレッシュアドレスカウンタＳＲＡＣは使用されない。
アドレスＳＢＡＤ、ＳＲＡＤの網掛け部分は、サブリフレッシュアドレスカウンタＳＲＡＣが使用されていない状態を示している。メインリフレッシュアドレスカウンタＭＲＡＣのみを使用してリフレッシュ動作が実行されるため、リフレッシュアドレスＭＢＡＤ、ＭＲＡＤ（ＲＲＡＤ）は、リフレッシュ動作毎に順次に増加する。そして、各バンクＢＫ０−３のワード線ＷＬ０−３（＃０−３）に接続されたメモリセルＭＣが順次にリフレッシュされる。
図７は、第１の実施形態のメモリＭＥＭの動作の別の例を示している。バンクアドレスＢＡＤを示す四角枠はアクセス動作を示し、リフレッシュロウアドレスＲＲＡＤを示す四角枠はリフレッシュ動作を示している。太枠で示したリフレッシュ動作は、サブリフレッシュアドレスカウンタＳＲＡＣを使用して実行されることを示している。この例では、アクセス動作が実行されるバンクＢＫとリフレッシュ動作が実行されるバンクＢＫは、競合する場合がある。図６と同様に、リフレッシュ要求ＲＲＥＱの発生周期は、リフレッシュロウアドレスＲＲＡＤの出力周期と同じであり、アクセスコマンドＲＤ、ＷＲの供給周期とほぼ同じである。最初のリフレッシュ動作と、連続する７つのアクセス動作ＲＤ、ＷＲ、ＲＤ、ＷＲ、ＲＤ、ＷＲ、ＲＤに対応する動作は、図５と同じである。アドレスＳＢＡＤ、ＳＲＡＤの網掛け部分は、サブリフレッシュアドレスカウンタＳＲＡＣが使用されていない状態を示している。
サブリフレッシュアドレスカウンタＳＲＡＣは、メインリフレッシュアドレスカウンタＭＲＡＣのブロックアドレスＭＢＡＤがアクセスコマンドＲＤ（またはＷＲ）とともに供給されるブロックアドレスＢＡＤと一致し、メインリフレッシュアドレスカウンタＭＲＡＣの値がサブリフレッシュアドレスカウンタＳＲＡＣに転送されたときに有効になる。サブリフレッシュアドレスカウンタＳＲＡＣが有効な場合、ブロックアドレスＢＡＤがサブブロックアドレスＳＢＡＤと競合するときを除き、リフレッシュ動作は、サブリフレッシュアドレスカウンタＳＲＡＣを優先的に使用して実行される。
サブリフレッシュアドレスカウンタＳＲＡＣは、メインリフレッシュアドレスカウンタＭＲＡＣにより実行できなかったロウアドレスＲＲＡＤのリフレッシュ動作を実行するために動作する。このため、サブリフレッシュアドレスカウンタＳＲＡＣに保持されるサブブロックアドレスＳＢＡＤは、更新する必要がない。したがって、サブリフレッシュアドレスカウンタＳＲＡＣを、サブロウアドレスカウンタＲＡＣ２およびサブブロックアドレスレジスタＢＡＲにより構成でき、回路規模を小さくできる。
図に示したように、動作制御回路１６は、アクセス要求とリフレッシュ要求とが競合したときに、リフレッシュ動作の影響を受けることなくアクセス動作を実行でき、アクセス動作の影響を受けることなくリフレッシュ動作を実行できる。例えば、リフレッシュ動作を実行するバンクの読み出しデータを再生するためにパリティデータを記憶するバンク等は不要である。この結果、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
図８は、第１の実施形態の比較例を示している。図の上側は、本発明の動作を示し、図の下側は、本発明前に発明者が検討した動作を示している。図中に太枠で示したリフレッシュロウアドレスＲＲＡＤ（＃０−３）は、サブリフレッシュアドレスカウンタＳＲＡＣを使用して生成されることを示している。
本発明前（図の下側）、サブリフレッシュアドレスカウンタＳＲＡＣは、メインリフレッシュアドレスカウンタＭＲＡＣの動作と逆に、リフレッシュアドレスＳＢＡＤ、ＳＲＡＤを最大値から最小値に順次に減少する（カウントダウン）。また、サブリフレッシュアドレスカウンタＳＲＡＣは、メインリフレッシュアドレスカウンタＭＲＡＣに保持されているリフレッシュブロックアドレスＭＢＡＤが、アクセスコマンドＲＤ（またはＷＲ）とともに供給されるブロックアドレスＢＡＤが一致したときのみ使用する。昇順のカウンタＭＲＡＣの値と降順のカウンタＳＲＡＣの値が一致したときに、カウンタＭＲＡＣ、ＳＲＡＣは、最小値および最大値にそれぞれリセットされる。
例えば、ブロックアドレスＢＡＤ、ＭＢＡＤが一致したときに、サブリフレッシュアドレスカウンタＳＲＡＣ（＄３、＃３）を使用してリフレッシュ動作が実行される。その後、ブロックアドレスＢＡＤ、ＭＢＡＤが一致しない場合、メインリフレッシュアドレスカウンタＭＲＡＣを使用してリフレッシュ動作が実行される。昇順のカウンタＭＲＡＣと降順のカウンタＳＲＡＣを使用してリフレッシュ動作を制御するため、バンクＢＫ３（＄３）のワード線ＷＬ３（＃３）のリフレッシュ間隔ｔＲＥＦは、カウンタＭＲＡＣの２周分にほぼ等しくなる。リフレッシュ要求ＲＲＥＱの頻度は、このワースト条件に合わせて、本発明の半分程度に設定する必要がある。この結果、メモリＭＥＭの消費電流（特にスタンバイ電流）が増加する。
これに対して、本発明（図の上側）では、サブリフレッシュアドレスカウンタＳＲＡＣが有効なときに、リフレッシュ動作は、サブリフレッシュアドレスカウンタＳＲＡＣを優先的に用いて実行される。すなわち、メインブロックアドレスＭＢＡＤがブロックアドレスＢＡＤに一致したときに、メインリフレッシュアドレスカウンタＭＲＡＣから転送されたブロックアドレス（ＳＢＡＤ）を用いてリフレッシュ動作が優先的に実行される。これにより、サブリフレッシュアドレスカウンタＳＲＡＣが使用されるときに、リフレッシュ動作の実行順序が大きくばらつくことを防止できる。したがって、各メモリセルにおいてリフレッシュ動作の間隔が長くなることを抑制できる。また、カウンタＭＲＡＣ、ＳＲＡＣは、ともに昇順のカウンタであり、更新順序が同じため、ブロックアドレスＢＡＤ、ＭＢＡＤが一致する場合にも、着目するワード線ＷＬのリフレッシュ間隔ｔＲＥＦは、カウンタＭＲＡＣの１周分にほぼ等しくできる。
図９は、第１の実施形態のバンクＢＫの動作を示している。この例では、読み出しコマンドＲＤと書き込みコマンドＷＲが連続して供給される。図中の網掛け部分は、メモリＭＥＭにコマンド信号ＣＭＤが供給されないスタンバイ期間を示している。図では、説明を分かりやすくするために、リフレッシュ要求ＲＲＥＱは、アクセスコマンドＲＤ、ＷＲの供給周期とほぼ同じ周期で発生する例を示している。
まず、リフレッシュ要求ＲＲＥＱの直後に読み出しコマンドＲＤが供給される（図９（ａ、ｂ））。アクセス要求とリフレッシュ要求とは競合する。図１に示した動作制御回路１６は、読み出し動作を優先するために、アクセスアドレスＢＡＤ、ＲＡＤがバンクＢＫに供給された後にリフレッシュ信号ＲＥＦＺを活性化する（図９（ｃ））。動作制御回路１６は、読み出しコマンドＲＤに同期して、読み出し動作用のアクセス制御信号ＡＢＲＳ、ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺを順次出力する（図９（ｄ））。これにより、読み出し動作が実行され、ブロックアドレスＢＡＤで選択されたバンクＢＫのビット線対ＢＬ、／ＢＬにメモリセルＭＣから読み出しデータＲＤＴが出力され、増幅される（図９（ｅ））。
リフレッシュ信号ＲＥＦＺに同期してリフレッシュアドレスＲＢＡＤ、ＲＲＡＤが選択される（図９（ｆ））。動作制御回路１６は、リフレッシュ信号ＲＥＦＺの活性化に同期して、リフレッシュ制御信号ＲＢＲＳ、ＲＷＬＺ、ＲＬＥＺを順次出力する（図９（ｇ））。これにより、リフレッシュ動作が実行され、ブロックアドレスＲＢＡＤで選択されたバンクＢＫのビット線対ＢＬ、／ＢＬにメモリセルＭＣからリフレッシュデータＲＥＦＤＴが出力され、増幅される（図９（ｈ））。なお、図３に示したリフレッシュ制御回路１８の動作により、ブロックアドレスＲＢＡＤは、読み出しコマンドＲＤとともに供給されるブロックアドレスＢＡＤと異なっている。すなわち、動作制御回路１６は、アクセス要求とリフレッシュ要求とが競合したときに、アクセス動作を実行しないバンクＢＫのリフレッシュ動作を実行する。書き込み動作についても同じである。
アクセス制御信号ＡＢＲＳ、ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺと、リフレッシュ制御信号ＲＢＲＳ、ＲＷＬＺ、ＲＬＥＺは、互いに独立した信号線によりバンクＢＫに供給されるため、リフレッシュ動作は、読み出し動作または書き込み動作に重複して実行できる。したがって、リフレッシュ要求ＲＲＥＱとアクセスコマンドＲＤまたはＷＲが競合する場合にも、読み出し動作サイクルまたは書き込み動作サイクルを長くする必要はない。この結果、読み出しコマンドＲＤおよび書き込みコマンドＷＲの供給間隔を短くでき、アクセス効率を向上できる。
次に、リフレッシュ要求ＲＲＥＱの直前に書き込みコマンドＷＲが供給される（図９（ｉ、ｊ））。動作制御回路１６は、書き込み動作を優先するために、アクセスアドレスＢＡＤ、ＲＡＤがバンクＢＫに供給された後にリフレッシュ信号ＲＥＦＺを活性化する（図９（ｋ））。また、動作制御回路１６は、書き込みコマンドＷＲに同期して、書き込み動作用のアクセス制御信号ＡＢＲＳ、ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺを順次出力する（図９（ｌ））。これにより、書き込み動作が実行される。具体的には、ブロックアドレスＢＡＤで選択されたバンクＢＫのビット線対ＢＬ、／ＢＬにメモリセルＭＣからデータが出力され、増幅された後、書き込みデータＷＤＴがビット線対ＢＬ、／ＢＬに供給され、メモリセルＭＣに書き込まれる（図９（ｍ））。この後、上述の読み出しサイクルと同様に、リフレッシュ信号ＲＥＦＺに同期してリフレッシュ動作が実行される（図９（ｎ））。リフレッシュ制御回路１８の動作により、書き込み動作とリフレッシュ動作は、異なるバンクＢＫで同時に実行される。
次に、スタンバイ期間中にリフレッシュ要求ＲＲＥＱが発生する（図９（ｏ））。リフレッシュ要求ＲＲＥＱとアクセスコマンドＲＤ、ＷＲ（アクセス要求）とは競合しない。このため、動作制御回路１６は、リフレッシュ要求ＲＲＥＱに同期してリフレッシュ信号ＲＥＦＺを活性化し（図９（ｐ））、リフレッシュ動作を実行する（図９（ｑ））。
一般に、書き込み動作は、ビット線対ＢＬ、／ＢＬ上のデータを反転するため、読み出し動作およびリフレッシュ動作に比べて時間が掛かる。但し、この実施形態では、メモリＭＥＭを使用するユーザの使い勝手を良くするために、読み出し動作サイクルの仕様は、書き込み動作サイクルの仕様に合わせて設定されている。このため、アクセス制御信号ＡＢＲＳ、ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺの生成タイミングは、読み出し動作と書き込み動作で同じタイミングに設定されている。
一方、リフレッシュ動作のためのリフレッシュ制御信号ＲＢＲＳ、ＲＷＬＺ、ＲＬＥＺの生成期間は、アクセス制御信号ＡＢＲＳ、ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺの生成期間に比べて短く設定されている。すなわち、リフレッシュ動作時間は、読み出し動作時間および書き込み動作時間より短い。これにより、リフレッシュ要求ＲＲＥＱとアクセスコマンドＲＤ、ＷＲ（アクセス要求）とが競合し、リフレッシュアドレスＲＢＡＤ、ＲＲＡＤの供給が遅れ、リフレッシュ動作が読み出し動作または書き込み動作より遅れて開始される場合にも、読み出し動作サイクルまたは書き込み動作サイクル内にリフレッシュ動作を完了できる。
以上、第１の実施形態では、アクセス要求とリフレッシュ要求とが競合したときに、アクセス動作を実行しないバンクＢＫのリフレッシュ動作を実行することにより、アクセス動作とリフレッシュ動作を、互いに干渉することなく同時に実行できる。この結果、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
メインブロックアドレスＭＢＡＤがアクセスブロックアドレスＢＡＤに一致するとき、メインリフレッシュアドレスカウンタＭＲＡＣから転送されたブロックアドレス（ＳＢＡＤ）を用いてリフレッシュ動作が優先的に実行される。これにより、サブリフレッシュアドレスカウンタＳＲＡＣが使用されるときに、リフレッシュ動作の実行順序が大きくばらつくことを防止できる。したがって、各メモリセルにおいてリフレッシュ動作の間隔が長くなることを抑制できる。この結果、メモリセルのデータ保持特性が低下することを防止でき、半導体メモリの信頼性を向上できる。
図１０は、第２の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の動作制御回路１６の代わりに動作制御回路１６Ａが形成されている。また、半導体メモリは、第１の実施形態のアドレスセレクタ２２を有しておらず、バンクＢＫ０−３の構成が第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。例えば、本実施形態のシステムＳＹＳは、図２と同じ構成である。
この実施形態では、リフレッシュ制御回路１８から出力されるリフレッシュブロックアドレスＲＢＡＤおよびリフレッシュロウアドレスＲＲＡＤは、バンクＢＫ０−３に直接供給される。各バンクＢＫ０−３は、ブロックアドレスＢＡＤおよびリフレッシュブロックアドレスＲＢＡＤを受けるオア回路（図示せず）と、ロウアドレスＲＡＤおよびリフレッシュロウアドレスＲＲＡＤを受けるオア回路（図示せず）とを有している。各バンクＢＫ０−３は、アクセスアドレスＢＡＤ、ＲＡＤを受けたときにアクセス動作を実行し、リフレッシュアドレスＲＢＡＤ、ＲＲＡＤを受けたときにリフレッシュ動作を実行する。バンクＢＫ０−３のその他の構成は、第１の実施形態と同じである。
アドレスセレクタ２２が存在しないため、動作制御回路１６Ａは、リフレッシュアドレスＲＢＡＤ、ＲＲＡＤとアクセスアドレスＢＡＤ、ＲＡＤを切り替えるためのリフレッシュ信号ＲＥＦＺを出力するアクセス優先回路ＡＰＲを持たない。動作制御回路１６Ａは、アービトレーションを行うことなく、アクセス要求ＲＤ、ＷＲに同期してアクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳを出力し、リフレッシュ要求ＲＲＥＱに同期してリフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳを出力する。
図１１は、第２の実施形態のバンクＢＫの動作を示している。第１の実施形態（図９）と同じ動作については、詳細な説明を省略する。図の動作は、読み出しコマンドＲＤと競合するリフレッシュ動作の実行タイミングを除き、第１の実施形態と同じである。この実施形態では、アクセスアドレスＢＡＤ、ＲＡＤとリフレッシュアドレスＲＢＡＤ、ＲＲＡＤとは、互いに異なる信号線を介してバンクＢＫ０−３に供給される。このため、アクセスコマンドＲＤ、ＷＲとリフレッシュ要求ＲＲＥＱとが競合する場合にも、リフレッシュアドレスＲＢＡＤ、ＲＲＡＤは、リフレッシュ要求ＲＲＥＱに同期してこのリフレッシュ要求ＲＲＥＱの直後にバンクＢＫ０−３に供給可能である（図１１（ａ））。すなわち、リフレッシュ動作は、リフレッシュ要求ＲＲＥＱに同期して実行できる（図１１（ｂ））。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセスアドレスＢＡＤ、ＲＡＤをバンクＢＫ０−３に供給するアクセスアドレス信号線と、リフレッシュアドレスＲＢＡＤ、ＲＲＡＤをバンクＢＫ０−３に供給するリフレッシュアドレス信号線とが、独立に配線される。このため、アクセスコマンドＲＤ、ＷＲとリフレッシュ要求ＲＲＥＱとが競合し、アクセス動作とリフレッシュ動作を同時に実行する場合にも、常にリフレッシュ動作をリフレッシュ要求ＲＲＥＱに同期して開始できる。すなわち、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
図１２は、第３の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコマンドデコーダ１０、リフレッシュ要求回路１４および動作制御回路１６の代わりにコマンドデコーダ１０Ｂ、リフレッシュ要求回路１４Ｂおよび動作制御回路１６Ｂが形成されている。また、半導体メモリは、クロック信号ＣＬＫに同期して動作する。クロック信号ＣＬＫは、主要な回路ブロックに供給され、これら回路は、クロック信号ＣＬＫに同期して動作する。その他の構成は、第１の実施形態と同じである。例えば、本実施形態のシステムＳＹＳは、メモリＭＥＭがクロック信号ＣＬＫを受けることを除き、図２と同じ構成である。
コマンドデコーダ１０Ｂは、コマンド信号ＣＭＤをクロック信号ＣＬＫの立ち上がりエッジに同期してデコードし、外部アクセス要求ＲＤ、ＷＲとして出力する。リフレッシュ要求回路１４Ｂは、発振信号ＯＳＣの周波数を分周し、例えば、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ要求信号ＲＲＥＱを出力する。これにより、外部アクセス要求ＲＤ、ＷＲと内部リフレッシュ要求ＲＲＥＱとが競合するときに、外部アクセス要求ＲＤ、ＷＲは、常にリフレッシュ要求ＲＲＥＱより早く動作制御回路１６Ｂに供給される。このため、外部アクセス要求ＲＤ、ＷＲとリフレッシュ要求ＲＲＥＱの優先順を決めるアクセス優先回路等のアービタは、動作制御回路１６Ｂには不要である。
動作制御回路１６Ｂは、外部アクセス要求ＲＤ、ＷＲに応じて、読み出し動作または書き込み動作を実行するためにアクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳを出力し、リフレッシュ要求ＲＲＥＱに応じて、リフレッシュ動作を実行するためにリフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳを出力する。
図１３は、第３の実施形態のバンクＢＫの動作を示している。第１の実施形態（図９）と同じ動作については、詳細な説明を省略する。図の動作は、メモリＭＥＭが、コマンド信号ＣＭＤおよびアドレス信号ＡＤをクロック信号ＣＬＫに同期して受けること、リフレッシュ要求ＲＲＥＱがクロック信号ＣＬＫの立ち下がりエッジに同期して発生することを除き、第１の実施形態と同じである。但し、アクセスサイクルに発生するリフレッシュ要求ＲＲＥＱは、常に外部アクセス要求ＲＤ、ＷＲより遅れる。このため、リフレッシュ動作は、読み出し動作および書き込み動作が開始した後に開始される。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アクセスサイクルに発生するリフレッシュ要求ＲＲＥＱを、外部アクセス要求ＲＤ、ＷＲより常に遅れて発生させることにより、リフレッシュ要求ＲＲＥＱと外部アクセス要求ＲＤ、ＷＲとが競合することを防止できる。この結果、動作制御回路１６Ｂを簡易に構成できる。
図１４は、第４の実施形態の半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のコマンドデコーダ１０およびリフレッシュ要求回路１４の代わりにコマンドデコーダ１０Ｂおよびリフレッシュ要求回路１４Ｂが形成されている。コマンドデコーダ１０Ｂおよびリフレッシュ要求回路１４Ｂは、第３の実施形態と同じである。また、半導体メモリは、クロック信号ＣＬＫに同期して動作する。クロック信号ＣＬＫは、主要な回路ブロックに供給され、これら回路は、クロック信号ＣＬＫに同期して動作する。その他の構成は、第２の実施形態と同じである。例えば、本実施形態のシステムＳＹＳは、メモリＭＥＭがクロック信号ＣＬＫを受けることを除き、図２と同じ構成である。
図１５は、第４の実施形態のバンクＢＫの動作を示している。第２の実施形態（図１１）と同じ動作については、詳細な説明を省略する。図の動作は、メモリＭＥＭが、コマンド信号ＣＭＤおよびアドレス信号ＡＤをクロック信号ＣＬＫに同期して受けること、リフレッシュ要求ＲＲＥＱがクロック信号ＣＬＫの立ち下がりエッジに同期して発生することを除き、第２の実施形態と同じである。但し、アクセスサイクルに発生するリフレッシュ要求ＲＲＥＱは、常に外部アクセス要求ＲＤ、ＷＲより遅れる。このため、リフレッシュ動作は、読み出し動作および書き込み動作が開始した後に開始される。以上、第４の実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。
図１６は、第５の実施形態の半導体メモリを示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコマンドデコーダ１０および動作制御回路１６の代わりにコマンドデコーダ１０Ｂおよび動作制御回路１６Ｄが形成されている。コマンドデコーダ１０Ｂは、第３の実施形態と同じである。また、第１の実施形態のリフレッシュタイマ１２およびリフレッシュ要求回路１４が削除され、リフレッシュ要求信号ＲＲＥＱを受けるリフレッシュ端子ＲＥＦと、リフレッシュ端子ＲＥＦを介して供給されるリフレッシュ要求信号ＲＲＥＱを受ける入力バッファＲＥＦＩＮが新たに形成されている。半導体メモリは、クロック信号ＣＬＫに同期して動作する。クロック信号ＣＬＫは、主要な回路ブロックに供給され、これら回路は、クロック信号ＣＬＫに同期して動作する。その他の構成は、第１の実施形態と同じである。例えば、本実施形態のシステムＳＹＳは、メモリＭＥＭがクロック信号ＣＬＫを受けること、ＣＰＵ（コントローラ）がリフレッシュ要求信号ＲＲＥＱを出力することを除き、図２と同じ構成である。
入力バッファＲＥＦＩＮは、リフレッシュ要求信号ＲＲＥＱをクロック信号ＣＬＫの立ち上がりエッジに同期して受ける。リフレッシュ要求ＲＲＥＱは、外部アクセス要求ＲＤ、ＷＲより常に半クロック遅れて動作制御回路１６Ｄに供給される。動作制御回路１６Ｄは、外部アクセス要求ＲＤ、ＷＲとリフレッシュ要求ＲＲＥＱとを順次に受けたとき、先ず、読み出し動作または書き込み動作を実行するために、アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳを出力し、この後、リフレッシュ動作を実行するためにリフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳを出力する。動作制御回路１６Ｄは、外部アクセス要求ＲＤ、ＷＲを受けたとき、読み出し動作または書き込み動作を実行するために、アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳを出力する。なお、この実施形態では、メモリＭＥＭの製品仕様により、リフレッシュ要求ＲＲＥＱは、常に外部アクセス要求ＲＤ、ＷＲとともに供給される。
図１７は、第５の実施形態のバンクＢＫの動作を示している。第１および第３の実施形態（図９、図１３）と同じ動作については、詳細な説明を省略する。図の動作は、リフレッシュ要求ＲＲＥＱがリフレッシュ端子ＲＥＦを介してメモリＭＥＭの外部から供給されることを除き、第３の実施形態と同じである。但し、外部アクセス要求ＲＤ、ＷＲが供給されないスタンバイ期間に、リフレッシュ要求ＲＲＥＱが供給されることはない。以上、第５の実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。
図１８は、本発明の第６の実施形態のシステムを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
システムＳＹＳは、第１の実施形態と同様に、例えば携帯電話等の携帯機器であり、携帯機器の動作を制御するためのシステムインパッケージＳｉＰ（System in Package）が実装されたシステム基板ＳＢＲＤを有している。ＳｉＰは、メモリＭＥＭ１、ＭＥＭ２、メモリＭＥＭ１、ＭＥＭ２をアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするフラッシュコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（システムコントローラ）等を有している。ＣＰＵおよびコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスを介して上位のシステムに接続されてもよい。
すなわち、この実施形態のシステムＳＹＳは、第１の実施形態のシステムＳＹＳのメモリＭＥＭの代わりにメモリＭＥＭ１−２を搭載し、新たにメモリコントローラＭＣＮＴを搭載している。メモリＭＥＭ１−２は、例えばＳＤＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）であり、アクセスコマンドＲＤ、ＷＲとともにリフレッシュ要求ＲＥＦを受ける。なお、説明を簡単にするために、クロック信号の記載は省略している。メモリＭＥＭ１、ＭＥＭ２は、互いに異なるアドレス空間にマッピングされている。アドレス信号線ＡＤおよびデータ信号線ＤＱは、メモリＭＥＭ１−２に共通に配線されている。
このシステムＳＹＳでは、パワーオン時にフラッシュメモリＦＬＡＳＨに格納されているプログラムおよびデータがメモリＭＥＭ１−２の少なくともいずれかに転送される。この後、ＣＰＵは、システムＳＹＳを動作するために、メモリＭＥＭ１−２に転送されたプログラムを実行し、メモリＭＥＭ１−２に保持されるデータを読み書きする。
メモリコントローラＭＣＮＴは、システムバスＳＢＵＳを介してアクセス要求ＲＥＱおよび書き込みデータＷＤＴを受け、読み出しデータＲＤＴをシステムバスＳＢＵＳに出力する。アクセス要求ＲＥＱは、例えば、アクセス開始アドレス、データの転送ワード数、読み出し／書き込みの種別を含む。メモリコントローラＭＣＮＴは、アクセス要求ＲＥＱに応じてメモリＭＥＭ１−２のいずれかをアクセスするために、チップセレクト信号ＣＳ１およびコマンド信号ＣＭＤ１、またはチップセレクト信号ＣＳ２およびコマンド信号ＣＭＤ２のいずれかと、アドレスＡＤをメモリＭＥＭ１−２に出力する。メモリコントローラＭＣＮＴは、読み出しアクセス時に読み出しデータをメモリＭＥＭ１−２のいずれかから受け、書き込みアクセス時に書き込みデータをメモリＭＥＭ１−２のいずれかに出力する。
コマンド信号ＣＭＤ１−２は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはリフレッシュコマンドＲＥＦである。これ等コマンドＲＤ、ＷＲ、ＲＥＦは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥの論理の組み合わせにより認識される。
図１９は、図１８に示したメモリコントローラＭＣＮＴの詳細を示している。メモリコントローラＭＣＮＴは、リフレッシュタイマ１２Ｅ、リフレッシュ要求回路１４Ｅ、動作制御回路１６Ｅ、リフレッシュ制御回路１８Ｅ、アドレスセレクタ２２Ｅ、リクエストバッファ３０Ｅ、アドレス生成回路３２Ｅ、読み出しデータバッファ３４Ｅ、書き込みデータバッファ３６Ｅ、データ制御回路３８ＥおよびＣＳ生成回路４０Ｅを有している。リフレッシュタイマ１２Ｅ、リフレッシュ要求回路１４Ｅおよびリフレッシュ制御回路１８Ｅの機能は、第１の実施形態のリフレッシュタイマ１２、リフレッシュ要求回路１４およびリフレッシュ制御回路１８と同じである。すなわち、リフレッシュタイマ１２Ｅおよびリフレッシュ要求回路１４Ｅは、リフレッシュ要求ＲＲＥＱを周期的に出力するリフレッシュ要求生成回路として動作する。
動作制御回路１６Ｅは、アクセス制御信号ＡＷＬＺ、ＡＬＥＺ、ＡＣＬＺ、ＡＢＲＳおよびリフレッシュ制御信号ＲＷＬＺ、ＲＬＥＺ、ＲＢＲＳの代わりにコマンド信号ＣＭＤ１−２を出力し、読み書き信号ＲＷＺを新たに出力することを除き、第１の実施形態の動作制御回路１６と同じ機能を有している。コマンド信号ＣＭＤ１−２（ＲＤ、ＷＲ、ＲＥＦ）は、アクセスブロックアドレスＢＡＤおよびリフレッシュブロックアドレスＲＢＡＤに応じて出力される。読み書き信号ＲＷＺは、読み出し動作または書き込み動作を実行するときに高レベルに活性化される。動作制御回路１６Ｅは、アクセス要求ＥＲＥＱに応答してメモリＭＥＭ１−２のいずれかのアクセス動作を実行するためにアクセス制御信号（ＣＭＤ１−２のいずれか）を出力するとともに、リフレッシュ要求ＲＲＥＱに応答してメモリＭＥＭ１−２のいずれかのリフレッシュ動作を実行するためにリフレッシュ制御信号（ＣＭＤ１−２のいずれか）を出力する。
アドレスセレクタ２２Ｅは、リフレッシュ信号ＲＥＦＺの非活性化中にアクセスアドレスＲＡＤ、ＣＡＤをアドレスＡＤとしてメモリＭＥＭ１−２に出力し、リフレッシュ信号ＲＥＦＺの活性化中にリフレッシュアドレスＲＲＡＤをアドレスＡＤとしてメモリＭＥＭ１−２に出力する。ブロックアドレスＢＡＤ、ＲＢＡＤは、メモリＭＥＭ１−２を選択するために使用されるため、アドレスセレクタ２２Ｅに供給されず、チップセレクト信号ＣＳ１−２を生成するためのＣＳ生成回路４０Ｅに供給される。
リクエストバッファ３０Ｅは、システムバスＳＢＵＳから供給されるアクセス要求ＲＥＱを順次に保持する。また、リクエストバッファ３０Ｅは、保持しているアクセス要求ＲＥＱをメモリＭＥＭ１−２（ＳＤＲＡＭ）のコマンド体系に従ったアクセス要求信号ＥＲＥＱに順次に変換して出力する。
アドレス生成回路３２Ｅは、リクエストバッファ３０Ｅに保持されたアクセス開始アドレス等に基づいてアドレスＢＡＤ、ＲＡＤ、ＣＡＤを生成する。なお、第１の実施形態との対応を分かりやすくするために、メモリＭＥＭ１−２を識別するアドレスをブロックアドレスＢＡＤと記載している。図１８に示したように、メモリコントローラＭＣＮＴは、２つのメモリＭＥＭ１−２をアクセスするため、ブロックアドレスＢＡＤは、１ビットである。ブロックアドレスＢＡＤの論理０は、メモリＭＥＭ１がアクセスされることを示し、ブロックアドレスＢＡＤの論理１は、メモリＭＥＭ２がアクセスされることを示す。なお、システムＳＹＳが４つのメモリＭＥＭ１−４を搭載する場合、ブロックアドレスＢＡＤは、２ビットで構成される。
読み出しデータバッファ３４Ｅは、データ制御回路３８Ｅを介してＭＥＭ１−２から順次に読み出される読み出しデータＤＱをシステムバスＳＢＵＳの仕様（タイミング仕様およびデータのビット幅や転送数など）に合わせて変更し、変更したデータを読み出しデータＲＤＴとしてシステムバスＳＢＵＳに出力する。書き込みデータバッファ３６Ｅは、システムバスＳＢＵＳから供給されるライトデータＷＤＴを順次に保持する。また、書き込みデータバッファ３６Ｅは、保持しているライトデータＷＤＴの形式をメモリＭＥＭ１−２の仕様（データのビット幅など）に合わせて変更し、データ制御回路３８Ｅに出力する。データ制御回路３８Ｅは、データ端子ＤＱで受ける読み出しデータを読み出しデータバッファ３４Ｅに出力し、書き込みデータバッファ３６Ｅからの書き込みデータをデータ端子ＤＱに出力する。
ＣＳ生成回路４０Ｅは、ブロックアドレスＢＡＤ、ＲＢＡＤ、リフレッシュ信号ＲＥＦＺおよび読み書き信号ＲＷＺを受け、アクセス動作またはリフレッシュ動作を実行するメモリＭＥＭ１−２を判定し、判定結果に応じてチップセレクト信号ＣＳ１−２を出力する。
なお、リフレッシュ制御回路１８Ｅは、第１の実施形態のリフレッシュ制御回路１８（図３）と同じである。図３のブロックアドレスＭＢＡＤ、ＳＢＡＤ、ＲＢＡＤは、メモリＭＥＭ１−２を識別するためのアドレスである。ブロックアドレスカウンタＢＡＣおよびブロックアドレスレジスタＢＡＲは、リフレッシュするメモリＭＥＭ１−２を示すアドレス情報を保持する。
図２０は、第６の実施形態のメモリコントローラＭＣＮＴの動作の一例を示している。図６、７と同じ動作については、詳細な説明を省略する。この例では、各メモリＭＥＭは、４本のワード線ＷＬ０−ＷＬ３を有しているものとして説明する。図６、７との違いは、バンクＢＫ０−３の代わりにメモリＭＥＭ１−２がアクセスされることである。説明を分かりやすくするために、リフレッシュ要求ＲＲＥＱの発生周期は、アクセス要求ＲＥＱ（アクセスコマンドＲＤ、ＷＲ）の供給周期とほぼ同じに設定する。図の上側のアクセス要求ＲＥＱに対応する数字は、アクセスされるメモリＭＥＭの番号（チップセレクト信号ＣＳの番号）を示している。
９番目のリフレッシュ動作（ＭＥＭ１、＃０）までは、アクセスされるメモリＭＥＭ１またはＭＥＭ２とリフレッシュされるメモリＭＥＭ１またはＭＥＭ２が競合しないため、サブリフレッシュアドレスカウンタＳＲＡＣは使用されず、無効状態に保持される（図２０（ａ））。１０番目に実行すべきリフレッシュ動作（ＭＥＭ１、＃１）は、アクセス動作（ＭＥＭ１、ＷＲ）と競合する（図２０（ｂ））。このため、メインリフレッシュアドレスカウンタＭＲＡＣの値は、サブリフレッシュアドレスカウンタＳＲＡＣに転送される（図２０（ｃ））。メインリフレッシュアドレスカウンタＭＲＡＣは、ＭＥＭ２、＃０を示す値に更新される（図２０（ｄ））。そして、メモリＭＥＭ１の書き込み動作ＷＲと同時に、メインリフレッシュアドレスカウンタＭＲＡＣを用いてメモリＭＥＭ２のリフレッシュ動作が実行される。この後、サブリフレッシュアドレスカウンタＳＲＡＣが優先的に使用され、リフレッシュ動作が実行される（図２０（ｅ））。
最後の読み出し動作ＲＤ（ＭＥＭ１）は、実行すべきリフレッシュ動作（ＭＥＭ１、＃１）に競合する（図２０（ｆ））。このため、メインリフレッシュアドレスカウンタＭＲＡＣの値は、サブリフレッシュアドレスカウンタＳＲＡＣに転送される（図２０（ｇ））。メインリフレッシュアドレスカウンタＭＲＡＣは、ＭＥＭ１、＃０を示す値に更新される（図２０（ｈ））。そして、メモリＭＥＭ１の読み出し動作ＲＤと同時に、メインリフレッシュアドレスカウンタＭＲＡＣを用いてメモリＭＥＭ１のリフレッシュ動作が実行される。
以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、本発明をメモリコントローラＭＣＮＴに適用することにより、アクセス動作（読み出し動作または書き込み動作）を実行するメモリＭＥＭ１、２とリフレッシュ動作を実行するメモリＭＥＭ１−２とが競合する場合にも、リフレッシュ動作を実行するメモリＭＥＭを切り替えることで、常にリフレッシュ動作をアクセス動作と同時に実行できる。すなわち、リフレッシュ動作の影響を受けることなくアクセス要求をメモリＭＥＭ１−２に連続して供給できる。アクセス動作の影響を受けることなく、リフレッシュ要求に応答してリフレッシュコマンドＲＥＦをメモリＭＥＭに供給できる。この結果、メモリＭＥＭ１−２の動作を制御するメモリコントローラＭＣＮＴにおいて、回路規模の増加を最小限に抑えて、アクセス効率を低下させることなくリフレッシュ動作を実行できる。
また、第１の実施形態と同様に、サブリフレッシュアドレスカウンタＳＲＡＣに保持された値に対応するリフレッシュ動作は、優先的に実行される。これにより、リフレッシュ動作の実行順序が大きくばらつくことを防止でき、各メモリＭＥＭのメモリセルにおいてリフレッシュ動作の間隔が長くなることを抑制できる。この結果、メモリセルのデータ保持特性が低下することを防止でき、メモリＭＥＭおよびシステムＳＹＳの信頼性を向上できる。
図２１は、本発明の第７の実施形態のシステムを示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリコントローラＭＣＮＴは、メモリＭＥＭ１−２にそれぞれ対応して独立したアドレス端子をＡＤ１、ＡＤ２を有している。システム基板ＳＢＲＤは、アドレス端子ＡＤ１、ＡＤ２をメモリＭＥＭ１−２のアドレス端子にそれぞれ接続するためのアドレス信号線ＡＤ１、ＡＤ２を有している。その他の構成は、第６の実施形態（図１８）と同じである。すなわち、システムは、例えば携帯電話等の携帯機器である。メモリＭＥＭ１−２は、例えばＳＤＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。説明を簡単にするために、クロック信号の記載は省略している。
図２２は、図２１に示したメモリコントローラＭＣＮＴの詳細を示している。図１９と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第３の実施形態のメモリコントローラＭＣＮＴの動作制御回路１６Ｅ、アドレスセレクタ２２Ｅの代わりに、動作制御回路１６Ｆおよびアドレス切替回路２２Ｆが配置されている。メモリコントローラＭＣＮＴのその他の構成は、第３の実施形態（図１９）と同じである。
動作制御回路１６Ｆは、アクセス要求ＥＲＥＱとリフレッシュ要求ＲＲＥＱのアービトレーションを行うアクセス優先回路ＡＰＲを持たない。動作制御回路１６Ｆは、アービトレーションを行うことなく、アクセス要求ＥＲＥＱ（ＲＤ、ＷＲ）に同期して読み書き信号ＲＷＺを活性化し、リフレッシュ要求ＲＲＥＱに同期してリフレッシュ信号ＲＥＦＺを活性化する。
アドレス切替回路２２Ｆは、読み書き信号ＲＷＺに同期して、ブロックアドレスＢＡＤにより選択されるメモリＭＥＭ１またはＭＥＭ２に対応するアドレス信号線ＡＤ１またはＡＤ２に、アクセスアドレスＲＡＤ、ＣＡＤを出力する。また、アドレス切替回路２２Ｆは、リフレッシュ信号ＲＥＦＺに同期して、リフレッシュブロックアドレスＲＢＡＤにより選択されるメモリＭＥＭ１またはＭＥＭ２に対応するアドレス信号線ＡＤ１またはＡＤ２に、リフレッシュロウアドレスＲＲＡＤを出力する。
この実施形態では、メモリＭＥＭ１−２に対応してアドレス信号線ＡＤ１−２が独立に配線されている。このため、メモリコントローラＭＣＮＴは、アクセスコマンドＲＤ、ＷＲ（ＣＭＤ１−２）およびリフレッシュコマンドＲＥＦをメモリＭＥＭ１−２に同時に供給でき、これ等コマンドＲＤ、ＷＲ、ＲＥＦに対応するアドレスＡＤ１−２をメモリＭＥＭ１−２に同時に供給できる。したがって、第２の実施形態（図１１）と同様に、アクセス要求とリフレッシュ要求とが競合したときに、リフレッシュ動作の影響を受けることなくアクセス動作を実行でき、アクセス動作の影響を受けることなくリフレッシュ動作を実行できる。以上、この実施形態においても、第１、第２および第３の実施形態と同様の効果を得ることができる。
なお、上述した第１、第２、第３、第４および第５の実施形態では、本発明を擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を独立に動作する複数のバンクを有し、メモリデバイスの内部で発生するリフレッシュ要求と外部アクセス要求が競合する他の半導体メモリに適用してもよい。また、本発明を、リフレッシュ端子ＲＥＦを有するＤＲＡＭやＳＤＲＡＭに適用してもよい。
上述した第１および第２の実施形態では、本発明を独立に動作可能なバンクＢＫ０−３を有する半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を独立に動作可能な複数のメモリブロックを有する半導体メモリに適用してもよい。ここで、メモリブロックは、互いに独立に動作し、異なるデータを同時に保持可能なセンスアンプをそれぞれ含む。
上述した第６および第７の実施形態では、本発明をＳＤＲＡＭタイプの複数のＦＣＲＡＭをアクセスするメモリコントローラＭＣＮＴおよびシステムＳＹＳに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック非同期のＤＲＡＭをアクセスするメモリコントローラＭＣＮＴおよびシステムＳＹＳに適用してもよい。
上述した実施形態では、メインリフレッシュアドレスカウンタＭＲＡＣおよびサブリフレッシュアドレスカウンタＳＲＡＣをカウントアップする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、カウンタＭＲＡＣ、ＳＲＡＣは、カウントダウンしてもよい。
上述した実施形態では、システムインパッケージＳｉＰをシステム基板ＳＢＲＤ上に実装することによりシステムＳＹＳを構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＣＰＵ、メモリＭＥＭまたはＣＰＵ、メモリコントローラＭＣＮＴ、メモリＭＥＭ１−２をシステムＬＳＩ（ＳｏＣ；System on Chip）として設計し、システムＬＳＩチップをシステム基板ＳＢＲＤ上に実装することによりシステムＳＹＳを構成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成され、アクセス要求に応答して動作する半導体メモリであって、
保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
前記メインブロックアドレスおよび前記メインロウアドレスと、前記サブブロックアドレスおよび前記サブロウアドレスのうち、前記アクセスアドレスと一致しないアドレスを選択して出力するアドレス選択回路と、
前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、リフレッシュ要求に対応して出力するカウンタ制御回路と、
前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
前記アクセス要求に応答して前記バンクのいずれかのアクセス動作を実行するとともに
、前記リフレッシュ要求に応答して、前記バンクのいずれかのリフレッシュ動作を実行する動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記リフレッシュカウンタ制御回路は、
前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化するメイン比較器と、
前記メイン一致信号に同期してサブ使用信号を活性化し、前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化するサブ使用制御回路と、
前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活性化するサブ比較器と、
前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化するサブアドレス選択制御回路とを備え、
前記アドレス選択回路は、前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
前記カウンタ制御回路は、前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記メインリフレッシュアドレスカウンタの出力と前記サブリフレッシュアドレスカウンタの入力との間に配置され、前記サブ使用信号の非活性化中に前記メイン一致信号の活性化に同期してオンするスイッチを備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記メインリフレッシュアドレスカウンタは、
リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するメインロウアドレスカウンタと、
リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新するメインブロックアドレスカウンタとを備え、
前記サブリフレッシュアドレスカウンタは、
前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するサブロウアドレスカウンタと、
前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力するサブブロックアドレスレジスタとを備えていることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記メインロウアドレスカウンタによるアドレスの更新順序と、前記サブロウアドレスカウンタによるアドレスの更新順序は、同じであることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路を備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記リフレッシュ要求を受けるリフレッシュ端子を備えていることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記アクセス要求に応答して前記動作制御回路により生成されるアクセス制御信号を前記バンクに伝達するアクセス制御信号線と、
前記リフレッシュ要求に応答して前記動作制御回路により生成されるリフレッシュ制御信号を前記バンクに伝達するリフレッシュ制御信号線とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記アクセスアドレスを前記バンクに供給するアクセスアドレス信号線と、
前記メインブロックアドレスおよび前記メインロウアドレス、または前記サブブロックアドレスおよび前記サブロウアドレスとのいずれかを前記バンクに供給するリフレッシュアドレス信号線とを備えていることを特徴とする半導体メモリ。
（付記１１）
ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成された半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
前記半導体メモリは、
保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
前記メインブロックアドレスおよび前記メインロウアドレスと、前記サブブロックアドレスおよび前記サブロウアドレスのうち、前記アクセスアドレスと一致しないアドレスを選択して出力するアドレス選択回路と、
前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力するカウンタ制御回路と、
前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
前記アクセス要求に応答して前記バンクのいずれかのアクセス動作を実行するとともに、前記リフレッシュ要求に応答して、前記バンクのいずれかのリフレッシュ動作を実行する動作制御回路とを備えていることを特徴とするシステム。
（付記１２）
付記１１記載のシステムにおいて、
前記リフレッシュカウンタ制御回路は、
前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化するメイン比較器と、
前記メイン一致信号に同期してサブ使用信号を活性化し、前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化するサブ使用制御回路と、
前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活性化するサブ比較器と、
前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化するサブアドレス選択制御回路とを備え、
前記アドレス選択回路は、前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
前記カウンタ制御回路は、前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とするシステム。
（付記１３）
付記１２記載のシステムにおいて、
前記メインリフレッシュアドレスカウンタの出力と前記サブリフレッシュアドレスカウンタの入力との間に配置され、前記サブ使用信号の非活性化中に前記メイン一致信号の活性化に同期してオンするスイッチを備えていることを特徴とするシステム。
（付記１４）
付記１１記載のシステムにおいて、
前記メインリフレッシュアドレスカウンタは、
リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するメインロウアドレスカウンタと、
リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新するメインブロックアドレスカウンタとを備え、
前記サブリフレッシュアドレスカウンタは、
前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブリロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するサブロウアドレスカウンタと、
前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力するサブブロックアドレスレジスタとを備えていることを特徴とするシステム。
（付記１５）
付記１４記載のシステムにおいて、
前記メインロウアドレスカウンタによるアドレスの更新順序と、前記サブロウアドレスカウンタによるアドレスの更新順序は、同じであることを特徴とするシステム。
（付記１６）
付記１１記載のシステムにおいて、
前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とするシステム。
（付記１７）
付記１１記載のシステムにおいて、
前記半導体メモリは、
前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路を備えていることを特徴とするシステム。
（付記１８）
付記１１記載のシステムにおいて、
前記半導体メモリは、前記リフレッシュ要求を受けるリフレッシュ端子を備え、
前記コントローラは、前記リフレッシュ要求を出力することを特徴とするシステム。
（付記１９）
付記１１記載のシステムにおいて、
前記半導体メモリは、
前記アクセス要求に応答して前記動作制御回路により生成されるアクセス制御信号を前記バンクに伝達するアクセス制御信号線と、
前記リフレッシュ要求に応答して前記動作制御回路により生成されるリフレッシュ制御信号を前記バンクに伝達するリフレッシュ制御信号線とを備えていることを特徴とするシステム。
（付記２０）
付記１１記載のシステムにおいて、
前記半導体メモリは、
前記アクセスアドレスを前記バンクに供給するアクセスアドレス信号線と、
前記メインブロックアドレスおよび前記メインロウアドレス、または前記サブブロックアドレスおよび前記サブロウアドレスとのいずれかを前記バンクに供給するリフレッシュアドレス信号線とを備えていることを特徴とするシステム。
（付記２１）
ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成され、アクセス要求およびリフレッシュ要求に応答して動作する半導体メモリの動作方法であって、
メインリフレッシュアドレスカウンタに保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するためにメインブロックアドレスを更新し、
メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成し、
メインブロックアドレスが前記アクセスアドレスに一致したときにサブリフレッシュアドレスカウンタを有効にし、
前記メインリフレッシュアドレスカウンタから前記サブリフレッシュアドレスカウンタに前記メインブロックアドレスおよび前記メインロウアドレスを転送し、
サブカウント信号に同期してサブロウアドレスを順次に生成し、
最終のサブロウアドレスの出力後に前記サブリフレッシュアドレスカウンタを無効にし、
前記メインブロックアドレスおよび前記メインロウアドレスと、前記サブブロックアドレスおよび前記サブロウアドレスのうち、前記アクセスアドレスと一致しないアドレスを選択して出力し、
前記バンクに出力される選択されたアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力し、
前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作し、
前記アクセス要求を受けて前記バンクのいずれかのアクセス動作を実行し、
前記アクセス要求を受けて前記バンクのいずれかのアクセス動作を実行するとともに、前記アクセス要求と前記リフレッシュ要求とが競合したときに、アクセス動作を実行しないバンクのリフレッシュ動作を実行することを特徴とする半導体メモリの動作方法。
（付記２２）
付記２１記載の半導体メモリの動作方法において、
前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化し、
前記メイン一致信号に同期してサブ使用信号を活性化し、
前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化し、
前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活
性化し、
前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化し、
前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とすることを特徴とする半導体メモリの動作方法。
（付記２３）
付記２１記載の半導体メモリの動作方法において、
前記メインリフレッシュアドレスカウンタにより、リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するとともに、リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新し、
前記サブリフレッシュアドレスカウンタにより、前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するとともに、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力することを特徴とする半導体メモリの動作方法。
（付記２４）
付記２３記載の半導体メモリの動作方法において、
前記メインリフレッシュロウアドレスカウンタによるアドレスの更新順序と、前記サブリフレッシュロウアドレスカウンタによるアドレスの更新順序は、同じであることを特徴とする半導体メモリの動作方法。
（付記２５）
付記２１記載の半導体メモリの動作方法において、
前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とする半導体メモリの動作方法。
（付記２６）
付記２１記載の半導体メモリの動作方法において、
前記アクセス要求と前記リフレッシュ要求とが競合したときに、前記アクセス要求に応答して生成されるアクセス制御信号と、前記リフレッシュ要求に応答して生成されるリフレッシュ制御信号とを、前記バンクに同時に供給することを特徴とする半導体メモリの動作方法。
（付記２７）
付記２１記載の半導体メモリの動作方法において、
前記アクセス要求と前記リフレッシュ要求とが競合したときに、前記メインブロックアドレスおよび前記メインロウアドレス、または前記サブブロックアドレスおよび前記サブロウアドレスとのいずれかと、前記アクセスアドレスとを、前記バンクに同時に供給することを特徴とする半導体メモリの動作方法。
（付記２８）
リフレッシュ要求とシステムコントローラからのアクセス要求とに応答して、ダイナミックメモリセルを有する複数の半導体メモリの動作を制御するメモリコントローラであって、
前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路と、
保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュする半導体メモリを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
前記メインブロックアドレスおよび前記メインロウアドレスと、前記サブブロックアドレスおよび前記サブロウアドレスのうち、前記アクセスアドレスと一致しないアドレスを選択して出力するアドレス選択回路と、
前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力するカウンタ制御回路と、
前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
前記アクセス要求に応答して前記半導体メモリのいずれかのアクセス動作を実行するためにアクセス制御信号を出力するとともに、前記リフレッシュ要求に応答して前記半導体メモリのいずれかのリフレッシュ動作を実行するためにリフレッシュ制御信号を出力する動作制御回路とを備えていることを特徴とするメモリコントローラ。
（付記２９）
付記２８記載のメモリコントローラにおいて、
前記リフレッシュカウンタ制御回路は、
前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化するメイン比較器と、
前記メイン一致信号に同期してサブ使用信号を活性化し、前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化するサブ使用制御回路と、
前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活性化するサブ比較器と、
前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化するサブアドレス選択制御回路とを備え、
前記アドレス選択回路は、前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
前記カウンタ制御回路は、前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とするメモリコントローラ。
（付記３０）
付記２９記載のメモリコントローラにおいて、
前記メインリフレッシュアドレスカウンタの出力と前記サブリフレッシュアドレスカウンタの入力との間に配置され、前記サブ使用信号の非活性化中に前記メイン一致信号の活性化に同期してオンするスイッチを備えていることを特徴とするメモリコントローラ。
（付記３１）
付記２８記載のメモリコントローラにおいて、
前記メインリフレッシュアドレスカウンタは、
リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するメインロウアドレスカウンタと、
リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新するメインブロックアドレスカウンタとを備え、
前記サブリフレッシュアドレスカウンタは、
前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブリロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するサブロウアドレスカウンタと、
前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力するサブブロックアドレスレジスタとを備えていることを特徴とするメモリコントローラ。
（付記３２）
付記３１記載のメモリコントローラにおいて、
前記メインロウアドレスカウンタによるアドレスの更新順序と、前記サブロウアドレスカウンタによるアドレスの更新順序は、同じであることを特徴とするメモリコントローラ。
（付記３３）
付記２８記載のメモリコントローラにおいて、
前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とするメモリコントローラ。
（付記３４）
ダイナミックメモリセルを有する複数の半導体メモリと、前記半導体メモリへのアクセス要求を出力するシステムコントローラと、リフレッシュ要求と前記アクセス要求とに応答して前記半導体メモリの動作を制御するメモリコントローラとを備えたシステムであって、
前記メモリコントローラは、
前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路と、
保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュする半導体メモリを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
前記メインブロックアドレスおよび前記メインロウアドレスと、前記サブブロックアドレスおよび前記サブロウアドレスのうち、前記アクセスアドレスと一致しないアドレスを選択して出力するアドレス選択回路と、
前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力するカウンタ制御回路と、
前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
前記アクセス要求に応答して前記半導体メモリのいずれかのアクセス動作を実行するためにアクセス制御信号を出力するとともに、前記リフレッシュ要求に応答して前記半導体メモリのいずれかのリフレッシュ動作を実行するためにリフレッシュ制御信号を出力する動作制御回路とを備えていることを特徴とするシステム。
（付記３５）
付記３４記載のシステムにおいて、
前記リフレッシュカウンタ制御回路は、
前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化するメイン比較器と、
前記メイン一致信号に同期してサブ使用信号を活性化し、前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化するサブ使用制御回路と、
前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活性化するサブ比較器と、
前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化するサブアドレス選択制御回路とを備え、
前記アドレス選択回路は、前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
前記カウンタ制御回路は、前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とするシステム。
（付記３６）
付記３５記載のシステムにおいて、
前記メインリフレッシュアドレスカウンタの出力と前記サブリフレッシュアドレスカウンタの入力との間に配置され、前記サブ使用信号の非活性化中に前記メイン一致信号の活性化に同期してオンするスイッチを備えていることを特徴とするシステム。
（付記３７）
付記３４記載のシステムにおいて、
前記メインリフレッシュアドレスカウンタは、
リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するメインロウアドレスカウンタと、
リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新するメインブロックアドレスカウンタとを備え、
前記サブリフレッシュアドレスカウンタは、
前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブリロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するサブロウアドレスカウンタと、
前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力するサブブロックアドレスレジスタとを備えていることを特徴とするシステム。
（付記３８）
付記３７記載のシステムにおいて、
前記メインロウアドレスカウンタによるアドレスの更新順序と、前記サブロウアドレスカウンタによるアドレスの更新順序は、同じであることを特徴とするシステム。
（付記３９）
付記３４記載のシステムにおいて、
前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とするシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、ダイナミックメモリセルを有する半導体メモリと、この半導体メモリをアクセスするメモリコントローラおよびシステムとに適用可能である。
第１の実施形態の半導体メモリを示すブロック図である。 第１の実施形態のシステムを示すブロック図である。 図１に示したリフレッシュ制御回路の詳細を示すブロック図である。 図３に示したリフレッシュ制御回路の動作の概要を示すフロー図である。 図３に示したリフレッシュ制御回路の動作の詳細を示すタイミング図である。 第１の実施形態の半導体メモリの動作の一例を示す説明図である。 第１の実施形態の半導体メモリの動作の別の例を示す説明図である。 第１の実施形態の比較例を示す説明図である。 第１の実施形態のバンクの動作を示すタイミング図である。 第２の実施形態の半導体メモリを示すブロック図である。 第２の実施形態のバンクの動作を示すタイミング図である。 第３の実施形態の半導体メモリを示すブロック図である。 第３の実施形態のバンクの動作を示すタイミング図である。 第４の実施形態の半導体メモリを示すブロック図である。 第４の実施形態のバンクの動作を示すタイミング図である。 第５の実施形態の半導体メモリを示すブロック図である。 第５の実施形態のバンクの動作を示すタイミング図である。 第６の実施形態のシステムを示すブロック図である。 図１８に示したメモリコントローラの詳細を示すブロック図である。 第６の実施形態のメモリコントローラの動作の一例を示す説明図である。 第７の実施形態のシステムを示すブロック図である。 図２１に示したメモリコントローラの詳細を示すブロック図である。
符号の説明
１０、１０Ｂ‥コマンドデコーダ；１２、１２Ｅ‥リフレッシュタイマ；１４、１４Ｂ、１４Ｅ‥リフレッシュ要求回路；１６、１６Ａ、１６Ｂ、１６Ｄ、１６Ｅ、１６Ｆ‥動作制御回路；１８、１８Ｂ‥リフレッシュ制御回路；２０‥アドレスバッファ／ラッチ；２２、２２Ｅ‥アドレスセレクタ；２２Ｆ‥アドレス切替回路；２４‥データ入出力バッファ；２６‥データ制御回路；３０Ｅ‥リクエストバッファ；３２Ｅ‥アドレス生成回路；３４Ｅ‥読み出しデータバッファ；３６Ｅ‥書き込みデータバッファ；３８Ｅ‥データ制御回路；４０Ｅ‥ＣＳ生成回路；ＡＮＤ１、ＡＮＤ２‥アンド回路；ＡＰＲ‥アクセス優先回路；ＢＡＳＥＬ‥ブロックアドレス選択回路；ＢＫ０−ＢＫ３‥バンク；ＣＣＮＴ‥カウンタ制御部；Ｆ／Ｆ‥ＲＳフリップフロップ；ＭＣＭＰ‥メイン比較器；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ、ＭＥＭ１、ＭＥＭ２‥半導体メモリ；ＭＲＡＣ‥メインリフレッシュアドレスカウンタ；ＲＡＳＥＬ‥ロウアドレス選択回路；ＳＣＭＰ‥サブ比較器；ＳＲＡＣ‥サブリフレッシュアドレスカウンタ；ＳＹＳ‥システム；ＳＷ１‥第１スイッチ；ＳＷ２‥第２スイッチ；ＳＹＳ‥システム

Claims (11)

  1. ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成され、アクセス要求に応答して動作する半導体メモリであって、
    保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
    メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
    前記サブブロックアドレスと前記アクセスアドレスとが一致していれば、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力し、前記サブブロックアドレスと前記アクセスアドレスとが不一致であれば、前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力するアドレス選択回路と、
    前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、リフレッシュ要求に対応して出力するカウンタ制御回路と、
    前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
    前記アクセス要求に応答して、前記複数のバンクのいずれかにおいてアクセス動作を実行するとともに、前記リフレッシュ要求に応答して、アクセス動作を実行しないバンクにおいてリフレッシュ動作を実行する動作制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    前記リフレッシュカウンタ制御回路は、
    前記メインブロックアドレスが前記アクセスアドレスに一致するときにメイン一致信号を活性化するメイン比較器と、
    前記メイン一致信号に同期してサブ使用信号を活性化し、前記最終のサブロウアドレスの出力の完了に応答して前記サブ使用信号を非活性化するサブ使用制御回路と、
    前記サブブロックアドレスが前記アクセスアドレスに一致するときにサブ一致信号を活性化するサブ比較器と、
    前記サブ使用信号の活性化中で、前記サブ一致信号の非活性化時のみにサブアドレス選択信号を活性化するサブアドレス選択制御回路とを備え、
    前記アドレス選択回路は、前記サブアドレス選択信号の活性化中に前記サブブロックアドレスおよび前記サブロウアドレスを出力し、前記サブアドレス選択信号の非活性化中に前記メインブロックアドレスおよび前記メインロウアドレスを出力し、
    前記カウンタ制御回路は、前記サブアドレス選択信号の活性化中に前記サブカウント信号を出力し、前記サブアドレス選択信号の非活性化中に前記メインカウント信号を出力することを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記メインリフレッシュアドレスカウンタは、
    リフレッシュするメモリセルを示す前記メインロウアドレスを、前記メインカウント信号に同期して順次に更新するメインロウアドレスカウンタと、
    リフレッシュするバンクを示す前記メインブロックアドレスを、前記メインロウアドレスカウンタからのキャリー信号に同期して順次に更新するメインブロックアドレスカウンタとを備え、
    前記サブリフレッシュアドレスカウンタは、
    前記メインリフレッシュアドレスカウンタから転送される前記メインロウアドレスをサブロウアドレスとして保持し、保持しているサブロウアドレスを前記サブカウント信号に同期して順次に更新するサブロウアドレスカウンタと、
    前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスをサブブロックアドレスとして保持し、保持しているサブブロックアドレスを出力するサブブロックアドレスレジスタとを備えていることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    前記メインカウント信号および前記サブカウント信号は、リフレッシュ動作の完了に対応して生成されるリフレッシュ終了信号に同期して生成されることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    前記アクセス要求に応答して前記動作制御回路により生成されるアクセス制御信号を前記バンクに伝達するアクセス制御信号線と、
    前記リフレッシュ要求に応答して前記動作制御回路により生成されるリフレッシュ制御信号を前記バンクに伝達するリフレッシュ制御信号線とを備えていることを特徴とする半導体メモリ。
  6. 請求項１記載の半導体メモリにおいて、
    前記アクセスアドレスを前記バンクに供給するアクセスアドレス信号線と、
    前記メインブロックアドレスおよび前記メインロウアドレス、または前記サブブロックアドレスおよび前記サブロウアドレスとのいずれかを前記バンクに供給するリフレッシュアドレス信号線とを備えていることを特徴とする半導体メモリ。
  7. ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成された半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
    前記半導体メモリは、
    保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
    メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
    前記サブブロックアドレスと前記アクセスアドレスとが一致していれば、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力し、前記サブブロックアドレスと前記アクセスアドレスとが不一致であれば、前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力するアドレス選択回路と、
    前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、リフレッシュ要求に対応して出力するカウンタ制御回路と、
    前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
    前記アクセス要求に応答して、前記複数のバンクのいずれかにおいてアクセス動作を実行するとともに、前記リフレッシュ要求に応答して、アクセス動作を実行しないバンクにおいてリフレッシュ動作を実行する動作制御回路とを備えていることを特徴とするシステム。
  8. ダイナミックメモリセルを有し独立に動作可能な複数のバンクで構成され、アクセス要求およびリフレッシュ要求に応答して動作する半導体メモリの動作方法であって、
    メインリフレッシュアドレスカウンタに保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュするバンクを変更するためにメインブロックアドレスを更新し、
    メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成し、
    メインブロックアドレスが前記アクセスアドレスに一致したときにサブリフレッシュアドレスカウンタを有効にし、
    前記メインリフレッシュアドレスカウンタから前記サブリフレッシュアドレスカウンタに前記メインブロックアドレスおよび前記メインロウアドレスを転送し、
    サブカウント信号に同期してサブロウアドレスを順次に生成し、
    最終のサブロウアドレスの出力後に前記サブリフレッシュアドレスカウンタを無効にし、
    前記サブブロックアドレスと前記アクセスアドレスとが一致していれば、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力し、前記サブブロックアドレスと前記アクセスアドレスとが不一致であれば、前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力し、
    前記バンクに出力される選択されたアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力し、
    前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作し、
    前記アクセス要求を受けて、前記複数のバンクのいずれかにおいてアクセス動作を実行するとともに、前記リフレッシュ要求を受けて、アクセス動作を実行しないバンクにおいてリフレッシュ動作を実行することを特徴とする半導体メモリの動作方法。
  9. リフレッシュ要求とシステムコントローラからのアクセス要求とに応答して、ダイナミックメモリセルを有する複数の半導体メモリの動作を制御するメモリコントローラであって、
    前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路と、
    保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュする半導体メモリを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
    メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
    前記サブブロックアドレスと前記アクセスアドレスとが一致していれば、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力し、前記サブブロックアドレスと前記アクセスアドレスとが不一致であれば、前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力するアドレス選択回路と、
    前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力するカウンタ制御回路と、
    前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、
    前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
    前記アクセス要求に応答して、前記複数の半導体メモリのいずれかにおいてアクセス動作を実行するためにアクセス制御信号を出力するとともに、前記リフレッシュ要求に応答して、アクセス動作を実行しない半導体メモリにおいてリフレッシュ動作を実行するためにリフレッシュ制御信号を出力する動作制御回路とを備えていることを特徴とするメモリコントローラ。
  10. ダイナミックメモリセルを有する複数の半導体メモリと、前記半導体メモリへのアクセス要求を出力するシステムコントローラと、リフレッシュ要求と前記アクセス要求とに応答して前記半導体メモリの動作を制御するメモリコントローラとを備えたシステムであって、
    前記メモリコントローラは、
    前記リフレッシュ要求を周期的に出力するリフレッシュ要求生成回路と、
    保持しているメインブロックアドレスが前記アクセス要求に対応するアクセスアドレスに一致するときに、リフレッシュする半導体メモリを変更するために前記メインブロックアドレスを更新するとともに、メインカウント信号に同期してメインロウアドレスおよびメインブロックアドレスを順次に生成するメインリフレッシュアドレスカウンタと、
    メインブロックアドレスが前記アクセスアドレスに一致したときに有効にされ、前記メインリフレッシュアドレスカウンタから転送される前記メインブロックアドレスおよび前記メインロウアドレスをサブブロックアドレスおよびサブロウアドレスとして受け、サブカウント信号に同期してサブロウアドレスを順次に生成し、最終のサブロウアドレスの出力後に無効にされるサブリフレッシュアドレスカウンタと、
    前記サブブロックアドレスと前記アクセスアドレスとが一致していれば、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力し、前記サブブロックアドレスと前記アクセスアドレスとが不一致であれば、前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力するアドレス選択回路と、
    前記アドレス選択回路が出力するアドレスに対応する前記メインカウント信号または前記サブカウント信号のいずれかを、前記リフレッシュ要求に対応して出力するカウンタ制御回路と、
    前記メインリフレッシュアドレスカウンタ、前記サブリフレッシュアドレスカウンタ、前記アドレス選択回路、前記カウンタ制御回路の動作を制御し、前記サブリフレッシュアドレスカウンタが有効な期間に、前記サブリフレッシュアドレスカウンタを前記メインリフレッシュアドレスカウンタより優先的に動作させるリフレッシュカウンタ制御回路と、
    前記アクセス要求に応答して、前記複数の半導体メモリのいずれかにおいてアクセス動作を実行するためにアクセス制御信号を出力するとともに、前記リフレッシュ要求に応答して、アクセス動作を実行しない半導体メモリにおいてリフレッシュ動作を実行するためにリフレッシュ制御信号を出力する動作制御回路とを備えていることを特徴とするシステム。
  11. 請求項１記載の半導体メモリにおいて、
    前記アドレス選択回路は、
    前記サブリフレッシュアドレスカウンタの有効中に、前記サブブロックアドレスと前記アクセスアドレスとの比較結果に応じて、前記メインブロックアドレスおよび前記メインロウアドレス、または前記サブブロックアドレスおよび前記サブロウアドレスを選択して出力し、
    前記サブリフレッシュアドレスカウンタが有効にされる前に、前記メインブロックアドレスおよび前記メインロウアドレスを選択して出力することを特徴とする半導体メモリ。
JP2007068682A 2007-03-16 2007-03-16 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 Expired - Fee Related JP5157207B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2007068682A JP5157207B2 (ja) 2007-03-16 2007-03-16 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
EP10182639.4A EP2284838B1 (en) 2007-03-16 2008-02-27 Semiconductor memory, memory controller, system, and operating method of semiconductor memory
DE602008003345T DE602008003345D1 (de) 2007-03-16 2008-02-27 Halbleiterspeicher, Speichersteuerung, System und Betriebsverfahren für einen Halbleiterspeicher
EP08102051A EP1970912B1 (en) 2007-03-16 2008-02-27 Semiconductor memory, memory controller, system, and operating method of semiconductor memory
US12/038,844 US7675800B2 (en) 2007-03-16 2008-02-28 Semiconductor memory, memory controller, system, and operating method of semiconductor memory
KR1020080022610A KR100918470B1 (ko) 2007-03-16 2008-03-11 반도체 메모리, 메모리 컨트롤러, 시스템 및 반도체메모리의 동작 방법
CN2008100850975A CN101266833B (zh) 2007-03-16 2008-03-17 半导体存储器及其操作方法、存储器控制器和系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007068682A JP5157207B2 (ja) 2007-03-16 2007-03-16 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法

Publications (2)

Publication Number Publication Date
JP2008234699A JP2008234699A (ja) 2008-10-02
JP5157207B2 true JP5157207B2 (ja) 2013-03-06

Family

ID=39476074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007068682A Expired - Fee Related JP5157207B2 (ja) 2007-03-16 2007-03-16 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法

Country Status (6)

Country Link
US (1) US7675800B2 (ja)
EP (2) EP2284838B1 (ja)
JP (1) JP5157207B2 (ja)
KR (1) KR100918470B1 (ja)
CN (1) CN101266833B (ja)
DE (1) DE602008003345D1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4843655B2 (ja) * 2008-09-24 2011-12-21 株式会社東芝 半導体記憶装置
JP2011018427A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置
JP2011018417A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置のリフレッシュ制御方法
CN101894584B (zh) * 2010-06-12 2013-01-16 苏州国芯科技有限公司 一种动态随机存储器读写模式信号时序参数的实现方法
US8533538B2 (en) * 2010-06-28 2013-09-10 Intel Corporation Method and apparatus for training a memory signal via an error signal of a memory
KR101212738B1 (ko) 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
CN102034526B (zh) * 2010-12-17 2013-06-12 曙光信息产业股份有限公司 一种用fpga实现的sdram刷新的方法
US8687450B2 (en) * 2011-02-28 2014-04-01 SK Hynix Inc. Semiconductor device
CN103035283B (zh) * 2011-09-29 2016-09-07 复旦大学 一种不含温度传感器的多级温度控制自刷新存储设备及其方法
CN102426850A (zh) * 2011-12-13 2012-04-25 曙光信息产业(北京)有限公司 一种减少ddr2初始化时间的方法
US9141561B2 (en) * 2012-10-25 2015-09-22 Texas Instruments Incorporated Master circuits having dynamic priority leads coupled with memory controller
CN103236271A (zh) * 2013-03-26 2013-08-07 深圳市国微电子有限公司 基于三模冗余加固单粒子翻转的存储器、加固方法
US9177626B2 (en) * 2013-08-27 2015-11-03 Naoki Shimizu Semiconductor memory device
US9201728B2 (en) * 2013-09-12 2015-12-01 Seagate Technology Llc Memory device with variable code rate
KR20150064953A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
US9928895B2 (en) * 2016-02-03 2018-03-27 Samsung Electronics Co., Ltd. Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof
US9892778B1 (en) * 2016-12-15 2018-02-13 SK Hynix Inc. Memory device, memory system including the same, operation method of the memory system
US10141041B1 (en) * 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
US10910033B2 (en) * 2018-12-14 2021-02-02 Micron Technology, Inc. Refresh-related activation in memory
JP6894459B2 (ja) 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
CN118012799B (zh) * 2024-04-07 2024-06-07 深圳华云信息系统科技股份有限公司 请求处理方法、装置、电子设备及存储介质

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
KR900007998B1 (ko) * 1985-10-29 1990-10-23 후지쓰 가부시끼가이샤 분할된 메모리 셀 어레이를 갖는 반도체 기판상에 형성된 랜덤 액세스 메모리
US5469559A (en) * 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory
JPH08138374A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体メモリ装置およびそのリフレッシュ方法
US6167486A (en) 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US6298413B1 (en) * 1998-11-19 2001-10-02 Micron Technology, Inc. Apparatus for controlling refresh of a multibank memory device
JP2001332084A (ja) * 2000-05-22 2001-11-30 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
JP4641094B2 (ja) * 2000-11-17 2011-03-02 富士通セミコンダクター株式会社 半導体メモリ
JP4768163B2 (ja) 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
JP4597470B2 (ja) * 2002-07-25 2010-12-15 富士通セミコンダクター株式会社 半導体メモリ
CN2711801Y (zh) * 2003-12-19 2005-07-20 中国科学院长春光学精密机械与物理研究所 一种刷新时序信号发生器
US6967885B2 (en) * 2004-01-15 2005-11-22 International Business Machines Corporation Concurrent refresh mode with distributed row address counters in an embedded DRAM
US20050268022A1 (en) 2004-05-26 2005-12-01 Pelley Perry H Cache line memory and method therefor
JP4912718B2 (ja) * 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
JP2008084426A (ja) * 2006-09-27 2008-04-10 Fujitsu Ltd 半導体メモリおよびシステム

Also Published As

Publication number Publication date
JP2008234699A (ja) 2008-10-02
EP2284838B1 (en) 2015-02-18
EP2284838A1 (en) 2011-02-16
KR20080084642A (ko) 2008-09-19
US20080225619A1 (en) 2008-09-18
CN101266833B (zh) 2011-04-06
DE602008003345D1 (de) 2010-12-23
US7675800B2 (en) 2010-03-09
CN101266833A (zh) 2008-09-17
EP1970912B1 (en) 2010-11-10
EP1970912A1 (en) 2008-09-17
KR100918470B1 (ko) 2009-09-24

Similar Documents

Publication Publication Date Title
JP5157207B2 (ja) 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
KR100618070B1 (ko) 리프레시를 자동으로 행하는 동적 메모리 회로
JP5063041B2 (ja) 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ
JP5098391B2 (ja) 半導体メモリ、システムおよび半導体メモリの動作方法
JP4723679B2 (ja) 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
TW201826270A (zh) 記憶體裝置以及其刷新方法及記憶體系統
JP4041358B2 (ja) 半導体メモリ
KR100895656B1 (ko) 반도체 메모리, 반도체 메모리의 동작 방법, 메모리컨트롤러 및 시스템
JP2011227948A (ja) 半導体記憶装置、及びその制御方法
JP2008084426A (ja) 半導体メモリおよびシステム
JP2007087375A (ja) メモリ制御システムおよびメモリ制御回路
JP4440118B2 (ja) 半導体メモリ
JP2002008371A (ja) 半導体記憶装置
KR100752639B1 (ko) 외부 리프레쉬 핀과 외부 리프레쉬 뱅크 어드레스 핀을갖는 메모리 장치 및 그 리프레쉬 방법
JP5045337B2 (ja) 半導体メモリ、半導体メモリの動作方法およびシステム
US11798611B2 (en) Memory access controller with refresher and scrubbing mechanism and memory access control method thereof
JP5382163B2 (ja) 半導体メモリ、半導体メモリの動作方法およびシステム

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees