JP4597470B2 - 半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【０００２】
【従来の技術】
ダイナミックメモリセルを有するDRAM等の半導体メモリは、メモリセルのデータを保持するために所定の周期でリフレッシュ動作を実行する必要がある。リフレッシュ動作の頻度は、メモリセルに書き込まれた信号量（電荷量）が大きいほど少なくできる。このため、メモリセルに書き込む信号量が大きいほど、データ保持時間は長くなり、消費電力は小さくなる。一方、読み出し動作におけるデータの再書き込みおよび書き込み動作では、メモリセルに書き込む信号量を大きくするほど、その動作時間（サイクル時間）は長くなる。
【０００３】
【発明が解決しようとする課題】
上述したように、データ保持時間の確保とサイクル時間の短縮とは、相反する関係にある。このため、DRAM等の半導体メモリにおいて、データ保持時間の確保とサイクル時間の短縮とを両方実現することは困難であった。
従来、低消費電力を重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させることで、サイクル時間を遅くする代わりにリフレッシュ頻度を下げている。高速アクセスを重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させずに、リフレッシュ頻度を上げる代わりにサイクル時間を短縮している。
【０００４】
本発明の目的は、ダイナミックメモリセルを有する半導体メモリにおいて、消費電力を増加させることなくサイクル時間を短縮することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体メモリでは、動作制御回路は、メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化する。センスアンプは、メモリセルに書き込まれるデータの信号量を増幅する。メモリセルは、データを保持するためにリフレッシュが必要である。また、動作制御回路は、センスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。このため、リフレッシュ要求に応答するリフレッシュ動作では、メモリセルから読み出されたデータは、再びメモリセルにフル書き込みされる。読み出し要求に応答する読み出し動作および書き込み要求に応答する書き込み動作では、データはメモリセルにフル書き込みされない。しかし、センスアンプの活性化期間をリフレッシュ動作時間に合わせることで、読み出し動作時間および書き込み動作時間を短縮できる。
【０００６】
リフレッシュ制御回路は、メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力する。リフレッシュ制御回路は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し、全てのメモリセルがリフレッシュされた後に、リフレッシュ要求信号の発生周期を長くする。このため、リフレッシュ要求が連続して発生するとき（スタンバイモード）に、リフレッシュ頻度を下げ、消費電力を削減できる。この結果、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００７】
本発明の半導体メモリでは、リフレッシュ制御回路は、連続リフレッシュ判定回路およびリフレッシュタイマを有している。連続リフレッシュ判定回路は、メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００８】
本発明の半導体メモリでは、連続リフレッシュ判定回路が出力する周期変更信号は、外部端子を介して外部に出力される。周期変更信号に応じて外部リフレッシュ要求の供給周期を長くすることで、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００９】
本発明の半導体メモリでは、リフレッシュ制御回路は、リフレッシュ回数カウンタおよびリフレッシュタイマを有している。リフレッシュ回数カウンタは、メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作する。リフレッシュ回数カウンタは、カウンタ値が所定数に達したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１０】
本発明の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作、書き込み要求に対する書き込み動作およびメモリセルのリフレッシュ動作におけるワード線の選択期間を全て同じに設定する。ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
【００１１】
本発明の半導体メモリでは、リフレッシュ要求は、リフレッシュ制御回路が出力するリフレッシュ要求信号のみにより認識される。メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、リフレッシュ要求信号のみに応答して実行される。すなわち、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１２】
本発明の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるワード線の選択期間を、メモリセルのリフレッシュ動作におけるワード線の選択期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１３】
本発明の半導体メモリでは、動作制御回路は、読み出し動作および書き込み動作の少なくともいずれかにおけるワード線の非選択タイミングを、リフレッシュ動作におけるワード線の非選択タイミングより早く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１４】
本発明の半導体メモリでは、動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるセンスアンプの活性化期間を、メモリセルのリフレッシュ動作におけるセンスアンプの活性化期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１５】
本発明の半導体メモリでは、動作制御回路は、リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じてリフレッシュ要求を認識する。すなわち、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に"Z"が付く信号は、正論理を示している。頭に"/"が付く信号および末尾に"X"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、"チップセレクト信号"を"/CS信号"というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１７】
擬似SRAMは、コマンドバッファ１０、コマンドデコーダ１２、連続リフレッシュ判定回路１４、リフレッシュタイマ１６、アドレスバッファ１８、データ入出力バッファ２０、制御信号生成回路２２、タイミング信号生成回路２４、リフレッシュアドレスカウンタ２６、アドレスラッチ回路２８、アドレスプリデコーダ３０、３２およびメモリコア３４を有している。
【００１８】
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号/CS、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受信する。コマンドデコーダ１２は、コマンドバッファ１０から供給されるコマンド信号を解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。
連続リフレッシュ判定回路１４は、例えば、縦続接続された２つのラッチを有している。連続リフレッシュ判定回路１４は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）が途中に入ることなく、リフレッシュアドレスカウンタ２６が１周したときに周期変更信号LONGを活性化（高レベルに変化）する。より具体的には、リフレッシュアドレスカウンタ２６の１周は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）が途中に入ることなく、リフレッシュアドレスIAD＝"０"を２回受信したときに検出される。そして、連続リフレッシュ判定回路１４は、周期変更信号LONGの活性化後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に周期変更信号LONGを高レベルに維持する。
【００１９】
読み出しコマンドは、低レベルの/CS信号、/OE信号および高レベルの/WE信号が供給されたときに認識される。書き込みコマンドは、低レベルの/CS信号、/WE信号および高レベルの/OE信号が供給されたときに認識される。この実施形態の半導体メモリは、擬似SRAMであるため、リフレッシュコマンドは、外部から供給されない。
【００２０】
リフレッシュタイマ１６は、リフレッシュ要求信号SREF（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、周期変更信号LONGが低レベルのときに、後述する図７に示す周期CYC1でリフレッシュ要求信号SREFを出力し、桁上げ信号CARRYが高レベルときに、周期CYC1より遅い周期CYC2でリフレッシュ要求信号SREFを出力する。
【００２１】
連続リフレッシュ判定回路１４およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号SREFが所定数連続して発生したときに、リフレッシュ要求信号SREFの発生周期を長くするリフレッシュ制御回路として動作する。
アドレスバッファ１８は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。すなわち、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
【００２２】
データ入出力バッファ２０は、読み出しデータを共通データバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータを共通データバスCDBに出力する。データ端子DQのビット数は、例えば１６ビットである。
制御信号生成回路２２は、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ要求信号SREFを受け、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかを受けた順に従い実行するために、ロウ動作制御信号RASZを活性化する。制御信号生成回路２２は、タイミング信号生成回路２４からのリセット信号SPRXに応答して、ロウ動作制御信号RASZを非活性化する。制御信号生成回路２２は、読み出しコマンドに応答する読み出し動作または書き込みコマンドに応答する書き込み動作を実行するときに、外部アドレスラッチ信号EALZを出力し、リフレッシュ要求信号SREFに応答するリフレッシュ動作を実行するときに、内部アドレスラッチ信号IALZを出力する。
【００２３】
制御信号生成回路２２は、リフレッシュ要求信号SREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより早く受けたときに、REFZ信号に対応するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力した後に、RDZ信号またはWRZ信号に対応するロウ動作制御信号RASZおよび外部アドレスラッチ信号EALZを出力する。リフレッシュ要求信号SREFに応答するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZは、リフレッシュ動作を制御するリフレッシュ制御信号として機能する。
【００２４】
制御信号生成回路２２は、リフレッシュ要求信号SREFを、RDZ信号またはWRZ信号より遅く受けたときに、RDZ信号またはWRZ信号に対応するロウ動作制御信号RASZおよび外部アドレスラッチ信号EALZの出力後に、SREF信号に対応するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力する。すなわち、制御信号生成回路２２は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
【００２５】
タイミング信号生成回路２４は、ロウ動作制御信号RASZ（読み出し要求、書き込み要求およびリフレッシュ要求）に応答して、センスアンプSAを動作させるセンスアンプ活性化信号PSA、NSA、ビット線BL、/BLのプリチャージ動作を制御するビット線リセット信号BRSおよびワードデコーダWDECを動作させるワード線制御信号WLZを出力する。制御信号生成回路２２およびタイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００２６】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、内部アドレスIADを"１"増加させる。リフレッシュアドレスカウンタ２６のビット数は、アドレス端子ADに供給されるロウアドレス信号RADのビット数に等しい。
アドレスラッチ回路２８は、外部アドレスラッチ信号EALZに同期してロウアドレス信号RADをラッチし、または内部アドレスラッチ信号IALZに同期して内部アドレス信号IADをラッチする。アドレスラッチ回路２８は、ラッチしたアドレスを内部ロウアドレス信号IRADとして出力する。
【００２７】
アドレスプリデコーダ３０は、内部ロウアドレス信号IRADをプリデコードし、デコードした信号をロウアドレス信号RAD2として出力する。アドレスプリデコーダ３２は、コラムアドレス信号CADをプリデコードし、デコードした信号をコラムアドレス信号CAD2として出力する。
メモリコア３４は、メモリセルアレイALY、ワードデコーダWDEC、センスアンプSA、プリチャージ回路PRE、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。メモリセルアレイALYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BL（相補のビット線）とを有している。
【００２８】
メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。メモリセルMCは、データを保持するために定期的にリフレッシュ動作（または読み出し動作）が必要である。
転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。メモリセルアレイALYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号BRSの高レベルへの変化に応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
【００２９】
センスアンプSAは、ビット線BL上のデータの信号量を増幅する。読み出し動作時に、メモリセルMCから読み出されセンスアンプSAで増幅されたデータは、コラムスイッチCSWを介してデータバスDB、/DBに伝達され、同時にメモリセルMCに再書き込みされる。書き込み動作時に、外部から供給されセンスアンプSAで増幅されたデータは、ビット線BL、/BLを介してメモリセルMCに書き込まれる。リフレッシュ動作時に、メモリセルMCから読み出されセンスアンプSAで増幅されたデータは、外部に出力されることなくメモリセルMCに再書き込みされる。プリチャージ回路PREは、ビット線リセット信号BRSの高レベルへの変化に応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
【００３０】
ワードデコーダWDECは、高レベルのワード線制御信号WLZを受けたとき、ロウアドレス信号RAD2に応じてワード線WLのいずれかを選択し、選択したワード線WLを電源電圧より高い昇圧電圧まで上昇させる。ワード線WLを昇圧する技術は、一般的であるので、昇圧電圧を生成する昇圧回路は、特に図示していない。
コラムデコーダCDECはコラムアドレス信号CAD2に応じて、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続するコラムスイッチ（後述する図３のCSW）をオンさせるコラム線信号（後述する図３のCLZ）を出力する。
【００３１】
センスバッファSBは、データバスDB、/DB上の読み出しデータの信号量を増幅し、共通データバスCDBに出力する。ライトアンプWAは、共通データバスCDB上の書き込みデータの信号量を増幅し、データバスDB、/DBに出力する。
図２は、図１に示したリフレッシュタイマ１６の詳細を示している。
リフレッシュタイマ１６は、発振器OSC1で構成された発振回路１６ａ、発振器OSC1より発振周期の長い発振器OSC2で構成された発振回路１６ｂ、および周期変更信号LONGに応じて発振回路１６ａ、１６ｂの出力を選択し、リフレッシュ要求信号SREFとして出力するセレクタ１６ｃとを有している。リフレッシュタイマ１６は、周期変更信号LONGが低レベルの期間、発振器OSC1の発振周期を有するリフレッシュ要求信号SREFを出力し、周期変更信号LONGが高レベルの期間、発振器OSC2の発振周期を有するリフレッシュ要求信号SREFを出力する。特に図示していないが、リフレッシュタイマ１６は、周期変更信号LONGの変化時にリフレッシュ要求信号SREFにハザードが発生することを防止する回路を内蔵している。
【００３２】
図３は、図１に示したメモリコア３４の詳細を示している。
メモリセルアレイALYは、マトリックス状に配置されたメモリセルMC、メモリセルMCに接続された複数のワード線WL（WL0、WL1、...、WLn）およびメモリセルMCに接続された複数のビット線BL、/BL（BL0、/BL0、BL1、/BL1、...、BLm、/BLm）を有している。１本のワード線WLに接続されているメモリセルMCにより１回のリフレッシュ単位であるリフレッシュ領域REFAが形成されている。すなわち、ワード線WLの本数とリフレッシュ領域REFAの数は等しい。ワード線WLの本数およびリフレッシュ領域REFAの数は、ともにｎ個である。
【００３３】
各センスアンプSAは、センスアンプ活性化信号PSA、NSAの信号線および相補のビット線BL、/BLに接続されている。各プリチャージ回路PREは、ビット線制御信号BRSの信号線および相補のビット線BL、/BLに接続されている。各コラムスイッチCSWは、相補のビット線BL、/BLに接続されている。高レベルのコラム線信号CLZを受けたコラムスイッチCSWは、オンし、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続する。
【００３４】
図４は、図３に示したセンスアンプSAおよびプリチャージ回路PREの詳細を示している。
センスアンプSAは、入力と出力とを互いに接続した２つのCMOSインバータと、CMOSインバータのpMOSトランジスタのソースを電源線VDD（高レベル側電源線）に接続するpMOSトランジスタ（pMOSスイッチ）と、CMOSインバータのnMOSトランジスタのソースを接地線VSS（低レベル側電源線）に接続するnMOSトランジスタ（nMOSスイッチ）とを有している。CMOSインバータの入力（または出力）は、ビット線BL、/BLにそれぞれ接続されている。
【００３５】
pMOSスイッチは、センスアンプ活性化信号PSAが低レベルのときにオンし、CMOSインバータを電源線VDDに接続する。nMOSスイッチは、センスアンプ活性化信号NSAが高レベルのときにオンし、CMOSインバータを接地線VSSに接続する。pMOSスイッチおよびnMOSスイッチがオンしている期間にCMOSインバータは活性化され、ビット線BL、/BLの電圧差が差動増幅される。すなわち、センスアンプSAは、センスアンプ活性化信号PSA、NSAに応答して電源線VDD、VSSに接続され、ビット線BL、/BLの電圧を電源電圧VDDまたは接地電圧VSSまで増幅可能である。すなわち、センスアンプSAが増幅可能な最大の信号量は、電源電圧VDDおよび接地電圧VSSに対応している。
【００３６】
プリチャージ回路PREは、ビット線BL、/BLを互いに接続するnMOSトランジスタと、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタとを有している。nMOSトランジスタは、プリチャージ信号PREZが高レベルのときにオンし、ビット線BL、/BLをプリチャージ電圧線VPRに接続する。
図５は、第１の実施形態の半導体メモリにおけるメモリコアの動作を示している。
【００３７】
この実施形態では、図１に示したタイミング信号生成回路２４は、リフレッシュ動作、書き込み動作および読み出し動作時に、センスアンプ活性化信号PSA、NSA、ビット線制御信号BRSおよびワード線制御信号WLZを、それぞれ同じタイミングで出力する。このため、センスアンプSAの動作期間およびワード線WLの選択期間は、リフレッシュ動作、書き込み動作および読み出し動作において、全て同じである。
【００３８】
センスアンプ活性化信号PSA、NSAの活性化期間ACT1およびワード線制御信号WLZの活性化期間は、リフレッシュ動作時に、メモリセルMCのセル電圧CELL（図中の太線）が、電源電圧VDDまたは接地電圧VSSまで変化する期間に合わせて設定されている。換言すれば、センスアンプSAの非活性化タイミングは、リフレッシュ要求に応答して動作するセンスアンプSAから出力可能な最大信号量（電源電圧VDDまたは接地電圧VSS）がメモリセルMCに伝達されるタイミングに合わせて設定されている。ここで、セル電圧CELLは、メモリセルMCにおける転送トランジスタとキャパシタとを接続するノードの電圧である。
【００３９】
リフレッシュ動作では、データの再書き込み動作により、セル電圧CELLは、電源電圧VDDまたは接地電圧VSSまで変化する（図５（ａ））。すなわち、メモリセルMCからビット線BL（または/BL）に読み出されたデータは、メモリセルMCにフル書き込みされる。
書き込み動作では、メモリセルMCに保持されているデータと逆論理のデータが書き込まれる場合がワーストタイミングになる。この場合、センスアンプSAで増幅し始めた元のデータを反転する必要がある（図５（ｂ））。逆論理のデータは、コラム線信号CLZの高レベル期間にデータバスDB、/DBを介して供給される。書き込み動作では、データの反転動作が必要な場合があるため、メモリセルMCへのデータの書き込みに寄与できる期間は短くなる。このため、活性化期間ACT1内では、セル電圧CELLを電源電圧VDDまたは接地電圧VSSまで変化させることができない（図５（ｃ））。しかし、データを保持するためには十分な電圧である。
【００４０】
読み出し動作では、センスアンプSAで増幅されたデータは、コラムスイッチCSWを介してデータバスDB、/DBに出力される。ビット線BL、/BLは、コラム線信号CLZの高レベル期間にデータバスDB、/DBに接続される。このとき、ビット線BL、/BLの電圧は、データバスDB、/DBの影響を受けて変動する。したがって、ビット線BL、/BLの電圧が電源電圧VDDまたは接地電圧VSSに変化するまでの時間は、リフレッシュ動作に比べて長くなる。換言すれば、メモリセルMCへの再書き込みは、ビット線BL、/BLがデータバスDB、/DBに接続されないリフレッシュ動作に比べ、十分に行われない。この結果、活性化期間ACT1内では、セル電圧CELLを電源電圧VDDまたは接地電圧VSSまで変化させることができない（図５（ｄ））。しかし、データを保持するためには十分な電圧である。
【００４１】
図５に示したように、この実施形態の特徴の一つは、リフレッシュ動作時のみメモリセルMCへのデータのフル書き込みを実行することである。また、センスアンプSAの活性化期間、ワード線WLの選択期間およびプリチャージ動作タイミングをリフレッシュ動作、書き込み動作および読み出し動作とも同一にしている。メモリコア３４の動作期間をリフレッシュ動作に合わせることで、書き込み動作時間および読み出し動作時間（アクセス時間）は、短縮される。書き込み動作後および読み出し動作後のセル電圧CELLは、電源電圧VDDまたは接地電圧VSSに到達していない。このため、後述する図７に示すように、所定数のリフレッシュ動作の周期は、セル電圧CELLに合わせて短くする必要がある。
【００４２】
図６は、従来の一般的なDRAMのメモリコアの動作（比較例）を示している。
このメモリコアでは、センスアンプ活性化信号PSA、NSAの活性化期間ACT2は、書き込み動作に合わせて設定されている（ACT2＞ACT1）。ワード線制御信号WLZおよびビット線制御信号BRSのタイミングは、センスアンプ活性化信号PSA、NSAに合わせて設定されている。このため、書き込み動作、読み出し動作、およびリフレッシュ動作のいずれにおいても、セル電圧CELLは、電源電圧VDDまたは接地電圧VSSまで変化する。図中、ワード線WLの波形に付加した破線は、上述した図５のワード線WLの非活性化タイミングを示している。
【００４３】
図７は、第１の実施形態の半導体メモリの動作を示している。
この例では、読み出しコマンドRDが２回供給された後、書き込みコマンドWRが１回供給される。書き込みコマンドWRの供給前にリフレッシュ要求信号SREFが出力される（リフレッシュコマンドREF）。書き込みコマンドWRの供給後、読み出しコマンドRDおよび書き込みコマンドWRは供給されず、リフレッシュコマンドREFに応答するリフレッシュ動作のみが実行される。
【００４４】
この実施形態の擬似SRAMは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間tRC1の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似SRAMのリフレッシュ動作は、擬似SRAMを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００４５】
まず、１回目の読み出しコマンドRDに応答して、読み出し制御信号RDZが出力され（図７（ａ））、読み出しコマンドRDとともに供給されたアドレス信号RADに対応するワード線WLが選択される。そして、読み出し動作が実行される。図１に示した連続リフレッシュ判定回路１４は、読み出し制御信号RDZの立ち上がりエッジに同期して内部のラッチをリセット（RESET）する（図７（ｂ））。
【００４６】
次に、２回目の読み出しコマンドRDに応答して読み出し動作が実行される。連続リフレッシュ判定回路１４内のラッチは、読み出し制御信号RDZの立ち上がりエッジに同期して再びリセットされる（図７（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号SREFが出力され（図７（ｄ））、読み出し動作後にリフレッシュ動作が実行される。図１に示したリフレッシュアドレスカウンタ２６が、リフレッシュアドレスIAD＝"０"を出力したとき、連続リフレッシュ判定回路１４は、内部のラッチをセット（SET）する（図７（ｅ））。
【００４７】
次に、書き込みコマンドWRに応答して書き込み動作が実行される（図７（ｆ））。連続リフレッシュ判定回路１４内のラッチは、書き込み制御信号WRZの立ち上がりエッジに同期して再びリセットされる（図７（ｇ））。このように、連続リフレッシュ判定回路１４内のラッチは、読み出し動作または書き込み動作に同期してリセットされる。
【００４８】
この後、図２に示した発振器OSC1の周期CYC1でリフレッシュ要求信号SREFが出力される（図７（ｈ））。発振器OSC1の周期CYC1は、書き込み動作および読み出し動作において、セル電圧CELLが電源電圧VDDまたは接地電圧VSSに到達していない場合にも、メモリセルMCに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００４９】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスIADを１ずつ増加する（図７（ｉ））。なお、サイクル時間tRC1とリフレッシュ周期CYC1を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期CYC1は、サイクル時間tRC1の数十倍以上に設定されている。
【００５０】
連続リフレッシュ判定回路１４は、リフレッシュアドレスIADが"０"に変化したとき、内部のラッチをセット（SET）する。そして、メモリセルMCに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュアドレスIADが２回"０"になったとき、すなわち、リフレッシュアドレスカウンタ２６が１周したときに、連続リフレッシュ判定回路１４は、周期変更信号LONGを活性化する（図７（ｊ））。
【００５１】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域REFA（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルMCにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行できる。
【００５２】
図２に示したリフレッシュタイマ１６は、高レベルの周期変更信号LONGを受けて、発振器OSC2の周期CYC2でリフレッシュ要求信号SREFを出力する（図７（ｋ））。周期CYC2は、周期CYC1より長いため、周期変更信号LONGが高レベルの期間、リフレッシュ周期は長くなる。
このように、リフレッシュアドレスカウンタ２６が１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間tRC1を短縮できる。リフレッシュ周期が短い期間は、リフレッシュアドレスカウンタ２６が１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００５３】
周期変更信号LONGは、新たな読み出しコマンドまたは書き込みコマンドが供給され、連続リフレッシュ判定回路１４内のラッチがリセットされたときに、低レベル（非活性化状態）に変化する。
図８は、半導体メモリの動作の比較例を示している。この半導体メモリは、上述した図６に示したタイミングで動作するメモリコアを有している。
【００５４】
リフレッシュ要求信号SREFの出力間隔（リフレッシュ周期）は、常に一定であり、その間隔は、発振器OSC2の周期CYC2にほぼ等しい。この例では、図６で説明したように、センスアンプ活性化信号PSA、NSA、ビット線制御信号BRSおよびワード線制御信号WLZの生成タイミングは、書き込み動作および読み出し動作においてもメモリセルMCにデータをフル書き込みできるように設定されているため、リフレッシュ周期は比較的長くできる。しかし、読み出し動作および書き込み動作のサイクル時間tRC2は、サイクル時間tRC1より長くなる。このため、データ転送レート（I/Oのバス占有率）は向上できない。
【００５５】
以上、本実施形態では、リフレッシュコマンドREFに応答するリフレッシュ動作では、メモリセルMCから読み出されたデータをフル書き込みし、読み出しコマンドRDに応答する読み出し動作および書き込みコマンドWRに応答する書き込み動作では、データをフル書き込みせずにサイクル時間tRCを短縮した。また、読み出しコマンドRDまたは書き込みコマンドWRが途中に入ることなくリフレッシュコマンドREFが所定数連続し発生し、全てのメモリセルMCがリフレッシュされた後に、リフレッシュ要求信号TREFの発生周期を長くした。この結果、スタンバイ電流を増加させることなく、サイクル時間tRCを短縮でき、データ転送レートを向上できる。特に、リフレッシュ動作を内部で自動的に実行する擬似SRAMにおいて、スタンバイ電流を増加させることなく、サイクル時間tRCを短縮できる。
【００５６】
簡易な連続リフレッシュ判定回路１４およびリフレッシュタイマ１６により、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
タイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作におけるワード線WLの選択期間を全て同じに設定した。動作によってワード線WLの選択期間を変更しなくてよいため、タイミング信号生成回路２４を簡易に構成できる。
【００５７】
読み出し動作、書き込み動作およびリフレッシュ動作時に、センスアンプSAおよびビット線BL（または/BL）を介してメモリセルMCを電源線VDD、VSSに接続した。このため、センスアンプSAの動作開始後、メモリセルMCにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【００５８】
連続リフレッシュ判定回路１４をラッチ回路で構成した。カウンタ等の規模の大きい回路を使用することなくリフレッシュアドレスIADが"０"に変化したことを検出できるため、連続リフレッシュ判定回路１４を簡易に構成できる。
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第１の実施形態の連続リフレッシュ判定回路１４の代わりにリフレッシュ回数カウンタ１５が形成されている。その他の構成は、第１の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
【００６０】
リフレッシュ回数カウンタ１５は、ワード線WL（後述）の本数と同じビット数を有する２ビットカウンタで構成されている。リフレッシュ回数カウンタ１５は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）に同期してリセットされ、内部アドレスラッチ信号IALZに同期してカウント動作する。リフレッシュ回数カウンタ１５は、カウンタ値が最大値から最小値に変化したとき、すなわち、桁上げが生じたとき、桁上げ信号CARRY（周期変更信号）を高レベルに変化する。そして、リフレッシュ回数カウンタ１５は、桁上げが生じた後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に桁上げ信号CARRYを高レベルに維持する。
【００６１】
リフレッシュタイマ１６は、リフレッシュ要求信号SREF（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、桁上げ信号CARRYが低レベルのときに、後述する図７に示す周期CYC1でリフレッシュ要求信号SREFを出力し、桁上げ信号CARRYが高レベルときに、周期CYC1より遅い周期CYC2でリフレッシュ要求信号SREFを出力する。
【００６２】
リフレッシュ回数カウンタ１５およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号SREFが所定数連続して発生したときに、リフレッシュ要求信号SREFの発生周期を長くするリフレッシュ制御回路として動作する。
図１０は、第２の実施形態の半導体メモリの動作を示している。
【００６３】
この例では、読み出しコマンドRDが２回供給された後、書き込みコマンドWRが１回供給される。書き込みコマンドWRの供給前にリフレッシュ要求信号SREFが出力される（リフレッシュコマンドREF）。書き込みコマンドWRの供給後、読み出しコマンドRDおよび書き込みコマンドWRは供給されず、リフレッシュコマンドREFに応答するリフレッシュ動作のみが実行される。
【００６４】
この実施形態の擬似SRAMは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間tRC1の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似SRAMのリフレッシュ動作は、擬似SRAMを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００６５】
まず、１回目の読み出しコマンドRDに応答して、読み出し制御信号RDZが出力され（図１０（ａ））、読み出しコマンドRDとともに供給されたアドレス信号RADに対応するワード線WLが選択される。そして、読み出し動作が実行される。図９に示したリフレッシュ回数カウンタ１５は、読み出し制御信号RDZの立ち上がりエッジに同期してカウンタ値COUNTを"０"にリセットする（図１０（ｂ））。
【００６６】
次に、２回目の読み出しコマンドRDに応答して読み出し動作が実行される。カウンタ値COUNTは、読み出し制御信号RDZの立ち上がりエッジに同期して再び"０"にリセットされる（図１０（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号SREFが出力され（図１０（ｄ））、読み出し動作後にリフレッシュ動作が実行される。リフレッシュ回数カウンタ１５は、リフレッシュアドレスIADをラッチする内部アドレスラッチ信号IALZ（図示せず）の立ち上がりエッジに同期してカウンタ値COUNTを"０"から"１"にする（図１０（ｅ））。
【００６７】
次に、書き込みコマンドWRに応答して書き込み動作が実行される（図１０（ｆ））。カウンタ値COUNTは、書き込み制御信号WRZの立ち上がりエッジに同期して再び"０"にリセットされる（図１０（ｇ））。このように、リフレッシュ回数カウンタ１５は、読み出し動作または書き込み動作に同期してリセットされる。
この後、第１の実施形態（図２）と同様に、発振器OSC1の周期CYC1でリフレッシュ要求信号SREFが出力される（図１０（ｈ））。発振器OSC1の周期CYC1は、書き込み動作および読み出し動作において、セル電圧CELLが電源電圧VDDまたは接地電圧VSSに到達していない場合にも、メモリセルMCに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００６８】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、カウンタ値COUNTを１ずつ増加する（図１０（ｉ））。なお、サイクル時間tRC1とリフレッシュ周期CYC1を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期CYC1は、サイクル時間tRC1の数十倍以上に設定されている。
【００６９】
カウンタ値COUNTは、リフレッシュ要求信号SREFの出力に応じて増加し、最大値ｎ−１に達する。そして、ｎ−１回目のリフレッシュ動作が実行される。次のリフレッシュ要求信号SREFによりカウンタ値COUNTは、"１"増加して"０"に戻る。リフレッシュ回数カウンタ１５は、カウンタ値COUNTの"０"への変化に同期して、桁上げ信号CARRYを高レベル（非活性化状態）に変化する（図１０（ｊ））。
【００７０】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域REFA（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルMCにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行できる。
【００７１】
図２に示したリフレッシュタイマ１６は、高レベルの桁上げ信号CARRYを受けて、発振器OSC2の周期CYC2でリフレッシュ要求信号SREFを出力する（図１０（ｋ））。周期CYC2は、周期CYC1より長いため、桁上げ信号CARRYが高レベルの期間、リフレッシュ周期は長くなる。換言すれば、リフレッシュ周期は、リフレッシュ回数カウンタ１５のカウンタ値COUNTがリセットされることなく１周した後に長くできる。
【００７２】
このように、リフレッシュ回数カウンタ１５のカウンタ値COUNTが１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間tRC1を短縮できる。リフレッシュ周期が短い期間は、リカウンタ値COUNTが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００７３】
桁上げ信号CARRYは、新たな読み出しコマンドまたは書き込みコマンドが供給され、リフレッシュ回数カウンタ１５がリセットされたときに、低レベル（非活性化状態）に変化する。
以上、本実施形態においても第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７４】
この実施形態では、第２の実施形態のタイミング信号生成回路２４の代わりにタイミング信号生成回路２４Ａが形成されている。その他の構成は、第２の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
タイミング信号生成回路２４Ａは、ロウ動作制御信号RASZに応答して、センスアンプ活性化を出力する。また、タイミング信号生成回路２４Ａは、読み出し制御信号RDZまたは書き込み制御信号WRZを受信したときと受信しないときとで、PSA、NSA信号、BRS信号およびWLZ信号の出力タイミングを変更する。
【００７５】
より詳細には、タイミング信号生成回路２４Ａは、RDZ信号またはWRZ信号を受信したときに（読み出し動作または書き込み動作）、PSA、NSA信号、BRS信号およびWLZ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間は、RDZ信号またはWRZ信号が出力されずかつRASZ信号が出力されるリフレッシュ動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間に比べ短くなる。
【００７６】
図１２は、第３の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
リフレッシュ動作、書き込み動作および読み出し動作において、PSA、NSA信号、BRS信号およびWLZ信号の出力開始タイミングは、同じである。リフレッシュ動作において、センスアンプSAの活性化期間ACT1、ワード線WLの選択期間およびプリチャージ動作のリセット期間は、第１の実施形態と同じである。
【００７７】
書き込み動作および読み出し動作において、センスアンプSAの活性化期間は、活性化期間ACT1より短い期間ACT3に設定されている。ワード線WLの選択期間およびプリチャージ動作のリセット期間も、活性化期間ACT3に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作および読み出し動作時は、リフレッシュ動作時に比べ、センスアンプSAの非活性化タイミング、ワード線WLの非選択タイミングおよびプリチャージ動作の開始タイミングは、いずれも早くなる。
【００７８】
書き込み動作および読み出し動作におけるセンスアンプSAの動作期間が短くなるため、メモリセルMCのセル電圧CELLと電源電圧VDDおよび接地電圧VSSとの差は、第１の実施形態より大きくなる。すなわち、書き込み動作および読み出し動作時のメモリセルMCへの書き込み電圧は小さくなる。
したがって、書き込み動作および読み出し動作後のリフレッシュ周期は、第１の実施形態より短縮する必要がある。一方、センスアンプSAの動作期間を短縮することで、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００７９】
図１３は、第３の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この実施形態では、読み出し動作および書き込み動作時のサイクル時間tRC2は、第１の実施形態のサイクル時間tRC1より短縮される。同時に、リフレッシュ回数カウンタ１５が桁上げ信号CARRYを出力するまでのリフレッシュ周期CYC3は、第１の実施形態のリフレッシュ周期CYC1より短くなる。リフレッシュ周期が"tRC3"の期間は、リカウンタ値COUNTが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００８０】
リフレッシュ回数カウンタ１５が１周し、桁上げ信号CARRYが出力された後、リフレッシュ周期は、第１の実施形態と同じ周期CYC2になる。このため、スタンバイ状態での消費電力をほとんど増加させることなく、サイクル時間をさらに短縮できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線WLの選択期間およびセンスアンプSAの活性化期間ACT3を、リフレッシュ動作におけるワード線WLの選択期間およびセンスアンプSAの活性化期間ACT1よりそれぞれ短く設定した。より詳細には、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線WLの非選択タイミングおよびセンスアンプSAの非活性化タイミングを、リフレッシュ動作におけるワード線WLの非選択タイミングおよびセンスアンプSAの非活性化タイミングより早く設定した。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCをさらに短縮できる。
【００８１】
図１４は、本発明の半導体メモリの第４の実施形態を示している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。セルフリフレッシュ機能は、スタンバイ状態において、DRAM内部で自動的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する機能である。
【００８２】
この実施形態では、第２の実施形態の擬似SRAMのコマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１８、制御信号生成回路２２およびメモリコア３４の代わりにコマンドバッファ１０Ｂ、コマンドデコーダ１２Ｂ、アドレスバッファ１８Ｂ、制御信号生成回路２２Ｂおよびメモリコア３４Ｂが形成されている。また、リフレッシュタイマ１６は、チップセレクト信号/CSが高レベルのときのみ動作する。その他の構成は、第２の実施形態とほぼ同一である。
【００８３】
コマンドバッファ１０Ｂは、外部からコマンド信号（チップセレクト信号/CS、書き込みイネーブル信号/WE、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CAS）を受信する。/RAS信号および/CAS信号は、ロウアドレス信号RADおよびコラムアドレス信号CADを受信するための同期信号である。
コマンドデコーダ１２Ｂは、コマンドバッファ１０Ｂから供給されるコマンド信号を解読し、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ制御信号REFZのいずれかを出力する。
【００８４】
アドレスバッファ１８Ｂは、アドレス端子ADを介してロウアドレス信号RADまたはコラムアドレス信号CADを受信する。この実施形態のDRAMは、アドレス端子ADの数を減らすために、アドレス信号を時分割で受信するアドレスマルチプレクス方式を採用している。
読み出しコマンドは、低レベルの/CS信号および高レベルの/WE信号が供給され、/RAS信号、/CAS信号に同期してそれぞれロウアドレス信号RADおよびコラムアドレス信号CADが供給されたときに認識される。書き込みコマンドは、低レベルの/CS信号/WE信号が供給され、/RAS信号、/CAS信号に同期してそれぞれロウアドレス信号RADおよびコラムアドレス信号CADが供給されたときに認識される。
【００８５】
リフレッシュコマンドは、低レベルの/CS信号、/RAS信号、/CAS信号および高レベルの/WE信号が供給されたときに認識される。このDRAMでは、リフレッシュするメモリセルを指定するアドレス信号（リフレッシュアドレス）は、リフレッシュコマンドに応答して供給する必要はない。リフレッシュアドレスは、リフレッシュアドレスカウンタ２８が生成する。すなわち、このDRAMは、オートリフレッシュモード機能を有している。
【００８６】
制御信号生成回路２２Ｂは、リフレッシュ制御信号REFZを受けたときに、ロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力する。その他の機能は、第１の実施形態の制御信号生成回路２２とほぼ同じである。
図１５は、図１４に示したメモリコア３４Ｂの要部の詳細を示してる。
メモリコア３４Ｂは、ビット線BL、/BLを読み出しデータバス/RDB、RDBおよび書き込みデータバスWDB、/WDBにそれぞれ接続するための直列に接続された２つのnMOSからなるコラムスイッチ３６ａ、３６ｂ、３６ｃ、３６ｄを有している。
【００８７】
コラムスイッチ３６ａは、一端を読み出し制御信号RCLXの信号線に接続し、他端を読み出しデータバス/RDBに接続している。コラムスイッチ３６ａにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ａにおける他端側のnMOSのゲートは、ビット線BLに接続されている。
コラムスイッチ３６ｂは、一端を読み出し制御信号RCLXの信号線に接続し、他端を読み出しデータバスRDBに接続している。コラムスイッチ３６ｂにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｂにおける他端側のnMOSのゲートは、ビット線/BLに接続されている。
【００８８】
このように、ビット線BL、/BLの電圧でコラムスイッチ３６ａ、３６ｂのオン・オフを制御する方式をダイレクトセンス方式と称している。ダイレクトセンス方式は、ビット線BL、/BLと読み出しデータバス/RDB、RDBとを直接接続せず、かつコラムスイッチ３６ａ、３６ｂが増幅能力を有している。このため、センスアンプSAの動作時に、ビット線BL、/BLの電圧が、読み出しデータバス/RDB、RDBの影響で変動することを防止できる。
【００８９】
コラムスイッチ３６ｃは、一端をビット線BLに接続し、他端を書き込みデータバスWDBに接続している。コラムスイッチ３６ｃにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｃにおける他端側のnMOSのゲートは、書き込み動作時にコラムアドレス信号CADに応じて活性化される書き込み制御信号WCLZを受けている。
【００９０】
コラムスイッチ３６ｄは、一端をビット線/BLに接続し、他端を書き込みデータバス/WDBに接続している。コラムスイッチ３６ｄにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｄにおける他端側のnMOSのゲートは、書き込み制御信号WCLZを受けている。
図１６は、第４の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
【００９１】
リフレッシュ動作、書き込み動作および読み出し動作において、PSA、NSA信号、BRS信号およびWLZ信号のタイミングは、第１の実施形態と全て同じである。本実施形態のDRAMは、ダイレクトセンス方式を採用しており、ビット線BL、/BLは、読み出し動作時にデータバスRDB、/RDBの影響を受けない。このため、読み出し動作時にセル電位CELLは、電源電圧VDDまたは接地電圧VSSまで変化する。すなわち、読み出し動作における再書き込みにおいて、データはメモリセルMCにフル書き込みされる。その他の動作は、第１の実施形態と同じである。この例においても、センスアンプSAの動作期間が短縮されるため、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００９２】
図１７は、第４の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、チップセレクト信号/CSが高レベルに変化され、DRAMは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。セルフリフレッシュモードでは、内部で発生するリフレッシュコマンドREF（リフレッシュ要求信号SREF）に応答してリフレッシュ動作（セルフリフレッシュ）が実行される。
【００９３】
読み出しコマンドRD、書き込みコマンドWR、および外部リフレッシュコマンドREFは、第１の実施形態と同様に、サイクル時間tRC1毎に供給される（図１７（ａ））リフレッシュ回数カウンタ１５は、外部リフレッシュコマンドREFに応答する内部アドレスラッチ信号IALZ（図示せず）の立ち上がりエッジに同期してカウンタ値COUNTを"０"から"１"にする（図１７（ｂ））。次の書き込みコマンドWRに応答して、カウンタ値COUNTは、再び"０"にリセットされる（図１７（ｃ））。なお、通常動作モードでは、リフレッシュタイマ１６は動作していないため、カウンタ値COUNTの変化は、動作に影響しない。
【００９４】
/CS信号が高レベルに変化し、DRAMは、セルフリフレッシュモードに移行する（図１７（ｄ））。セルフリフレッシュモードへの移行により、リフレッシュタイマ１６は動作を開始する。リフレッシュタイマ１６は、リフレッシュ周期CYC1毎にリフレッシュ要求信号SREFを出力する（図１７（ｅ））。リフレッシュ要求信号SREFに応答して内部アドレスラッチ信号IALZが出力され、リフレッシュ動作が実行される。
【００９５】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、カウンタ値COUNTを１ずつ増加する（図１７（ｆ））。カウンタ値COUNTは、最大値ｎ−１に達した後のリフレッシュ要求信号SREFに応答して"０"にリセットされる（図１７（ｇ））。リフレッシュ回数カウンタ１５は、カウンタ値COUNTの"０"への変化に同期して、桁上げ信号CARRYを高レベル（非活性化状態）に変化する（図１７（ｈ））。そして、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行される。
【００９６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行するDRAMにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
図１８は、本発明の半導体メモリの第５の実施形態を示している。第１〜第４の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、第４の実施形態のタイミング信号生成回路２４の代わりに、第３の実施形態のタイミング信号生成回路２４Ａが形成されている。その他の構成は、第４の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
タイミング信号生成回路２４Ａは、RDZ信号またはWRZ信号を受信したときに（読み出し動作または書き込み動作）、PSA、NSA信号、BRS信号およびWLZ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間は、リフレッシュ動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間に比べ短く設定されている。
【００９８】
この実施形態では、上述した第３の実施形態（図１２）と同様に、書き込み動作および読み出し動作において、センスアンプSAの活性化期間は、活性化期間ACT1より短い期間ACT3に設定されている。ワード線WLの選択期間およびプリチャージ動作のリセット期間も、活性化期間ACT3に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作時間および読み出し動作時間は、第３の実施形態より短縮される。すなわち、アクセス時間を短くできる。
【００９９】
図１９は、第５の実施形態の半導体メモリの動作を示している。第３および第４の実施形態（図１３、図１７）と同じ動作については、説明を省略する。
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、チップセレクト信号/CSが高レベルに変化され、DRAMは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。
【０１００】
通常動作モードにおいて、読み出しコマンドRD、書き込みコマンドWR、および外部リフレッシュコマンドREFは、第２の実施形態と同様に、サイクル時間tRC3毎に供給される（図１９（ａ））。/CS信号が高レベルに変化し、セルフリフレッシュモードに移行した後、リフレッシュ回数カウンタ１５が桁上げ信号CARRYを出力するまでのリフレッシュ周期CYC3は、第１の実施形態のリフレッシュ周期CYC1より短くなる（図１９（ｂ））。
【０１０１】
セルフリフレッシュモードにおいて、カウンタ値COUNTが最大値ｎ−１から"０"変化した後、リフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行される（図１９（ｃ））。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【０１０２】
図２０は、本発明の半導体メモリの第６の実施形態を示している。第１〜第５の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態のリフレッシュ回数カウンタ１５を連続リフレッシュ判定回路１４に置き換え、さらに出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
【０１０３】
出力バッファ３８は、連続リフレッシュ判定回路１４が出力する周期変更信号LONGを受け、受けた信号を外部端子LNGに出力する。即ち、この実施形態では、リフレッシュアドレスカウンタ２６が１周したことが、外部に通知される。
図２１は、第６の実施形態の半導体メモリの動作を示している。第１の実施形態（図７）と同じ動作については、説明を省略する。
【０１０４】
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、外部リフレッシュコマンドREFが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、DRAMは通常動作モードで動作している。
【０１０５】
読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFの供給間隔は、"tRC"に設定され、外部リフレッシュコマンドREFの供給間隔は、"CYC3"に設定されている。
読み出しコマンドRD、書き込みコマンドWRが供給されることなく、リフレッシュコマンドREFが連続して供給され、リフレッシュアドレスカウンタ２６が１周した場合、連続リフレッシュ判定回路１４は、周期変更信号LONGを出力する（図２０（ａ））。周期変更信号LONGは、外部端子LNGを介してDRAMの外部に出力される（図２０（ｂ））。
【０１０６】
DRAMを制御するシステムは、周期変更信号LONGに応答して、リフレッシュコマンドREFの供給間隔（リフレッシュ周期）をCYC3からCYC2に変更する（図２０（ｃ））。すなわち、リフレッシュアドレスカウンタ２６が１周した後、DRAMを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１０７】
なお、DRAMは、セルフリフレッシュモードを有している。このため、システムが/CS信号を高レベルに変化する前後において、DRAMは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、連続リフレッシュ判定回路１４が出力する周期変更信号LONGを、外部端子LNGを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なDRAMを制御するシステムが発生するリフレッシュ要求間隔を、周期変更信号LONGに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドREF）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
【０１０８】
図２２は、本発明の半導体メモリの第７の実施形態を示している。第１〜第６の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態に出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
【０１０９】
出力バッファ３８は、リフレッシュ回数カウンタ１５が出力する桁上げ信号CARRYを受け、受けた信号を外部端子CRYに出力する。即ち、この実施形態では、リフレッシュ回数カウンタ１５が１周したことが、外部に通知される。
図２３は、第７の実施形態の半導体メモリの動作を示している。第５の実施形態（図１９）と同じ動作については、説明を省略する。
【０１１０】
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、外部リフレッシュコマンドREFが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、DRAMは通常動作モードで動作している。
【０１１１】
読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFの供給間隔は、"tRC"に設定され、外部リフレッシュコマンドREFの供給間隔は、"CYC3"に設定されている。
読み出しコマンドRD、書き込みコマンドWRが供給されることなく、リフレッシュコマンドREFが連続して供給された場合、リフレッシュ回数カウンタ１５は、カウンタ値COUNTを順次増加させる（図２３（ａ））。カウンタ値COUNTが最大値ｎ−１から"０"変化し、桁上げ信号CARRYが出力される。桁上げ信号CARRYは、外部端子CRYを介してDRAMの外部に出力される（図２３（ｂ））。
【０１１２】
DRAMを制御するシステムは、桁上げ信号CARRYに応答して、リフレッシュコマンドREFの供給間隔（リフレッシュ周期）をCYC3からCYC2に変更する（図２３（ｃ））。すなわち、リフレッシュ回数カウンタ１５が１周した後、DRAMを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１１３】
なお、DRAMは、セルフリフレッシュモードを有している。このため、システムが/CS信号を高レベルに変化する前後において、DRAMは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ回数カウンタ１５が出力する桁上げ信号CARRYを、外部端子CRYを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なDRAMを制御するシステムが発生するリフレッシュ要求間隔を、桁上げ信号CARRYに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドREF）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
【０１１４】
なお、上述した実施形態では、リフレッシュタイマ１６を図２に示した回路で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２４に示すように、リフレッシュタイマ４０を、発振器OSC1、カウンタCNT1、CNT2を直列に接続して構成してもよい。この場合、カウンタCNT1を、短いリフレッシュ周期に対応するカウンタとして使用するとともに、長いリフレッシュ周期に対応するカウンタの下位ビットとして使用できる。この結果、リフレッシュタイマ４０のレイアウト面積を小さくできる。また、セレクタ４０ａの出力にパルスジェネレータ４０ｂを接続することで、パルス状のリフレッシュ要求信号SREFを容易に生成できる。
【０１１５】
上述した実施形態では、リフレッシュ回数カウンタ１５を、読み出し制御信号RDZおよび書き込み動作信号WRZに同期してリセットし、内部アドレスラッチ信号IALZに同期してカウント動作した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ回数カウンタ１５を、外部アドレスラッチ信号EALZに同期してリセットし、内部アドレスラッチ信号IALZに同期してカウント動作してもよい。あるいは、カウント動作をリフレッシュ要求信号SREFに同期して行ってもよい。
【０１１６】
上述した第３の実施形態では、センスアンプSAの活性化期間をリフレッシュ動作時に期間ACT1に設定し、書き込み動作および読み出し動作時に期間ACT3に設定した例について述べた。発明はかかる実施形態に限定されるものではない。例えば、センスアンプSAの活性化期間を、リフレッシュ動作、書き込み動作および読み出し動作の順に短くしてもよい。この場合、読み出し動作時間をさらに短縮でき、データ転送レートを向上できる。特に、読み出し動作の頻度が書き込み動作の頻度に比べて高い半導体メモリに適用すると効果的である。
【０１１７】
上述した第４の実施形態では、本発明をダイレクトセンスアンプ方式のDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をダイレクトセンスアンプ方式の擬似SRAMに適用しても同様の効果を得ることができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【０１１８】
（付記１） データを保持するためにリフレッシュが必要な複数のメモリセルと、
前記メモリセルに書き込まれるデータの信号量を増幅するセンスアンプと、
前記メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、前記センスアンプを活性化するとともに、前記センスアンプの非活性化タイミングを、前記リフレッシュ要求に応答して動作する前記センスアンプから出力可能な最大信号量が前記メモリセルに伝達されるタイミングに合わせて設定する動作制御回路と、
前記メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力するとともに、前記読み出し要求または前記書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し全ての前記メモリセルがリフレッシュされた後に、前記リフレッシュ要求信号の発生周期を長くするリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【０１１９】
（付記２） 付記１記載の半導体メモリにおいて、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、前記リフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する連続リフレッシュ判定回路と、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２０】
（付記３） 付記２記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２１】
（付記５） 付記１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作し、カウンタ値が前記所定数に達したときに周期変更信号を活性化するリフレッシュ回数カウンタと、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２２】
（付記６） 付記５記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２３】
（付記８） 付記５記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ要求を認識したときに、リフレッシュ動作を制御するリフレッシュ制御信号を出力し、
前記リフレッシュ回数カウンタは、前記リフレッシュ制御信号を前記リフレッシュ要求としてカウントすることを特徴とする半導体メモリ。
【０１２４】
（付記９） 付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作、前記書き込み要求に対する書き込み動作および前記メモリセルのリフレッシュ動作における前記ワード線の選択期間を全て同じに設定することを特徴とする半導体メモリ。
【０１２５】
（付記１０） 付記１記載の半導体メモリにおいて、
前記リフレッシュ要求は、前記リフレッシュ制御回路が出力する前記リフレッシュ要求信号のみにより認識され、
前記メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、前記リフレッシュ要求信号のみに応答して実行されることを特徴とする半導体メモリ。
【０１２６】
（付記１１） 付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記ワード線の選択期間を、前記メモリセルのリフレッシュ動作における前記ワード線の選択期間より短く設定することを特徴とする半導体メモリ。
【０１２７】
（付記１２） 付記１１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記ワード線の非選択タイミングを、前記リフレッシュ動作における前記ワード線の非選択タイミングより早く設定することを特徴とする半導体メモリ。
【０１２８】
（付記１３） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記センスアンプの活性化期間を、前記メモリセルのリフレッシュ動作における前記センスアンプの活性化期間より短く設定することを特徴とする半導体メモリ。
【０１２９】
（付記１４） 付記１３記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記センスアンプの非活性化タイミングを、前記リフレッシュ動作における前記センスアンプの非活性化タイミングより早く設定することを特徴とする半導体メモリ。
【０１３０】
（付記１５） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じて前記リフレッシュ要求を認識することを特徴とする半導体メモリ。
（付記１６） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求、前記書き込み要求および前記リフレッシュ要求に応じて、前記センスアンプを活性化するセンスアンプ活性化信号を出力し、
前記センスアンプは、前記センスアンプ活性化信号に応答して電源線に接続され、
前記センスアンプが出力可能な前記最大信号量は、前記電源線の電源電圧に対応する量であることを特徴とする半導体メモリ。
【０１３１】
（付記１７） 付記１記載の半導体メモリにおいて、
複数の前記メモリセルは、１回のリフレッシュ単位である複数のリフレッシュ領域に区画され、
前記所定数は、前記リフレッシュ領域の数に等しいことを特徴とする半導体メモリ。
【０１３２】
（付記１８） 付記１７記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記リフレッシュ領域は、前記ワード線に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【０１３３】
（付記１９） 付記１記載の半導体メモリにおいて、
前記メモリセルを前記センスアンプにそれぞれ接続するビット線を備え、
前記センスアンプは、前記ビット線上に伝達されたデータの信号量を増幅することを特徴とする半導体メモリ。
付記１６の半導体メモリでは、動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化するセンスアンプ活性化信号を出力する。センスアンプは、センスアンプ活性化信号に応答して電源線に接続される。センスアンプが出力可能な最大信号量は、電源線の電源電圧に対応する量である。センスアンプによってメモリセルに書き込む信号量を電源電圧に対応させることで、センスアンプの動作開始後、メモリセルにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【０１３４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１３５】
【発明の効果】
本発明の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
本発明の半導体メモリでは、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
本発明の半導体メモリでは、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３６】
本発明の半導体メモリでは、ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
本発明の半導体メモリでは、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３７】
本発明の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したリフレッシュタイマの詳細を示すブロック図である。
【図３】図１に示したメモリコアの詳細を示すブロック図である。
【図４】図３に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
【図５】第１の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図６】メモリコアの動作の比較例を示すタイミング図である。
【図７】第１の実施形態の半導体メモリの動作を示すタイミング図である。
【図８】半導体メモリの動作の比較例を示すタイミング図である。
【図９】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１０】第２の実施形態の半導体メモリの動作を示すタイミング図である。
【図１１】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１２】第３の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１３】第３の実施形態の半導体メモリの動作を示すタイミング図である。
【図１４】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１５】図１４に示したメモリコアの要部の詳細を示す回路図である。
【図１６】第４の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１７】第４の実施形態の半導体メモリの動作を示すタイミング図である。
【図１８】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図１９】第５の実施形態の半導体メモリの動作を示すタイミング図である。
【図２０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図２１】第６の実施形態の半導体メモリの動作を示すタイミング図である。
【図２２】本発明の半導体メモリの第７の実施形態を示すブロック図である。
【図２３】第７の実施形態の半導体メモリの動作を示すタイミング図である。
【図２４】リフレッシュタイマの別の例を示すブロック図である。
【符号の説明】
１０、１０Ｂ コマンドバッファ
１２、１２Ｂ コマンドデコーダ
１４ 連続リフレッシュ判定回路
１５ リフレッシュ回数カウンタ
１６ リフレッシュタイマ
１８、１８Ｂ アドレスバッファ
２０ データ入出力バッファ
２２、２２Ｂ 制御信号生成回路
２４、２４Ａ、２４Ｃ タイミング信号生成回路
２６ リフレッシュアドレスカウンタ
２８ アドレスラッチ回路
３０、３２ アドレスプリデコーダ
３４、３４Ｂ メモリコア
３８ 出力バッファ
４０ リフレッシュタイマ
ALY メモリセルアレイ
BL、/BL ビット線
BRS ビット線リセット信号
CARRY 桁上げ信号
CDEC コラムデコーダ
CLZ コラム線信号
/CS チップセレクト信号
CSW コラムスイッチ
EALZ 外部アドレスラッチ信号
IALZ 内部アドレスラッチ信号
LONG 周期変更信号
NSA センスアンプ活性化信号
/OE 出力イネーブル信号
PRE プリチャージ回路
PSA センスアンプ活性化信号
RASZ ロウ動作制御信号
RDZ 読み出し制御信号
SA センスアンプ
SB センスバッファ
SREF リフレッシュ要求信号
WA ライトアンプ
WDEC ワードデコーダ
/WE 書き込みイネーブル信号
WL ワード線
WLZ ワード線制御信号
WRZ 書き込み制御信号
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【０００２】
【従来の技術】
ダイナミックメモリセルを有するDRAM等の半導体メモリは、メモリセルのデータを保持するために所定の周期でリフレッシュ動作を実行する必要がある。リフレッシュ動作の頻度は、メモリセルに書き込まれた信号量（電荷量）が大きいほど少なくできる。このため、メモリセルに書き込む信号量が大きいほど、データ保持時間は長くなり、消費電力は小さくなる。一方、読み出し動作におけるデータの再書き込みおよび書き込み動作では、メモリセルに書き込む信号量を大きくするほど、その動作時間（サイクル時間）は長くなる。
【０００３】
【発明が解決しようとする課題】
上述したように、データ保持時間の確保とサイクル時間の短縮とは、相反する関係にある。このため、DRAM等の半導体メモリにおいて、データ保持時間の確保とサイクル時間の短縮とを両方実現することは困難であった。
従来、低消費電力を重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させることで、サイクル時間を遅くする代わりにリフレッシュ頻度を下げている。高速アクセスを重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させずに、リフレッシュ頻度を上げる代わりにサイクル時間を短縮している。
【０００４】
本発明の目的は、ダイナミックメモリセルを有する半導体メモリにおいて、消費電力を増加させることなくサイクル時間を短縮することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体メモリでは、動作制御回路は、メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化する。センスアンプは、メモリセルに書き込まれるデータの信号量を増幅する。メモリセルは、データを保持するためにリフレッシュが必要である。また、動作制御回路は、センスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。このため、リフレッシュ要求に応答するリフレッシュ動作では、メモリセルから読み出されたデータは、再びメモリセルにフル書き込みされる。読み出し要求に応答する読み出し動作および書き込み要求に応答する書き込み動作では、データはメモリセルにフル書き込みされない。しかし、センスアンプの活性化期間をリフレッシュ動作時間に合わせることで、読み出し動作時間および書き込み動作時間を短縮できる。
【０００６】
リフレッシュ制御回路は、メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力する。リフレッシュ制御回路は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し、全てのメモリセルがリフレッシュされた後に、リフレッシュ要求信号の発生周期を長くする。このため、リフレッシュ要求が連続して発生するとき（スタンバイモード）に、リフレッシュ頻度を下げ、消費電力を削減できる。この結果、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００７】
本発明の半導体メモリでは、リフレッシュ制御回路は、連続リフレッシュ判定回路およびリフレッシュタイマを有している。連続リフレッシュ判定回路は、メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００８】
本発明の半導体メモリでは、連続リフレッシュ判定回路が出力する周期変更信号は、外部端子を介して外部に出力される。周期変更信号に応じて外部リフレッシュ要求の供給周期を長くすることで、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００９】
本発明の半導体メモリでは、リフレッシュ制御回路は、リフレッシュ回数カウンタおよびリフレッシュタイマを有している。リフレッシュ回数カウンタは、メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作する。リフレッシュ回数カウンタは、カウンタ値が所定数に達したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１０】
本発明の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作、書き込み要求に対する書き込み動作およびメモリセルのリフレッシュ動作におけるワード線の選択期間を全て同じに設定する。ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
【００１１】
本発明の半導体メモリでは、リフレッシュ要求は、リフレッシュ制御回路が出力するリフレッシュ要求信号のみにより認識される。メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、リフレッシュ要求信号のみに応答して実行される。すなわち、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１２】
本発明の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるワード線の選択期間を、メモリセルのリフレッシュ動作におけるワード線の選択期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１３】
本発明の半導体メモリでは、動作制御回路は、読み出し動作および書き込み動作の少なくともいずれかにおけるワード線の非選択タイミングを、リフレッシュ動作におけるワード線の非選択タイミングより早く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１４】
本発明の半導体メモリでは、動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるセンスアンプの活性化期間を、メモリセルのリフレッシュ動作におけるセンスアンプの活性化期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１５】
本発明の半導体メモリでは、動作制御回路は、リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じてリフレッシュ要求を認識する。すなわち、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に"Z"が付く信号は、正論理を示している。頭に"/"が付く信号および末尾に"X"が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、"チップセレクト信号"を"/CS信号"というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１７】
擬似SRAMは、コマンドバッファ１０、コマンドデコーダ１２、連続リフレッシュ判定回路１４、リフレッシュタイマ１６、アドレスバッファ１８、データ入出力バッファ２０、制御信号生成回路２２、タイミング信号生成回路２４、リフレッシュアドレスカウンタ２６、アドレスラッチ回路２８、アドレスプリデコーダ３０、３２およびメモリコア３４を有している。
【００１８】
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号/CS、書き込みイネーブル信号/WEおよび出力イネーブル信号/OE）を受信する。コマンドデコーダ１２は、コマンドバッファ１０から供給されるコマンド信号を解読し、読み出し制御信号RDZまたは書き込み制御信号WRZを出力する。
連続リフレッシュ判定回路１４は、例えば、縦続接続された２つのラッチを有している。連続リフレッシュ判定回路１４は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）が途中に入ることなく、リフレッシュアドレスカウンタ２６が１周したときに周期変更信号LONGを活性化（高レベルに変化）する。より具体的には、リフレッシュアドレスカウンタ２６の１周は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）が途中に入ることなく、リフレッシュアドレスIAD＝"０"を２回受信したときに検出される。そして、連続リフレッシュ判定回路１４は、周期変更信号LONGの活性化後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に周期変更信号LONGを高レベルに維持する。
【００１９】
読み出しコマンドは、低レベルの/CS信号、/OE信号および高レベルの/WE信号が供給されたときに認識される。書き込みコマンドは、低レベルの/CS信号、/WE信号および高レベルの/OE信号が供給されたときに認識される。この実施形態の半導体メモリは、擬似SRAMであるため、リフレッシュコマンドは、外部から供給されない。
【００２０】
リフレッシュタイマ１６は、リフレッシュ要求信号SREF（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、周期変更信号LONGが低レベルのときに、後述する図７に示す周期CYC1でリフレッシュ要求信号SREFを出力し、桁上げ信号CARRYが高レベルときに、周期CYC1より遅い周期CYC2でリフレッシュ要求信号SREFを出力する。
【００２１】
連続リフレッシュ判定回路１４およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号SREFが所定数連続して発生したときに、リフレッシュ要求信号SREFの発生周期を長くするリフレッシュ制御回路として動作する。
アドレスバッファ１８は、アドレス端子を介してアドレス信号ADを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。すなわち、この擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
【００２２】
データ入出力バッファ２０は、読み出しデータを共通データバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータを共通データバスCDBに出力する。データ端子DQのビット数は、例えば１６ビットである。
制御信号生成回路２２は、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ要求信号SREFを受け、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかを受けた順に従い実行するために、ロウ動作制御信号RASZを活性化する。制御信号生成回路２２は、タイミング信号生成回路２４からのリセット信号SPRXに応答して、ロウ動作制御信号RASZを非活性化する。制御信号生成回路２２は、読み出しコマンドに応答する読み出し動作または書き込みコマンドに応答する書き込み動作を実行するときに、外部アドレスラッチ信号EALZを出力し、リフレッシュ要求信号SREFに応答するリフレッシュ動作を実行するときに、内部アドレスラッチ信号IALZを出力する。
【００２３】
制御信号生成回路２２は、リフレッシュ要求信号SREFを、読み出し制御信号RDZまたは書き込み制御信号WRZより早く受けたときに、REFZ信号に対応するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力した後に、RDZ信号またはWRZ信号に対応するロウ動作制御信号RASZおよび外部アドレスラッチ信号EALZを出力する。リフレッシュ要求信号SREFに応答するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZは、リフレッシュ動作を制御するリフレッシュ制御信号として機能する。
【００２４】
制御信号生成回路２２は、リフレッシュ要求信号SREFを、RDZ信号またはWRZ信号より遅く受けたときに、RDZ信号またはWRZ信号に対応するロウ動作制御信号RASZおよび外部アドレスラッチ信号EALZの出力後に、SREF信号に対応するロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力する。すなわち、制御信号生成回路２２は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
【００２５】
タイミング信号生成回路２４は、ロウ動作制御信号RASZ（読み出し要求、書き込み要求およびリフレッシュ要求）に応答して、センスアンプSAを動作させるセンスアンプ活性化信号PSA、NSA、ビット線BL、/BLのプリチャージ動作を制御するビット線リセット信号BRSおよびワードデコーダWDECを動作させるワード線制御信号WLZを出力する。制御信号生成回路２２およびタイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００２６】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、内部アドレスIADを"１"増加させる。リフレッシュアドレスカウンタ２６のビット数は、アドレス端子ADに供給されるロウアドレス信号RADのビット数に等しい。
アドレスラッチ回路２８は、外部アドレスラッチ信号EALZに同期してロウアドレス信号RADをラッチし、または内部アドレスラッチ信号IALZに同期して内部アドレス信号IADをラッチする。アドレスラッチ回路２８は、ラッチしたアドレスを内部ロウアドレス信号IRADとして出力する。
【００２７】
アドレスプリデコーダ３０は、内部ロウアドレス信号IRADをプリデコードし、デコードした信号をロウアドレス信号RAD2として出力する。アドレスプリデコーダ３２は、コラムアドレス信号CADをプリデコードし、デコードした信号をコラムアドレス信号CAD2として出力する。
メモリコア３４は、メモリセルアレイALY、ワードデコーダWDEC、センスアンプSA、プリチャージ回路PRE、コラムデコーダCDEC、センスバッファSBおよびライトアンプWAを有している。メモリセルアレイALYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BL（相補のビット線）とを有している。
【００２８】
メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。メモリセルMCは、データを保持するために定期的にリフレッシュ動作（または読み出し動作）が必要である。
転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。メモリセルアレイALYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号BRSの高レベルへの変化に応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
【００２９】
センスアンプSAは、ビット線BL上のデータの信号量を増幅する。読み出し動作時に、メモリセルMCから読み出されセンスアンプSAで増幅されたデータは、コラムスイッチCSWを介してデータバスDB、/DBに伝達され、同時にメモリセルMCに再書き込みされる。書き込み動作時に、外部から供給されセンスアンプSAで増幅されたデータは、ビット線BL、/BLを介してメモリセルMCに書き込まれる。リフレッシュ動作時に、メモリセルMCから読み出されセンスアンプSAで増幅されたデータは、外部に出力されることなくメモリセルMCに再書き込みされる。プリチャージ回路PREは、ビット線リセット信号BRSの高レベルへの変化に応答してビット線BLを所定の電圧にリセットするプリチャージ動作を実行する。
【００３０】
ワードデコーダWDECは、高レベルのワード線制御信号WLZを受けたとき、ロウアドレス信号RAD2に応じてワード線WLのいずれかを選択し、選択したワード線WLを電源電圧より高い昇圧電圧まで上昇させる。ワード線WLを昇圧する技術は、一般的であるので、昇圧電圧を生成する昇圧回路は、特に図示していない。
コラムデコーダCDECはコラムアドレス信号CAD2に応じて、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続するコラムスイッチ（後述する図３のCSW）をオンさせるコラム線信号（後述する図３のCLZ）を出力する。
【００３１】
センスバッファSBは、データバスDB、/DB上の読み出しデータの信号量を増幅し、共通データバスCDBに出力する。ライトアンプWAは、共通データバスCDB上の書き込みデータの信号量を増幅し、データバスDB、/DBに出力する。
図２は、図１に示したリフレッシュタイマ１６の詳細を示している。
リフレッシュタイマ１６は、発振器OSC1で構成された発振回路１６ａ、発振器OSC1より発振周期の長い発振器OSC2で構成された発振回路１６ｂ、および周期変更信号LONGに応じて発振回路１６ａ、１６ｂの出力を選択し、リフレッシュ要求信号SREFとして出力するセレクタ１６ｃとを有している。リフレッシュタイマ１６は、周期変更信号LONGが低レベルの期間、発振器OSC1の発振周期を有するリフレッシュ要求信号SREFを出力し、周期変更信号LONGが高レベルの期間、発振器OSC2の発振周期を有するリフレッシュ要求信号SREFを出力する。特に図示していないが、リフレッシュタイマ１６は、周期変更信号LONGの変化時にリフレッシュ要求信号SREFにハザードが発生することを防止する回路を内蔵している。
【００３２】
図３は、図１に示したメモリコア３４の詳細を示している。
メモリセルアレイALYは、マトリックス状に配置されたメモリセルMC、メモリセルMCに接続された複数のワード線WL（WL0、WL1、...、WLn）およびメモリセルMCに接続された複数のビット線BL、/BL（BL0、/BL0、BL1、/BL1、...、BLm、/BLm）を有している。１本のワード線WLに接続されているメモリセルMCにより１回のリフレッシュ単位であるリフレッシュ領域REFAが形成されている。すなわち、ワード線WLの本数とリフレッシュ領域REFAの数は等しい。ワード線WLの本数およびリフレッシュ領域REFAの数は、ともにｎ個である。
【００３３】
各センスアンプSAは、センスアンプ活性化信号PSA、NSAの信号線および相補のビット線BL、/BLに接続されている。各プリチャージ回路PREは、ビット線制御信号BRSの信号線および相補のビット線BL、/BLに接続されている。各コラムスイッチCSWは、相補のビット線BL、/BLに接続されている。高レベルのコラム線信号CLZを受けたコラムスイッチCSWは、オンし、ビット線BL、/BLとデータバスDB、/DBとをそれぞれ接続する。
【００３４】
図４は、図３に示したセンスアンプSAおよびプリチャージ回路PREの詳細を示している。
センスアンプSAは、入力と出力とを互いに接続した２つのCMOSインバータと、CMOSインバータのpMOSトランジスタのソースを電源線VDD（高レベル側電源線）に接続するpMOSトランジスタ（pMOSスイッチ）と、CMOSインバータのnMOSトランジスタのソースを接地線VSS（低レベル側電源線）に接続するnMOSトランジスタ（nMOSスイッチ）とを有している。CMOSインバータの入力（または出力）は、ビット線BL、/BLにそれぞれ接続されている。
【００３５】
pMOSスイッチは、センスアンプ活性化信号PSAが低レベルのときにオンし、CMOSインバータを電源線VDDに接続する。nMOSスイッチは、センスアンプ活性化信号NSAが高レベルのときにオンし、CMOSインバータを接地線VSSに接続する。pMOSスイッチおよびnMOSスイッチがオンしている期間にCMOSインバータは活性化され、ビット線BL、/BLの電圧差が差動増幅される。すなわち、センスアンプSAは、センスアンプ活性化信号PSA、NSAに応答して電源線VDD、VSSに接続され、ビット線BL、/BLの電圧を電源電圧VDDまたは接地電圧VSSまで増幅可能である。すなわち、センスアンプSAが増幅可能な最大の信号量は、電源電圧VDDおよび接地電圧VSSに対応している。
【００３６】
プリチャージ回路PREは、ビット線BL、/BLを互いに接続するnMOSトランジスタと、ビット線BL、/BLをプリチャージ電圧線VPRにそれぞれ接続するnMOSトランジスタとを有している。nMOSトランジスタは、プリチャージ信号PREZが高レベルのときにオンし、ビット線BL、/BLをプリチャージ電圧線VPRに接続する。
図５は、第１の実施形態の半導体メモリにおけるメモリコアの動作を示している。
【００３７】
この実施形態では、図１に示したタイミング信号生成回路２４は、リフレッシュ動作、書き込み動作および読み出し動作時に、センスアンプ活性化信号PSA、NSA、ビット線制御信号BRSおよびワード線制御信号WLZを、それぞれ同じタイミングで出力する。このため、センスアンプSAの動作期間およびワード線WLの選択期間は、リフレッシュ動作、書き込み動作および読み出し動作において、全て同じである。
【００３８】
センスアンプ活性化信号PSA、NSAの活性化期間ACT1およびワード線制御信号WLZの活性化期間は、リフレッシュ動作時に、メモリセルMCのセル電圧CELL（図中の太線）が、電源電圧VDDまたは接地電圧VSSまで変化する期間に合わせて設定されている。換言すれば、センスアンプSAの非活性化タイミングは、リフレッシュ要求に応答して動作するセンスアンプSAから出力可能な最大信号量（電源電圧VDDまたは接地電圧VSS）がメモリセルMCに伝達されるタイミングに合わせて設定されている。ここで、セル電圧CELLは、メモリセルMCにおける転送トランジスタとキャパシタとを接続するノードの電圧である。
【００３９】
リフレッシュ動作では、データの再書き込み動作により、セル電圧CELLは、電源電圧VDDまたは接地電圧VSSまで変化する（図５（ａ））。すなわち、メモリセルMCからビット線BL（または/BL）に読み出されたデータは、メモリセルMCにフル書き込みされる。
書き込み動作では、メモリセルMCに保持されているデータと逆論理のデータが書き込まれる場合がワーストタイミングになる。この場合、センスアンプSAで増幅し始めた元のデータを反転する必要がある（図５（ｂ））。逆論理のデータは、コラム線信号CLZの高レベル期間にデータバスDB、/DBを介して供給される。書き込み動作では、データの反転動作が必要な場合があるため、メモリセルMCへのデータの書き込みに寄与できる期間は短くなる。このため、活性化期間ACT1内では、セル電圧CELLを電源電圧VDDまたは接地電圧VSSまで変化させることができない（図５（ｃ））。しかし、データを保持するためには十分な電圧である。
【００４０】
読み出し動作では、センスアンプSAで増幅されたデータは、コラムスイッチCSWを介してデータバスDB、/DBに出力される。ビット線BL、/BLは、コラム線信号CLZの高レベル期間にデータバスDB、/DBに接続される。このとき、ビット線BL、/BLの電圧は、データバスDB、/DBの影響を受けて変動する。したがって、ビット線BL、/BLの電圧が電源電圧VDDまたは接地電圧VSSに変化するまでの時間は、リフレッシュ動作に比べて長くなる。換言すれば、メモリセルMCへの再書き込みは、ビット線BL、/BLがデータバスDB、/DBに接続されないリフレッシュ動作に比べ、十分に行われない。この結果、活性化期間ACT1内では、セル電圧CELLを電源電圧VDDまたは接地電圧VSSまで変化させることができない（図５（ｄ））。しかし、データを保持するためには十分な電圧である。
【００４１】
図５に示したように、この実施形態の特徴の一つは、リフレッシュ動作時のみメモリセルMCへのデータのフル書き込みを実行することである。また、センスアンプSAの活性化期間、ワード線WLの選択期間およびプリチャージ動作タイミングをリフレッシュ動作、書き込み動作および読み出し動作とも同一にしている。メモリコア３４の動作期間をリフレッシュ動作に合わせることで、書き込み動作時間および読み出し動作時間（アクセス時間）は、短縮される。書き込み動作後および読み出し動作後のセル電圧CELLは、電源電圧VDDまたは接地電圧VSSに到達していない。このため、後述する図７に示すように、所定数のリフレッシュ動作の周期は、セル電圧CELLに合わせて短くする必要がある。
【００４２】
図６は、従来の一般的なDRAMのメモリコアの動作（比較例）を示している。
このメモリコアでは、センスアンプ活性化信号PSA、NSAの活性化期間ACT2は、書き込み動作に合わせて設定されている（ACT2＞ACT1）。ワード線制御信号WLZおよびビット線制御信号BRSのタイミングは、センスアンプ活性化信号PSA、NSAに合わせて設定されている。このため、書き込み動作、読み出し動作、およびリフレッシュ動作のいずれにおいても、セル電圧CELLは、電源電圧VDDまたは接地電圧VSSまで変化する。図中、ワード線WLの波形に付加した破線は、上述した図５のワード線WLの非活性化タイミングを示している。
【００４３】
図７は、第１の実施形態の半導体メモリの動作を示している。
この例では、読み出しコマンドRDが２回供給された後、書き込みコマンドWRが１回供給される。書き込みコマンドWRの供給前にリフレッシュ要求信号SREFが出力される（リフレッシュコマンドREF）。書き込みコマンドWRの供給後、読み出しコマンドRDおよび書き込みコマンドWRは供給されず、リフレッシュコマンドREFに応答するリフレッシュ動作のみが実行される。
【００４４】
この実施形態の擬似SRAMは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間tRC1の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似SRAMのリフレッシュ動作は、擬似SRAMを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００４５】
まず、１回目の読み出しコマンドRDに応答して、読み出し制御信号RDZが出力され（図７（ａ））、読み出しコマンドRDとともに供給されたアドレス信号RADに対応するワード線WLが選択される。そして、読み出し動作が実行される。図１に示した連続リフレッシュ判定回路１４は、読み出し制御信号RDZの立ち上がりエッジに同期して内部のラッチをリセット（RESET）する（図７（ｂ））。
【００４６】
次に、２回目の読み出しコマンドRDに応答して読み出し動作が実行される。連続リフレッシュ判定回路１４内のラッチは、読み出し制御信号RDZの立ち上がりエッジに同期して再びリセットされる（図７（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号SREFが出力され（図７（ｄ））、読み出し動作後にリフレッシュ動作が実行される。図１に示したリフレッシュアドレスカウンタ２６が、リフレッシュアドレスIAD＝"０"を出力したとき、連続リフレッシュ判定回路１４は、内部のラッチをセット（SET）する（図７（ｅ））。
【００４７】
次に、書き込みコマンドWRに応答して書き込み動作が実行される（図７（ｆ））。連続リフレッシュ判定回路１４内のラッチは、書き込み制御信号WRZの立ち上がりエッジに同期して再びリセットされる（図７（ｇ））。このように、連続リフレッシュ判定回路１４内のラッチは、読み出し動作または書き込み動作に同期してリセットされる。
【００４８】
この後、図２に示した発振器OSC1の周期CYC1でリフレッシュ要求信号SREFが出力される（図７（ｈ））。発振器OSC1の周期CYC1は、書き込み動作および読み出し動作において、セル電圧CELLが電源電圧VDDまたは接地電圧VSSに到達していない場合にも、メモリセルMCに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００４９】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスIADを１ずつ増加する（図７（ｉ））。なお、サイクル時間tRC1とリフレッシュ周期CYC1を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期CYC1は、サイクル時間tRC1の数十倍以上に設定されている。
【００５０】
連続リフレッシュ判定回路１４は、リフレッシュアドレスIADが"０"に変化したとき、内部のラッチをセット（SET）する。そして、メモリセルMCに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュアドレスIADが２回"０"になったとき、すなわち、リフレッシュアドレスカウンタ２６が１周したときに、連続リフレッシュ判定回路１４は、周期変更信号LONGを活性化する（図７（ｊ））。
【００５１】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域REFA（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルMCにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行できる。
【００５２】
図２に示したリフレッシュタイマ１６は、高レベルの周期変更信号LONGを受けて、発振器OSC2の周期CYC2でリフレッシュ要求信号SREFを出力する（図７（ｋ））。周期CYC2は、周期CYC1より長いため、周期変更信号LONGが高レベルの期間、リフレッシュ周期は長くなる。
このように、リフレッシュアドレスカウンタ２６が１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間tRC1を短縮できる。リフレッシュ周期が短い期間は、リフレッシュアドレスカウンタ２６が１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００５３】
周期変更信号LONGは、新たな読み出しコマンドまたは書き込みコマンドが供給され、連続リフレッシュ判定回路１４内のラッチがリセットされたときに、低レベル（非活性化状態）に変化する。
図８は、半導体メモリの動作の比較例を示している。この半導体メモリは、上述した図６に示したタイミングで動作するメモリコアを有している。
【００５４】
リフレッシュ要求信号SREFの出力間隔（リフレッシュ周期）は、常に一定であり、その間隔は、発振器OSC2の周期CYC2にほぼ等しい。この例では、図６で説明したように、センスアンプ活性化信号PSA、NSA、ビット線制御信号BRSおよびワード線制御信号WLZの生成タイミングは、書き込み動作および読み出し動作においてもメモリセルMCにデータをフル書き込みできるように設定されているため、リフレッシュ周期は比較的長くできる。しかし、読み出し動作および書き込み動作のサイクル時間tRC2は、サイクル時間tRC1より長くなる。このため、データ転送レート（I/Oのバス占有率）は向上できない。
【００５５】
以上、本実施形態では、リフレッシュコマンドREFに応答するリフレッシュ動作では、メモリセルMCから読み出されたデータをフル書き込みし、読み出しコマンドRDに応答する読み出し動作および書き込みコマンドWRに応答する書き込み動作では、データをフル書き込みせずにサイクル時間tRCを短縮した。また、読み出しコマンドRDまたは書き込みコマンドWRが途中に入ることなくリフレッシュコマンドREFが所定数連続し発生し、全てのメモリセルMCがリフレッシュされた後に、リフレッシュ要求信号TREFの発生周期を長くした。この結果、スタンバイ電流を増加させることなく、サイクル時間tRCを短縮でき、データ転送レートを向上できる。特に、リフレッシュ動作を内部で自動的に実行する擬似SRAMにおいて、スタンバイ電流を増加させることなく、サイクル時間tRCを短縮できる。
【００５６】
簡易な連続リフレッシュ判定回路１４およびリフレッシュタイマ１６により、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
タイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作におけるワード線WLの選択期間を全て同じに設定した。動作によってワード線WLの選択期間を変更しなくてよいため、タイミング信号生成回路２４を簡易に構成できる。
【００５７】
読み出し動作、書き込み動作およびリフレッシュ動作時に、センスアンプSAおよびビット線BL（または/BL）を介してメモリセルMCを電源線VDD、VSSに接続した。このため、センスアンプSAの動作開始後、メモリセルMCにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【００５８】
連続リフレッシュ判定回路１４をラッチ回路で構成した。カウンタ等の規模の大きい回路を使用することなくリフレッシュアドレスIADが"０"に変化したことを検出できるため、連続リフレッシュ判定回路１４を簡易に構成できる。
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第１の実施形態の連続リフレッシュ判定回路１４の代わりにリフレッシュ回数カウンタ１５が形成されている。その他の構成は、第１の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
【００６０】
リフレッシュ回数カウンタ１５は、ワード線WL（後述）の本数と同じビット数を有する２ビットカウンタで構成されている。リフレッシュ回数カウンタ１５は、読み出し制御信号RDZ（読み出し要求）または書き込み制御信号WRZ（書き込み要求）に同期してリセットされ、内部アドレスラッチ信号IALZに同期してカウント動作する。リフレッシュ回数カウンタ１５は、カウンタ値が最大値から最小値に変化したとき、すなわち、桁上げが生じたとき、桁上げ信号CARRY（周期変更信号）を高レベルに変化する。そして、リフレッシュ回数カウンタ１５は、桁上げが生じた後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に桁上げ信号CARRYを高レベルに維持する。
【００６１】
リフレッシュタイマ１６は、リフレッシュ要求信号SREF（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、桁上げ信号CARRYが低レベルのときに、後述する図７に示す周期CYC1でリフレッシュ要求信号SREFを出力し、桁上げ信号CARRYが高レベルときに、周期CYC1より遅い周期CYC2でリフレッシュ要求信号SREFを出力する。
【００６２】
リフレッシュ回数カウンタ１５およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号SREFが所定数連続して発生したときに、リフレッシュ要求信号SREFの発生周期を長くするリフレッシュ制御回路として動作する。
図１０は、第２の実施形態の半導体メモリの動作を示している。
【００６３】
この例では、読み出しコマンドRDが２回供給された後、書き込みコマンドWRが１回供給される。書き込みコマンドWRの供給前にリフレッシュ要求信号SREFが出力される（リフレッシュコマンドREF）。書き込みコマンドWRの供給後、読み出しコマンドRDおよび書き込みコマンドWRは供給されず、リフレッシュコマンドREFに応答するリフレッシュ動作のみが実行される。
【００６４】
この実施形態の擬似SRAMは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間tRC1の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似SRAMのリフレッシュ動作は、擬似SRAMを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００６５】
まず、１回目の読み出しコマンドRDに応答して、読み出し制御信号RDZが出力され（図１０（ａ））、読み出しコマンドRDとともに供給されたアドレス信号RADに対応するワード線WLが選択される。そして、読み出し動作が実行される。図９に示したリフレッシュ回数カウンタ１５は、読み出し制御信号RDZの立ち上がりエッジに同期してカウンタ値COUNTを"０"にリセットする（図１０（ｂ））。
【００６６】
次に、２回目の読み出しコマンドRDに応答して読み出し動作が実行される。カウンタ値COUNTは、読み出し制御信号RDZの立ち上がりエッジに同期して再び"０"にリセットされる（図１０（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号SREFが出力され（図１０（ｄ））、読み出し動作後にリフレッシュ動作が実行される。リフレッシュ回数カウンタ１５は、リフレッシュアドレスIADをラッチする内部アドレスラッチ信号IALZ（図示せず）の立ち上がりエッジに同期してカウンタ値COUNTを"０"から"１"にする（図１０（ｅ））。
【００６７】
次に、書き込みコマンドWRに応答して書き込み動作が実行される（図１０（ｆ））。カウンタ値COUNTは、書き込み制御信号WRZの立ち上がりエッジに同期して再び"０"にリセットされる（図１０（ｇ））。このように、リフレッシュ回数カウンタ１５は、読み出し動作または書き込み動作に同期してリセットされる。
この後、第１の実施形態（図２）と同様に、発振器OSC1の周期CYC1でリフレッシュ要求信号SREFが出力される（図１０（ｈ））。発振器OSC1の周期CYC1は、書き込み動作および読み出し動作において、セル電圧CELLが電源電圧VDDまたは接地電圧VSSに到達していない場合にも、メモリセルMCに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００６８】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、カウンタ値COUNTを１ずつ増加する（図１０（ｉ））。なお、サイクル時間tRC1とリフレッシュ周期CYC1を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期CYC1は、サイクル時間tRC1の数十倍以上に設定されている。
【００６９】
カウンタ値COUNTは、リフレッシュ要求信号SREFの出力に応じて増加し、最大値ｎ−１に達する。そして、ｎ−１回目のリフレッシュ動作が実行される。次のリフレッシュ要求信号SREFによりカウンタ値COUNTは、"１"増加して"０"に戻る。リフレッシュ回数カウンタ１５は、カウンタ値COUNTの"０"への変化に同期して、桁上げ信号CARRYを高レベル（非活性化状態）に変化する（図１０（ｊ））。
【００７０】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域REFA（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルMCにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行できる。
【００７１】
図２に示したリフレッシュタイマ１６は、高レベルの桁上げ信号CARRYを受けて、発振器OSC2の周期CYC2でリフレッシュ要求信号SREFを出力する（図１０（ｋ））。周期CYC2は、周期CYC1より長いため、桁上げ信号CARRYが高レベルの期間、リフレッシュ周期は長くなる。換言すれば、リフレッシュ周期は、リフレッシュ回数カウンタ１５のカウンタ値COUNTがリセットされることなく１周した後に長くできる。
【００７２】
このように、リフレッシュ回数カウンタ１５のカウンタ値COUNTが１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間tRC1を短縮できる。リフレッシュ周期が短い期間は、リカウンタ値COUNTが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００７３】
桁上げ信号CARRYは、新たな読み出しコマンドまたは書き込みコマンドが供給され、リフレッシュ回数カウンタ１５がリセットされたときに、低レベル（非活性化状態）に変化する。
以上、本実施形態においても第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７４】
この実施形態では、第２の実施形態のタイミング信号生成回路２４の代わりにタイミング信号生成回路２４Ａが形成されている。その他の構成は、第２の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、DRAMのメモリセルを有しSRAMのインタフェースを有する擬似SRAMとして形成されている。
タイミング信号生成回路２４Ａは、ロウ動作制御信号RASZに応答して、センスアンプ活性化を出力する。また、タイミング信号生成回路２４Ａは、読み出し制御信号RDZまたは書き込み制御信号WRZを受信したときと受信しないときとで、PSA、NSA信号、BRS信号およびWLZ信号の出力タイミングを変更する。
【００７５】
より詳細には、タイミング信号生成回路２４Ａは、RDZ信号またはWRZ信号を受信したときに（読み出し動作または書き込み動作）、PSA、NSA信号、BRS信号およびWLZ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間は、RDZ信号またはWRZ信号が出力されずかつRASZ信号が出力されるリフレッシュ動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間に比べ短くなる。
【００７６】
図１２は、第３の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
リフレッシュ動作、書き込み動作および読み出し動作において、PSA、NSA信号、BRS信号およびWLZ信号の出力開始タイミングは、同じである。リフレッシュ動作において、センスアンプSAの活性化期間ACT1、ワード線WLの選択期間およびプリチャージ動作のリセット期間は、第１の実施形態と同じである。
【００７７】
書き込み動作および読み出し動作において、センスアンプSAの活性化期間は、活性化期間ACT1より短い期間ACT3に設定されている。ワード線WLの選択期間およびプリチャージ動作のリセット期間も、活性化期間ACT3に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作および読み出し動作時は、リフレッシュ動作時に比べ、センスアンプSAの非活性化タイミング、ワード線WLの非選択タイミングおよびプリチャージ動作の開始タイミングは、いずれも早くなる。
【００７８】
書き込み動作および読み出し動作におけるセンスアンプSAの動作期間が短くなるため、メモリセルMCのセル電圧CELLと電源電圧VDDおよび接地電圧VSSとの差は、第１の実施形態より大きくなる。すなわち、書き込み動作および読み出し動作時のメモリセルMCへの書き込み電圧は小さくなる。
したがって、書き込み動作および読み出し動作後のリフレッシュ周期は、第１の実施形態より短縮する必要がある。一方、センスアンプSAの動作期間を短縮することで、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００７９】
図１３は、第３の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この実施形態では、読み出し動作および書き込み動作時のサイクル時間tRC2は、第１の実施形態のサイクル時間tRC1より短縮される。同時に、リフレッシュ回数カウンタ１５が桁上げ信号CARRYを出力するまでのリフレッシュ周期CYC3は、第１の実施形態のリフレッシュ周期CYC1より短くなる。リフレッシュ周期が"tRC3"の期間は、リカウンタ値COUNTが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００８０】
リフレッシュ回数カウンタ１５が１周し、桁上げ信号CARRYが出力された後、リフレッシュ周期は、第１の実施形態と同じ周期CYC2になる。このため、スタンバイ状態での消費電力をほとんど増加させることなく、サイクル時間をさらに短縮できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線WLの選択期間およびセンスアンプSAの活性化期間ACT3を、リフレッシュ動作におけるワード線WLの選択期間およびセンスアンプSAの活性化期間ACT1よりそれぞれ短く設定した。より詳細には、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線WLの非選択タイミングおよびセンスアンプSAの非活性化タイミングを、リフレッシュ動作におけるワード線WLの非選択タイミングおよびセンスアンプSAの非活性化タイミングより早く設定した。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCをさらに短縮できる。
【００８１】
図１４は、本発明の半導体メモリの第４の実施形態を示している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。セルフリフレッシュ機能は、スタンバイ状態において、DRAM内部で自動的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する機能である。
【００８２】
この実施形態では、第２の実施形態の擬似SRAMのコマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１８、制御信号生成回路２２およびメモリコア３４の代わりにコマンドバッファ１０Ｂ、コマンドデコーダ１２Ｂ、アドレスバッファ１８Ｂ、制御信号生成回路２２Ｂおよびメモリコア３４Ｂが形成されている。また、リフレッシュタイマ１６は、チップセレクト信号/CSが高レベルのときのみ動作する。その他の構成は、第２の実施形態とほぼ同一である。
【００８３】
コマンドバッファ１０Ｂは、外部からコマンド信号（チップセレクト信号/CS、書き込みイネーブル信号/WE、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CAS）を受信する。/RAS信号および/CAS信号は、ロウアドレス信号RADおよびコラムアドレス信号CADを受信するための同期信号である。
コマンドデコーダ１２Ｂは、コマンドバッファ１０Ｂから供給されるコマンド信号を解読し、読み出し制御信号RDZ、書き込み制御信号WRZおよびリフレッシュ制御信号REFZのいずれかを出力する。
【００８４】
アドレスバッファ１８Ｂは、アドレス端子ADを介してロウアドレス信号RADまたはコラムアドレス信号CADを受信する。この実施形態のDRAMは、アドレス端子ADの数を減らすために、アドレス信号を時分割で受信するアドレスマルチプレクス方式を採用している。
読み出しコマンドは、低レベルの/CS信号および高レベルの/WE信号が供給され、/RAS信号、/CAS信号に同期してそれぞれロウアドレス信号RADおよびコラムアドレス信号CADが供給されたときに認識される。書き込みコマンドは、低レベルの/CS信号/WE信号が供給され、/RAS信号、/CAS信号に同期してそれぞれロウアドレス信号RADおよびコラムアドレス信号CADが供給されたときに認識される。
【００８５】
リフレッシュコマンドは、低レベルの/CS信号、/RAS信号、/CAS信号および高レベルの/WE信号が供給されたときに認識される。このDRAMでは、リフレッシュするメモリセルを指定するアドレス信号（リフレッシュアドレス）は、リフレッシュコマンドに応答して供給する必要はない。リフレッシュアドレスは、リフレッシュアドレスカウンタ２８が生成する。すなわち、このDRAMは、オートリフレッシュモード機能を有している。
【００８６】
制御信号生成回路２２Ｂは、リフレッシュ制御信号REFZを受けたときに、ロウ動作制御信号RASZおよび内部アドレスラッチ信号IALZを出力する。その他の機能は、第１の実施形態の制御信号生成回路２２とほぼ同じである。
図１５は、図１４に示したメモリコア３４Ｂの要部の詳細を示してる。
メモリコア３４Ｂは、ビット線BL、/BLを読み出しデータバス/RDB、RDBおよび書き込みデータバスWDB、/WDBにそれぞれ接続するための直列に接続された２つのnMOSからなるコラムスイッチ３６ａ、３６ｂ、３６ｃ、３６ｄを有している。
【００８７】
コラムスイッチ３６ａは、一端を読み出し制御信号RCLXの信号線に接続し、他端を読み出しデータバス/RDBに接続している。コラムスイッチ３６ａにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ａにおける他端側のnMOSのゲートは、ビット線BLに接続されている。
コラムスイッチ３６ｂは、一端を読み出し制御信号RCLXの信号線に接続し、他端を読み出しデータバスRDBに接続している。コラムスイッチ３６ｂにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｂにおける他端側のnMOSのゲートは、ビット線/BLに接続されている。
【００８８】
このように、ビット線BL、/BLの電圧でコラムスイッチ３６ａ、３６ｂのオン・オフを制御する方式をダイレクトセンス方式と称している。ダイレクトセンス方式は、ビット線BL、/BLと読み出しデータバス/RDB、RDBとを直接接続せず、かつコラムスイッチ３６ａ、３６ｂが増幅能力を有している。このため、センスアンプSAの動作時に、ビット線BL、/BLの電圧が、読み出しデータバス/RDB、RDBの影響で変動することを防止できる。
【００８９】
コラムスイッチ３６ｃは、一端をビット線BLに接続し、他端を書き込みデータバスWDBに接続している。コラムスイッチ３６ｃにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｃにおける他端側のnMOSのゲートは、書き込み動作時にコラムアドレス信号CADに応じて活性化される書き込み制御信号WCLZを受けている。
【００９０】
コラムスイッチ３６ｄは、一端をビット線/BLに接続し、他端を書き込みデータバス/WDBに接続している。コラムスイッチ３６ｄにおける一端側のnMOSのゲートは、コラム線信号CLZを受けている。コラムスイッチ３６ｄにおける他端側のnMOSのゲートは、書き込み制御信号WCLZを受けている。
図１６は、第４の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
【００９１】
リフレッシュ動作、書き込み動作および読み出し動作において、PSA、NSA信号、BRS信号およびWLZ信号のタイミングは、第１の実施形態と全て同じである。本実施形態のDRAMは、ダイレクトセンス方式を採用しており、ビット線BL、/BLは、読み出し動作時にデータバスRDB、/RDBの影響を受けない。このため、読み出し動作時にセル電位CELLは、電源電圧VDDまたは接地電圧VSSまで変化する。すなわち、読み出し動作における再書き込みにおいて、データはメモリセルMCにフル書き込みされる。その他の動作は、第１の実施形態と同じである。この例においても、センスアンプSAの動作期間が短縮されるため、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００９２】
図１７は、第４の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、チップセレクト信号/CSが高レベルに変化され、DRAMは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。セルフリフレッシュモードでは、内部で発生するリフレッシュコマンドREF（リフレッシュ要求信号SREF）に応答してリフレッシュ動作（セルフリフレッシュ）が実行される。
【００９３】
読み出しコマンドRD、書き込みコマンドWR、および外部リフレッシュコマンドREFは、第１の実施形態と同様に、サイクル時間tRC1毎に供給される（図１７（ａ））リフレッシュ回数カウンタ１５は、外部リフレッシュコマンドREFに応答する内部アドレスラッチ信号IALZ（図示せず）の立ち上がりエッジに同期してカウンタ値COUNTを"０"から"１"にする（図１７（ｂ））。次の書き込みコマンドWRに応答して、カウンタ値COUNTは、再び"０"にリセットされる（図１７（ｃ））。なお、通常動作モードでは、リフレッシュタイマ１６は動作していないため、カウンタ値COUNTの変化は、動作に影響しない。
【００９４】
/CS信号が高レベルに変化し、DRAMは、セルフリフレッシュモードに移行する（図１７（ｄ））。セルフリフレッシュモードへの移行により、リフレッシュタイマ１６は動作を開始する。リフレッシュタイマ１６は、リフレッシュ周期CYC1毎にリフレッシュ要求信号SREFを出力する（図１７（ｅ））。リフレッシュ要求信号SREFに応答して内部アドレスラッチ信号IALZが出力され、リフレッシュ動作が実行される。
【００９５】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号IALZの立ち上がりエッジに同期してカウント動作し、カウンタ値COUNTを１ずつ増加する（図１７（ｆ））。カウンタ値COUNTは、最大値ｎ−１に達した後のリフレッシュ要求信号SREFに応答して"０"にリセットされる（図１７（ｇ））。リフレッシュ回数カウンタ１５は、カウンタ値COUNTの"０"への変化に同期して、桁上げ信号CARRYを高レベル（非活性化状態）に変化する（図１７（ｈ））。そして、これ以降のリフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行される。
【００９６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行するDRAMにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
図１８は、本発明の半導体メモリの第５の実施形態を示している。第１〜第４の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、第４の実施形態のタイミング信号生成回路２４の代わりに、第３の実施形態のタイミング信号生成回路２４Ａが形成されている。その他の構成は、第４の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
タイミング信号生成回路２４Ａは、RDZ信号またはWRZ信号を受信したときに（読み出し動作または書き込み動作）、PSA、NSA信号、BRS信号およびWLZ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間は、リフレッシュ動作時のPSA、NSA信号、BRS信号およびWLZ信号の出力期間に比べ短く設定されている。
【００９８】
この実施形態では、上述した第３の実施形態（図１２）と同様に、書き込み動作および読み出し動作において、センスアンプSAの活性化期間は、活性化期間ACT1より短い期間ACT3に設定されている。ワード線WLの選択期間およびプリチャージ動作のリセット期間も、活性化期間ACT3に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作時間および読み出し動作時間は、第３の実施形態より短縮される。すなわち、アクセス時間を短くできる。
【００９９】
図１９は、第５の実施形態の半導体メモリの動作を示している。第３および第４の実施形態（図１３、図１７）と同じ動作については、説明を省略する。
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、チップセレクト信号/CSが高レベルに変化され、DRAMは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。
【０１００】
通常動作モードにおいて、読み出しコマンドRD、書き込みコマンドWR、および外部リフレッシュコマンドREFは、第２の実施形態と同様に、サイクル時間tRC3毎に供給される（図１９（ａ））。/CS信号が高レベルに変化し、セルフリフレッシュモードに移行した後、リフレッシュ回数カウンタ１５が桁上げ信号CARRYを出力するまでのリフレッシュ周期CYC3は、第１の実施形態のリフレッシュ周期CYC1より短くなる（図１９（ｂ））。
【０１０１】
セルフリフレッシュモードにおいて、カウンタ値COUNTが最大値ｎ−１から"０"変化した後、リフレッシュ動作は、リフレッシュ周期を周期CYC1より長い周期CYC2で実行される（図１９（ｃ））。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【０１０２】
図２０は、本発明の半導体メモリの第６の実施形態を示している。第１〜第５の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態のリフレッシュ回数カウンタ１５を連続リフレッシュ判定回路１４に置き換え、さらに出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
【０１０３】
出力バッファ３８は、連続リフレッシュ判定回路１４が出力する周期変更信号LONGを受け、受けた信号を外部端子LNGに出力する。即ち、この実施形態では、リフレッシュアドレスカウンタ２６が１周したことが、外部に通知される。
図２１は、第６の実施形態の半導体メモリの動作を示している。第１の実施形態（図７）と同じ動作については、説明を省略する。
【０１０４】
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、外部リフレッシュコマンドREFが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、DRAMは通常動作モードで動作している。
【０１０５】
読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFの供給間隔は、"tRC"に設定され、外部リフレッシュコマンドREFの供給間隔は、"CYC3"に設定されている。
読み出しコマンドRD、書き込みコマンドWRが供給されることなく、リフレッシュコマンドREFが連続して供給され、リフレッシュアドレスカウンタ２６が１周した場合、連続リフレッシュ判定回路１４は、周期変更信号LONGを出力する（図２０（ａ））。周期変更信号LONGは、外部端子LNGを介してDRAMの外部に出力される（図２０（ｂ））。
【０１０６】
DRAMを制御するシステムは、周期変更信号LONGに応答して、リフレッシュコマンドREFの供給間隔（リフレッシュ周期）をCYC3からCYC2に変更する（図２０（ｃ））。すなわち、リフレッシュアドレスカウンタ２６が１周した後、DRAMを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１０７】
なお、DRAMは、セルフリフレッシュモードを有している。このため、システムが/CS信号を高レベルに変化する前後において、DRAMは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、連続リフレッシュ判定回路１４が出力する周期変更信号LONGを、外部端子LNGを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なDRAMを制御するシステムが発生するリフレッシュ要求間隔を、周期変更信号LONGに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドREF）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
【０１０８】
図２２は、本発明の半導体メモリの第７の実施形態を示している。第１〜第６の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態に出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、CMOS技術を使用して、セルフリフレッシュ機能を有するDRAMとして形成されている。
【０１０９】
出力バッファ３８は、リフレッシュ回数カウンタ１５が出力する桁上げ信号CARRYを受け、受けた信号を外部端子CRYに出力する。即ち、この実施形態では、リフレッシュ回数カウンタ１５が１周したことが、外部に通知される。
図２３は、第７の実施形態の半導体メモリの動作を示している。第５の実施形態（図１９）と同じ動作については、説明を省略する。
【０１１０】
この例では、読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFおよび書き込みコマンドWRが順次供給される。その後、外部リフレッシュコマンドREFが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、DRAMは通常動作モードで動作している。
【０１１１】
読み出しコマンドRD、書き込みコマンドWR、外部リフレッシュコマンドREFの供給間隔は、"tRC"に設定され、外部リフレッシュコマンドREFの供給間隔は、"CYC3"に設定されている。
読み出しコマンドRD、書き込みコマンドWRが供給されることなく、リフレッシュコマンドREFが連続して供給された場合、リフレッシュ回数カウンタ１５は、カウンタ値COUNTを順次増加させる（図２３（ａ））。カウンタ値COUNTが最大値ｎ−１から"０"変化し、桁上げ信号CARRYが出力される。桁上げ信号CARRYは、外部端子CRYを介してDRAMの外部に出力される（図２３（ｂ））。
【０１１２】
DRAMを制御するシステムは、桁上げ信号CARRYに応答して、リフレッシュコマンドREFの供給間隔（リフレッシュ周期）をCYC3からCYC2に変更する（図２３（ｃ））。すなわち、リフレッシュ回数カウンタ１５が１周した後、DRAMを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１１３】
なお、DRAMは、セルフリフレッシュモードを有している。このため、システムが/CS信号を高レベルに変化する前後において、DRAMは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ回数カウンタ１５が出力する桁上げ信号CARRYを、外部端子CRYを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なDRAMを制御するシステムが発生するリフレッシュ要求間隔を、桁上げ信号CARRYに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドREF）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間tRCを短縮できる。
【０１１４】
なお、上述した実施形態では、リフレッシュタイマ１６を図２に示した回路で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２４に示すように、リフレッシュタイマ４０を、発振器OSC1、カウンタCNT1、CNT2を直列に接続して構成してもよい。この場合、カウンタCNT1を、短いリフレッシュ周期に対応するカウンタとして使用するとともに、長いリフレッシュ周期に対応するカウンタの下位ビットとして使用できる。この結果、リフレッシュタイマ４０のレイアウト面積を小さくできる。また、セレクタ４０ａの出力にパルスジェネレータ４０ｂを接続することで、パルス状のリフレッシュ要求信号SREFを容易に生成できる。
【０１１５】
上述した実施形態では、リフレッシュ回数カウンタ１５を、読み出し制御信号RDZおよび書き込み動作信号WRZに同期してリセットし、内部アドレスラッチ信号IALZに同期してカウント動作した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ回数カウンタ１５を、外部アドレスラッチ信号EALZに同期してリセットし、内部アドレスラッチ信号IALZに同期してカウント動作してもよい。あるいは、カウント動作をリフレッシュ要求信号SREFに同期して行ってもよい。
【０１１６】
上述した第３の実施形態では、センスアンプSAの活性化期間をリフレッシュ動作時に期間ACT1に設定し、書き込み動作および読み出し動作時に期間ACT3に設定した例について述べた。発明はかかる実施形態に限定されるものではない。例えば、センスアンプSAの活性化期間を、リフレッシュ動作、書き込み動作および読み出し動作の順に短くしてもよい。この場合、読み出し動作時間をさらに短縮でき、データ転送レートを向上できる。特に、読み出し動作の頻度が書き込み動作の頻度に比べて高い半導体メモリに適用すると効果的である。
【０１１７】
上述した第４の実施形態では、本発明をダイレクトセンスアンプ方式のDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をダイレクトセンスアンプ方式の擬似SRAMに適用しても同様の効果を得ることができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【０１１８】
（付記１） データを保持するためにリフレッシュが必要な複数のメモリセルと、
前記メモリセルに書き込まれるデータの信号量を増幅するセンスアンプと、
前記メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、前記センスアンプを活性化するとともに、前記センスアンプの非活性化タイミングを、前記リフレッシュ要求に応答して動作する前記センスアンプから出力可能な最大信号量が前記メモリセルに伝達されるタイミングに合わせて設定する動作制御回路と、
前記メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力するとともに、前記読み出し要求または前記書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し全ての前記メモリセルがリフレッシュされた後に、前記リフレッシュ要求信号の発生周期を長くするリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【０１１９】
（付記２） 付記１記載の半導体メモリにおいて、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、前記リフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する連続リフレッシュ判定回路と、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２０】
（付記３） 付記２記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２１】
（付記５） 付記１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作し、カウンタ値が前記所定数に達したときに周期変更信号を活性化するリフレッシュ回数カウンタと、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２２】
（付記６） 付記５記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記７） 付記５記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２３】
（付記８） 付記５記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ要求を認識したときに、リフレッシュ動作を制御するリフレッシュ制御信号を出力し、
前記リフレッシュ回数カウンタは、前記リフレッシュ制御信号を前記リフレッシュ要求としてカウントすることを特徴とする半導体メモリ。
【０１２４】
（付記９） 付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作、前記書き込み要求に対する書き込み動作および前記メモリセルのリフレッシュ動作における前記ワード線の選択期間を全て同じに設定することを特徴とする半導体メモリ。
【０１２５】
（付記１０） 付記１記載の半導体メモリにおいて、
前記リフレッシュ要求は、前記リフレッシュ制御回路が出力する前記リフレッシュ要求信号のみにより認識され、
前記メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、前記リフレッシュ要求信号のみに応答して実行されることを特徴とする半導体メモリ。
【０１２６】
（付記１１） 付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記ワード線の選択期間を、前記メモリセルのリフレッシュ動作における前記ワード線の選択期間より短く設定することを特徴とする半導体メモリ。
【０１２７】
（付記１２） 付記１１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記ワード線の非選択タイミングを、前記リフレッシュ動作における前記ワード線の非選択タイミングより早く設定することを特徴とする半導体メモリ。
【０１２８】
（付記１３） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記センスアンプの活性化期間を、前記メモリセルのリフレッシュ動作における前記センスアンプの活性化期間より短く設定することを特徴とする半導体メモリ。
【０１２９】
（付記１４） 付記１３記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記センスアンプの非活性化タイミングを、前記リフレッシュ動作における前記センスアンプの非活性化タイミングより早く設定することを特徴とする半導体メモリ。
【０１３０】
（付記１５） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じて前記リフレッシュ要求を認識することを特徴とする半導体メモリ。
（付記１６） 付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求、前記書き込み要求および前記リフレッシュ要求に応じて、前記センスアンプを活性化するセンスアンプ活性化信号を出力し、
前記センスアンプは、前記センスアンプ活性化信号に応答して電源線に接続され、
前記センスアンプが出力可能な前記最大信号量は、前記電源線の電源電圧に対応する量であることを特徴とする半導体メモリ。
【０１３１】
（付記１７） 付記１記載の半導体メモリにおいて、
複数の前記メモリセルは、１回のリフレッシュ単位である複数のリフレッシュ領域に区画され、
前記所定数は、前記リフレッシュ領域の数に等しいことを特徴とする半導体メモリ。
【０１３２】
（付記１８） 付記１７記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記リフレッシュ領域は、前記ワード線に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【０１３３】
（付記１９） 付記１記載の半導体メモリにおいて、
前記メモリセルを前記センスアンプにそれぞれ接続するビット線を備え、
前記センスアンプは、前記ビット線上に伝達されたデータの信号量を増幅することを特徴とする半導体メモリ。
付記１６の半導体メモリでは、動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化するセンスアンプ活性化信号を出力する。センスアンプは、センスアンプ活性化信号に応答して電源線に接続される。センスアンプが出力可能な最大信号量は、電源線の電源電圧に対応する量である。センスアンプによってメモリセルに書き込む信号量を電源電圧に対応させることで、センスアンプの動作開始後、メモリセルにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【０１３４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１３５】
【発明の効果】
本発明の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
本発明の半導体メモリでは、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
本発明の半導体メモリでは、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３６】
本発明の半導体メモリでは、ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
本発明の半導体メモリでは、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３７】
本発明の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したリフレッシュタイマの詳細を示すブロック図である。
【図３】図１に示したメモリコアの詳細を示すブロック図である。
【図４】図３に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
【図５】第１の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図６】メモリコアの動作の比較例を示すタイミング図である。
【図７】第１の実施形態の半導体メモリの動作を示すタイミング図である。
【図８】半導体メモリの動作の比較例を示すタイミング図である。
【図９】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１０】第２の実施形態の半導体メモリの動作を示すタイミング図である。
【図１１】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１２】第３の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１３】第３の実施形態の半導体メモリの動作を示すタイミング図である。
【図１４】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１５】図１４に示したメモリコアの要部の詳細を示す回路図である。
【図１６】第４の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１７】第４の実施形態の半導体メモリの動作を示すタイミング図である。
【図１８】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図１９】第５の実施形態の半導体メモリの動作を示すタイミング図である。
【図２０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図２１】第６の実施形態の半導体メモリの動作を示すタイミング図である。
【図２２】本発明の半導体メモリの第７の実施形態を示すブロック図である。
【図２３】第７の実施形態の半導体メモリの動作を示すタイミング図である。
【図２４】リフレッシュタイマの別の例を示すブロック図である。
【符号の説明】
１０、１０Ｂ コマンドバッファ
１２、１２Ｂ コマンドデコーダ
１４ 連続リフレッシュ判定回路
１５ リフレッシュ回数カウンタ
１６ リフレッシュタイマ
１８、１８Ｂ アドレスバッファ
２０ データ入出力バッファ
２２、２２Ｂ 制御信号生成回路
２４、２４Ａ、２４Ｃ タイミング信号生成回路
２６ リフレッシュアドレスカウンタ
２８ アドレスラッチ回路
３０、３２ アドレスプリデコーダ
３４、３４Ｂ メモリコア
３８ 出力バッファ
４０ リフレッシュタイマ
ALY メモリセルアレイ
BL、/BL ビット線
BRS ビット線リセット信号
CARRY 桁上げ信号
CDEC コラムデコーダ
CLZ コラム線信号
/CS チップセレクト信号
CSW コラムスイッチ
EALZ 外部アドレスラッチ信号
IALZ 内部アドレスラッチ信号
LONG 周期変更信号
NSA センスアンプ活性化信号
/OE 出力イネーブル信号
PRE プリチャージ回路
PSA センスアンプ活性化信号
RASZ ロウ動作制御信号
RDZ 読み出し制御信号
SA センスアンプ
SB センスバッファ
SREF リフレッシュ要求信号
WA ライトアンプ
WDEC ワードデコーダ
/WE 書き込みイネーブル信号
WL ワード線
WLZ ワード線制御信号
WRZ 書き込み制御信号
Claims (11)
- データを保持するためにリフレッシュが必要な複数のメモリセルと、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線と、
前記メモリセルに書き込まれるデータの信号量を増幅するセンスアンプと、
前記メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、前記センスアンプを活性化するとともに、前記センスアンプの非活性化タイミングを、前記リフレッシュ要求に応答して動作する前記センスアンプから出力可能な最大信号量が前記メモリセルに保持され、かつ前記読み出し要求に対応する読み出し動作および前記書き込み要求に応答する書き込み動作では前記最大信号量より少ない信号量が前記メモリセルに保持されるタイミングに合わせて設定する動作制御回路と、
前記メモリセルをリフレッシュさせるためのリフレッシュ要求信号を読み出し動作または書き込み動作が挿入可能な第１周期で出力するとともに、前記読み出し要求または前記書き込み要求が途中に入ることなく前記リフレッシュ要求が所定数連続して発生し全ての前記メモリセルがリフレッシュされた後に、前記リフレッシュ要求信号の発生周期を前記第１周期より長い第２周期に設定し、前記リフレッシュ要求信号が前記第１周期で発生している間に前記読み出し要求または前記書き込み要求を受けたときに前記所定数を数え直すリフレッシュ制御回路とを備え、
前記所定数は、前記ワード線の本数であることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、前記リフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する連続リフレッシュ判定回路と、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
前記連続リフレッシュ判定回路が出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、前記リフレッシュ要求に応じてカウント動作し、カウンタ値が前記所定数に達したときに周期変更信号を活性化するリフレッシュ回数カウンタと、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。 - 請求項２または請求項４記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作、前記書き込み要求に対する書き込み動作および前記メモリセルのリフレッシュ動作における前記ワード線の選択期間を全て同じに設定することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記リフレッシュ要求は、前記リフレッシュ制御回路が出力する前記リフレッシュ要求信号のみにより認識され、
前記メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、前記リフレッシュ要求信号のみに応答して実行されることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記ワード線の選択期間を、前記メモリセルのリフレッシュ動作における前記ワード線の選択期間より短く設定することを特徴とする半導体メモリ。 - 請求項８記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記ワード線の非選択タイミングを、前記リフレッシュ動作における前記ワード線の非選択タイミングより早く設定することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記センスアンプの活性化期間を、前記メモリセルのリフレッシュ動作における前記センスアンプの活性化期間より短く設定することを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ制御回路からの前記リフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じて前記リフレッシュ要求を認識することを特徴とする半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002216132A JP4597470B2 (ja) | 2002-07-25 | 2002-07-25 | 半導体メモリ |
| EP03001131A EP1385172A3 (en) | 2002-07-25 | 2003-01-20 | Semiconductor memory |
| TW092101631A TW584857B (en) | 2002-07-25 | 2003-01-24 | Semiconductor memory |
| US10/350,191 US6834021B2 (en) | 2002-07-25 | 2003-01-24 | Semiconductor memory having memory cells requiring refresh operation |
| KR1020030010250A KR100881650B1 (ko) | 2002-07-25 | 2003-02-19 | 반도체 메모리 |
| CNB031063071A CN1297009C (zh) | 2002-07-25 | 2003-02-21 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002216132A JP4597470B2 (ja) | 2002-07-25 | 2002-07-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004062925A JP2004062925A (ja) | 2004-02-26 |
| JP4597470B2 true JP4597470B2 (ja) | 2010-12-15 |
Family
ID=29997262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002216132A Expired - Fee Related JP4597470B2 (ja) | 2002-07-25 | 2002-07-25 | 半導体メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6834021B2 (ja) |
| EP (1) | EP1385172A3 (ja) |
| JP (1) | JP4597470B2 (ja) |
| KR (1) | KR100881650B1 (ja) |
| CN (1) | CN1297009C (ja) |
| TW (1) | TW584857B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001761A1 (ja) * | 2002-06-25 | 2003-12-31 | Fujitsu Limited | 半導体メモリ |
| KR100620643B1 (ko) | 2004-04-12 | 2006-09-13 | 주식회사 하이닉스반도체 | 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법 |
| JP2006012357A (ja) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | メモリ装置 |
| KR100682694B1 (ko) * | 2005-05-09 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7532532B2 (en) * | 2005-05-31 | 2009-05-12 | Micron Technology, Inc. | System and method for hidden-refresh rate modification |
| US7369451B2 (en) * | 2005-10-31 | 2008-05-06 | Mosaid Technologies Incorporated | Dynamic random access memory device and method for self-refreshing memory cells |
| US7359271B2 (en) * | 2005-12-22 | 2008-04-15 | Infineon Technologies Ag | Gate induced drain leakage current reduction by voltage regulation of master wordline |
| KR100776737B1 (ko) | 2006-02-10 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
| KR100718040B1 (ko) * | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 리프레시 주기 검출 장치 및 방법 |
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| US7589555B1 (en) | 2007-01-08 | 2009-09-15 | Altera Corporation | Variable sized soft memory macros in structured cell arrays, and related methods |
| JP5157207B2 (ja) * | 2007-03-16 | 2013-03-06 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法 |
| US7961541B2 (en) * | 2007-12-12 | 2011-06-14 | Zmos Technology, Inc. | Memory device with self-refresh operations |
| US9910473B2 (en) * | 2013-03-14 | 2018-03-06 | Silicon Storage Technology, Inc. | Power management for a memory device |
| KR102362605B1 (ko) * | 2015-08-06 | 2022-02-15 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| KR20170030305A (ko) | 2015-09-09 | 2017-03-17 | 삼성전자주식회사 | 메모리 장치의 리프레쉬 방법 |
| KR102293246B1 (ko) | 2015-10-28 | 2021-08-26 | 에스케이하이닉스 주식회사 | 셀프 리프레쉬 제어 장치 |
| US10885967B2 (en) * | 2019-01-14 | 2021-01-05 | Micron Technology, Inc. | Systems and methods for improving power efficiency in refreshing memory banks |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799628B2 (ja) * | 1987-10-05 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0778994B2 (ja) * | 1989-10-11 | 1995-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5262998A (en) * | 1991-08-14 | 1993-11-16 | Micron Technology, Inc. | Dynamic random access memory with operational sleep mode |
| JP3271161B2 (ja) * | 1992-03-13 | 2002-04-02 | 富士通株式会社 | 半導体記憶装置 |
| JPH06124587A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH0773146A (ja) * | 1993-06-28 | 1995-03-17 | Casio Comput Co Ltd | 電子機器 |
| JP3489906B2 (ja) * | 1995-04-18 | 2004-01-26 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US5596545A (en) * | 1995-12-04 | 1997-01-21 | Ramax, Inc. | Semiconductor memory device with internal self-refreshing |
| JPH09306164A (ja) * | 1996-05-13 | 1997-11-28 | Internatl Business Mach Corp <Ibm> | メモリ・リフレッシュ・システム |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6208577B1 (en) * | 1999-04-16 | 2001-03-27 | Micron Technology, Inc. | Circuit and method for refreshing data stored in a memory cell |
| JP2001006356A (ja) * | 1999-06-18 | 2001-01-12 | Nec Ic Microcomput Syst Ltd | セルフ・リフレッシュ制御回路およびセルフ・リフレッシュ制御方法 |
-
2002
- 2002-07-25 JP JP2002216132A patent/JP4597470B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-20 EP EP03001131A patent/EP1385172A3/en not_active Withdrawn
- 2003-01-24 US US10/350,191 patent/US6834021B2/en not_active Expired - Fee Related
- 2003-01-24 TW TW092101631A patent/TW584857B/zh active
- 2003-02-19 KR KR1020030010250A patent/KR100881650B1/ko not_active IP Right Cessation
- 2003-02-21 CN CNB031063071A patent/CN1297009C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1385172A2 (en) | 2004-01-28 |
| US20040017720A1 (en) | 2004-01-29 |
| US6834021B2 (en) | 2004-12-21 |
| KR100881650B1 (ko) | 2009-02-06 |
| JP2004062925A (ja) | 2004-02-26 |
| EP1385172A3 (en) | 2005-01-26 |
| CN1297009C (zh) | 2007-01-24 |
| TW584857B (en) | 2004-04-21 |
| TW200402056A (en) | 2004-02-01 |
| KR20040010056A (ko) | 2004-01-31 |
| CN1471170A (zh) | 2004-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041026 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080624 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20081003 |
|
| A521 | Request for written amendment filed |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100922 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |