KR20040010056A

KR20040010056A - 반도체 메모리

Info

Publication number: KR20040010056A
Application number: KR1020030010250A
Authority: KR
Inventors: 모리가오루; 야마다신이치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-07-25
Filing date: 2003-02-19
Publication date: 2004-01-31
Also published as: JP4597470B2; CN1471170A; EP1385172A3; EP1385172A2; US6834021B2; CN1297009C; KR100881650B1; JP2004062925A; TW584857B; TW200402056A; US20040017720A1

Abstract

본 발명은 동적 메모리 셀을 갖는 반도체 메모리에 있어서, 소비 전력을 증가시키는 일이 없이 액세스 시간을 단축하는 것을 과제로 한다.

동작 제어 회로는 판독 요구, 기록 요구 및 리프레시 요구에 따라서 활성화된 감지 증폭기의 비활성화 타이밍을 리프레시 요구에 응답하여 동작하는 감지 증폭기로부터 출력 가능한 최대 신호량이 메모리 셀에 전달되는 타이밍에 맞추어 설정한다. 감지 증폭기의 활성화 기간을 리프레시 동작에 맞춤으로써 액세스 시간을 단축할 수 있다. 리프레시 제어 회로는 리프레시 요구가 소정수 연속해서 발생하고 전체 메모리 셀이 리프레시된 후에 리프레시 요구 신호의 발생 주기를 길게 한다. 리프레시 요구가 연속해서 발생할 때에, 리프레시 빈도를 내려, 소비 전력을 삭감할 수 있다. 그 결과, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이 액세스 시간을 단축할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 메모리 셀에 기록된 데이터를 유지하기 위해서 리프레시 동작이 필요한 반도체 메모리에 관한 것이다.

동적 메모리 셀을 갖는 DRAM 등의 반도체 메모리는 메모리 셀의 데이터를 유지하기 위해서 소정 주기로 리프레시 동작을 실행할 필요가 있다. 리프레시 동작의 빈도는 메모리 셀에 기록된 신호량(전하량)이 클수록 낮게 할 수 있다. 이 때문에,메모리 셀에 기록하는 신호량이 클수록, 데이터 유지 시간은 길어지고, 소비 전력은 적어진다. 한편, 판독 동작에 있어서의 데이터의 재기록 및 기록 동작에서는, 메모리 셀에 기록하는 신호량을 크게 할수록, 그 동작 시간(사이클 시간)은 길어진다.

전술한 바와 같이, 데이터 유지 시간의 확보와 사이클 시간의 단축은 서로 상반된 관계에 있다. 이 때문에, DRAM 등의 반도체 메모리에 있어서, 데이터 유지 시간의 확보와 사이클 시간의 단축을 모두 실현하는 것은 곤란하였다.

종래, 저소비 전력을 중시하는 반도체 메모리에서는, 메모리 셀에 기록되는 신호량을 증가시킴으로써 사이클 시간을 늘리는 대신에 리프레시 빈도를 낮추고 있다. 고속 액세스를 중시하는 반도체 메모리에서는, 메모리 셀에 기록되는 신호량을 증가시키지 않고서 리프레시 빈도를 높이는 대신에 사이클 시간을 단축하고 있다.

본 발명의 목적은 동적 메모리 셀을 갖는 반도체 메모리에 있어서, 소비 전력을 증가시키는 일이 없이 사이클 시간을 단축하는 데에 있다.

도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시하는 블록도.

도 2는 도 1에 도시한 리프레시 타이머를 상세히 도시하는 블록도.

도 3은 도 1에 도시한 메모리 코어를 상세히 도시하는 블록도.

도 4는 도 3에 도시한 감지 증폭기 및 프리차지 회로를 상세히 도시하는 회로도.

도 5는 제1 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 도시하는 타이밍도.

도 6은 메모리 코어의 동작의 비교예를 도시하는 타이밍도.

도 7은 제1 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 8은 반도체 메모리의 동작의 비교예를 도시하는 타이밍도.

도 9는 본 발명의 반도체 메모리의 제2 실시예를 도시하는 블록도.

도 10은 제2 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 11은 본 발명의 반도체 메모리의 제3 실시예를 도시하는 블록도.

도 12는 제3 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 도시하는 타이밍도.

도 13은 제3 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 14는 본 발명의 반도체 메모리의 제4 실시예를 도시하는 블록도.

도 15는 도 14에 도시한 메모리 코어의 주요부를 상세히 도시하는 회로도.

도 16은 제4 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 도시하는 타이밍도.

도 17은 제4 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 18은 본 발명의 반도체 메모리의 제5 실시예를 도시하는 블록도.

도 19는 제5 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 20은 본 발명의 반도체 메모리의 제6 실시예를 도시하는 블록도.

도 21은 제6 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 22는 본 발명의 반도체 메모리의 제7 실시예를 도시하는 블록도.

도 23은 제7 실시예의 반도체 메모리의 동작을 도시하는 타이밍도.

도 24는 리프레시 타이머의 다른 예를 도시하는 블록도.

<도면의 주요부분에 대한 부호의 설명>

10, 10B : 커맨드 버퍼

12, 12B : 커맨드 디코더

14 : 연속 리프레시 판정 회로

15 : 리프레시 횟수 카운터

16, 40 : 리프레시 타이머

18, 18B : 어드레스 버퍼

20 : 데이터 입출력 버퍼

22, 22B : 제어 신호 생성 회로

24, 24A, 24C : 타이밍 신호 생성 회로

26 : 리프레시 어드레스 카운터

28 : 어드레스 래치 회로

30, 32 : 어드레스 프리디코더

34, 34B : 메모리 코어

38 : 출력 버퍼

ALY : 메모리 셀 어레이

BL, /BL : 비트선

BRS : 비트선 리셋 신호

CARRY : 자릿수 올림 신호

CDEC : 컬럼 디코더

CLZ : 컬럼선 신호

/CS : 칩 선택 신호

CSW : 컬럼 스위치

EALZ : 외부 어드레스 래치 신호

IALZ : 내부 어드레스 래치 신호

LONG : 주기 변경 신호

NSA, PSA : 감지 증폭기 활성화 신호

/OE : 출력 인에이블 신호

PRE : 프리차지 회로

RASZ : 로우 동작 제어 신호

RDZ : 판독 제어 신호

SA : 감지 증폭기

SB : 감지 버퍼

SREF : 리프레시 요구 신호

WA : 기록 증폭기

WDEC : 워드 디코더

/WE : 기록 인에이블 신호

WL : 워드선

WLZ : 워드선 제어 신호

WRZ : 기록 제어 신호

청구항 1의 반도체 메모리에서는, 동작 제어 회로는 메모리 셀에 대한 판독 요구, 기록 요구 및 리프레시 요구에 따라서 감지 증폭기를 활성화한다. 감지 증폭기는 메모리 셀에 기록되는 데이터의 신호량을 증폭한다. 메모리 셀은 데이터를 유지하기 위해서 리프레시가 필요하다. 또한, 동작 제어 회로는 감지 증폭기의 비활성화 타이밍을 리프레시 요구에 응답하여 동작하는 감지 증폭기로부터 출력 가능한최대 신호량이 메모리 셀에 전달되는 타이밍에 맞추어 설정한다. 이 때문에, 리프레시 요구에 응답하는 리프레시 동작에서는, 메모리 셀로부터 판독된 데이터는 다시 메모리 셀에 풀(full) 기록된다. 판독 요구에 응답하는 판독 동작 및 기록 요구에 응답하는 기록 동작에서는, 데이터는 메모리 셀에 풀 기록되지 않는다. 그러나, 감지 증폭기의 활성화 기간을 리프레시 동작 시간에 맞춤으로써, 판독 동작 시간 및 기록 동작 시간을 단축할 수 있다.

리프레시 제어 회로는 메모리 셀을 리프레시시키기 위한 리프레시 요구 신호를 주기적으로 출력한다. 리프레시 제어 회로는 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이 리프레시 요구가 소정수 연속해서 발생하고 모든 메모리 셀이 리프레시된 후에 리프레시 요구 신호의 발생 주기를 길게 한다. 이 때문에, 리프레시 요구가 연속해서 발생할 때(스탠바이 모드)에, 리프레시 빈도를 낮추어, 소비 전력을 삭감할 수 있다. 그 결과, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 2의 반도체 메모리에서는, 리프레시 제어 회로는 연속 리프레시 판정 회로 및 리프레시 타이머를 갖고 있다. 연속 리프레시 판정 회로는 메모리 셀에 대한 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이, 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터가 1주했을 때에 주기 변경 신호를 활성화한다. 리프레시 타이머는 리프레시 요구 신호의 발생 주기를 주기 변경 신호가 활성화 중일 때에 주기 변경 신호가 비활성화 중일 때보다 길게 한다. 이 때문에, 간단한 논리 회로로 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 3의 반도체 메모리에서는, 연속 리프레시 판정 회로가 출력하는 주기 변경 신호는 외부 단자를 통해 외부로 출력된다. 주기 변경 신호에 따라서 외부 리프레시 요구의 공급 주기를 길게 함으로써, 리프레시 요구를 외부로부터도 공급할 수 있는 반도체 메모리에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 4의 반도체 메모리에서는, 리프레시 제어 회로는 리프레시 횟수 카운터 및 리프레시 타이머를 갖고 있다. 리프레시 횟수 카운터는 메모리 셀에 대한 판독 요구 또는 기록 요구에 따라서 리셋되고, 리프레시 요구에 따라서 카운트 동작한다. 리프레시 횟수 카운터는 카운터치가 소정수에 도달했을 때에 주기 변경 신호를 활성화한다. 리프레시 타이머는 리프레시 요구 신호의 발생 주기를 주기 변경 신호가 활성화 중일 때에 주기 변경 신호가 비활성화 중일 때보다 길게 한다. 이 때문에, 간단한 논리 회로로 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 5의 반도체 메모리에서는, 복수의 워드선은 메모리 셀에 각각 접속되어 있다. 워드선 중 어느 한 워드선이 어드레스 신호에 따라서 선택된다. 동작 제어 회로는 판독 요구에 대한 판독 동작, 기록 요구에 대한 기록 동작 및 메모리 셀의 리프레시 동작에 있어서의 워드선의 선택 기간을 모두 동일하게 설정한다. 워드선의 선택 기간을 동작의 종류에 따라서 변경하지 않아도 되기 때문에, 동작 제어 회로를 간단하게 구성할 수 있다.

청구항 6의 반도체 메모리에서는, 리프레시 요구는, 리프레시 제어 회로가 출력하는 리프레시 요구 신호에 의해서만 인식된다. 메모리 셀의 리프레시 동작은 외부 단자로부터의 커맨드 신호를 수신하는 일이 없이, 리프레시 요구 신호에만 응답하여 실행된다. 즉, 리프레시 동작을 내부에서 자동적으로 실행하는 반도체 메모리에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 7의 반도체 메모리에서는, 복수의 워드선은, 메모리 셀에 각각 접속되어 있다. 워드선 중 어느 한 워드선이 어드레스 신호에 따라서 선택된다. 동작 제어 회로는 판독 요구에 대한 판독 동작 및 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 워드선의 선택 기간을 메모리 셀의 리프레시 동작에 있어서의 워드선의 선택 기간보다 짧게 설정한다. 이 때문에, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 더욱 단축할 수 있다.

청구항 8의 반도체 메모리에서는, 동작 제어 회로는, 판독 동작 및 기록 동작 중 적어도 어느 한 동작에 있어서의 워드선의 비선택 타이밍을 리프레시 동작에 있어서의 워드선의 비선택 타이밍보다 빠르게 설정한다. 이 때문에, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 더욱 단축할 수 있다.

청구항 9의 반도체 메모리에서는, 동작 제어 회로는 판독 요구에 대한 판독 동작 및 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 감지 증폭기의 활성화 기간을 메모리 셀의 리프레시 동작에 있어서의 감지 증폭기의 활성화 기간보다 짧게 설정한다. 이 때문에, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 더욱 단축할 수 있다.

청구항 10의 반도체 메모리에서는, 동작 제어 회로는 리프레시 제어 회로로부터의 리프레시 요구 신호의 출력 또는 외부 단자를 통해 공급되는 리프레시 커맨드에 따라서 리프레시 요구를 인식한다. 즉, 리프레시 동작을 내부에서 자동적으로 실행함과 동시에, 외부로부터의 리프레시 요구에 따라서 실행하는 반도체 메모리에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있음을 나타내고 있다. 끝에 "Z"가 붙는 신호는 정논리를 나타내고 있다. 앞에 "/"가 붙는 신호와 끝에 "X"가 붙는 신호는 부논리를 나타내고 있다. 도면 중 이중 동그라미는 외부 단자를 나타내고 있다. 이후의 설명에서는 "칩 선택 신호"를 "/CS 신호"와 같은 식으로, 신호명을 생략하여 나타내는 경우가 있다.

도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 5 및 청구항 6에 대응하고 있다. 이 반도체 메모리는 CMOS 기술을 사용하고, DRAM의 메모리 셀과 SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 외부로부터 리프레시 커맨드를 받지 않고, 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 의사 SRAM은 예컨대, 휴대 전화에 탑재되는 워크 메모리에 사용된다.

의사 SRAM은 커맨드 버퍼(10), 커맨드 디코더(12), 연속 리프레시 판정회로(14), 리프레시 타이머(16), 어드레스 버퍼(18), 데이터 입출력 버퍼(20), 제어 신호 생성 회로(22), 타이밍 신호 생성 회로(24), 리프레시 어드레스 카운터(26), 어드레스 래치 회로(28), 어드레스 프리디코더(30, 32) 및 메모리 코어(34)를 갖고 있다.

커맨드 버퍼(10)는 외부로부터 커맨드 신호(칩 선택 신호(/CS), 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE))를 수신한다. 커맨드 디코더(12)는 커맨드 버퍼(10)로부터 공급되는 커맨드 신호를 디코딩하여, 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 출력한다.

연속 리프레시 판정 회로(14)는 예컨대, 종속 접속된 2개의 래치를 갖고 있다. 연속 리프레시 판정 회로(14)는 판독 제어 신호(RDZ)(판독 요구) 또는 기록 제어 신호(WRZ)(기록 요구)가 도중에 들어가는 일이 없이, 리프레시 어드레스 카운터(26)가 1주했을 때에 주기 변경 신호(LONG)를 활성화(하이 레벨로 변화)한다. 보다 구체적으로는, 리프레시 어드레스 카운터(26)의 1주는 판독 제어 신호(RDZ)(판독 요구) 또는 기록 제어 신호(WRZ)(기록 요구)가 도중에 들어가는 일이 없이, 리프레시 어드레스(IAD)="0"을 2회 수신했을 때에 검출된다. 그리고, 연속 리프레시 판정 회로(14)는 주기 변경 신호(LONG)를 활성화한 후, 새로운 판독 커맨드(판독 요구) 또는 기록 커맨드(기록 요구)가 공급될 때까지의 기간에 주기 변경 신호(LONG)를 하이 레벨로 유지한다.

판독 커맨드는 로우 레벨의 /CS 신호, /OE 신호 및 하이 레벨의 /WE 신호가 공급되었을 때에 인식된다. 기록 커맨드는 로우 레벨의 /CS 신호, /WE 신호 및 하이 레벨의 /OE 신호가 공급되었을 때에 인식된다. 이 실시예의 반도체 메모리는 의사 SRAM이기 때문에, 리프레시 커맨드는 외부로부터 공급되지 않는다.

리프레시 타이머(16)는 리프레시 요구 신호(SREF)(내부 리프레시 커맨드)를 소정 주기로 출력한다. 리프레시 타이머(16)는 자릿수 올림 신호(CARRY)가 로우 레벨일 때에, 후술하는 도 7에 나타낸 주기(CYC1)로 리프레시 요구 신호(SREF)를 출력하고, 자릿수 올림 신호(CARRY)가 하이 레벨일 때에, 주기(CYC1)보다 늦은 주기(CYC2)로 리프레시 요구 신호(SREF)를 출력한다.

리프레시 횟수 카운터(15) 및 리프레시 타이머(16)는 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이 리프레시 요구 신호(SREF)가 소정수 연속해서 발생했을 때에, 리프레시 요구 신호(SREF)의 발생 주기를 길게 하는 리프레시 제어 회로로서 동작한다.

어드레스 버퍼(18)는 어드레스 단자를 통해 어드레스 신호(AD)를 수신하여, 수신한 신호를 로우 어드레스 신호(RAD)(상위 어드레스) 및 컬럼 어드레스 신호(CAD)(하위 어드레스)로서 출력한다. 즉, 이 의사 SRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식(非多重式) 메모리이다.

데이터 입출력 버퍼(20)는 판독 데이터를 공통 데이터 버스(CDB)를 통해 수신하여, 수신한 데이터를 데이터 단자(DQ)에 출력하고, 기록 데이터를 데이터 단자(DQ)를 통해 수신하여, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 데이터 단자(DQ)의 비트수는 예컨대 16 비트이다.

제어 신호 생성 회로(22)는 판독 제어 신호(RDZ), 기록 제어 신호(WRZ) 및리프레시 요구 신호(SREF)를 받아, 판독 동작, 기록 동작 또는 리프레시 동작 중 어느 한 동작을 받은 순서에 따라 실행하기 위해서, 로우 동작 제어 신호(RASZ)를 활성화한다. 제어 신호 생성 회로(22)는 타이밍 신호 생성 회로(24)로부터의 리셋 신호(SPRX)에 응답하여, 로우 동작 제어 신호(RASZ)를 비활성화한다. 제어 신호 생성 회로(22)는 판독 커맨드에 응답하는 판독 동작 또는 기록 커맨드에 응답하는 기록 동작을 실행할 때에, 외부 어드레스 래치 신호(EALZ)를 출력하고, 리프레시 요구 신호(SREF)에 응답하는 리프레시 동작을 실행할 때에, 내부 어드레스 래치 신호(IALZ)를 출력한다.

제어 신호 생성 회로(22)는 리프레시 요구 신호(SREF)를 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 빨리 받았을 때에, REFZ 신호에 대응하는 로우 동작 제어 신호(RASZ) 및 내부 어드레스 래치 신호(IALZ)를 출력한 후에, RDZ 신호 또는 WRZ 신호에 대응하는 로우 동작 제어 신호(RASZ) 및 외부 어드레스 래치 신호(EALZ)를 출력한다. 리프레시 요구 신호(SREF)에 응답하는 로우 동작 제어 신호(RASZ) 및 내부 어드레스 래치 신호(IALZ)는 리프레시 동작을 제어하는 리프레시 제어 신호로서 기능한다.

제어 신호 생성 회로(22)는 리프레시 요구 신호(SREF)를 RDZ 신호 또는 WRZ 신호보다 늦게 받았을 때에, RDZ 신호 또는 WRZ 신호에 대응하는 로우 동작 제어 신호(RASZ) 및 외부 어드레스 래치 신호(EALZ)를 출력한 후에, SREF 신호에 대응하는 로우 동작 제어 신호(RASZ) 및 내부 어드레스 래치 신호(IALZ)를 출력한다. 즉, 제어 신호 생성 회로(22)는 판독 동작, 기록 동작과 리프레시 동작의 우선 순서를결정하는 재정 회로로서 동작한다.

타이밍 신호 생성 회로(24)는 로우 동작 제어 신호(RASZ)(판독 요구, 기록 요구 및 리프레시 요구)에 응답하여, 감지 증폭기(SA)를 동작시키는 감지 증폭기 활성화 신호(PSA, NSA), 비트선(BL, /BL)의 프리차지 동작을 제어하는 비트선 리셋 신호(BRS) 및 워드 디코더(WDEC)를 동작시키는 워드선 제어 신호(WLZ)를 출력한다. 제어 신호 생성 회로(22) 및 타이밍 신호 생성 회로(24)는 판독 동작, 기록 동작 및 리프레시 동작을 실행하는 동작 제어 회로로서 동작한다.

리프레시 어드레스 카운터(26)는 내부 어드레스 래치 신호(IALZ)의 상승 엣지에 동기하여 카운트 동작하여, 내부 어드레스(IAD)를 "1" 증가시킨다. 리프레시 어드레스 카운터(26)의 비트수는 어드레스 단자(AD)에 공급되는 로우 어드레스 신호(RAD)의 비트수와 같다.

어드레스 래치 회로(28)는 외부 어드레스 래치 신호(EALZ)에 동기하여 로우 어드레스 신호(RAD)를 래치하거나, 또는 내부 어드레스 래치 신호(IALZ)에 동기하여 내부 어드레스 신호(IAD)를 래치한다. 어드레스 래치 회로(28)는 래치한 어드레스를 내부 로우 어드레스 신호(IRAD)로서 출력한다.

어드레스 프리디코더(32)는 내부 로우 어드레스 신호(IRAD)를 프리디코딩하여, 디코딩한 신호를 로우 어드레스 신호(RAD2)로서 출력한다. 어드레스 프리디코더(34)는 컬럼 어드레스 신호(CAD)를 프리디코딩하여, 디코딩한 신호를 컬럼 어드레스 신호(CAD2)로서 출력한다.

메모리 코어(34)는 메모리 셀 어레이(ALY), 워드 디코더(WDEC), 감지증폭기(SA), 프리차지 회로(PRE), 컬럼 디코더(CDEC), 감지 버퍼(SB) 및 기록 증폭기(WA)를 갖고 있다. 메모리 셀 어레이(ALY)는 복수의 휘발성 메모리 셀(MC)(동적 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL, /BL)(상보의 비트선)을 갖고 있다.

메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 메모리 셀(MC)은 데이터를 유지하기 위해서 정기적으로 리프레시 동작(또는 판독 동작)이 필요하다.

전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해, 판독 동작, 기록 동작 및 리프레시 동작 중 어느 한 동작이 실행된다. 메모리 셀 어레이(ALY)는 판독 동작, 기록 동작 및 리프레시 동작 중 어느 한 동작을 실행한 후, 비트선 리셋 신호(BRS)의 하이 레벨로의 변화에 응답하여 비트선(BL)을 소정의 전압으로 리셋하는 프리차지 동작을 실행한다.

감지 증폭기(SA)는 비트선(BL) 상의 데이터의 신호량을 증폭한다. 판독 동작 시에, 메모리 셀(MC)로부터 판독되어 감지 증폭기(SA)에서 증폭된 데이터는 컬럼 스위치(CSW)를 통해 데이터 버스(DB, /DB)에 전달되고, 동시에 메모리 셀(MC)에 재기록된다. 기록 동작 시에, 외부로부터 공급되어 감지 증폭기(SA)에서 증폭된 데이터는 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다. 리프레시 동작 시에, 메모리 셀(MC)로부터 판독되어 감지 증폭기(SA)에서 증폭된 데이터는 외부로 출력되지 않고 메모리 셀(MC)에 재기록된다. 프리차지 회로(PRE)는 비트선 리셋신호(BRS)의 하이 레벨로의 변화에 응답하여 비트선(BL)을 소정의 전압으로 리셋하는 프리차지 동작을 실행한다.

워드 디코더(WDEC)는 하이 레벨의 워드선 제어 신호(WLZ)를 받았을 때, 로우 어드레스 신호(RAD2)에 따라서 워드선(WL) 중 어느 한 워드선을 선택하여, 선택한 워드선(WL)을 전원 전압보다 높은 승압 전압까지 상승시킨다. 워드선(WL)을 승압하는 기술은 일반적이기 때문에, 승압 전압을 생성하는 승압 회로는 특별히 도시하지 않는다.

컬럼 디코더(CDEC)는 컬럼 어드레스 신호(CAD2)에 따라서, 비트선(BL, /BL)과 데이터 버스(DB, /DB)를 각각 접속시키는 컬럼 스위치(후술하는 도 3의 CSW)를 온으로 하는 컬럼선 신호(후술하는 도 3의 CLZ)를 출력한다.

감지 버퍼(SB)는 데이터 버스(DB, /DB) 상의 판독 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 기록 증폭기(WA)는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여, 데이터 버스(DB, /DB)에 출력한다.

도 2는 도 1에 도시한 리프레시 타이머(16)를 상세히 나타내고 있다.

리프레시 타이머(16)는 발진기(OSC1)로 구성된 발진 회로(16a), 발진기(OSC1)보다 발진 주기가 긴 발진기(OSC2)로 구성된 발진 회로(16b) 및 주기 변경 신호(LONG)에 따라서 발진 회로(16a, 16b)의 출력을 선택하여 리프레시 요구 신호(SREF)로서 출력하는 선택기(16c)를 갖고 있다. 리프레시 타이머(16)는 주기 변경 신호(LONG)가 로우 레벨인 기간에 발진기(OSC1)의 발진 주기를 갖는 리프레시 요구 신호(SREF)를 출력하고, 주기 변경 신호(LONG)가 하이 레벨인 기간에발진기(OSC2)의 발진 주기를 갖는 리프레시 요구 신호(SREF)를 출력한다. 특별히 도시하지는 않지만, 리프레시 타이머(16)는 주기 변경 신호(LONG)의 변화 시에 리프레시 요구 신호(SREF)에 장애(hazard)가 발생하는 것을 방지하는 회로를 내장하고 있다.

도 3은 도 1에 도시한 메모리 코어(34)를 상세히 나타내고 있다.

메모리 셀 어레이(ALY)는 매트릭스형으로 배치된 메모리 셀(MC), 메모리 셀(MC)에 접속된 복수의 워드선(WL)(WL0, WL1, …, WLn) 및 메모리 셀(MC)에 접속된 복수의 비트선(BL, /BL)(BL0, /BL0, BL1, /BL1, …, BLm, /BLm)을 갖고 있다. 1 라인의 워드선(WL)에 접속되어 있는 메모리 셀(MC)에 의해 1회의 리프레시 단위인 리프레시 영역(REFA)이 형성되고 있다. 즉, 워드선(WL)의 갯수와 리프레시 영역(REFA)의 수는 같다. 워드선(WL)의 갯수 및 리프레시 영역(REFA)의 수는 함께 n개이다.

각 감지 증폭기(SA)는 감지 증폭기 활성화 신호(PSA, NSA)의 신호선 및 상보의 비트선(BL, /BL)에 접속되어 있다. 각 프리차지 회로(PRE)는 비트선 제어 신호(BRS)의 신호선 및 상보의 비트선(BL, /BL)에 접속되어 있다. 각 컬럼 스위치(CSW)는 상보의 비트선(BL, /BL)에 접속되어 있다. 하이 레벨의 컬럼선 신호(CLZ)를 받은 컬럼 스위치(CSW)는 온으로 되어, 비트선(BL, /BL)과 데이터 버스(DB, /DB)를 각각 접속시킨다.

도 4는 도 3에 도시한 감지 증폭기(SA) 및 프리차지 회로(PRE)를 상세히 나타내고 있다.

감지 증폭기(SA)는 입력과 출력이 서로 접속된 2개의 CMOS 인버터와, CMOS 인버터의 pMOS 트랜지스터의 소스를 전원선(VDD)(하이 레벨측 전원선)에 접속시키는 pMOS 트랜지스터(pMOS 스위치)와, CMOS 인버터의 nMOS 트랜지스터의 소스를 접지선(VSS)(로우 레벨측 전원선)에 접속시키는 nMOS 트랜지스터(nMOS 스위치)를 갖고 있다. CMOS 인버터의 입력(또는 출력)은 비트선(BL, /BL)에 각각 접속되어 있다.

pMOS 스위치는 감지 증폭기 활성화 신호(PSA)가 로우 레벨일 때에 온으로 되어, CMOS 인버터를 전원선(VDD)에 접속시킨다. nMOS 스위치는 감지 증폭기 활성화 신호(NSA)가 하이 레벨일 때에 온으로 되어, CMOS 인버터를 접지선(VSS)에 접속시킨다. pMOS 스위치 및 nMOS 스위치가 온으로 되어 있는 기간에 CMOS 인버터는 활성화되어, 비트선(BL, /BL)의 전압차가 차동 증폭된다. 즉, 감지 증폭기(SA)는 감지 증폭기 활성화 신호(PSA, NSA)에 응답하여 전원선(VDD, VSS)에 접속되어, 비트선(BL, /BL)의 전압을 전원 전압(VDD) 또는 접지 전압(VSS)까지 증폭할 수 있다. 즉, 감지 증폭기(SA)가 증폭할 수 있는 최대의 신호량은 전원 전압(VDD) 및 접지 전압(VSS)에 대응하고 있다.

프리차지 회로(PRE)는 비트선(BL, /BL)을 서로 접속시키는 nMOS 트랜지스터와, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속시키는 nMOS 트랜지스터를 갖고 있다. nMOS 트랜지스터는 프리차지 신호(PREZ)가 하이 레벨일 때에 온으로 되어, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속시킨다.

도 5는 제1 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 나타내고 있다.

이 실시예에서는 도 1에 도시한 타이밍 신호 생성 회로(24)는 리프레시 동작, 기록 동작 및 판독 동작 시에, 감지 증폭기 활성화 신호(PSA, NSA), 비트선 제어 신호(BRS) 및 워드선 제어 신호(WLZ)를 각각 동일한 타이밍에 출력한다. 이 때문에, 감지 증폭기(SA)의 동작 기간 및 워드선(WL)의 선택 기간은 리프레시 동작, 기록 동작 및 판독 동작에 있어서 모두 동일하다.

감지 증폭기 활성화 신호(PSA, NSA)의 활성화 기간(ACT1) 및 워드선 제어 신호(WLZ)의 활성화 기간은 리프레시 동작 시에, 메모리 셀(MC)의 셀 전압(CELL)(도면에서의 굵은 선)이 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화되는 기간에 맞추어 설정되고 있다. 바꾸어 말하면, 감지 증폭기(SA)의 비활성화 타이밍은 리프레시 요구에 응답하여 동작하는 감지 증폭기(SA)로부터 출력 가능한 최대 신호량(전원 전압(VDD) 또는 접지 전압(VSS))이 메모리 셀(MC)에 전달되는 타이밍에 맞추어 설정되고 있다. 여기서, 셀 전압(CELL)은 메모리 셀(MC)에 있어서의 전송 트랜지스터와 커패시터를 접속시키는 노드의 전압이다.

리프레시 동작에서는, 데이터의 재기록 동작에 의해, 셀 전압(CELL)은 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화된다(도 5(a)). 즉, 메모리 셀(MC)에서 비트선(BL)(또는 /BL)으로 판독된 데이터는 메모리 셀(MC)에 풀 기록된다.

기록 동작에서는, 메모리 셀(MC)에 유지되어 있는 데이터와 역논리의 데이터가 기록되는 경우가 최악의 타이밍이 된다. 이 경우, 감지 증폭기(SA)에서 증폭하기 시작한 원래의 데이터를 반전할 필요가 있다(도 5(b)). 역논리의 데이터는 컬럼선 신호(CLZ)의 하이 레벨 기간에 데이터 버스(DB, /DB)를 통해 공급된다. 기록 동작에서는, 데이터의 반전 동작이 필요한 경우가 있기 때문에, 메모리 셀(MC)에의 데이터의 기록에 기여할 수 있는 기간은 짧아진다. 이 때문에, 활성화 기간(ACT1) 내에서는 셀 전압(CELL)을 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화시킬 수 없다(도 5(c)). 그러나, 데이터를 유지하기 위해서는 충분한 전압이다.

판독 동작에서는, 감지 증폭기(SA)에서 증폭된 데이터는 컬럼 스위치(CSW)를 통해 데이터 버스(DB, /DB)에 출력된다. 비트선(BL, /BL)은 컬럼선 신호(CLZ)의 하이 레벨 기간에 데이터 버스(DB, /DB)에 접속된다. 이 때, 비트선(BL, /BL)의 전압은 데이터 버스(DB, /DB)의 영향을 받아 변동한다. 따라서, 비트선(BL, /BL)의 전압이 전원 전압(VDD) 또는 접지 전압(VSS)으로 변화될 때까지의 시간은 리프레시 동작에 비해서 길어진다. 바꾸어 말하면, 메모리 셀(MC)에의 재기록은 비트선(BL, /BL)이 데이터 버스(DB, /DB)에 접속되지 않는 리프레시 동작에 비해, 충분히 이루어지지 않는다. 그 결과, 활성화 기간(ACT1) 내에서는, 셀 전압(CELL)을 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화시킬 수 없다(도 5(d)). 그러나, 데이터를 유지하기 위해서는 충분한 전압이다.

도 5에 도시한 바와 같이, 이 실시예의 특징 중 하나는 리프레시 동작 시에만 메모리 셀(MC)에의 데이터의 풀 기록을 실행한다는 것이다. 또한, 감지 증폭기(SA)의 활성화 기간, 워드선(WL)의 선택 기간 및 프리차지 동작 타이밍을 리프레시 동작, 기록 동작 및 판독 동작 모두 동일하게 하고 있다. 메모리 코어(34)의 동작 기간을 리프레시 동작에 맞춤으로써, 기록 동작 시간 및 판독 동작 시간(액세스 시간)은 단축된다. 기록 동작 후 및 판독 동작 후의 셀 전압(CELL)은 전원 전압(VDD) 또는 접지 전압(VSS)에 도달하지 않고 있다. 이 때문에, 후술하는 도 7에 도시한 바와 같이, 소정수의 리프레시 동작의 주기는 셀 전압(CELL)에 맞추어 짧게 해야 한다.

도 6은 종래의 일반적인 DRAM의 메모리 코어의 동작(비교예)을 나타내고 있다.

이 메모리 코어에서는 감지 증폭기 활성화 신호(PSA, NSA)의 활성화 기간(ACT2)은 기록 동작에 맞추어 설정되어 있다(ACT2>ACT1). 워드선 제어 신호(WLZ) 및 비트선 제어 신호(BRS)의 타이밍은 감지 증폭기 활성화 신호(PSA, NSA)에 맞추어 설정되어 있다. 이 때문에, 기록 동작, 판독 동작 및 리프레시 동작 중 어떤 동작에 있어서도 셀 전압(CELL)은 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화된다. 도면에서, 워드선(WL)의 파형에 부가한 파선은 전술한 도 5의 워드선(WL)의 비활성화 타이밍을 나타내고 있다.

도 7은 제1 실시예의 반도체 메모리의 동작을 나타내고 있다.

이 예에서는, 판독 커맨드(RD)가 2회 공급된 후, 기록 커맨드(WR)가 1회 공급된다. 기록 커맨드(WR)의 공급 전에 리프레시 요구 신호(SREF)가 출력된다(리프레시 커맨드(REF)). 기록 커맨드(WR)의 공급 후, 판독 커맨드(RD) 및 기록 커맨드(WR)는 공급되지 않고, 리프레시 커맨드(REF)에 응답하는 리프레시 동작만이 실행된다.

이 실시예의 의사 SRAM은 액세스 요구(판독 요구 또는 기록 요구)의 최소 입력 간격인 사이클 시간(tRC1) 동안에 1회의 액세스 동작(판독 동작 또는 기록 동작)과 1회의 리프레시 동작을 실행할 수 있다. 이 때문에, 의사 SRAM의 리프레시 동작은 의사 SRAM을 탑재하는 시스템에 인식되는 일이 없이 실행될 수 있다. 즉, 리프레시 동작을 외부에 대하여 숨길 수 있다.

우선, 1회째의 판독 커맨드(RD)에 응답하여, 판독 제어 신호(RDZ)가 출력되고(도 7(a)), 판독 커맨드(RD)와 함께 공급된 어드레스 신호(RAD)에 대응하는 워드선(WL)이 선택된다. 그리고, 판독 동작이 실행된다. 도 1에 도시한 연속 리프레시 판정 회로(14)는 판독 제어 신호(RDZ)의 상승 엣지에 동기하여 내부의 래치를 리셋(RESET)한다(도 7(b)).

다음에, 2회째의 판독 커맨드(RD)에 응답하여 판독 동작이 실행된다. 연속 리프레시 판정 회로(14) 내의 래치는 판독 제어 신호(RDZ)의 상승 엣지에 동기하여 다시 리셋된다(도 7(c)).

판독 동작 후 또는 판독 동작 중에, 리프레시 요구 신호(SREF)가 출력되고(도 7(d)), 판독 동작 후에 리프레시 동작이 실행된다. 도 1에 도시한 리프레시 어드레스 카운터(26)가 리프레시 어드레스(IAD)="0"을 출력했을 때, 연속 리프레시 판정 회로(14)는 내부의 래치를 셋트(SET)한다(도 7(e)).

다음에, 기록 커맨드(WR)에 응답하여 기록 동작이 실행된다(도 7(f)). 연속 리프레시 판정 회로(14) 내의 래치는 기록 제어 신호(WRZ)의 상승 엣지에 동기하여 다시 리셋된다(도 7(g)). 이와 같이, 연속 리프레시 판정 회로(14) 내의 래치는 판독 동작 또는 기록 동작에 동기하여 리셋된다.

이 후, 도 2에 도시한 발진기(OSC1)의 주기(CYC1)로 리프레시 요구 신호(SREF)가 출력된다(도 7(h)). 발진기(OSC1)의 주기(CYC1)는 기록 동작 및 판독 동작에 있어서 셀 전압(CELL)이 전원 전압(VDD) 또는 접지 전압(VSS)에 도달하지 않는 경우에도 메모리 셀(MC)에 유지되어 있는 데이터가 소실되기 전에 리프레시 동작이 실행되도록 설정되어 있다.

리프레시 어드레스 카운터(26)는 내부 어드레스 래치 신호(IALZ)의 상승 엣지에 동기하여 카운트 동작하여, 리프레시 어드레스(IAD)를 1씩 증가시킨다(도 7(i)). 한편, 사이클 시간(tRC1)과 리프레시 주기(CYC1)를 나타내는 화살표의 길이는 거의 동일하지만, 실제로 리프레시 주기(CYC1)는 사이클 시간(tRC1)의 수십배 이상으로 설정되어 있다.

연속 리프레시 판정 회로(14)는 리프레시 어드레스(IAD)가 "0"으로 변화되었을 때, 내부의 래치를 셋트(SET)한다. 그리고, 메모리 셀(MC)에 대한 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이, 리프레시 어드레스(IAD)가 2회 "0"으로 되었을 때, 즉, 리프레시 어드레스 카운터(26)가 1주했을 때에, 연속 리프레시 판정 회로(14)는 주기 변경 신호(LONG)를 활성화한다(도 7(j)).

이 때, 판독 동작 및 기록 동작이 실행되는 일이 없이, 메모리 코어(34)의 모든 리프레시 영역(REFA)(n개)에 대하여, 리프레시 동작이 연속해서 실행되고 있다. 즉, 메모리 코어(34)의 모든 메모리 셀(MC)에 풀 기록이 실행되고 있다. 이 때문에, 그 이후의 리프레시 동작은 리프레시 주기를 주기(CYC1)보다 긴 주기(CYC2)로 실행할 수 있다.

도 2에 도시한 리프레시 타이머(16)는 하이 레벨의 주기 변경 신호(LONG)를 받아, 발진기(OSC2)의 주기(CYC2)로 리프레시 요구 신호(SREF)를 출력한다(도 7(k)). 주기(CYC2)는 주기(CYC1)보다 길기 때문에, 주기 변경 신호(LONG)가 하이 레벨인 기간에, 리프레시 주기는 길어진다.

이와 같이, 리프레시 어드레스 카운터(26)가 1주할 때까지의 기간만큼 리프레시 주기를 짧게 함으로써, 사이클 시간(tRC1)을 단축할 수 있다. 리프레시 주기가 짧은 기간은 리프레시 어드레스 카운터(26)가 1주하는 동안뿐이기 때문에, 스탠바이 상태에서의 소비 전력(스탠바이 전류, 데이터 유지 전류)은 거의 증가하지 않는다.

주기 변경 신호(LONG)는 새로운 판독 커맨드 또는 기록 커맨드가 공급되어, 연속 리프레시 판정 회로(14) 내의 래치가 리셋되었을 때에, 로우 레벨(비활성화 상태)로 변화된다.

도 8은 반도체 메모리의 동작의 비교예를 도시하고 있다. 이 반도체 메모리는 전술한 도 6에 도시한 타이밍에 동작하는 메모리 코어를 갖고 있다.

리프레시 요구 신호(SREF)의 출력 간격(리프레시 주기)은 항상 일정하며, 그 간격은 발진기(OSC2)의 주기(CYC2)와 거의 같다. 이 예에서는, 도 6에서 설명한 바와 같이, 감지 증폭기 활성화 신호(PSA, NSA), 비트선 제어 신호(BRS) 및 워드선 제어 신호(WLZ)의 생성 타이밍은 기록 동작 및 판독 동작에 있어서도 메모리 셀(MC)에 데이터를 풀 기록할 수 있도록 설정되어 있기 때문에, 리프레시 주기는 비교적 길게 할 수 있다. 그러나, 판독 동작 및 기록 동작의 사이클 시간(tRC2)은사이클 시간(tRC1)보다 길어진다. 이 때문에, 데이터 전송 속도(I/O의 버스 점유율)는 향상될 수 없다.

이상, 본 실시예에서는 리프레시 커맨드(REF)에 응답하는 리프레시 동작에서는, 메모리 셀(MC)로부터 판독된 데이터를 풀 기록하고, 판독 커맨드(RD)에 응답하는 판독 동작 및 기록 커맨드(WR)에 응답하는 기록 동작에서는, 데이터를 풀 기록하지 않고서 사이클 시간(tRC)을 단축했다. 또한, 판독 커맨드(RD) 또는 기록 커맨드(WR)가 도중에 들어가는 일이 없이 리프레시 커맨드(REF)가 소정수 연속해서 발생하고, 모든 메모리 셀(MC)이 리프레시된 후에, 리프레시 요구 신호(TREF)의 발생 주기를 길게 했다. 그 결과, 스탠바이 전류를 증가시키지 않고서, 사이클 시간(tRC)을 단축할 수 있어, 데이터 전송 속도를 향상시킬 수 있다. 특히, 리프레시 동작을 내부에서 자동적으로 실행하는 의사 SRAM에 있어서, 스탠바이 전류를 증가시키지 않고서, 사이클 시간(tRC)을 단축할 수 있다.

간단한 연속 리프레시 판정 회로(14) 및 리프레시 타이머(16)에 의해, 스탠바이 모드 시의 소비 전력을 증가시키지 않고서, 사이클 시간(tRC)을 단축할 수 있다.

타이밍 신호 생성 회로(24)는 판독 동작, 기록 동작 및 리프레시 동작에 있어서의 워드선(WL)의 선택 기간을 모두 동일하게 설정했다. 동작에 따라 워드선(WL)의 선택 기간을 변경하지 않아도 되기 때문에, 타이밍 신호 생성 회로(24)를 간단하게 구성할 수 있다.

판독 동작, 기록 동작 및 리프레시 동작 시에, 감지 증폭기(SA) 및비트선(BL)(또는 /BL)을 통해 메모리 셀(MC)을 전원선(VDD, VSS)에 접속했다. 이 때문에, 감지 증폭기(SA)의 동작 개시 후, 메모리 셀(MC)에 데이터를 고속으로 기록할 수 있다. 그 결과, 리프레시 동작, 판독 동작 및 기록 동작을 고속으로 실행할 수 있다.

연속 리프레시 판정 회로(14)를 래치 회로로 구성했다. 카운터 등의 규모가 큰 회로를 사용하지 않고 리프레시 어드레스(IAD)가 "0"으로 변화된 것을 검출할 수 있기 때문에, 연속 리프레시 판정 회로(14)를 간단하게 구성할 수 있다.

도 9는 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 4 및 청구항 6∼청구항 9에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 연속 리프레시 판정 회로(14) 대신에 리프레시 횟수 카운터(15)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다. 즉, 반도체 메모리는 CMOS 기술을 사용하고, DRAM의 메모리 셀과 SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다.

리프레시 횟수 카운터(15)는 워드선(WL)(후술)의 갯수와 동일한 비트수를 갖는 2 비트 카운터로 구성되어 있다. 리프레시 횟수 카운터(15)는 판독 제어 신호(RDZ)(판독 요구) 또는 기록 제어 신호(WRZ)(기록 요구)에 동기하여 리셋되어, 내부 어드레스 래치 신호(IALZ)에 동기하여 카운트 동작한다. 리프레시 횟수 카운터(15)는 카운터치가 최대치에서 최소치로 변화되었을 때, 즉 자릿수 올림이 생겼을 때, 자릿수 올림 신호(CARRY)(주기 변경 신호)를 하이 레벨로 변화시킨다. 그리고, 리프레시 횟수 카운터(15)는 자릿수 올림이 생긴 후, 새로운 판독 커맨드(판독 요구) 또는 기록 커맨드(기록 요구)가 공급될 때까지의 기간에 자릿수 올림 신호(CARRY)를 하이 레벨로 유지한다.

리프레시 타이머(16)는 리프레시 요구 신호(SREF)(내부 리프레시 커맨드)를 소정의 주기로 출력한다. 리프레시 타이머(16)는 자릿수 올림 신호(CARRY)가 로우 레벨일 때에, 후술하는 도 7에 나타낸 주기(CYC1)로 리프레시 요구 신호(SREF)를 출력하고, 자릿수 올림 신호(CARRY)가 하이 레벨일 때에, 주기(CYC1)보다 늦은 주기(CYC2)로 리프레시 요구 신호(SREF)를 출력한다.

도 10은 제2 실시예의 반도체 메모리의 동작을 나타내고 있다.

우선, 1회째의 판독 커맨드(RD)에 응답하여, 판독 제어 신호(RDZ)가 출력되고(도 10(a)), 판독 커맨드(RD)와 함께 공급된 어드레스 신호(RAD)에 대응하는 워드선(WL)이 선택된다. 그리고, 판독 동작이 실행된다. 도 9에 도시한 리프레시 횟수 카운터(15)는 판독 제어 신호(RDZ)의 상승 엣지에 동기하여 카운터치(COUNT)를 "0"으로 리셋한다(도 10(b)).

다음에, 2회째의 판독 커맨드(RD)에 응답하여 판독 동작이 실행된다. 카운터치(COUNT)는 판독 제어 신호(RDZ)의 상승 엣지에 동기하여 다시 "0"으로 리셋된다(도 10(c)).

판독 동작 후 또는 판독 동작 중에, 리프레시 요구 신호(SREF)가 출력되고(도 10(d)), 판독 동작 후에 리프레시 동작이 실행된다. 리프레시 횟수 카운터(15)는 리프레시 어드레스(IAD)를 래치하는 내부 어드레스 래치 신호(IALZ)(도시하지 않음)의 상승 엣지에 동기하여 카운터치(COUNT)를 "0"에서 "1"로 한다(도 10(e)).

다음에, 기록 커맨드(WR)에 응답하여 기록 동작이 실행된다(도 10(f)). 카운터치(COUNT)는 기록 제어 신호(WRZ)의 상승 엣지에 동기하여 다시 "0"으로 리셋된다(도 10(g)). 이와 같이, 리프레시 횟수 카운터(15)는 판독 동작 또는 기록 동작에 동기하여 리셋된다.

이 후, 제1 실시예(도 2)와 마찬가지로, 발진기(OSC1)의 주기(CYC1)로 리프레시 요구 신호(SREF)가 출력된다(도 10(h)). 발진기(OSC1)의 주기(CYC1)는 기록 동작 및 판독 동작에 있어서 셀 전압(CELL)이 전원 전압(VDD) 또는 접지 전압(VSS)에 도달하지 않는 경우에도 메모리 셀(MC)에 유지되어 있는 데이터가 소실되기 전에 리프레시 동작이 실행되도록 설정되어 있다.

리프레시 횟수 카운터(15)는 내부 어드레스 래치 신호(IALZ)의 상승 엣지에 동기하여 카운트 동작하여, 카운터치(COUNT)를 1씩 증가시킨다(도 10(i)). 한편, 사이클 시간(tRC1)과 리프레시 주기(CYC1)를 나타내는 화살표의 길이는 거의 동일하지만, 실제로 리프레시 주기(CYC1)는 사이클 시간(tRC1)의 수십배 이상으로 설정되어 있다.

카운터치(COUNT)는 리프레시 요구 신호(SREF)의 출력에 따라서 증가하여, 최대치(n-1)에 도달한다. 그리하여, n-1회째의 리프레시 동작이 실행된다. 다음의 리프레시 요구 신호(SREF)에 의해 카운터치(COUNT)는 "1" 증가하여 "0"으로 되돌아간다. 리프레시 횟수 카운터(15)는 카운터치(COUNT)의 "0"으로의 변화에 동기하여, 자릿수 올림 신호(CARRY)를 하이 레벨(비활성화 상태)로 변화시킨다(도 10(j)).

도 2에 도시한 리프레시 타이머(16)는 하이 레벨의 자릿수 올림 신호(CARRY)를 받아, 발진기(OSC2)의 주기(CYC2)로 리프레시 요구 신호(SREF)를 출력한다(도 10(k)). 주기(CYC2)는 주기(CYC1)보다 길기 때문에, 자릿수 올림 신호(CARRY)가 하이 레벨인 기간에, 리프레시 주기는 길어진다. 바꾸어 말하면, 리프레시 주기는 리프레시 횟수 카운터(15)의 카운터치(COUNT)가 리셋되는 일이 없이 1주한 후에 길게 할 수 있다.

이와 같이, 리프레시 횟수 카운터(15)의 카운터치(COUNT)가 1주할 때까지의 기간만큼 리프레시 주기를 짧게 함으로써, 사이클 시간(tRC1)을 단축할 수 있다. 리프레시 주기가 짧은 기간은 카운터치(COUNT)가 1주하는 동안뿐이기 때문에, 스탠바이 상태에서의 소비 전력(스탠바이 전류, 데이터 유지 전류)은 거의 증가하지 않는다.

자릿수 올림 신호(CARRY)는 새로운 판독 커맨드 또는 기록 커맨드가 공급되어, 리프레시 횟수 카운터(15)가 리셋되었을 때에, 로우 레벨(비활성화 상태)로 변화된다.

이상, 본 실시예에서도 제1 실시예와 동일한 효과를 얻을 수 있다.

도 11은 본 발명의 반도체 메모리의 제3 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 4 및 청구항 6∼청구항 9에 대응하고 있다. 제1 및 제2 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제2 실시예의 타이밍 신호 생성 회로(24) 대신에 타이밍신호 생성 회로(24A)가 형성되어 있다. 그 밖의 구성은 제2 실시예와 동일하다. 즉, 반도체 메모리는 CMOS 기술을 사용하고, DRAM의 메모리 셀과 SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다.

타이밍 신호 생성 회로(24A)는 로우 동작 제어 신호(RASZ)에 응답하여, 감지 증폭기 활성화 신호를 출력한다. 또한, 타이밍 신호 생성 회로(24A)는 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 수신했을 때와 수신하지 않을 때에 있어서 PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 타이밍을 변경시킨다.

보다 상세히 말하면, 타이밍 신호 생성 회로(24A)는 RDZ 신호 또는 WRZ 신호를 수신했을 때에(판독 동작 또는 기록 동작), PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간을 짧게 한다. 바꾸어 말하면, 판독 동작 또는 기록 동작 시의 PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간은 RDZ 신호 또는 WRZ 신호가 출력되지 않고 RASZ 신호가 출력되는 리프레시 동작 시의 PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간에 비해 짧아진다.

도 12는 제3 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 나타내고 있다. 제1 실시예(도 5)와 동일한 동작에 대해서는 설명을 생략한다.

리프레시 동작, 기록 동작 및 판독 동작에 있어서, PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 개시 타이밍은 동일하다. 리프레시 동작에 있어서, 감지 증폭기(SA)의 활성화 기간(ACT1), 워드선(WL)의 선택 기간 및 프리차지 동작의 리셋 기간은 제1 실시예와 동일하다.

기록 동작 및 판독 동작에 있어서, 감지 증폭기(SA)의 활성화 기간은 활성화기간(ACT1)보다 짧은 기간(ACT3)으로 설정되어 있다. 워드선(WL)의 선택 기간 및 프리차지 동작의 리셋 기간도 활성화 기간(ACT3)에 맞추어 리프레시 동작 시보다 짧게 설정되어 있다. 이 때문에, 기록 동작 및 판독 동작 시에는 리프레시 동작 시에 비하여, 감지 증폭기(SA)의 비활성화 타이밍, 워드선(WL)의 비선택 타이밍 및 프리차지 동작의 개시 타이밍은 모두 빨라진다.

기록 동작 및 판독 동작에 있어서의 감지 증폭기(SA)의 동작 기간이 짧아지기 때문에, 메모리 셀(MC)의 셀 전압(CELL)과 전원 전압(VDD) 및 접지 전압(VSS)의 차는 제1 실시예보다 커진다. 즉, 기록 동작 및 판독 동작 시의 메모리 셀(MC)에의 기록 전압은 작아진다.

따라서, 기록 동작 및 판독 동작 후의 리프레시 주기는 제1 실시예보다 단축할 필요가 있다. 한편, 감지 증폭기(SA)의 동작 기간을 단축함으로써, 기록 동작 시간 및 판독 동작 시간(액세스 시간)을 단축할 수 있다.

도 13은 제3 실시예의 반도체 메모리의 동작을 나타내고 있다. 제2 실시예(도 10)와 동일한 동작에 대해서는 설명을 생략한다.

이 실시예에서는, 판독 동작 및 기록 동작 시의 사이클 시간(tRC2)은 제1 실시예의 사이클 시간(tRC1)보다 단축된다. 동시에, 리프레시 횟수 카운터(15)가 자릿수 올림 신호(CARRY)를 출력할 때까지의 리프레시 주기(CYC3)는 제1 실시예의 리프레시 주기(CYC1)보다 짧아진다. 리프레시 주기가 "tRC3"인 기간은 카운터치(COUNT)가 1주하는 동안뿐이기 때문에, 스탠바이 상태에서의 소비 전력(스탠바이 전류, 데이터 유지 전류)은 거의 증가하지 않는다.

리프레시 횟수 카운터(15)가 1주하여, 자릿수 올림 신호(CARRY)가 출력된 후, 리프레시 주기는 제1 실시예와 동일한 주기(CYC2)로 된다. 이 때문에, 스탠바이 상태에서의 소비 전력을 거의 증가시키지 않고서, 사이클 시간을 더욱 단축할 수 있다.

이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 타이밍 신호 생성 회로(24A)는 판독 동작 및 기록 동작에 있어서의 워드선(WL)의 선택 기간 및 감지 증폭기(SA)의 활성화 기간(ACT3)을 리프레시 동작에 있어서의 워드선(WL)의 선택 기간 및 감지 증폭기(SA)의 활성화 기간(ACT1)보다 각각 짧게 설정했다. 보다 상세히 말하면, 타이밍 신호 생성 회로(24A)는 판독 동작 및 기록 동작에 있어서의 워드선(WL)의 비선택 타이밍 및 감지 증폭기(SA)의 비활성화 타이밍을, 리프레시 동작에 있어서의 워드선(WL)의 비선택 타이밍 및 감지 증폭기(SA)의 비활성화 타이밍보다 빠르게 설정했다. 이 때문에, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간(tRC)을 더욱 단축할 수 있다.

도 14는 본 발명의 반도체 메모리의 제4 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 4, 청구항 5 및 청구항 10에 대응하고 있다. 제1 및 제2 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 반도체 메모리는 CMOS 기술을 사용하고, 셀프 리프레시 기능을 갖는 DRAM으로서 형성되어 있다. 셀프 리프레시 기능은 스탠바이 상태에 있어서, DRAM 내부에서 자동적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지하는 기능이다.

이 실시예에서는, 제2 실시예의 의사 SRAM의 커맨드 버퍼(10), 커맨드 디코더(12), 어드레스 버퍼(18), 제어 신호 생성 회로(22) 및 메모리 코어(34) 대신에 커맨드 버퍼(10B), 커맨드 디코더(12B), 어드레스 버퍼(18B), 제어 신호 생성 회로(22B) 및 메모리 코어(34B)가 형성되어 있다. 또한, 리프레시 타이머(16)는 칩 선택 신호(/CS)가 하이 레벨일 때에만 동작한다. 그 밖의 구성은 제2 실시예와 거의 동일하다.

커맨드 버퍼(10B)는 외부로부터 커맨드 신호(칩 선택 신호(/CS), 기록 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS) 및 컬럼 어드레스 스트로브 신호(/CAS))를 수신한다. /RAS 신호 및 /CAS 신호는 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)를 수신하기 위한 동기 신호이다.

커맨드 디코더(12B)는 커맨드 버퍼(10B)로부터 공급되는 커맨드 신호를 디코딩하여, 판독 제어 신호(RDZ), 기록 제어 신호(WRZ) 및 리프레시 제어 신호(REFZ) 중 어느 한 신호를 출력한다.

어드레스 버퍼(18B)는 어드레스 단자(AD)를 통해 로우 어드레스 신호(RAD) 또는 컬럼 어드레스 신호(CAD)를 수신한다. 이 실시예의 DRAM은 어드레스 단자(AD)의 수를 줄이기 위해서, 어드레스 신호를 시분할로 수신하는 어드레스 멀티플렉스 방식을 채용하고 있다.

판독 커맨드는 로우 레벨의 /CS 신호 및 하이 레벨의 /WE 신호가 공급되고,/RAS 신호, /CAS 신호에 동기하여 각각 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)가 공급되었을 때에 인식된다. 기록 커맨드는 로우 레벨의 /CS 신호, /WE 신호가 공급되고, /RAS 신호, /CAS 신호에 동기하여 각각 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)가 공급되었을 때에 인식된다.

리프레시 커맨드는 로우 레벨의 /CS 신호, /RAS 신호, /CAS 신호 및 하이 레벨의 /WE 신호가 공급되었을 때에 인식된다. 이 DRAM에서는, 리프레시하는 메모리 셀을 지정하는 어드레스 신호(리프레시 어드레스)는 리프레시 커맨드에 응답하여 공급할 필요는 없다. 리프레시 어드레스는 리프레시 어드레스 카운터(28)가 생성한다. 즉, 이 DRAM은 자동 리프레시 모드 기능을 갖고 있다.

제어 신호 생성 회로(22B)는 리프레시 제어 신호(REFZ)를 받았을 때에, 로우 동작 제어 신호(RASZ) 및 내부 어드레스 래치 신호(IALZ)를 출력한다. 그 밖의 기능은 제1 실시예의 제어 신호 생성 회로(22)와 거의 동일하다.

도 15는 도 14에 도시한 메모리 코어(34B)의 주요부를 상세히 도시하고 있다.

메모리 코어(34B)는 비트선(BL, /BL)을 판독 데이터 버스(/RDB, RDB) 및 기록 데이터 버스(WDB, /WDB)에 각각 접속시키기 위한 직렬 접속된 2개의 nMOS로 이루어지는 컬럼 스위치(36a, 36b, 36c, 36d)를 갖고 있다.

컬럼 스위치(36a)는 일단이 판독 제어 신호(RCLX)의 신호선에 접속되고, 타단이 판독 데이터 버스(/RDB)에 접속되어 있다. 컬럼 스위치(36a)에 있어서의 일단측의 nMOS의 게이트는 컬럼선 신호(CLZ)를 받고 있다. 컬럼 스위치(36a)에 있어서의 타단측의 nMOS의 게이트는 비트선(BL)에 접속되어 있다.

컬럼 스위치(36b)는 일단이 판독 제어 신호(RCLX)의 신호선에 접속되고, 타단이 판독 데이터 버스(RDB)에 접속되어 있다. 컬럼 스위치(36b)에 있어서의 일단측의 nMOS의 게이트는 컬럼선 신호(CLZ)를 받고 있다. 컬럼 스위치(36b)에 있어서의 타단측의 nMOS의 게이트는 비트선(/BL)에 접속되어 있다.

이와 같이, 비트선(BL, /BL)의 전압으로 컬럼 스위치(36a, 36b)의 온/오프를 제어하는 방식을 직접 감지 방식이라 부르고 있다. 직접 감지 방식은 비트선(BL, /BL)과 판독 데이터 버스(/RDB, RDB)를 직접 접속시키지 않으며, 또한 컬럼 스위치(36a, 36b)가 증폭 능력을 갖고 있다. 이 때문에, 감지 증폭기(SA)의 동작 시에, 비트선(BL, /BL)의 전압이 판독 데이터 버스(/RDB, RDB)의 영향에 의해 변동되는 것을 방지할 수 있다.

컬럼 스위치(36c)는 일단이 비트선(BL)에 접속되고, 타단이 기록 데이터 버스(WDB)에 접속되어 있다. 컬럼 스위치(36c)에 있어서의 일단측의 nMOS의 게이트는 컬럼선 신호(CLZ)를 받고 있다. 컬럼 스위치(36c)에 있어서의 타단측의 nMOS의 게이트는 기록 동작 시에 컬럼 어드레스 신호(CAD)에 따라서 활성화되는 기록 제어 신호(WCLZ)를 받고 있다.

컬럼 스위치(36d)는 일단이 비트선(/BL)에 접속되고, 타단이 기록 데이터 버스(/WDB)에 접속되어 있다. 컬럼 스위치(36d)에 있어서의 일단측의 nMOS의 게이트는 컬럼선 신호(CLZ)를 받고 있다. 컬럼 스위치(36d)에 있어서의 타단측의 nMOS의 게이트는 기록 제어 신호(WCLZ)를 받고 있다.

도 16은 제4 실시예의 반도체 메모리에 있어서의 메모리 코어의 동작을 나타내고 있다. 제1 실시예(도 5)와 동일한 동작에 대해서는 설명을 생략한다.

리프레시 동작, 기록 동작 및 판독 동작에 있어서, PSA, NSA 신호, BRS 신호 및 WLZ 신호의 타이밍은 제1 실시예와 모두 동일하다. 본 실시예의 DRAM은 직접 감지 방식을 채용하고 있어, 비트선(BL, /BL)은 판독 동작 시에 데이터 버스(RDB, /RDB)의 영향을 받지 않는다. 이 때문에, 판독 동작 시에 셀 전위(CELL)는 전원 전압(VDD) 또는 접지 전압(VSS)까지 변화된다. 즉, 판독 동작에서의 재기록에 있어서, 데이터는 메모리 셀(MC)에 풀 기록된다. 그 밖의 동작은 제1 실시예와 동일하다. 이 예에서도, 감지 증폭기(SA)의 동작 기간이 단축되기 때문에, 기록 동작 시간 및 판독 동작 시간(액세스 시간)을 단축할 수 있다.

도 17은 제4 실시예의 반도체 메모리의 동작을 나타내고 있다. 제2 실시예(도 10)와 동일한 동작에 대해서는 설명을 생략한다.

이 예에서는, 판독 커맨드(RD), 기록 커맨드(WR), 외부 리프레시 커맨드(REF) 및 기록 커맨드(WR)가 순차 공급된다. 그 후, 칩 선택 신호(/CS)가 하이 레벨로 변화되고, DRAM은 통상 동작 모드에서 셀프 리프레시 모드(저소비 전력 모드)로 이행된다. 셀프 리프레시 모드에서는 내부에서 발생하는 리프레시 커맨드(REF)(리프레시 요구 신호(SREF))에 응답하여 리프레시 동작(셀프 리프레시)이 실행된다.

판독 커맨드(RD), 기록 커맨드(WR) 및 외부 리프레시 커맨드(REF)는 제1 실시예와 마찬가지로, 사이클 시간(tRC1)마다 공급된다(도 17(a)). 리프레시 횟수 카운터(15)는 외부 리프레시 커맨드(REF)에 응답하는 내부 어드레스 래치 신호(IALZ)(도시하지 않음)의 상승 엣지에 동기하여 카운터치(COUNT)를 "0"에서 "1"로 한다(도 17(b)). 다음의 기록 커맨드(WR)에 응답하여, 카운터치(COUNT)는 다시 "0"으로 리셋된다(도 17(c)). 한편, 통상 동작 모드에서는, 리프레시 타이머(16)는 동작하지 않기 때문에, 카운터치(COUNT)의 변화는 동작에 영향을 주지 않는다.

/CS 신호가 하이 레벨로 변화되고, DRAM은 셀프 리프레시 모드로 이행된다(도 17(d)). 셀프 리프레시 모드로 이행됨으로써, 리프레시 타이머(16)는 동작을 개시한다. 리프레시 타이머(16)는 리프레시 주기(CYC1)마다 리프레시 요구 신호(SREF)를 출력한다(도 17(e)). 리프레시 요구 신호(SREF)에 응답하여 내부 어드레스 래치 신호(IALZ)가 출력되고, 리프레시 동작이 실행된다.

리프레시 횟수 카운터(15)는 내부 어드레스 래치 신호(IALZ)의 상승 엣지에 동기하여 카운트 동작하여, 카운터치(COUNT)를 1씩 증가시킨다(도 17(f)). 카운터치(COUNT)는 최대치(n-1)에 달한 후의 리프레시 요구 신호(SREF)에 응답하여 "0"으로 리셋된다(도 17(g)). 리프레시 횟수 카운터(15)는 카운터치(COUNT)의 "0"으로의 변화에 동기하여, 자릿수 올림 신호(CARRY)를 하이 레벨(비활성화 상태)로 변화시킨다(도 17(h)). 그리고, 그 이후의 리프레시 동작은 리프레시 주기를 주기(CYC1)보다 긴 주기(CYC2)로 실행된다.

이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 리프레시 동작을 내부에서 자동적으로 실행하는 동시에, 외부로부터의 리프레시 요구에 따라서 실행하는 DRAM에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

도 18은 본 발명의 반도체 메모리의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 4, 청구항 6∼청구항 10에 대응하고 있다. 제1 실시예∼제4 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제4 실시예의 타이밍 신호 생성 회로(24) 대신에, 제3 실시예의 타이밍 신호 생성 회로(24A)가 형성되어 있다. 그 밖의 구성은 제4 실시예와 동일하다. 즉, 반도체 메모리는 CMOS 기술을 사용하고, 셀프 리프레시 기능을 갖는 DRAM으로서 형성되어 있다.

타이밍 신호 생성 회로(24A)는 RDZ 신호 또는 WRZ 신호를 수신했을 때에(판독 동작 또는 기록 동작), PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간을 짧게 한다. 바꾸어 말하면, 판독 동작 또는 기록 동작 시의 PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간은 리프레시 동작 시의 PSA, NSA 신호, BRS 신호 및 WLZ 신호의 출력 기간에 비해 짧게 설정되어 있다.

이 실시예에서는, 전술한 제3 실시예(도 12)와 마찬가지로, 기록 동작 및 판독 동작에 있어서, 감지 증폭기(SA)의 활성화 기간은 활성화 기간(ACT1)보다 짧은 기간(ACT3)으로 설정되어 있다. 워드선(WL)의 선택 기간 및 프리차지 동작의 리셋기간도 활성화 기간(ACT3)에 맞추어 리프레시 동작 시보다 짧게 설정되어 있다. 이 때문에, 기록 동작 시간 및 판독 동작 시간은 제3 실시예보다 단축된다. 즉, 액세스 시간을 짧게 할 수 있다.

도 19는 제5 실시예의 반도체 메모리의 동작을 나타내고 있다. 제3 및 제4 실시예(도 13, 도 17)와 동일한 동작에 대해서는 설명을 생략한다.

이 예에서는, 판독 커맨드(RD), 기록 커맨드(WR), 외부 리프레시 커맨드(REF) 및 기록 커맨드(WR)가 순차 공급된다. 그 후, 칩 선택 신호(/CS)가 하이 레벨로 변화되고, DRAM은 통상 동작 모드에서 셀프 리프레시 모드(저소비 전력 모드)로 이행된다.

통상 동작 모드에 있어서, 판독 커맨드(RD), 기록 커맨드(WR) 및 외부 리프레시 커맨드(REF)는 제2 실시예와 마찬가지로, 사이클 시간(tRC3)마다 공급된다(도 19(a)). /CS 신호가 하이 레벨로 변화되고, 셀프 리프레시 모드로 이행된 후, 리프레시 횟수 카운터(15)가 자릿수 올림 신호(CARRY)를 출력할 때까지의 리프레시 주기(CYC3)는 제1 실시예의 리프레시 주기(CYC1)보다 짧아진다(도 19(b)).

셀프 리프레시 모드에 있어서, 카운터치(COUNT)가 최대치(n-1)에서 "0"으로 변화된 후, 리프레시 동작은 리프레시 주기를 주기(CYC1)보다 긴 주기(CYC2)로 실행된다(도 19(c)).

이 실시예에서도, 전술한 제1 실시예∼제3 실시예와 동일한 효과를 얻을 수 있다.

도 20은 본 발명의 반도체 메모리의 제6 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 3에 대응하고 있다. 제1 실시예∼제5 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제5 실시예의 리프레시 횟수 카운터(15)를 연속 리프레시 판정 회로(14)로 대체하고, 또한 출력 버퍼(38)를 추가하였다. 그 밖의 구성은 제5 실시예와 동일하다. 즉, 반도체 메모리는 CMOS 기술을 사용하고, 셀프 리프레시 기능을 갖는 DRAM으로서 형성되어 있다.

출력 버퍼(38)는 연속 리프레시 판정 회로(14)가 출력하는 주기 변경 신호(LONG)를 받아, 받은 신호를 외부 단자(LNG)에 출력한다. 즉, 이 실시예에서는, 리프레시 어드레스 카운터(26)가 1주한 것이 외부에 통지된다.

도 21은 제6 실시예의 반도체 메모리의 동작을 나타내고 있다. 제1 실시예(도 7)와 동일한 동작에 대해서는 설명을 생략한다.

이 예에서는, 판독 커맨드(RD), 기록 커맨드(WR), 외부 리프레시 커맨드(REF) 및 기록 커맨드(WR)가 순차 공급된다. 그 후, 외부 리프레시 커맨드(REF)가 순차 공급되고, 리프레시 어드레스 카운터(28)를 사용하여 자동 리프레시가 실행된다. 즉, DRAM은 통상 동작 모드로 동작하고 있다.

판독 커맨드(RD), 기록 커맨드(WR), 외부 리프레시 커맨드(REF)의 공급 간격은 "tRC"로 설정되고, 외부 리프레시 커맨드(REF)의 공급 간격은 "CYC3"로 설정되어 있다.

판독 커맨드(RD), 기록 커맨드(WR)가 공급되는 일이 없이, 리프레시 커맨드(REF)가 연속해서 공급되어, 리프레시 어드레스 카운터(26)가 1주한 경우, 연속 리프레시 판정 회로(14)는 주기 변경 신호(LONG)를 출력한다(도 20(a)). 주기변경 신호(LONG)는 외부 단자(LNG)를 통해 DRAM의 외부로 출력된다(도 20(b)).

DRAM을 제어하는 시스템은 주기 변경 신호(LONG)에 응답하여, 리프레시 커맨드(REF)의 공급 간격(리프레시 주기)을 CYC3에서 CYC2로 변경시킨다(도 20(c)). 즉, 리프레시 어드레스 카운터(26)가 1주한 후, DRAM을 제어하는 시스템에 의해 리프레시 주기가 길게 된다. 리프레시 주기가 길게 됨으로써, 통상 동작 시에 있어서의 스탠바이 시의 소비 전력은 적어진다.

또한, DRAM은 셀프 리프레시 모드를 갖고 있다. 이 때문에, 시스템이 /CS 신호를 하이 레벨로 변화하는 전후에 있어서, DRAM은 제5 실시예(도 19)와 동일한 타이밍에 동작한다.

이 실시예에서도, 전술한 제1 실시예∼제5 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 연속 리프레시 판정 회로(14)가 출력하는 주기 변경 신호(LONG)를 외부 단자(LNG)를 통해 외부로 출력했다. 이 때문에, 리프레시 요구가 외부로부터도 공급 가능한 DRAM을 제어하는 시스템이 발생하는 리프레시 요구 간격을 주기 변경 신호(LONG)에 따라서 변경할 수 있다. 그 결과, 리프레시 요구(리프레시 커맨드(REF))가 외부로부터 계속해서 공급되는 경우에도 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간(tRC)을 단축할 수 있다.

도 22는 본 발명의 반도체 메모리의 제7 실시예를 나타내고 있다. 이 실시예는 청구항 1 및 청구항 5에 대응하고 있다. 제1 실시예∼제6 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제5 실시예에 출력 버퍼(38)를 추가하였다. 그 밖의 구성은 제5 실시예와 동일하다. 즉, 반도체 메모리는 CMOS 기술을 사용하고, 셀프 리프레시 기능을 갖는 DRAM으로서 형성되어 있다.

출력 버퍼(38)는 리프레시 횟수 카운터(15)가 출력하는 자릿수 올림 신호(CARRY)를 받아, 받은 신호를 외부 단자(CRY)에 출력한다. 즉, 이 실시예에서는, 리프레시 횟수 카운터(15)가 1주한 것이 외부에 통지된다.

도 23은 제7 실시예의 반도체 메모리의 동작을 나타내고 있다. 제5 실시예(도 19)와 동일한 동작에 대해서는 설명을 생략한다.

판독 커맨드(RD), 기록 커맨드(WR)가 공급되는 일이 없이, 리프레시 커맨드(REF)가 연속해서 공급된 경우, 리프레시 횟수 카운터(15)는 카운터치(COUNT)를 순차 증가시킨다(도 23(a)). 카운터치(COUNT)가 최대치(n-1)에서 "0"으로 변화되고, 자릿수 올림 신호(CARRY)가 출력된다. 자릿수 올림 신호(CARRY)는 외부 단자(CRY)를 통해 DRAM의 외부로 출력된다(도 23(b)).

DRAM을 제어하는 시스템은 자릿수 올림 신호(CARRY)에 응답하여, 리프레시 커맨드(REF)의 공급 간격(리프레시 주기)을 CYC3에서 CYC2로 변경시킨다(도 23(c)). 즉, 리프레시 횟수 카운터(15)가 1주한 후, DRAM을 제어하는 시스템에 의해 리프레시 주기가 길게 된다. 리프레시 주기가 길게 됨으로써, 통상 동작 시에 있어서의 스탠바이 시의 소비 전력은 작아진다.

한편, DRAM은 셀프 리프레시 모드를 갖고 있다. 이 때문에, 시스템이 /CS 신호를 하이 레벨로 변화시키는 전후에 있어서, DRAM은 제5 실시예(도 19)와 동일한 타이밍에 동작한다.

이 실시예에서도, 전술한 제1 실시예∼제6 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 리프레시 횟수 카운터(15)가 출력하는 자릿수 올림 신호(CARRY)를 외부 단자(CRY)를 통해 외부로 출력했다. 이 때문에, 리프레시 요구가 외부로부터도 공급 가능한 DRAM을 제어하는 시스템이 발생하는 리프레시 요구간격을 자릿수 올림 신호(CARRY)에 따라서 변경할 수 있다. 그 결과, 리프레시 요구(리프레시 커맨드(REF))가 외부로부터 계속해서 공급되는 경우에도, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간(tRC)을 단축할 수 있다.

한편, 전술한 실시예에서는, 리프레시 타이머(16)를 도 2에 도시한 회로로 구성한 예에 대해 설명했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 도 24에 도시한 바와 같이, 리프레시 타이머(40)를 발진기(OSC1), 카운터(CNT1, CNT2)를 직렬 접속하여 구성하더라도 좋다. 이 경우, 카운터(CNT1)를 짧은 리프레시 주기에 대응하는 카운터로서 사용하는 동시에, 긴 리프레시 주기에대응하는 카운터의 하위 비트로서 사용할 수 있다. 그 결과, 리프레시 타이머(40)의 레이아웃 면적을 작게 할 수 있다. 또한, 선택기(40a)의 출력에 펄스 생성기(40b)를 접속시킴으로써, 펄스형의 리프레시 요구 신호(SREF)를 용이하게 생성할 수 있다.

전술한 실시예에서는, 리프레시 횟수 카운터(15)를 판독 제어 신호(RDZ) 및 기록 동작 신호(WRZ)에 동기하여 리셋하고, 내부 어드레스 래치 신호(IALZ)에 동기하여 카운트 동작한 예에 대해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 리프레시 횟수 카운터(15)를 외부 어드레스 래치 신호(EALZ)에 동기하여 리셋하고, 내부 어드레스 래치 신호(IALZ)에 동기하여 카운트 동작하더라도 좋다. 또는, 카운트 동작을 리프레시 요구 신호(SREF)에 동기하여 행하더라도 좋다.

전술한 제3 실시예에서는, 감지 증폭기(SA)의 활성화 기간을 리프레시 동작 시에 기간(ACT1)으로 설정하고, 기록 동작 및 판독 동작 시에 기간(ACT3)으로 설정한 예에 대해서 설명했다. 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 감지 증폭기(SA)의 활성화 기간을 리프레시 동작, 기록 동작 및 판독 동작의 순으로 짧게 하더라도 좋다. 이 경우, 판독 동작 시간을 더욱 단축할 수 있어, 데이터 전송 속도를 향상시킬 수 있다. 특히, 판독 동작의 빈도가 기록 동작의 빈도에 비해서 높은 반도체 메모리에 적용하면 효과적이다.

전술한 제4 실시예에서는, 본 발명을 직접 감지 증폭기 방식의 DRAM에 적용한 예에 대해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 본 발명을 직접 감지 증폭기 방식의 의사 SMM에 적용하더라도 동일한 효과를 얻을 수 있다.

이상의 실시예에서 설명한 발명을 정리하여, 부기로서 개시한다.

(부기 1) 데이터를 유지하기 위해서 리프레시가 필요한 복수의 메모리 셀과,

상기 메모리 셀에 기록되는 데이터의 신호량을 증폭하는 감지 증폭기와,

상기 메모리 셀에 대한 판독 요구, 기록 요구 및 리프레시 요구에 따라서 상기 감지 증폭기를 활성화함과 동시에, 상기 감지 증폭기의 비활성화 타이밍을 상기 리프레시 요구에 응답하여 동작하는 상기 감지 증폭기로부터 출력 가능한 최대 신호량이 상기 메모리 셀에 전달되는 타이밍에 맞추어 설정하는 동작 제어 회로와,

상기 메모리 셀을 리프레시시키기 위한 리프레시 요구 신호를 주기적으로 출력함과 동시에, 상기 판독 요구 또는 상기 기록 요구가 도중에 들어가는 일이 없이 리프레시 요구가 소정수 연속해서 발생하고 모든 상기 메모리 셀이 리프레시된 후에 상기 리프레시 요구 신호의 발생 주기를 길게 하는 리프레시 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리.

(부기 2) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀 중 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스 를 생성하는 리프레시 어드레스 카운터를 포함하며,

상기 리프레시 제어 회로는,

상기 메모리 셀에 대한 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이 상기 리프레시 어드레스 카운터가 1주했을 때에 주기 변경 신호를 활성화하는연속 리프레시 판정 회로와,

상기 리프레시 요구 신호의 발생 주기를 상기 주기 변경 신호가 활성화 중일 때에 상기 주기 변경 신호가 비활성화 중일 때보다 길게 하는 리프레시 타이머를 포함하는 것을 특징으로 하는 반도체 메모리.

(부기 3) 부기 2에 기재한 반도체 메모리에 있어서,

상기 연속 리프레시 판정 회로가 출력하는 상기 주기 변경 신호를 외부로 출력하는 외부 단자를 포함하는 것을 특징으로 하는 반도체 메모리.

(부기 4) 부기 2에 기재한 반도체 메모리에 있어서,

상기 리프레시 제어 회로는 상기 리프레시 요구 신호의 발생 주기를 길게 하고 있는 기간에, 상기 판독 요구 또는 상기 기록 요구가 발생했을 때에, 상기 주기 변경 신호를 비활성화하는 것을 특징으로 하는 반도체 메모리.

(부기 5) 부기 1에 기재한 반도체 메모리에 있어서,

상기 리프레시 제어 회로는,

상기 메모리 셀에 대한 판독 요구 또는 기록 요구에 따라서 리셋되고, 리프레시 요구에 따라서 카운트 동작하며, 카운터치가 상기 소정수에 도달했을 때에 주기 변경 신호를 활성화하는 리프레시 횟수 카운터와,

(부기 6) 부기 5에 기재한 반도체 메모리에 있어서,

상기 리프레시 횟수 카운터가 출력하는 상기 주기 변경 신호를 외부로 출력하는 외부 단자를 포함하는 것을 특징으로 하는 반도체 메모리.

(부기 7) 부기 5에 기재한 반도체 메모리에 있어서,

(부기 8) 부기 5에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 리프레시 요구를 인식했을 때에 리프레시 동작을 제어하는 리프레시 제어 신호를 출력하고,

상기 리프레시 횟수 카운터는 상기 리프레시 제어 신호를 상기 리프레시 요구로서 카운트하는 것을 특징으로 하는 반도체 메모리.

(부기 9) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀에 각각 접속되고, 어드레스 신호에 따라서 선택되는 복수의 워드선을 포함하며,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작, 상기 기록 요구에 대한 기록 동작 및 상기 메모리 셀의 리프레시 동작에 있어서의 상기 워드선의 선택 기간을 모두 동일하게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 10) 부기 1에 기재한 반도체 메모리에 있어서,

상기 리프레시 요구는 상기 리프레시 제어 회로가 출력하는 상기 리프레시 요구 신호에 의해서만 인식되며,

상기 메모리 셀의 리프레시 동작은 외부 단자로부터의 커맨드 신호를 수신하는 일이 없이 상기 리프레시 요구 신호에만 응답하여 실행되는 것을 특징으로 하는 반도체 메모리.

(부기 11) 부기 1에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작 및 상기 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 워드선의 선택 기간을 상기 메모리 셀의 리프레시 동작에 있어서의 상기 워드선의 선택 기간보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 12) 부기 11에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 판독 동작 및 상기 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 워드선의 비선택 타이밍을 상기 리프레시 동작에 있어서의 상기 워드선의 비선택 타이밍보다 빠르게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 13) 부기 1에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작 및 상기 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 감지 증폭기의 활성화 기간을 상기 메모리 셀의 리프레시 동작에 있어서의 상기 감지 증폭기의 활성화 기간보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 14) 부기 13에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 판독 동작 및 상기 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 감지 증폭기의 비활성화 타이밍을 상기 리프레시 동작에 있어서의 상기 감지 증폭기의 비활성화 타이밍보다 빠르게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 15) 부기 1에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 리프레시 제어 회로로부터의 리프레시 요구 신호의 출력 또는 외부 단자를 통해 공급되는 리프레시 커맨드에 따라서 상기 리프레시 요구를 인식하는 것을 특징으로 하는 반도체 메모리.

(부기 16) 부기 1에 기재한 반도체 메모리에 있어서,

상기 동작 제어 회로는 상기 판독 요구, 상기 기록 요구 및 상기 리프레시 요구에 따라서 상기 감지 증폭기를 활성화하는 감지 증폭기 활성화 신호를 출력하고,

상기 감지 증폭기는 상기 감지 증폭기 활성화 신호에 응답하여 전원선에 접속되고,

상기 감지 증폭기가 출력 가능한 상기 최대 신호량은 상기 전원선의 전원 전압에 대응하는 양인 것을 특징으로 하는 반도체 메모리.

(부기 17) 부기 1에 기재한 반도체 메모리에 있어서,

복수의 상기 메모리 셀은 1회의 리프레시 단위인 복수의 리프레시 영역으로 구획되고,

상기 소정수는 상기 리프레시 영역의 수와 같은 것을 특징으로 하는 반도체 메모리.

(부기 18) 부기 17에 기재한 반도체 메모리에 있어서,

상기 리프레시 영역은 상기 워드선에 대응하여 각각 형성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 19) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀을 상기 감지 증폭기에 각각 접속하는 비트선을 포함하며,

상기 감지 증폭기는 상기 비트선 상에 전달된 데이터의 신호량을 증폭하는 것을 특징으로 하는 반도체 메모리.

부기 16의 반도체 메모리에서는, 동작 제어 회로는 판독 요구, 기록 요구 및 리프레시 요구에 따라서 감지 증폭기를 활성화하는 감지 증폭기 활성화 신호를 출력한다. 감지 증폭기는 감지 증폭기 활성화 신호에 응답하여 전원선에 접속된다. 감지 증폭기가 출력 가능한 최대 신호량은 전원선의 전원 전압에 대응하는 양이다. 감지 증폭기에 의해서 메모리 셀에 기록하는 신호량을 전원 전압에 대응시킴으로써, 감지 증폭기의 동작 개시 후, 메모리 셀에 데이터를 고속으로 기록할 수 있다. 그 결과, 리프레시 동작, 판독 동작 및 기록 동작을 고속으로 실행할 수 있다.

이상, 본 발명에 대해서 상세히 설명하여 왔지만, 전술한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것은 아니다. 본발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

청구항 1의 반도체 메모리에서는, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 2 및 청구항 4의 반도체 메모리에서는, 간단한 논리 회로로 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 3의 반도체 메모리에서는, 리프레시 요구를 외부로부터도 공급할 수 있는 반도체 메모리에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 5의 반도체 메모리에서는, 워드선의 선택 기간을 동작의 종류에 따라서 변경하지 않아도 되기 때문에, 동작 제어 회로를 간단하게 구성할 수 있다.

청구항 6의 반도체 메모리에서는, 리프레시 동작을 내부에서 자동적으로 실행하는 반도체 메모리에 있어서, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 단축할 수 있다.

청구항 7∼10의 반도체 메모리에서는, 스탠바이 모드 시의 소비 전력을 증가시키는 일이 없이, 사이클 시간을 더욱 단축할 수 있다.

Claims

데이터를 유지하기 위해서 리프레시가 필요한 복수의 메모리 셀과;

상기 메모리 셀에 기록되는 데이터의 신호량을 증폭하는 감지 증폭기와;

상기 메모리 셀에 대한 판독 요구, 기록 요구 및 리프레시 요구에 따라서 상기 감지 증폭기를 활성화함과 동시에, 상기 감지 증폭기의 비활성화 타이밍을 상기 리프레시 요구에 응답하여 동작하는 상기 감지 증폭기로부터 출력 가능한 최대 신호량이 상기 메모리 셀에 전달되는 타이밍에 맞추어 설정하는 동작 제어 회로와;

상기 메모리 셀을 리프레시시키기 위한 리프레시 요구 신호를 주기적으로 출력함과 동시에, 상기 판독 요구 또는 상기 기록 요구가 도중에 들어가는 일이 없이 리프레시 요구가 소정수 연속해서 발생하고 상기 메모리 셀이 모두 리프레시된 후에 상기 리프레시 요구 신호의 발생 주기를 길게 하는 리프레시 제어 회로

를 포함하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 중 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터를 포함하며,

상기 리프레시 제어 회로는,

상기 메모리 셀에 대한 판독 요구 또는 기록 요구가 도중에 들어가는 일이 없이 상기 리프레시 어드레스 카운터가 1주했을 때에 주기 변경 신호를 활성화하는연속 리프레시 판정 회로와;

상기 리프레시 요구 신호의 발생 주기를 상기 주기 변경 신호가 활성화 중일 때에 상기 주기 변경 신호가 비활성화 중일 때보다 길게 하는 리프레시 타이머를 포함하는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서,

상기 연속 리프레시 판정 회로가 출력하는 상기 주기 변경 신호를 외부로 출력하는 외부 단자를 포함하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 제어 회로는,

상기 메모리 셀에 대한 판독 요구 또는 기록 요구에 따라서 리셋되고, 리프레시 요구에 따라서 카운트 동작하며, 카운터치가 상기 소정수에 도달했을 때에 주기 변경 신호를 활성화하는 리프레시 횟수 카운터와;

상기 리프레시 요구 신호의 발생 주기를 상기 주기 변경 신호가 활성화 중일 때에 상기 주기 변경 신호가 비활성화 중일 때보다 길게 하는 리프레시 타이머를 포함하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 메모리 셀에 각각 접속되고, 어드레스 신호에 따라서 선택되는 복수의워드선을 포함하며,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작, 상기 기록 요구에 대한 기록 동작 및 상기 메모리 셀의 리프레시 동작에 있어서의 상기 워드선의 선택 기간을 모두 동일하게 설정하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 리프레시 요구는 상기 리프레시 제어 회로가 출력하는 상기 리프레시 요구 신호에 의해서만 인식되며,

상기 메모리 셀의 리프레시 동작은 외부 단자로부터의 커맨드 신호를 수신하는 일이 없이 상기 리프레시 요구 신호에만 응답하여 실행되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 메모리 셀에 각각 접속되고, 어드레스 신호에 따라서 선택되는 복수의 워드선을 포함하며,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작 및 상기 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 워드선의 선택 기간을 상기 메모리 셀의 리프레시 동작에 있어서의 상기 워드선의 선택 기간보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.
제7항에 있어서,

상기 동작 제어 회로는 상기 판독 동작 및 상기 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 워드선의 비선택 타이밍을 상기 리프레시 동작에 있어서의 상기 워드선의 비선택 타이밍보다 빠르게 설정하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 동작 제어 회로는 상기 판독 요구에 대한 판독 동작 및 상기 기록 요구에 대한 기록 동작 중 적어도 어느 한 동작에 있어서의 상기 감지 증폭기의 활성화 기간을 상기 메모리 셀의 리프레시 동작에 있어서의 상기 감지 증폭기의 활성화 기간보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 동작 제어 회로는 상기 리프레시 제어 회로로부터의 리프레시 요구 신호의 출력 또는 외부 단자를 통해 공급되는 리프레시 커맨드에 따라서 상기 리프레시 요구를 인식하는 것을 특징으로 하는 반도체 메모리.