TW584857B - Semiconductor memory - Google Patents

Description

584857 玖、發明說明 I：發明戶斤屬之技術領域3 發明背景 1. 發明領域 本發明有關一種半導體記憶體其需要更新操作以保留 5 被寫入於其記憶體單元中的資料。 I：先前技術3 2. 習知技藝說明 此半導體記憶體，如一具有動態記憶體單元之dram ，需要執行具有一預定週期之更新操作為了保留在它們的 10記憶體單元中之資料，更新操作的頻率可藉由增加被寫入 在該等記憶體單元中的信號量（電荷）而被降低。因此，被 寫入至該等記憶體單元的信號量愈多，資料保留時間愈長 且功率消耗愈低。另一方面，於讀取操作期間在重新寫入 資料之時與在寫入操針，W越多的信號量寫入至該等記 15憶體單元導致延長的操作時間（週期時間）。 如上述，確保該資料保留時間與減少該週期時間是彼 此-致的目標。因此’對於半導體記憶體諸如一⑽鳩在 同時達成確保該資料保留時間與減少該週期時間二者已β 困難的。 & 20 先上，在以降低功率消耗為目的之半導體記憶體中 ’被寫入至料記憶料元之㈣量被增加 力ΓΓ寫人至”記憶體單元之信號量不被增 且子於較向更新頻率的回報是該週期時間被減少。 6 玖、發明說明 C考务明内j 發明概要 本毛明之目的係在不增加功率消耗下減少具有動態記 隐體單兀之半導體記憶體的週期時間。

10大器不啟動的一時序以便對應一 該操作控制電路亦設定該等感應放 便對應一係被因應該更新請求而操 作之該等感應放大器所放大的信號最大可能量被傳送至該 等記憶體單元的時序。於是，在一對應該更新請求的更新 操作中，從該等記憶體單元所讀出之資料再度完全被寫入 至该等記憶體單元。在一對應該讀取請求的讀取操作與一 15對應該寫入請求的寫入操作中，資料未完全被寫入至該等 記憶體單元。然而，使該等感應放大器之啟動週期適合於 一更新操作允許讀取操作時間與寫入操作時間的減少。 一更新控制電路週期性輸出一更新請求信號作為用以 更新忒專δ己憶體單元的更新請求，該更新控制電路，在無 20该讀取請求或該寫入請求的插入下一預定數量之該更新請 求被連續產生以至於該等記憶體單元全部被更新後，延長 產生該更新請求信號之週期。當該等更新請求連續產生時（ 備用模式），該更新頻率於是能被降低以減少功率消耗。因 此，在該備用模式下，不增加功率消耗，該週期時間能被 7 584857 玖、翻 減少。 根據本發明之半導體記憶體的另一個觀點，該更新控 制電路包令連績更新判斷電路與一更新計時器。當一用 Λ 以產生一指定一更新記憶體單元更新的更新位址的更新位 1 5址計數器經歷一單一輪無該讀取請求或該寫入請求的插入 時’该連續更新判斷電路啟動一週期變化信號。當該週期 變化信號被啟動時，該更新計時器延長產生該更新請求信 號的週期長度，以至於該週期係長於該週期變化信號係不 · 啟動時的一週期長度。於該備用模式期間，不增加功率消 10耗，該週期時間於是能被一簡單邏輯電路減少。 根據本發明之半導體記憶體的另一個觀點，自該連續 更新判斷電路所輸出之該週期變化信號基由一位步端被輸 出至外部。根據該週期變化信號，用以供應一外部更新請 求之週期能被延長，以至於在該備用模式期間，不增加功 15率/肖耗下，一甚至從外部能被供應又該更新請求的半導體 記憶體的週期時間能被減少。 · 根據本發明之半導體記憶體的另一個觀點，該更新控 制電路包含-更新計數器與一更新計時器。該更新計數器 ， 根據.亥4取明求或該寫入請求而被重置、並根據該更新請 — 2 〇 求信號而計算。古女兩a丄& σ。 w亥更新计數益，當它的計數器值達到該預 疋數里日寺啟動一週期變化信號。當該週期變化信號被啟 動夺錢新叶時器延長產生該更新請求信號的週期長纟 - ’以至於該週期係長於該週期變化信號係不啟動時的一週 長度於w亥備用模式下，不增加功率消耗，該週期時間 8 玖、發明說明 於是能被一簡單邏輯電路減少。 根據本發明之半導體記憶體的另一個觀點，複數條字 線/刀別連接至該等記憶體單元，該每一條字線根據一位址 U而被選擇。在_對應該讀取請求之讀取操作、一對應 該寫入請求之請求操作、及一對應該更新請求之更新操作 中’該才呆作控制電路將該等字線之選擇週期設定成相等。 因4等字線之選擇週期不需依操作類型而被改變，所以該 操作控制電路能被簡單的建構。 10 根據本發明之半導體記憶體的另一個觀點，該更新請 束僅被自。玄更新控制電路所輸出之該更新請求信號所識別 更新操作僅因應該更新請求信號而被執行在該等記憶 體早70上，無須接收一來自外部端之指令信號。即，一種 能夠在内部自動執行一更新操作的半導體記憶體於該備用 模式不增加功率消耗下能被減少它的週期時間。 15 根據本發月之半導體g己憶體的另一個觀點，複數條字 線係分別連接至該等記憶體單元，該每—條字線根據一位 址信號而被選擇。該操作控制電路將在一對應該讀取請求 之讀取操作或-對應該寫入請求之請求操作中的至少—個 中該等字線的-選擇週期設定成短於在_對應該更新請求 2〇之更新操作中該等字線之選擇週期。於是’於該備用模式 不增加功率消耗下，該週期時間進—步能被減少。 根據本明之半導體記憶體的另一個觀點，該操作控 制電路將於該讀取操作與該寫入操作中的至少一個期間用 於被取消之該等字線的一時序設定成提早於在該更新操作 9 玖、發明說明 期間用於被取消之該等字線的時序。於是，於該備用模式 不增加任何功率消耗下，該週期時間進—步能被減少。 根據本發明之半導體記憶體的另—個觀點，該操作控 制電路將在一對應該讀取請求之讀取操作與一對應該寫入 5請求之請求操作中的至少一個中該等感應放大器的—啟動 週期設定在短於在-對應該更新請求之更新操作中用於該 等感應放大器之啟動週期。於是，於該制模式不增加任 何功率消耗下，該週期時間進一步能被減少。 根據本發明之半導體記憶體的另一個觀點，當該更新 10請求信號自該更新控制電路被輸出或當一更新指令經由一 外部端被供應時，該操作控制電路識別該更新請求。即， 在内部且因應來自外部之更新請求自動執行更新操作的一 半導體記憶體中，於該備用模式不增加任何功率消耗下， 该週期時間進一步能被減少。 15 根據本發明之半導體記憶體的另一個觀點，該操作控 制電路輸ϋ應放大H啟動錢用關應該讀取請求、 該寫入請求及該更新請求而啟動該等感應放大器。該等感 應放大器被連接至-因應該感應放大器啟動信號的電源供 應線，被該等感應放大器所放大之信號的最大可能量是一 20對應該電源供應線的電源供應電壓之量。經由該等感應放 大器，被寫入至該等記憶體單元的信號量被導致對應有該 電源供應電壓。在該等感應放大器的操作開始後，資料於 是能在高速下被寫入至該等記憶體單元。因此，該更新操 作、該讀取操作、及該寫入操作能在高速下被執行。 10 584857 玖、發明說明 圖式簡單說明 第1圖是一顯示本發明半導體記憶體的第一實施例之 方塊圖； 第2圖是一顯示第1圖所示之更新計時器細節的方塊 5 圖； 第3圖是一顯示第1圖所示之記憶體核心細節的方塊 圖； 第4圖是一顯示第3圖所示之感應放大器與預充電電 路細節的電路圖； 10 第5圖是一顯示該第一實施例半導體記憶體中該記憶 體核心操作的時序圖； 第6圖是一顯示該記憶體核心操作之比較範例的時序 圖； 第7圖是一顯示該第一實施例半導體記憶體之操作的 15 時序圖； 第8圖是一顯示該半導體記憶體操作之比較範例的時 序圖， 第9圖是一顯示本發明半導體記憶體的第二實施例之 方塊圖， 20 第10圖是一顯示該第二實施例半導體記憶體的之操作 的時序圖； 第11圖是一顯示本發明半導體記憶體的第三實施例之 方塊圖； 第12圖是一顯示該第三實施例半導體記憶體中記憶體 11 584857 软、發明說明 核心之操作的時序圖； 第13圖是一顯示該第三實施例半導體記憶體之操作的 時序圖； 5 第14圖是一顯示本發明半導體記憶體的第四實施例之 方塊圖； 第15圖杲―加一》 ^ 顯不第14圖所示之記憶體核心之必要部 分細節的方塊圖； 10 第16圖县 員示該第四實施例半導體記憶體中記憶體 核心之操作的時序圖； 第17圖是一 時序圖； 第18圖是— 方塊圖； 顯示該第四實施例半導體記憶體之操作的 顯示本發明半導體記憶體的第五實施例之 15 第19圖是一顯 時序圖； 不 該第五實施例半導體記憶體之操作的 第20圖是— 方塊圖； 第21圖是— 時序圖； 顯示本發明半導體記憶體的第六實施例 顯示該第六實施例半導體記憶體之操作 之 的 20 第22圖是一盈 方塊圖； ”、、林發明半導體記憶體的第七實施例之 第23圖是一盈 時序圖；〗 不該第七實施例半導體記憶體之操作的 第24圖是—酤一 ▲ *、、、不该更新計時器的另—範例之方塊圖。 12 玖、發明說明 【貝方包^7- 】 較佳實施例之詳細說明 在下’本發明之實施例將參考該等圖式被說明。在該 等圖式中’每一條粗線代表一修復數條線所組成之信號線 5子尾在”Z”的信號是正邏輯，具有一前導，7”的信號與字尾 在x的信號是負邏輯，該等圖式中的雙圈代表外部端。 在以下說明中，信號名稱可被縮寫像一，，晶片選擇信號，，則 為”/CS信號”。 第1圖顯示本發明半導體記憶體的第一實施例。此半 10導體記憶體，藉由利用CMOS技術，係形成作為一假 SRAM，其具有DRAM記憶體單元與一 SRAM介面。該假 SRAM在該晶片中以一固定時間間隔不用接收來自外部的 一更新指令下執行更新操作，藉此保留被寫入在它的記憶 體單元中的資料。例如，此假SRAM是用於被實施在一大 15 哥大上的工作記憶體。 該假SRAM包含一指令緩衝器10、一指令解碼器12 、一連續更新判斷電路14、一更新計時器16、一位址緩衝 器18、一資料輸入/輸出緩衝器20、一控制信號產生器22 、一時序信號產生器24、一更新位址計數器26、位址閂鎖 20電路28及29、位址預先解碼器30及32、以及一記憶體核 心34 〇 該指令緩衝器10接收來自外部的指令信號（一晶片選 擇信號/CS、一寫入致能信號/WE、及一輸出致能信號/〇E) ，該指令解碼器12將從該指令緩衝器所供應的該等指令信 13 玖、發明說明 號解碼、並輸出一讀取控制信號RDZ或一寫入控制信號 WRZ。 該連續更新判斷電路14例如具有兩個串聯的閂鎖。當 更新位址計數器26經歷單一輪無該讀取控制信號RDZ(讀 5 取請求）或該寫入控制信號WRZ(寫入請求）的插入時，該連 續更新判斷電路14啟動（改變至該準位）一週期變化信號 LONG。更特別是，當一更新位址IAD=”0”被接收兩次無 該讀取控制信號RDZ(讀取請求）或該寫入控制信號WRZ( 寫入請求）的插入時，一單一輪之更新位址計數器26被偵 10 測。然後，在該週期變化信號LONG的啟動後，當一新讀 取指令（讀取請求）或寫入指令（寫入請求）被供應時該連續更 新判斷電路14不啟動（改變至低準位）。 當該低準位的/CS信號與/OE信號及該高準位的/WE 信號被供應時，該讀取指令被識別。當該低準位的/CS信 15 號與/WE信號及該高準位的/OE信號被供應時，該寫入指 令被識別。因此實施例之該半導體記憶體是一假SRAM， 所以無任何更新指令從外部被供應。 該更新計時器16在一預定週期下輸出一更新請求信號 SREF(—更新請求、一内部更新指令）。當該週期變化信號 20 LONG是在低準位時，該更新計時器16輸出稍後所見具有 第7圖所示的一週期CYC1之更新請求信號SREF。當該週 期變化信號LONG是在高準位時，該更新計時器16輸出 具有一較長於該週期CYC1的一週期CYC2之該更新請求 信號SREF。 14 584857 玖、發明說明 當一預定數量的更新請求信號被連續產生無該讀取請 求或該寫入請求的插入時，該連續更新判斷電路14與該更 新計時器16操作唯一更新控制電路用以延長產生更新請求 信號SREF的週期。 5 該位址緩衝器18經由一位址端接收一位址信號AD並 輸出該接收的信號作為一列位址信號RAD(上位址）及一行 位址信號CAD(下位址）。即，此假SRAM是一位址非多工 類型的記憶體其同時該上位址與該下位址 該資料輸入/輸出緩衝器20經由一共同資料匯流排 10 CDB接收讀取資料並將該接收之資料輸出至一資料端DQ ，該資料輸入/輸出緩衝器20經由該資料端DQ接收寫入 資料並將該接收之資料輸出至該共同資料匯流排CDB，該 資料端DQ的位元數例如是16位元。 該控制信號產生器22接收該讀取控制信號RDZ、該 15 寫入控制信號WRZ及該更新請求信號SREF、並啟動一低 操作控制信號RASZ以至於任何的讀取、寫入與更新操作 是為了接收而執行。該控制信號產生器22因應一來自該時 序信號產生器24的重置信號SPRX而不啟動該列操作控制 信號RASZ。在執行一對應該讀取指令之讀取操作或一對 20 應該寫入指令之寫入操作中，該控制信號產生器22輸出資 外部位址閂鎖信號EALZ。在執行一對應該更新請求信號 SREF之更新操作中，它輸出一内部位址閂鎖信號IALZ。 當該控制信號產生器22接收在該讀取控制信號RDZ 或寫入控制信號WRZ之前的更新請求信號SREF時，在輸 15 584857 玖、發明說明 出對應該RDZ信號或WRZ信號之該列操作控制信號 RASZ與外部位址閂鎖信號EALZ之前它輸出對應該SREF 信號之該操作控制信號RASZ與内部位址閂鎖信號IALZ。 對應該SREF信號之該操作控制信號RASZ與内部位址閂 5 鎖信號IALZ作用為控制一更新操作的更新控制信號。 當該控制信號產生器22在該RDZ信號或WRZ信號之 後接收該更新請求信號SREF時，在輸出對應該SREF信 號之該操作控制信號RASZ與内部位址閂鎖信號IALZ之 前它輸出對應該RDZ信號或WRZ信號之該列操作控制信 10 號RASZ與外部位址閂鎖信號EALZ。即，該控制信號產 生器22操作為一仲裁器用以設定在讀取/寫入操作與一更 新操作間的優先。 因應該列操作控制信號RASZ(—讀取請求、一寫入請 求及一更新請求），該時序信號產生器24輸出用以操作感 15 應放大器SA之感應放大器啟動信號PSA及NSA、一用以 控制位元線BL及/BL預充電操作的位元線重置信號BRS 、及一用以操作一字解碼器WDEC的字線控制信號WLZ 。該控制信號產生器22與該時序信號產生器24操作唯一 操作控制電路用以執行讀取、寫入及更新操作。 20 該更新位址計數器26與該内部位址閂鎖信號IALZ的 上升緣同步計算，因此將一内部位址IDA增加”1”。該更 新位址計數器26的位元數是相同於被供應至該位址端AD 之該列位址信號RAD的位元數。 該位址閂鎖電路28與該外部位址閂鎖信號EALZ同步 16 玖、發明說明 閂鎖該列位址RD A、或與該内部位址閂鎖信號IALZ同步 閂鎖該内部位址信號IAD。該位址閂鎖電路28輸出該閂鎖 的信號作為一内部列位址信號IRAD。 該位址閂鎖電路29與該外部位址閂鎖信號EALZ同步 5 閂鎖該行位址信號CAD、並將該閂鎖的位址輸出至該位址 預先解碼器32。於連接至一字線WL的該等記憶體單元 MC被連續存取的頁模式期間，該行位址信號CAD被直接 供應至該位址預先解碼器32不用經過該位址閂鎖電路29( 圖式中虛線所示）。 10 該位址預先解碼器30預先解碼該内部列位址信號 IRDA並輸出該解碼信號作為一列位址信號RAD2。該位址 預先解碼器30預先解碼該行位址信號CAD並輸出該解碼 信號作為一行位址信號CAD2。 該記憶體核心34包含一記憶體單元陣列ARY、一字 15 解碼器WDEC、感應放大器SA、預充電電路PRE、一行 解碼器CDEC、一感應緩衝器SB、及一寫入放大器WA。 該記憶體單元陣列ARY具有複數個揮發記憶體單元MC(動 態記憶體單元），帶有連接至該等記憶體單元MC的複數條 字線WL與複數條位元線BL，/BL(互補位元線）。 20 該等記憶體單元MC係完全相同於典型的DRAM記憶 體單元，每個具有一用以保留以電荷形式之資料的電容器 、及一安排在此電容器與一位元線BL之間的轉換電晶體 。該等記憶體單元MC為了資料保留需要在固定時間間隔 的更新操作（或讀取操作）。 17 584857 玖、發明說明 該等轉換電晶體的閘極被連接至該等字線WL。經由 該等字線WL的選擇，一讀取操作、一寫入操作及一更新 操作中的任何一個被執行。在執行一用以將該等位元線BL 重至至一因應該位元線重置信號BRS至高準位的變化之預 5 定電壓的預充電操作前，該記憶體單元陣列ARY執行該讀 取操作、該寫入操作及該更新操作中的任何一個。 該等感應放大器SA放大該等位元線BL上之資料的信 號量。在一讀取操作中，自該等記憶體單元MC所讀取、 被該等該感應放大器SA所放大之資料經由行開關CSW被 10 傳送至該資料匯流排DB，/DB，同時，該資料被重新寫入 至等記憶體單元MC。在一寫入操作中，從外部所供應、 被該等該感應放大器SA所放大之資料經由該等位元線BL 及/BL被寫入至該等記憶體單元MC。在一更新操作中，自 該等記憶體單元MC所讀取、被該等該感應放大器SA所 15 放大之資料被重新寫入至不用被輸出至外部。該等預充電 電路PRE執行一用以將該等位元線BL重至至一因應該位 元線重置信號BRS至高準位的變化之預定電壓的預充電操 作0 當接收高準位之該字線控制信號WLZ時，該字解碼器 20 WDEC根據該列位址信號RAD2選擇任何一個字線WL、 並將該選擇的字線WL提高至一高於該電源供應電壓的提 高電壓。因為該等字線WL藉由利用典型技術被提高，所 以產生該提高電壓之聲壓器電路未特別被顯示。 根據該行位址信號CAD2，該航解碼器CDEC輸出一 18 584857 玖、發明說明 行線信號（稍後係見於第3圖中的CLZ)用以打開分別連接 該等位元線BL，/BL與該資料匯流排DB，/DB的該等行 開關（稍後係見於第3圖中的CSW)。 該感應緩衝器SB放大該資料會流排DB，/DB上之讀 5 取資料的信號量、並輸出該共同資料匯流排CDB的結果。 該寫入放大器WA放大該共同資料匯流排CDB上之寫入資 料的信號量、並輸出該資料匯流排DB，/DB的結果。 第2圖顯示第1圖所示之該更新計時器16細節。 該更新計時器16包含一由一振盪器0SC1所組成的振 10 盪器電路16a、一由一具有長於該振盪器OSC1之振盪週 期的振盪器OSC2所組成之振盪電路16b、及一根據該週 期變化信號LONG選擇該等振盪電路16a與16b之輸出並 輸出該結果作為該更新請求信號SREF的選擇器16c。當該 週期變化信號LONG是在低準位時，該更新計時器16輸 15 出具有該振盪器OSC1之振盪週期的更新請求信號SREF。 當該週期變化信號LONG是在高準位時，該更新計時器16 輸出具有該振盪器OSC2之振盪週期的更新請求信號SREF 。雖然未特別顯示，該更新計時器16包含一電路用以防止 該更新請求信號SREF遭受當該週期變化信號LONG變化 20 時的危險。 第3圖顯示第1圖所示之該記憶體核心34之細節。 該記憶體單元陣列ARY包含安排於一矩陣之該等記憶 體單元MC、連接至該等記憶體單元MC的複數條字線 WL(WL0，WL1，…，WLn)、及連接至該等記憶體單元 19 玖、發明說明 MC 的複數條位元線 BL，/BL(BLO，/BLO，BL1，/BL1， …，BLm，/BLm)。連接至每個單一字線WL之該等記憶體 單元MC構成一單一更新單元、或一更新區域REFA。即 ，字線WL的數量係等於更新區域REFA的數量，字線 5 WL之數量與更新區域REFA的數量二者為η。 該等感應放大器SA每一個被連接至該等感應放大器 啟動信號PSA，NSA的信號線與互補位元線BL，/BL。該 等預充電電路PRE每一個被連接至該位元線控制信號BRS 的信號線與互補位元線BL，/BL。該等行開關CSW每一 10 個被連接至該等互補位元線BL，/BL。接收高準位的行線 信號CLZ，該等行開關CSW打開以分別連接該等位元線 BL，/BL與該資料匯流排DB，/DB。 第4圖顯示第3圖所示之感應放大器SA與預充電電 路PRE之細節。 15 一感應放大器SA包含兩個彼此連接在其輸入與輸出 的CMOS反相器、一用以將該等CMOS反相器之該等 pMOS電晶體之該等源極連接至一電源供應線VDD(—高準 位側的電源供應線）的pMOS電晶體（pMOS開關）、及一用 以將該等CMOS反相器之該等nMOS電晶體之該等源極連 20 接至一接地線VSS(—低準位側的電源供應線）的nMOS電 晶體（nMOS開關）。該等CMOS反相器的該等輸入（或輸出） 被分別連接至該等位元線BL及/BL。 該pMOS開關當該感應放大器啟動信號PSA是在低準 位時打開，藉此將該等CMOS反相器連接至該電源供應線 20 584857 玖、發明說明 VDD。該nMOS開關當該感應放大器啟動信號NSA是在高 準位時打開，藉此將該等CMOS反相器連接至該接地線 VSS。而該pMOS開關與該nMOS開關是開時，該等 CMOS反相器被啟動以至於在該等位元線BL與/BL之間的 5 一電壓差被差別性放大。即，該感應放大器SA因應該等 感應放大器啟動信號PSA與NSA被連接至該等電源供應 線VDD與VSS，以至於它能將該等位元線BL與/BL之電 壓放大上至該電源供應電壓VDD或下至該接地電壓VSS 。即，對於該感應放大器SA放大之最大可能信號量對應 10 該電源供應電壓VDD及該接地電壓VSS。 該預充電電路PRE包含一用以彼此連接該等位元線 BL與/BL的nMOS電晶體、及一用以將該等位元線BL與 /BL分別連接至一預充電電壓線VPR的nMOS電晶體。該 等nMOS電晶體當一預充電信號PREZ是在高準位時打開 15 ，藉此將該等位元線BL與/BL連接至該預充電電壓線 VPR。 第5圖顯示該第一實施例半導體記憶體中該記憶體核 心之操作。 在此實施例中，第1圖所示之該時序信號產生器24在 20 個別相同時序下於該更新操作、寫入操作及讀取操作中輸 出該等感應放大器啟動信號PSA與NSA、位元線控制信號 BRS、及該字線控制電信號WLZ。結果，該等感應放大器 SA的操作週期與該等字線WL的選擇週期係完全相同於該 等更新、寫入與讀取操作中的任何一個。 21 584857 玖、發明說明

該等感應放大器啟動信號PSA與NSA的啟動週期 ACT1與該字線控制信號WLZ的啟動週期係根據在一更新 操作中為了達到該電源供應電壓VDD或該接地電壓VSS 用於該等記憶體單元MC之該等單元電壓CELL(圖中粗線) 5 之週期而設定。換言之，該感應放大器SA的不啟動時序 係根據對於自因應一更新請求被傳送至該等記憶體單元 MC操作之該感應放大器SA所輸出的最大可能信號量（該 電源供應電壓VDD或該接地電壓VSS)而設定。此處，該 等單元電壓CELL有關在該等個別記憶體單元MC中連接 10 該等轉換電晶體與該等電容器之節點電壓。 在一更新操作中，該資料重新寫入操作將該等單元電 壓CELL改變至該電源供應電壓VDD或該接地電壓VSS( 第5(a)圖）。即，從該等記憶體單元MC讀出至該等位元線 BL(或/BL)之資料係完全被寫入至該等記憶體單元MC。

15 在一寫入操作中，該最差時序係用於字保留於該等記 憶體單元MC之資料被邏輯反相的資料係被寫入的情況。 在此情況下，開始被該感應放大器SA所放大之原始資料 必須被反相（第5(b)圖）。當該行線信號CLZ是再高準位十 ，被邏輯反相之資料經由該資料匯流排DB，/DB被供應。 20 因該寫入操作可需要該資料反相操作，所以對於將資料寫 入至該等記憶體單元MC有用之週期變得更短。因此不可 能在該啟動週期ACT1之中將該等單元電壓CELL改變上 至該電源供應電壓VDD或下至該接地電壓VSS(第5(c)圖） 。然而，該等電壓對於資料保留是充分的。 22 584857 玖、發明說明

在一讀取操作中，被該感應放大器SA所放大之資料 經由該等行開關CSW被輸出至該資料匯流排DB，/DB。 當該行線信號CLZ是在高準位時，該等位元線BL，/BL 被連接至該資料匯流排DB，/DB。此處，該等位元線BL 5 ，/BL在該資料匯流排DB，/DB的影響下在電壓上變化。 結果，該等位元線BL，/BL之電壓達到該電源供應電壓

VDD或該接地電壓VSS之週期變得長於在一更新操作者 。換言之，與該等位元線BL，/BL位被連接至該資料匯流 排DB，/DB之該更新操作中比較，該等記憶體單元Mc不 10 夠充分地被重新寫入。因此，不可能在該啟動週期ACT1 之中將該等單元電壓CELL改變上至該電源供應電壓vDD 或下至該接地電壓VSS(第5(d)圖）。然而，該等電壓對於 資料保留是充分的。 15 20

如第5圖所示，此實施例之該等特徵之一在於該等記 憶體單元MC係完全寫入有資料僅在該更新操作中。此外 ，該感應放大器SA之啟動週期、該等字線WL之選擇週 期、及該預充電操作時序被使得完全相同於該更新、寫入 ▲貝取操作的任_個。使該記憶體核心34《操作週期合適 該更新操作減少該寫人操作時間與讀取操作時間（存㈣間 I在該寫入操作與該讀取操作之後，該等單元電壓celBl 部係達到該電源供應電壓VDD或該接地電壓vss。於θ 期=後所見之第7圖所示’更新操作的-預定數量= 、巧根據該等單元電壓CELL被縮短。 第6圖顯示 一傳統、典型DRAM記憶體核 心之操作（ 23 584857 玖、發明說明 比較範例）。

在此記憶體核心中，該等感應放大器啟動信號PSA與 NSA的啟動週期ACT2係適合該寫入操作（ACT2〉ACT1)。 該字線控制信號WLZ與該位元線控制信號BRS的該等時 5 序係根據該等感應放大器啟動信號PSA與NSA而被設定 。因此，該等單元電壓CELL在該寫入、讀取與更新操作 的任一個中達到該電源供應電壓VDD或該接地電壓VSS 。在此圖中，附至該等字線WL波形之虛線顯示上述所見 的第5圖中之該等字線WL的不取動時序。 10 第7圖顯示該第一實施例半導體記憶體之操作。

在此範例中，在一寫入指令WR被供應一次之前，一 讀取指令RD被提供兩次。該寫入指令WR之供應被該更 新請求信號SREF(更新指令REF)之輸出所領先。在該寫入 指令WR被提供之後，該讀取指令RD與該寫入指令WR 15 中無一個被供應以至於僅更新操作因應該等更新指令REF 而被執行。 此實施例的假SRAM在存取請求（讀取或寫入請求）之 最小輸入間隔的一週期時間tRCl之中能做一單一存取操 作（一讀取操作或一寫入操作）及一單一更新操作。該假 20 SRAM於是能執行更新操作不需被該假SRAM所固定至之 系統所識別。即，該等更新操作能被隱藏於外部。 起初，因應該第一讀取指令RD，該讀取控制信號 RDZ被輸出（第7(a)圖），藉此選擇一字線WL。然後，一讀 取操作被執行。第1圖所示之連續更新判斷電路14與該讀 24 584857 玖、發明說明 取控制信號RDZ之上升緣同步重置它的内部閂鎖（第7(b) 圖）。 接著，一讀取操作因應該第二讀取指令RD而被執行 。該連續更新判斷電路14的該等閂鎖與該讀取控制信號 5 RDZ之上升緣同步再被重置（第7(c)圖）。 在該讀取操作之後、或在該讀區操作期間，該更新請 求信號SREF被輸出（第7(d)圖）以至於一更新操作在該讀 取操作之後被執行。當第1圖所示之該更新位址計數器26 輸出一更新位址IAD = ”0”時，該連續更新判斷電路14設 10 定該等内部閂鎖（第7(e)圖）。 接著，一寫入操作因應該讀取指令WR而被執行（第 7(f)圖）。該連續更新判斷電路14中的該等閂鎖與該寫入 控制信號WRZ之上升緣同步再被重置（第7(g)圖）。在此方 式下，該連續更新判斷電路14中的該等閂鎖與一讀取操 15 作或一寫入操作同步而被重置。 隨後，該等更新請求信號SREF係輸出有第2圖所示 之該振盪器OSC1的週期CYC1(第7(h)圖）。該振盪器 OSC1的週期CYC1被設定以至於即使在寫入操作與讀取 操作中該等單元電壓CELL未達到該電源供應電壓VDD或 20 該接地電壓VSS，更新操作在保留於該等記憶體單元MC 之資料消失之前被執行。 該更新位址計數器26與該内部位址閂鎖信號IALZ之 該等上升緣同步計算，藉此將該更新位址IAD增加”1”（第 7(i)圖）。注意的是，當該週期時間tRCl與該更新週期 25 584857 玖、發明說明 CYC1係以幾乎相同長度的箭號所表示，該實際更新週期 CYC1被設定在數十倍或更多的週期時間tRCl。 當該更新位址UAD改變至”0”時，該連續更新判斷電 路14設定該等内部閂鎖。然後，在第二次該更新位址IAD 5 變成”0”無該讀取請求或該寫入請求的插入至該記憶體單元 MC，即，當該更新位址計數器26經歷一單一輪時，該連 續更新判斷電路14啟動該週期變化信號LONG (第7⑴圖）

此處，該等更新操作已連續被執行在該記憶體核心34 10 之所有該等更新區域REFA(n個區域）無一讀取操作或一寫 入操作。即，該記憶體核心34的所有記憶體單元MC被 完全寫入。因此，該等隨後的更新操作可以長於該週期 CYC1之CYC2的更新週期被執行。

第2圖所示之該更新計時器16接收高準位之週期變化 15 信號LONG、並輸出具有該振盪器OSC2之週期CYC2的 更新請求信號SREF(第7(k)圖）。因該週期CYC2係長於該 週期CYC1，當該週期變化信號LONG是在高準位時該更 新週期被延長。 如上述，該週期時間tRCl能藉由縮短該更新週期直 20 到該更新位址計數器26經歷一單一輪而被減少。僅當該更 新位址計數器26經歷一單一輪時，該較短更新週期期間持 續。此意謂於一備用狀態下在功率消耗上（備用電流，資料 保留電流）的小增加。 當一新讀取指令或寫入指令被供應以重至該連續更新 26 584857 玖、發明說明 判斷電路14中的該等閂鎖時，該週期變化信號LONG改 變至低準位（一不啟動狀態）。 第8圖顯示該半導體記憶體操作的一比較範例。此半 導體記憶體具有一在上述所見第6圖所示之時序下操作的 5 記憶體核心。 該更新請求信號SREF之輸出間距（更新週期）總是被固 定，係近乎相同於該振盪器0SC2的週期CYC2。在此範 例中，如第6圖所述，該更新週期可成為相對長的因為該 等感應放大器啟動信號PSA，NS A、該位元線控制信號 10 BRS、及該字線控制信號WLZ被設定以至於甚至在寫入操 作與讀取操作中該等記憶體單元MC能被完全寫入有資料 。然而，該等讀取操作與寫入操作之週期時間tRC2是長 於該週期時間tRCl。此妨礙在資料轉換率的改善（I/O匯流 排佔有率）。 15 如上述，根據本實施例，從該等記憶體單元MC所讀 取之資料被完全寫入於對應更新指令REF之更新操作。在 對應該等讀取指令RD的讀取操作中與在對應該等寫入指 令的寫入操作中WR，為了減少週期時間tRC，資料未被 完全寫入。此外，一預定數量之更新指令REF被連續產生 20 無該讀取指令RD或該寫入指令更的插入，並且該等記憶 體單元MC在產生該新請求信號SREF的週期被延長之前 權被更新。因此，該週期時間tRC能被減少以便在不增加 備用電流下增進資料轉換率。特別是，在内部自動執行更 新操作的一假SRAM以不增加備用電流下能減少週期時間 27 584857 玖、發明說明 tRC。 藉由利用簡單結構的該連續更新判斷電路14與更新計 時器16,該週期時間tRC *以不增加備賴式下的功率消 耗下而被減少。 5 該時續信號產生器24在該等讀取、寫人與更新操作的 任一個中設定一完全相同的選擇週期給該等字線WL。因 «玄等子線WL的選擇週期不需視該操作而被改變該時續 信號產生器24能被簡單地建構。 在該等讀取、寫人與更新操作中，該等記憶體單元 ίο mc經由該等感應放大器SA與該等位元線肛(或/叫被連 接至該等電源供應線VDD，vss。在該等感應放大器sa 開始操作後，資料於是能在高速下被寫入至該等記憶體單 元廳。因此，更新操作、讀取操作、及寫入操作能在高 速下被執行。 15 該連續更新判斷電路14是以電路所製成。因該 更新位址IAD的，’〇，，變化能被偵測不需使用一大尺寸電路 諸如-計㈣，所㈣連較新韻電路14驗簡單地建 構0 20

第9圖顯示本發明半導體記憶體的第二實施例。該等 =同於第-實施例所述之元件將以完全相同的參考數字或 苻唬來表示，其詳細說明在此將被省略。 在此實施例中，—更新計數器15係形成取代該第一實 施例的該連續更新判斷電路14，剩下的結構係相同於該第 -實施例者。即，該半導體記憶體係藉由利用CMOS技術 28 584857 玖、發明說明 形成像一具有DRAM記憶體單元與一 SRAM介面的假 SRAM。

該更新計數器15由2-位元計數器以相同於字線數量 的位元數所組成（將稍後說明）。該更新計數器15係與該讀 5 取控制信號RDZ(讀取請求）或該寫入控制信號WRZ(寫入 請求）同步重置、並與該内部位址閂鎖信號IALZ同步計數 。該更新計數器15當其計數器值從一最大值改變至一最小 值時將一留存（carryover)信號CARRY(週期變化信號）改變 至高準位，即，根據留存。然後，在留存發生後，該更新 10 計數器15將該留存信號CARRY維持在高準位直到一新讀 取指令（讀取請求）或寫入指令（寫入請求）被提供。

該更新計時器16輸出具有預定週期之更新請求信號 SREF(内部更新指令）。當該留存信號CARRY是在低準位 時，該更新計時器16輸出具有稍後所見第10圖所示的一 15 週期CYC1的一週期CYC2之該更新請求信號SREF。當該 留存信號CARRY是在高準位時，該更新計時器16輸出具 有長於該週期CYC1之該更新請求信號SREF。 當一預定數量之更新請求信號SREF被連續產生無一 讀取請求或一寫入請求的插入時，該更新計數器15與該更 20 新計時器16操作如一更新控制電路用以延長產生該更新請 求信號SREF之週期。 第10圖顯示該第二實施例半導體記憶體的之操作。 在此範例中，一讀取指令RD在一寫入指令WR被供 應一次之前被供應兩次。該寫入指令WR的供應係被該更 29 584857 玖、發明說明 新請求信號SREF(更新指令咖)㈣ WR被提供後，該讀取指令RD與該寫入指令徽無一個 被提供以至於僅更新操作因應該等更新指令REF被執行。 - 此實施例的假SRAM，在存取請求（讀取或寫入請求） · 5的最小輸入間隔的一週期時間tRCl之中，能有一單一存 取操作（-讀取操作或一寫入操作）與一單一更新操作。該 假SRAM於是能執行更新操作不需被該假sram所固定至 之系統所識別。即，該等更新操作能被隱藏於外部。 鲁 起初，因應該第一讀取指令RD，該讀取控制信號 10 RDZ被輸出（第10(a)圖），藉此選擇一對應僅隨該讀取指令 RD而供應的位址信號rad之字線WL。然後，一讀取操 作被執行。第9圖所示之更新電路丨5將其計數器值 COUNT與該讀取控制信號rdz之上升緣同步重置至，，〇，，（ 第 10(b)圖）。 15 接著，一讀取操作因應該第二讀取指令RD而被執行 。該計數器值COUNT與該讀取控制信號RDZ之上升緣同 ® 步再被重置至（第10(c)圖）。 在該讀取操作之後、或在該讀區操作期間，該更新請 · 求信號SREF被輸出（第10(d)圖）以至於一更新操作在該讀 · 20 取操作之後被執行。該更新電路15與用於閂鎖該更新位址 IAD之該内部位址閂鎖信號IALZ(未示）之上升緣同步將該 計數器值COUNT從”0”改變至”1”（第10(e)圖）。 接著，一寫入操作因應該讀取指令WR而被執行（第 10(f)圖）。該計數器值COUNT與該寫入控制信號WRZ之 30 584857 玖、發明說明 上升緣同步再被重置至”0”（第10(g)圖）。在此方式下，該 更新計數器15與一讀取操作或一寫入操作同步而被重置。 隨後，如同在該第一實施例中（第2圖），該等更新請 求信號SREF係輸出有該振盪器OSC1的週期CYC1(第 5 10(h)圖）。該振盪器OSC1的週期CYC1被設定以至於即 使在寫入操作與讀取操作中該等單元電壓CELL未達到該 電源供應電壓VDD或該接地電壓VSS，更新操作在保留 於該等記憶體單元MC之資料消失之前被執行。 該更新計數器15與該内部位址閂鎖信號IALZ之該等 10 上升緣同步計算，藉此將該計數器值COUNT增加”1”（第 10(i)圖）。注意的是，當該週期時間tRCl與該更新週期 CYC1係以幾乎相同長度的箭號所表示，該實際更新週期 CYC1被設定在數十倍或更多的週期時間tRCl。 隨著該更新請求信號SREF的該等輸出，該計數器值 15 COUNT增加以便達到η — 1的最大值。然後，一第（n-1)個 更新操作被執行。根據下一個更新請求信號SREF，該計 數器值COUNT增加”1”以返回”0”。該更新計數器15與該 計數器值COUNT的”0”變化同步將該留存信號CARRY改 變至高準位（一不啟動狀態）（第l〇(j)圖）。 20 此處，該等更新操作已連續被執行在該記憶體核心34 之所有該等更新區域REFA(n個區域）無一讀取操作或一寫 入操作。即，該記憶體核心34的所有記憶體單元MC被 完全寫入。因此，該等隨後的更新操作可以長於該週期 CYC1之CYC2的更新週期下被執行。 31 玖、發明說明 第9圖所示之該更新計時器16接收高準位之留存信號 CARRY、並輸出具有該振盪器0SC2之週期CYC2的更新 請求信號SREF(第10(k)圖）。因該週期CYC2係長於該週 期CYC1，當該留存信號CARRY是在高準位時該更新週期 5 被延長。換言之，該更新週期能在更新計數器15的計數器 值COUNT經歷一單一輪不用被重置之後被延長。 在此方式下，該週期時間tRCl能藉由縮短該更新週 期直到該更新位址計數器26經歷一單一輪而被減少。僅當 該計數器值COUNT經歷一單一輪時，該較短更新週期期 10 間持續。此意謂於一備用狀態下在功率消耗上（備用電流， 資料保留電流）的小增加。 當一新讀取指令或寫入指令被供應以重至該更新計數 器15時，該留存信號CARRY改變至低準位（一不啟動狀 態）。 15 如上述，本實施例能給予相同於該第一實施例的結果 〇 第11圖顯示本發明半導體記憶體的一第三實施例。該 等相同於第一與第二實施例所述之元件將以完全相同的參 考數字或符號來表示，其詳細說明在此將被省略。 20 在此實施例中，一時序信號產生器24A係形成取代該 第二實施例的該時序信號產生器24，剩下的結構係相同於 該第二實施例者。即，該半導體記憶體係藉由利用CMOS 技術形成像一具有DRAM記憶體單元與一 SRAM介面的假 SRAM 〇 32 584857 玖、發明說明 該時序信號產生器24A與該列操作控制信號RASZ同 步輸出該等感應放大器啟動信號PSA與NSA。此外，該時 序信號產生器24A在當它接收該讀取控制信RDZ或寫入 控制信號ERZ與當它不接收該讀取控制信RDZ或寫入控 5 制信號ERZ之間切換該PSA與NSA信號、該BRS信號與 該WLZ信號的該等輸出時序。 更特別地，該時序信號產生器24A當它接收該RDZ 信號或該WRZ信號（一讀取操作或一寫入操作）時將該PSA 與NSA信號、該BRS信號與該WLZ信號的輸出週期縮短 10 。換言之，在一讀取操作或一寫入操作中該PSA與NSA 信號、該BRS信號與該WLZ信號的輸出週期係短於在該 RDZ信號與WRZ信號無一個被輸出但該RASZ信號被輸 出的一更新操作中該PSA與NSA信號、該BRS信號與該 WLZ信號的輸出週期。 15 第12圖顯示該第三實施例半導體記憶體中記憶體核心 之操作。相同於第一實施例（第5圖）之操作的說明將被省 略。 該PSA與NSA信號、該BRS信號與該WLZ信號在 一更新操作、一寫入操作及一讀取操作中的個別相同時序 20 下被輸出。在一更新操作中，該等感應放大器SA之啟動 週期ACT1、該等字線WL之選擇週期、及該預充電操作 的重置週期係相同於第一實施例中者。 在一寫入操作與一讀取操作中，該等感應放大器SA 之啟動週期被設定在一短於該啟動週期ACT1的一週期 33 584857 玖、發明說明 ACT3。根據該啟動週期ACT3，該等字線WL之選擇週期 與該預充電操作的重置週期同樣地被設定在短於一更新操 作。因此，在一寫入操作與一讀取操作中，該等感應放大 器SA之不啟動時序、該等字線WL的不選擇時序、及該 5 預充電操作的開始時序所有係早於一更新操作。 因該等感應放大器SA之操作週期係短於一寫入操作 與一讀取操作，該等記憶體單元MC的單元電壓CELL對 於該電源供應電壓VDD與該接地電壓VSS的差異變得大 於該第一實施例者。即，在一寫入操作與一讀取操作中該 10 等記憶體單元MC的該等寫入電壓變低。 第13圖顯示該第三實施例半導體記憶體之操作。相同 於第二實施例（第10圖）之操作的說明將被省略。 根據此實施例，用於讀取操作與寫入操作的週期時間 tRC2係短於該第一實施例的該週期時間tRCl。此外，對 15 於該更新計數器15以便輸出該留存信號CARRY之更新週 期CYC3係短於該第一實施例的該更新週期CYC1。僅當 該計數器值COUNT經歷一單一輪時，該更新週期”tRC3” 期間持續。此意謂於一備用狀態下在功率消耗上（備用電流 ，資料保留電流）的小增加。 20 在該更新計數器15經歷一單一輪以便輸出該留存信號 CARRY之後，該更新週期變成相同於該第一實施例的週期 CYC2。因此，於一備用狀態中，以少增加功率消耗，該週 期時間能進一步被減少。 此實施例能給予相同於上述第一實施例的結果。此外 34 584857 玖、發明說明 ，在此實施例中，該時序信號產生器24A將於讀取操作與 寫入操作中該等字線WL之選擇週期與該等感應放大器SA 的啟動週期ACT3分別設定在短於在更新操作中該等字線 WL之選擇週期與該等感應放大器SA的啟動週期ACT1。

5 更特別地，該時序信號產生器24A將於讀取操作與寫入操 作中該等字線WL之不選擇時序與該等感應放大器SA的 不啟動時序分別設定在早於在更新操作中該等字線WL之 不選擇時序與該等感應放大器SA的不啟動時序。結果， 於一備用狀態中，以少增加功率消耗，該週期時間tRC能 10 進一步被減少。 第14圖顯示本發明半導體記憶體的第四實施例。該等 相同於第一實施例所述之元件將以完全相同的參考數字或 符號來表示，其詳細說明在此將被省略。

此半導體記憶體係藉由利用CMOS技術形成像一具有 15 一自我更新功能的DRAM。該自我更新功能是當在一備用 狀態下於該DRAM之中自動執行更新操作以保留被寫入在 其記憶體單元中之資料的功能。在此實施例中，一指令緩 衝器10B、一指令解碼器12B、一位址緩衝器18B、一控 制信號產生器22B、及一記憶體核心34B被形成取代該第 20 二實施例中該假SRAM的該指令緩衝器10、該指令解碼器 12、該位址緩衝器18、該控制信號產生器22、及該記憶體 核心34。而且，該更新計時器16僅當該晶片選擇信號/CS 是在高準位時操作。剩下的結構是幾乎相同於該第二實施 例0 35 584857 玖、發明說明 該指令緩衝器10B從外部接收指令信號（該晶片選擇信 號/CS、該寫入致能信號/WE、一列位址閃光信號/RAS、 及一行位址閃光信號/CAS)。該/RAS信號與該/CAS信號是 用以接收一列位址信號RAD與一行位址信號CAD的同步 5 信號。 該指令解碼器12B將從該指令緩衝器10B所提供的該 等指令信號解碼、並輸出一讀取控制信號RDZ、一寫入控 制信號WRZ與一更新控制信號REFZ中的任何一個。 該位址緩衝器18B經由位址端AD接收該列位址信號 10 RAD或該行位址信號CAD。為了減少位址端AD之數量， 此實施例的DRAM採取一位址多工方法，其中位址信號再 一分時方式下被接收。 一讀取指令當低準位的/CS信號與高準位的/WE信號 被供應時被識別、並且該列位址信號RAD與行位址信號 15 CAD分別與該/RAS信號與該/CAS信號同步被提供。一寫 入指令當低準位的/CS信號與/WE信號被供應時被識別、 並且該列位址信號RAD與行位址信號CAD分別與該/RAS 信號與該/CAS信號同步被提供。 一更新指令當低準位的/CS信號、/RAS信號、/CAS 20 信號與高準位的/WE信號被供應時被識別。此DRAM不需 被供應有一用以指定記憶體單元以便因應該更新指令更新（ 更新位址）的位址信號。更新位址係由該更新位址計數器 26所產生，即，此DRAM具有一自動更新模式功能。 該控制信號產生器22B當它接收該更新控制信號 36 584857 玖、發明說明 REFZ時輸出該列操作控制信號RASZ與該内部位址閂鎖 信號IALZ。剩下的設備係幾乎相同於該第一實施例中的控 制信號產生器22者。 第15圖顯示第14圖所示之記憶體核心34B之必要部 5 分之細節。

該記憶體核心34B具有行開關36a，36b，36c，及36d ，每一個由串聯的兩個nMOS所構成用以分別將位元線BL 及/BL連接至一讀取資料匯流排/RDB，RDB與一寫入資料 匯流排WDB，/WDB。 10 該行開關36a —端被連接至一讀取控制信號RCLX的 信號線並且另一端被連接至該讀取資料匯流排/RDB，該行 開關36a之該端上的nMOS之閘極接收該行線信號CLZ， 該行開關36a的該另一端上的nMOS之閘極被連接至該位 元線BL。

15 該行開關36b —端被連接至該讀取控制信號RCLX的 信號線並且另一端被連接至該讀取資料匯流排RDB，該行 開關36b之該端上的nMOS之閘極接收該行線信號CLZ， 該行開關36b的該另一端上的nMOS之閘極被連接至該位 元線/BL。 20 如上述，隨著該等位元線BL及/BL的該等電壓控制開 /關該等行開關36a與36b之方法係有關如同一直接感應方 法。根據該直接感應方法，該等位元線BL及/BL與該讀取 資料匯流排/RDB，RDB未直接連接。此外，該等行開關 36a與36b具有放大能力。因此，當該感應放大器SA是在 37 584857 玖、發明說明 操作中時，該等位元線BL及/BL能防止在該讀取資料匯流 排/RDB，RDB的影響下電壓的改變。 該行開關36c —端被連接至該位元線BL並且另一端 被連接至該寫入資料匯流排WDB，該行開關36c之該端上 5 的nMOS之閘極接收該行線信號CLZ，該行開關36c的該 另一端上的nMOS之閘極接收一寫入控制信號WCLZ其在 一寫入操作下根據該行位址信號CAD而被啟動。 該行開關36d —端被連接至該位元線/BL並且另一端 被連接至該寫入資料匯流排/WDB，該行開關36d之該端上 10 的nMOS之閘極接收該行線信號CLZ，該行開關36d的該 另一端上的nMOS之閘極接收該寫入控制信號WCLZ。 第16圖顯示該第四實施例半導體記憶體中記憶體核心 之操作。相同於第一實施例（第5圖）之操作的說明將被省 略0 15 在一更新操作、一寫入操作及一讀取操作中，所有該 PSA與NSA信號、該BRS信號及該WLZ信號的時序係相 同於該第一實施例者。本實施例的DRAM採取該直接感應 方法，以至於該等位元線BL及/BL在一讀取操作中免於該 資料匯流排RDB，/RDB的影響。在一讀取操作中，該等 20 單元電壓CELL於是達到該電源供應電壓VDD或該接地電 壓VSS。即，再一讀取操作中重新寫入之時，資料被完全 寫入至該等記憶體單元MC。剩下的操作係同於該第一實 施例。甚至在此實施例中，該等感應放大器SA在操作週 期上的減少能縮短該寫入操作時間與讀取操作時間（存取時 38 584857 玖、發明說明 間）。 第17圖顯示該第四實施例半導體記憶體之操作。相同 於第二實施例（第10圖）之操作的說明將被省略。 在此範例中，一讀取指令RD、一寫入指令WR、一外 5 部更新指令REF、及一寫入指令WR被連續提供。隨後， 該晶片選擇信號/CS被改變至高準位以至於該DRAM自一 般模式移轉至自我更新模式（低功率消耗模式）。在自我更 新模式下，更新操作（自我更新）係因應内部產生之更新指 令REF(更新請求信號SREF)而執行。 10 如同在該第一實施例中，該讀取指令RD、該寫入指 令WR及該外部更新指令REF在週期時間tRCl的間隔下 被提供（第17(a)圖）。該更新電路15與用以閂鎖該外部更 新指令REF之内部位址閂鎖信號IALZ(未示）的上升緣同步 將該計數器值COUNT從”0”改變至”1”（第17(b)圖）。因應 15 以下的寫入指令WR，該計數器值COUNT再被重置至”0”( 第17(c)圖）。隨之而來地，在一般操作模式下，該更新計 時器16不在操作中。該計數器值COUNT的變化於是在操 作上無任何影響。 該/CS信號改變至高準位、並且該DRAM進入自我更 20 新模式（第17(d)圖）。進入自我更新模式使該更新計時器16 開始操作。該更新計時器16在更新週期CYC1之間隔下輸 出該更新請求信號SREF第17(e)圖）。因應每個更新請求 信號SREF，該内部位址閂鎖信號IALZ被輸出以便執行一 更新操作。 39 584857 玖、發明說明 該更新計數器15與該内部位址閂鎖信號IALZ之該等 上升緣同步計算，藉此將該計數器值COUNT增加”1”（第 17(f)圖）。該計數器值COUNT在它因應該下一個更新請求 信號SREF而被設定至”0”之前達到該最大值η - 1 (第 5 17(g)圖）。該更新計數器15與該計數器值COUNT的”0”變 化同步將該留存信號CARRY改變至高準位（一不啟動狀態） (第17(h)圖）。然後，隨後的更新操作以長於該週期CYC1 的更新週期CYC2被執行。 此實施例能給予相同於該上述第一實施例的功效。此 10 外，根據此實施例，内部自動執行更新操作且因應來自外 部的更新請求的一 DRAM能減少週期時間而不增加備用模 式的功率消耗。 第18圖顯示本發明半導體記憶體的第五實施例。該等 相同於第一至第四實施例所述之元件將以完全相同的參考 15 數字或符號來表示，其詳細說明在此將被省略。 在此實施例中，該第三實施例的該時序信號產生器 24A被形成取代該第四實施例的該時序信號產生器24，剩 下的結構係相同於該第四實施例者。即，該半導體記憶體 係藉由利用CMOS技術形成像一具有自我更新功能的 20 DRAM。 該時序信號產生器24A當它接收該RDZ信號或該 WRZ信號（一讀取操作或寫入操作）時將該等PSA與NSA 信號、該BRS信號、及該WLZ信號的週期縮短。換言之 ，在一讀取操作或一寫入操作中該等PSA與NSA信號、 40 584857 玖、發明說明 該BRS信號、及該WLZ信號的輸出週期被設定在短於在 一更新操作中該等PSA與NSA信號、該BRS信號、及該 WLZ信號的輸出週期。

在此實施例中，在一寫入操作與一讀取操作中該感應 5 放大器SA的啟動週期被設定在短於該啟動週期ACT1的 週期ACT3，如同上述該第三實施例者（第12圖）。根據該 啟動週期ACT3，該等字線WL的選擇週期與該預充電操 作的重置週期亦被設定短於一更新操作。因此，該寫入操 作時間與該讀取操作時間被做成短於該第三實施例者。即 10 ，有可能減少存取時間。 第19圖顯示該第五實施例半導體記憶體之操作，相同 於第三與第四實施例（第13與17圖）之操作的說明將被省 略0

在此範例中，一讀取指令RD、一寫入指令WR、一外 15 部更新指令REF、及一寫入指令WR被連續提供。隨後， 該晶片選擇信號/CS被改變至高準位以至於該DRAM自一 般模式移轉至自我更新模式（低功率消耗模式）。 在一般操作模式下，該讀取指令RD、該寫入指令WR 及該外部更新指令REF在週期時間tRC3的間隔下被提供（ 20 第19(a)圖）。該/CS信號改變至高準位以便進入自我更新模 式。然後，用於該更新計數器15以便輸出該留存信號 CARRY之更新週期CYC3變成短於該第一實施例的更新週 期 CYC 1(第 19(b)圖）。 在自我更新模式下，該計數器值COUNT從該最大值η 41 584857 玖、發明說明 -1改變至”0” ，在更新操作以長於該週期CYC1的更新週 期CYC2被執行之前（第19(c)圖）。 此實施例能給予相同於從該上述第一至第三實施例所 得到的功效。 5 第20圖顯示本發明半導體記憶體的第六實施例，該等 相同於第一至第五實施例所述之元件將以完全相同的參考 數字或符號來表示，其詳細說明在此將被省略。

在此實施例中，該第五實施例的更新計數器15被該連 續更新判斷電路14所取代。此外，一輸出緩衝器38被額 10 外產生，剩下的結構係相同於該第五實施例者。即，該半 導體記憶體係藉由利用CMOS技術形成像一具有自我更新 功能的DRAM。

該輸出緩衝器38接收自該連續更新判斷電路14所輸 出的週期變化信號LONG、並將該接收信號輸出至一外部 15 端LNG。即，在此實施例中，該更新位址計數器26經歷 一單一輪的通知係給予至外部。 第21圖顯示該第六實施例半導體記憶體之操作，相同 於第一實施例（第7圖）之操作的說明將被省略。 在此範例中，一讀取指令RD、一寫入指令WR、一外 20 部更新指令REF、及一寫入指令WR被連續提供。隨後， 外部更新指令REF被連續提供以至於藉由利用該更新位址 計數器26自動更新被執行。即，該DRAM正操作在一般 操作模式中。 該讀取指令RD、該寫入指令WR及該外部更新指令 42 584857 玖、發明說明 該等外部更新指令Ref REF的供應間隔被設定在”tRC，，， 的供應間隔被設定在”CYC3”。 當該讀取指令RD與該寫入指令 WR無一個被供應但

部知LNG被輸出至§亥DRAM的外部（第2〇(b)圖）。 控制該DRAM之系統因應該週期變化信號L〇NG將該 春 等更新指令之供應間隔從CYC3改變至CYC2(第20(c)g〇 10 。即，在該更新位址計數器26經歷一單一輪後，該更新週 期被控制該DRAM之系統所延長。該延長的更新週期降低 在一般操作下的備用功率消耗。 隨之而來地，該DRAM具有自我更新模式。因此，該 DRAM在相同於第五實施例（第19圖）的時序下操作橫越由 15 該系統所產生之/CS信號的高準位變化。 此實施例能給予相同於從該上述第一至第五實施例所 ® 得到的功效。此外，在此實施例中，自該連續更新判斷電 路14所輸出之該週期變化信號LONG經由該外部端LNG . 被輸出至該外部。因此，依靠該週期變化信號L〇NG，有 、 20 可能將更新請求的間隔改變成由控制能供應有甚來自外部 的更新請求的DRAM之系統所產生。因此’即使該等更新 · 請求（更新指令REF)係保持從外部提供時’該週期時間 tRC能在備用模式中無增加功率消耗下被減少。 第22圖顯示本發明半導體記憶體的第七實施例，該等 43 584857 玖、發明說明 相同於第一至第六實施例所述之元件將以完全相同的參考 數字或符號來表示，其詳細說明在此將被省略。 此實施例係藉由將該輸出緩衝器38加至該第五實施例 而形成，剩下的結構係相同於該第五實施例者。即，該半 5 導體記憶體係藉由利用CMOS技術形成像一具有自我更新 功能的DRAM。

該輸出緩衝器38接收自該更新計數器15所輸出的留 存信號CARRY、並將該接收信號輸出至一外部端CRY。 即，在此實施例中，該更新計數器15經歷一單一輪的通知 10 係給予至外部。 第23圖顯示該第七實施例半導體記憶體之操作，相同 於第五實施例（第19圖）之操作的說明將被省略。

在此範例中，一讀取指令RD、一寫入指令WR、一外 部更新指令REF、及一寫入指令WR被連續提供。隨後， 15 外部更新指令REF被連續提供以至於藉由利用該更新位址 計數器26自動更新被執行。即，該DRAM正操作在一般 操作模式中。 該讀取指令RD、該寫入指令WR及該外部更新指令 REF的供應間隔被設定在”tRC”，該等外部更新指令REF 20 的供應間隔被設定在’’CYC3”。 當該讀取指令RD與該寫入指令WR無一個被供應但 該等更新指令REF被連續提供時，該更新計數器15連續 地增加它的計數器值COUNT(第23(a)圖）。該計數器值 COUNT從該最大值η — 1改變至”0”，並且該留存信號 44 584857 玖、發明說明 CARRY被輸出。該留存信號CARRY經由該外部端cRY 被輸出至該DRAM的外部（第23(b)圖）。 控制該DRAM之系統因應該留存信號CARRY將該等 更新指令之供應間隔（更新週期）從CYC3改變至CYC2(第 5 23(c)圖）。即，在該更新計數器15經歷一單一輪後，該更 新週期被控制該DRAM之系統所延長。該延長的更新週期 降低在一般操作下的備用功率消耗。 隨之而來地，該DRAM具有自我更新模式。因此，該 DRAM在相同於第五實施例（第19圖）的時序下操作橫越由 10該系統所產生之/CS信號的高準位變化。 此實施例能給予相同於從該上述第一至第六實施例所 得到的功效。此外，在此實施例中，自該更新計數器15所 輸出之該留存信號CARRY經由該外部端CRY被輸出至該 外部。因此，根據該留存信號CARRY，有可能將更新請求 15的間隔改變成由控制能供應有甚來自外部的更新請求的 DRAM之系統所產生。因此，即使該等更新請求（更新指令 REF)係呆持從外部提供時，該週期時間tRC能在備用模式 中無增加功率消耗下被減少。 上述該等實施例已處理該更新計時器16係由第2圖所 20不之電路所製成的情況。然而，本發明並不限於如此實施 例。例如’如第24圖所示，一更新計時器40係可藉由串 聯連接—振盪器OSC1與計數器CNT1，CNT2而構成。在 此情況下’該計數器CNT1能被用來作為對應一較短更新 週期的計數器並作為對應一較長更新週期的計數器之較低 45 584857 玖、發明說明 位元。因此，該更新計時器40能以較小的佈局區域而做成 。此外，一脈衝產生器40b能被連接至一選擇器40a之輸 出以至於一脈衝更新請求信號SREF容易地被產生。

上述該等實施例已處理該更新計數器15與該讀取控制 5 指令RDZ與該寫入控制指令WRZ同步而被重置、並與該 内部位址閂鎖信號IALZ同步計數的情況。然而，本發明 並不限於如此實施例。例如，該更新計數器15可以與該外 部位址閂鎖信號EALZ同步被重置並與該内部位址閂鎖信 號IALZ同步計數。或者是，該計數操作可與該更新請求 10 信號SREF同步而被執行。

上述該第三實施例已處理該感應放大器SA之啟動週 期在一更新操作中被設定在該週期ACT1並在寫入與讀區 操作中被設定在該週期ACT3的情況。然而，本發明並不 限於如此實施例。例如，該感應放大器SA之該等啟動週 15 期可按一更新操作、一寫入操作、及一讀取操作的次序被 減少。在此狀況下，該讀取操作時間能進一步為了改善的 資料轉換率而被減少。當應用至頻率上讀取操作係高於寫 入操作的半導體記憶體時，此特別有效。 上述該第四實施例已處理本發明被應用至一直接感應 20 放大器方法的DRAM之情況。然而，本發明並不限於如此 實施例。例如，本發明能提供相同功效甚至當應用至一直 接感應放大器方法的假SRAM。 而本發明已被詳細說明如上，應理解的該等上述實施 例與其修改的範例僅給予作為本發明的少數範例。 46 584857 玖、發明說明 本發明不限於該等上述實施例並且不同的修飾在不脫 離本發明的精神與範圍下可達成，任何改良可在所有元件 的部分下被做成。

47 584857 玫、發明說明 【圖式簡單說明】 第1圖是一顯示本發明半導體記憶體的第一實施例之 方塊圖； 第2圖是一顯示第1圖所示之更新計時器細節的方塊 5 圖； 第3圖是一顯示第1圖所示之記憶體核心細節的方塊 圖； 第4圖是一顯示第3圖所示之感應放大器與預充電電 路細節的電路圖； 10 第5圖是一顯示該第一實施例半導體記憶體中該記憶 體核心操作的時序圖； 第6圖是一顯示該記憶體核心操作之比較範例的時序 圖； 第7圖是一顯示該第一實施例半導體記憶體之操作的 15 時序圖； 第8圖是一顯示該半導體記憶體操作之比較範例的時 序圖， 第9圖是一顯示本發明半導體記憶體的第二實施例之 方塊圖； 20 第10圖是一顯示該第二實施例半導體記憶體的之操作 的時序圖； 第11圖是一顯示本發明半導體記憶體的第三實施例之 方塊圖； 第12圖是一顯示該第三實施例半導體記憶體中記憶體 48 玖、發明說明 核心之操作的時序圖； 第13圖是一顯示該第三實施例半導體記憶體之操作的 時序圖； 第14圖是一顯示本發明半導體記憶體的第四實施例之 5 方塊圖； 第15圖疋一顯示第14圖所示之記憶體核心之必要部 分細節的方塊圖； 第16圖是一顯示該第四實施例半導體記憶體中記憶體 核心之操作的時序圖； 10 第17圖是一顯示該第四實施例半導體記憶體之操作的 時序圖； 第18圖是一顯示本發明半導體記憶體的第五實施例之 方塊圖； 第19圖是一顯示該第五實施例半導體記憶體之操作的 15 時序圖； 第20圖顯示本發明半導體記憶體的第六實施例之 方塊圖； 第21圖是-顯示該第六實施例半導體記憶體之操作的 時序圖； 20 第22圖是—顯示本發明半導體記憶體的第七實施例之 方塊圖； 第23圖疋顯不该第七實施例半導體記憶體之操作的 時序圖；及 第24圖是-顯示該更新計時器的另—範例之方塊圖。 49 25 玖、發明說明 【圖式之主要元件代表符號表】 10.. .指令緩衝器 10B…指令緩衝器 12.. .指令解碼器 12B...指令解碼器 14.. .連續更新判斷電路 15.. .更新計數器 16.. .更新計時器 16a...振盪器電路 16b...振盪器電路 18…位址緩衝器 18B...位址緩衝器 20.··資料輸入/輸出緩衝器 22.. .控制信號產生器 22B...控制信號產生器 24.. .時序信號產生器 24A...時序信號產生器 24C...時序信號產生器 26…更新位址計數器 28.. .位址閂鎖電路 29.. .位址閂鎖電路 30.. .位址預先解碼器 32.. .位址預先解碼器 34…記憶體核心 34B...記憶體核心 36a-36d...行開關 38.. .輸出緩衝器 40·.·更新計時器 40a·.·選擇器 40b...脈衝產生器 SA. ..感應放大器 SB. ..感應緩衝器 MC…記憶體單元 CDEC…行解碼器 WDEC…字解碼器 WA...寫入放大器 CSW...行開關 PRE...預充電電路 ARY…記憶體單元陣歹>J OSC1...振盪器 OSC2...振盪器 CNT1.··計數器 CNT2.··計數器

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Claims (1)

1. 584857 拾、申請專利範圍 1·一種半導體記憶體，包含有： 複數個需要對保留資料更新之記憶體單元； 感應放大器，用以放大被寫入至該等記憶體單元 (memory cells)之資料中的信號量； 5 一操作控制電路，用以因應對該等記憶體單元的一 讀取請求、一寫入請求及一更新請求啟動感應放大器、 並没疋该等感應放大器不啟動的一時序以便對應一係被 因應該更新請求而操作之該等感應放大器所放大的信號 最大可能量被傳送至該等記憶體單元的時序；及 1〇 一更新控制電路，用以週期性產生如同該更新請求 的一更新請求信號、並在無該讀取請求或該寫入請求的 插入下一預定數量之該更新請求被連續產生以至於該等 記憶體單兀全部被更新後，延長產生該更新請求信號之 週期。 15 2·如申請專利範圍第1項所述之半導體記憶體，更包含有 一更新位址計數器，用以產生一指定一更新記憶體 單元更新的更新位址，在該等記憶體單元外，其中 該更新控制電路包含有： 20 一連續更新判斷電路，當該更新位址計數器經歷一 單一輪無忒a賣取请求或該寫入請求的插入時用以啟動一 週期變化信號；及 一更新計時器，用以當該週期變化信號被啟動時延 長產生該更新請求信號的週期長度，以至於該週期係長 51 ..... 拾、申請專利範圍 於忒週期變化信號係不啟動時的一週期長度。 •如申叫專利範圍帛2項所述之半導體記憶體，更包含有 一外部端用以輸出該週期變化信號，自該更新計數器輸 出至該半導體記憶體的外部。 4·如申凊專利範圍帛2項所述之半導體記憶體，其中當該 °貝取4求或該寫入請求產生而產生該更新請求信號的週 期被延長時，該更新控制電路不啟動該週期變化信號。 5·如申請專利範圍第丨項所述之半導體記憶體，其中 ”亥更新控制電路包含有： 一更新計數器，其因應該讀取請求或該寫入請求而 被重置、因應該更新請求信號而計算、並當它的計數器 值達到該預定數量時啟動一週期變化信號；及 更新计時器’用以當該週期變化信號被啟動時延 長產生该更新請求信號的週期長度，以至於該週期係長 於该週期變化信號係不啟動時的一週期長度。 6·如申請專利範圍第5項所述之半導體記憶體，更包含有 一外部端用以輸出該週期變化信號，自該更新計數器輸 出至該半導體記憶體的外部。 7·如申請專利範圍第5項所述之半導體記憶體，其中當該讀 取請求或該寫入請求產生而產生該更新請求信號的週期 被延長時，該更新控制電路不啟動該週期變化信號。 8·如申請專利範圍第5項所述之半導體記憶體，其中： 當該操作控制電路識別到該更新請求信號時，該操 作控制電路輸出一更新控制信號以便執行一更新操作·, 52 ί合、申請專利範圍 及 該更新位址計數器計算該更新控制信號作為該更新 請求。 9·如申請專利範圍第1項所述之半導體記憶體，更包含有 · 複數條字線，係分別連接至該等記憶體單元，該每 條子線根據一位址信號而被選擇，並且其中 在一對應該讀取請求之讀取操作、一對應該寫入請 · 求之請求操作、及一對應該更新請求之更新操作中，該 操作控制電路將該等字線之選擇週期設定成相等。 W·如申清專利範圍第i項所述之半導體記憶體，其中： 该更新請求僅被自該更新控制電路所輸出之該更 新請求信號所識別；及 一更新操作僅因應該更新請求信號而被執行在該 等記憶體單元上，無須接收一來自外部端之指令信號。 η·如申請專利範圍第1項所述之半導體記憶體，更包含冑 # 複數條字線，係分別連接至該等記憶體單元，該 每一條字線根據一位址信號而被選擇，並且其中 該操作控制電路將在一對應該讀取請求之讀取操 - 作與一對應該寫入請求之請求操作中的一個中該等字線 的一選擇週期設定成短於在一對應該更新請求之更新操 · 作中該等字線之選擇週期。 12.如申請專利範圍第u項所述之半導體記憶體，其中該 操作控制電路將於該讀取操作與該寫入操作中的至少 53 拾、申請專利範圍 一個期間用於被取消之該等字線的一時序設定成提早 :在4更新操作期間用於被取消之該等字線的時序。 13·如申請專利範圍第i項所述之半導體記憶體，其中該 5 ㈣控制電路將在-對應該讀取請求之讀取操作與一 5 制該“請求之請求操作中的-個中用於該等感應 放大器的一啟動週期設定成短於在一對應該更新請求 之更新操作中用於該等感應放大器之啟動週期。 14·如申請專利範圍第13項所述之半導體記憶體，其中該 操作控制電路將於該讀取操作與該寫入操作中的至少 1〇 一個期間用於不被啟動之該等感應放大器的一時序設 定成提早於在該更新操作期間用於不被啟動之該等感 應放大器的時序。 15·如申請專利範圍第丨項所述之半導體記憶體，其中當 該更新請求信號自該更新控制電路被輸出或當一更新 15 指令經由一外部端被供應時，該操作控制電路識別該 更新請求。 16·如申請專利範圍第j項所述之半導體記憶體，其中： 该操作控制電路輸出一感應放大器啟動信號用以 因應該讀取請求、該寫入請求及該更新請求而啟動該等 20 感應放大器； 该荨感應放大器被連接至一因應該感應放大器啟 動信號的電源供應線；及 被該等感應放大器所放大之信號的最大可能量是 一對應該電源供應線的電源供應電壓之量。 54 拾、申請專利範圍 17·如申請專利範圍第！項所述之半導體記憶體，更包= 有： 3 一由該等記憶體單元所組成之記憶體單元陣列並 $ 被分成複數個更新區域每一個是一單一的更新單元，其 該預定數量是等於該等更新區域的數量。 18·如申請專利範圍第17項所述之半導體記憶體，更包含 有： 複數條分別連接至該等記憶體單元的字線，該等 1〇 字線的每一條根據一位址信號而被選擇，並且其中 該等更新區域係分別對應該等字線而形成。 19·如申請專利範圍第丨項所述之半導體記憶體，更包含 有： 複數條位元線，用以將該等記憶體單元連接至該 15 等感應放大器，並且其中 5玄專感應放大為分別將傳送到該等位元線之資料 中的信號量放大。 55