JPH0773146A - 電子機器 - Google Patents
電子機器Info
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- JPH0773146A JPH0773146A JP5157009A JP15700993A JPH0773146A JP H0773146 A JPH0773146 A JP H0773146A JP 5157009 A JP5157009 A JP 5157009A JP 15700993 A JP15700993 A JP 15700993A JP H0773146 A JPH0773146 A JP H0773146A
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- JP
- Japan
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- refresh
- mode
- signal
- circuit
- pseudo sram
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Calculators And Similar Devices (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
Abstract
(57)【要約】
【目的】動作時であっても一時的に動作を休止している
状態では無駄な電力の消費を避け、その後に起動の指示
があった場合にはメモリの内容も含めて速やかに元の動
作状態に復帰させる。 【構成】セルフリフレッシュ機能を有する疑似SRAM
14と、当該機器を少なくとも通常の動作を行なう動作モ
ードと必要最小限の動作のみ行なうアイドルモードに設
定するモード設定手段としてのモード記憶部15と、アイ
ドルモードでは上記疑似SRAM14をセルフリフレッシ
ュ動作させ、外部信号入力部17から起動信号iが入力さ
れた時に集中的にリフレッシュ信号を与えた後に当該機
器を動作モードに移行させるモード制御手段としてのリ
フレッシュ制御部16とを備える。
状態では無駄な電力の消費を避け、その後に起動の指示
があった場合にはメモリの内容も含めて速やかに元の動
作状態に復帰させる。 【構成】セルフリフレッシュ機能を有する疑似SRAM
14と、当該機器を少なくとも通常の動作を行なう動作モ
ードと必要最小限の動作のみ行なうアイドルモードに設
定するモード設定手段としてのモード記憶部15と、アイ
ドルモードでは上記疑似SRAM14をセルフリフレッシ
ュ動作させ、外部信号入力部17から起動信号iが入力さ
れた時に集中的にリフレッシュ信号を与えた後に当該機
器を動作モードに移行させるモード制御手段としてのリ
フレッシュ制御部16とを備える。
Description
【0001】
【産業上の利用分野】本発明は、電池電源により駆動さ
れ、セルフリフレッシュ機能を有する疑似SRAMを用
いた電子手帳や小型電子式計算機等の電子機器に関す
る。
れ、セルフリフレッシュ機能を有する疑似SRAMを用
いた電子手帳や小型電子式計算機等の電子機器に関す
る。
【0002】
【従来の技術】従来、電池電源により駆動される電子手
帳や小型電子式計算機等の電子機器において、リフレッ
シュが必要なDRAMを有する場合には一定間隔で該D
RAMにリフレッシュパルスを供給する必要があり、ま
た特にセルフリフレッシュ機能を有する疑似SRAMを
使用している機器においても、電源オフ中に前述のセル
フリフレッシュ機能を用いることはあっても、電源をオ
ンした通常動作時にはタイミング制御が複雑になるため
にセルフリフレッシュ機能を用いることはなかった。し
たがって、通常動作時にはDRAMあるいは疑似SRA
Mに常に一定間隔でリフレッシュパルスが供給されるこ
とになる。
帳や小型電子式計算機等の電子機器において、リフレッ
シュが必要なDRAMを有する場合には一定間隔で該D
RAMにリフレッシュパルスを供給する必要があり、ま
た特にセルフリフレッシュ機能を有する疑似SRAMを
使用している機器においても、電源オフ中に前述のセル
フリフレッシュ機能を用いることはあっても、電源をオ
ンした通常動作時にはタイミング制御が複雑になるため
にセルフリフレッシュ機能を用いることはなかった。し
たがって、通常動作時にはDRAMあるいは疑似SRA
Mに常に一定間隔でリフレッシュパルスが供給されるこ
とになる。
【0003】しかるに、この種の電池電源の電子機器で
は、通常動作時であっても長い間キー入力がない場合や
通信を行なっていない場合など、実際には動作を行なっ
ていない状態でも常にリフレッシュパルスの供給を続行
しており、電池電源を無駄に消費してしまうようになっ
ていた。
は、通常動作時であっても長い間キー入力がない場合や
通信を行なっていない場合など、実際には動作を行なっ
ていない状態でも常にリフレッシュパルスの供給を続行
しており、電池電源を無駄に消費してしまうようになっ
ていた。
【0004】
【発明が解決しようとする課題】上述した如く従来一般
の電池電源により駆動される電子機器では、電源オン時
にはDRAMあるいは疑似SRAMに対してその動作の
状態に拘らず一様にリフレッシュパルスを供給するのみ
であり、無駄な電力の消費を招いていた。
の電池電源により駆動される電子機器では、電源オン時
にはDRAMあるいは疑似SRAMに対してその動作の
状態に拘らず一様にリフレッシュパルスを供給するのみ
であり、無駄な電力の消費を招いていた。
【0005】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、動作時であっても
一時的に動作を休止している状態では無駄な電力の消費
を避け、その後に起動の指示があった場合にはメモリの
内容も含めて速やかに元の動作状態に復帰させることが
可能な電子機器を提供することにある。
たもので、その目的とするところは、動作時であっても
一時的に動作を休止している状態では無駄な電力の消費
を避け、その後に起動の指示があった場合にはメモリの
内容も含めて速やかに元の動作状態に復帰させることが
可能な電子機器を提供することにある。
【0006】
【課題を解決するための手段】すなわち本発明は、セル
フリフレッシュ機能を有する疑似SRAMと、当該機器
を少なくとも通常の動作を行なう動作モードと必要最小
限の動作のみ行なうアイドルモードに設定するモード設
定手段としてのモード記憶部と、アイドルモードでは上
記疑似SRAMをセルフリフレッシュ動作させ、外部か
ら起動信号があった時に集中的にリフレッシュ信号を与
えた後に当該機器を動作モードに移行させるモード制御
手段としてのリフレッシュ制御部とを備えるようにした
ものである。
フリフレッシュ機能を有する疑似SRAMと、当該機器
を少なくとも通常の動作を行なう動作モードと必要最小
限の動作のみ行なうアイドルモードに設定するモード設
定手段としてのモード記憶部と、アイドルモードでは上
記疑似SRAMをセルフリフレッシュ動作させ、外部か
ら起動信号があった時に集中的にリフレッシュ信号を与
えた後に当該機器を動作モードに移行させるモード制御
手段としてのリフレッシュ制御部とを備えるようにした
ものである。
【0007】
【作用】上記のような構成によれば、動作時においても
長時間にわたってキー入力や通信データの入力を待機す
る場合など一時的に動作を休止している状態では無駄な
電力の消費を避け、その後に起動の指示があった場合に
はメモリの内容も含めて速やかに元の動作状態に復帰さ
せることが可能となる。
長時間にわたってキー入力や通信データの入力を待機す
る場合など一時的に動作を休止している状態では無駄な
電力の消費を避け、その後に起動の指示があった場合に
はメモリの内容も含めて速やかに元の動作状態に復帰さ
せることが可能となる。
【0008】
【実施例】以下本発明を電子手帳等の電池電源による小
型電子機器に適用した場合の一実施例について図面を参
照して説明する。図1はその主要部の基本回路構成を示
すもので、11は全体の制御動作を司るCPUである。こ
のCPU11は、発振器12の発振する動作クロックをアン
ド回路13を介して入力することにより動作するもので、
アドレスバスAB及びデータバスDBを介して疑似SR
AM14、モード記憶部15と接続される。
型電子機器に適用した場合の一実施例について図面を参
照して説明する。図1はその主要部の基本回路構成を示
すもので、11は全体の制御動作を司るCPUである。こ
のCPU11は、発振器12の発振する動作クロックをアン
ド回路13を介して入力することにより動作するもので、
アドレスバスAB及びデータバスDBを介して疑似SR
AM14、モード記憶部15と接続される。
【0009】モード記憶部15は、後述する3つの設定モ
ードに対応した情報を記憶するもので、そのモード情報
dはリフレッシュ制御部16へ読出される。このリフレッ
シュ制御部16は、設定モードに応じた上記疑似SRAM
14及びCPU11の制御を行なうもので、CPU11に対し
て割込み信号f、上記アンド回路13に対してゲート制御
信号g、疑似SRAM14に対してモード状態に応じたリ
フレッシュパルスeをそれぞれ出力する一方、外部信号
入力部17からの起動信号iを受付ける。
ードに対応した情報を記憶するもので、そのモード情報
dはリフレッシュ制御部16へ読出される。このリフレッ
シュ制御部16は、設定モードに応じた上記疑似SRAM
14及びCPU11の制御を行なうもので、CPU11に対し
て割込み信号f、上記アンド回路13に対してゲート制御
信号g、疑似SRAM14に対してモード状態に応じたリ
フレッシュパルスeをそれぞれ出力する一方、外部信号
入力部17からの起動信号iを受付ける。
【0010】この外部信号入力部17は、キー入力、通信
データ入力、タイマ入力等、外部からの入力に応じてリ
フレッシュ制御部16へ起動信号iを送出するものであ
る。次いで上記リフレッシュ制御部16内の詳細な回路構
成について図2を用いて説明する。同図で、モード記憶
部15からのモード情報d及び外部信号入力部17からの起
動信号iは制御回路21へ送られる。この制御回路21には
また16進カウンタ25からのキャリー信号が入力される
ものであり、制御回路21はこれらの信号を基に割込み信
号f、ゲート制御信号gを生成し、それぞれCPU11、
アンド回路13へ出力する一方、切換回路22に切換選択信
号を送出する。
データ入力、タイマ入力等、外部からの入力に応じてリ
フレッシュ制御部16へ起動信号iを送出するものであ
る。次いで上記リフレッシュ制御部16内の詳細な回路構
成について図2を用いて説明する。同図で、モード記憶
部15からのモード情報d及び外部信号入力部17からの起
動信号iは制御回路21へ送られる。この制御回路21には
また16進カウンタ25からのキャリー信号が入力される
ものであり、制御回路21はこれらの信号を基に割込み信
号f、ゲート制御信号gを生成し、それぞれCPU11、
アンド回路13へ出力する一方、切換回路22に切換選択信
号を送出する。
【0011】この切換回路22は、第1のタイミング信号
回路23から送られてくる上記疑似SRAM14をオートリ
フレッシュするためのタイミング信号あるいは第2のタ
イミング信号回路24から送られてくる上記疑似SRAM
14を集中リフレッシュするためのタイミング信号いずれ
か一方を制御回路21からの切換選択信号により切換選択
し、選択したタイミング信号をリフレッシュパルスeと
して上記疑似SRAM14及び上記16進カウンタ25へ供
給する。
回路23から送られてくる上記疑似SRAM14をオートリ
フレッシュするためのタイミング信号あるいは第2のタ
イミング信号回路24から送られてくる上記疑似SRAM
14を集中リフレッシュするためのタイミング信号いずれ
か一方を制御回路21からの切換選択信号により切換選択
し、選択したタイミング信号をリフレッシュパルスeと
して上記疑似SRAM14及び上記16進カウンタ25へ供
給する。
【0012】16進カウンタ25は、制御回路21によりリ
セットされ、切換回路22を介して送られてきたリフレッ
シュパルスeをカウントするもので、そのカウント値が
16となった時点でキャリー信号を制御回路21へ送出す
る。
セットされ、切換回路22を介して送られてきたリフレッ
シュパルスeをカウントするもので、そのカウント値が
16となった時点でキャリー信号を制御回路21へ送出す
る。
【0013】次に上記実施例の動作について説明する。
ここで本機器においては、各回路をフルに動作させる
「アクティブモード」、電源電池の寿命を延ばすために
各種入力待機状態等で間欠的な必要最小限の動作を行な
う「アイドルモード」及び完全な休止状態となる「スタ
ンバイモード」の3つのモードを設定するものとする。
ここで本機器においては、各回路をフルに動作させる
「アクティブモード」、電源電池の寿命を延ばすために
各種入力待機状態等で間欠的な必要最小限の動作を行な
う「アイドルモード」及び完全な休止状態となる「スタ
ンバイモード」の3つのモードを設定するものとする。
【0014】上記「アクティブモード」では、CPU1
1、疑似SRAM14は共に常時稼働しており、リフレッ
シュ制御部16は通常一般の技術であるオートリフレッシ
ュによるリフレッシュパルスeを疑似SRAM14に供給
してその記憶内容をバックアップしている。このとき、
ゲート制御信号gは“H”レベルとなってアンド回路13
のゲートが開状態となっているので、発振器12の発振し
た動作クロックはアンド回路13を介してCPU11へ供給
され続けている。
1、疑似SRAM14は共に常時稼働しており、リフレッ
シュ制御部16は通常一般の技術であるオートリフレッシ
ュによるリフレッシュパルスeを疑似SRAM14に供給
してその記憶内容をバックアップしている。このとき、
ゲート制御信号gは“H”レベルとなってアンド回路13
のゲートが開状態となっているので、発振器12の発振し
た動作クロックはアンド回路13を介してCPU11へ供給
され続けている。
【0015】「アイドルモード」では、リフレッシュ制
御部16の出力するゲート制御信号gが“L”レベルとな
り、アンド回路13のゲートが閉状態となっているので、
発振器12の発振した動作クロックはCPU11へは供給さ
れず、CPU11は一時的に休止状態となる。このとき、
リフレッシュ制御部16から疑似SRAM14へのリフレッ
シュパルスeは同様に一時的に休止され、疑似SRAM
14はリフレッシュパルスeがないことからセルフリフレ
ッシュ機能を動作させて記憶内容のバックアップを行な
う。
御部16の出力するゲート制御信号gが“L”レベルとな
り、アンド回路13のゲートが閉状態となっているので、
発振器12の発振した動作クロックはCPU11へは供給さ
れず、CPU11は一時的に休止状態となる。このとき、
リフレッシュ制御部16から疑似SRAM14へのリフレッ
シュパルスeは同様に一時的に休止され、疑似SRAM
14はリフレッシュパルスeがないことからセルフリフレ
ッシュ機能を動作させて記憶内容のバックアップを行な
う。
【0016】「スタンバイモード」では、疑似SRAM
14を除いて他の各回路への電源供給が断たれるため、疑
似SRAM14はセルフリフレッシュ機能を動作させて記
憶内容のバックアップを行なう。
14を除いて他の各回路への電源供給が断たれるため、疑
似SRAM14はセルフリフレッシュ機能を動作させて記
憶内容のバックアップを行なう。
【0017】以下に、「アクティブモード」から「アイ
ドルモード」に移行し、さらにまた「アクティブモー
ド」に復帰するまでの動作を図3を用いて述べる。「ア
クティブモード」において何らキー入力やデータ通信入
力等がない状態が一定時間、例えば5分が経過した場
合、CPU11が図示しない内部タイマの計時によりこれ
を検出し、モード記憶部15に記憶されている「アクティ
ブモード」を示す設定モード情報、例えば「0」をあら
たに「アイドルモード」を示す設定モード情報、例えば
「1」に書換える。
ドルモード」に移行し、さらにまた「アクティブモー
ド」に復帰するまでの動作を図3を用いて述べる。「ア
クティブモード」において何らキー入力やデータ通信入
力等がない状態が一定時間、例えば5分が経過した場
合、CPU11が図示しない内部タイマの計時によりこれ
を検出し、モード記憶部15に記憶されている「アクティ
ブモード」を示す設定モード情報、例えば「0」をあら
たに「アイドルモード」を示す設定モード情報、例えば
「1」に書換える。
【0018】このモード記憶部15の書換えを図3(1)
に示すようにモード情報dにより検出したリフレッシュ
制御部16は、ただちにアンド回路13へのゲート制御信号
gをそれまでの“H”レベルから“L”レベルにして図
3(5)に示すように発振器12の発振する動作クロック
のCPU11への供給を休止させると共に、切換回路22に
よりそれまで選択させていた第1のタイミング信号回路
23の出力するオートリフレッシュのためのタイミング信
号を遮断し、図3(2)に示すように疑似SRAM14へ
のリフレッシュパルスeの供給を一時的に休止させる。
に示すようにモード情報dにより検出したリフレッシュ
制御部16は、ただちにアンド回路13へのゲート制御信号
gをそれまでの“H”レベルから“L”レベルにして図
3(5)に示すように発振器12の発振する動作クロック
のCPU11への供給を休止させると共に、切換回路22に
よりそれまで選択させていた第1のタイミング信号回路
23の出力するオートリフレッシュのためのタイミング信
号を遮断し、図3(2)に示すように疑似SRAM14へ
のリフレッシュパルスeの供給を一時的に休止させる。
【0019】ここで、疑似SRAM14の特性について述
べておく。疑似SRAM14には、例えば2048パルス
/32[ms]のリフレッシュが必要であるものとす
る。したがって、第1のタイミング信号回路23ではこれ
を平均化した1パルス/15[μs]の周期を有するタ
イミング信号をオートリフレッシュ用に生成し、生成し
たタイミング信号を「アクティブモード」時にリフレッ
シュパルスeとして疑似SRAM14へ供給するものであ
る。この状態での疑似SRAM14の消費電流値は例えば
300[μA]程度である。
べておく。疑似SRAM14には、例えば2048パルス
/32[ms]のリフレッシュが必要であるものとす
る。したがって、第1のタイミング信号回路23ではこれ
を平均化した1パルス/15[μs]の周期を有するタ
イミング信号をオートリフレッシュ用に生成し、生成し
たタイミング信号を「アクティブモード」時にリフレッ
シュパルスeとして疑似SRAM14へ供給するものであ
る。この状態での疑似SRAM14の消費電流値は例えば
300[μA]程度である。
【0020】しかるに疑似SRAM14では、リフレッシ
ュパルスeが休止してから所定時間が経過した時点でセ
ルフリフレッシュ機能を起動させ、図示しない自身の内
部回路により必要最小限の消費電流で記憶内容をバック
アップする。
ュパルスeが休止してから所定時間が経過した時点でセ
ルフリフレッシュ機能を起動させ、図示しない自身の内
部回路により必要最小限の消費電流で記憶内容をバック
アップする。
【0021】この状態では、CPU11に動作クロックが
供給されていないためにCPU11での消費電力は「0」
となり、また疑似SRAM14もセルフリフレッシュ機能
により記憶内容をバックアップするためだけの必要最小
限、例えば30[μA]程度しか電流を消費しないた
め、回路全体としての電力消費も大幅に減少させること
ができる。
供給されていないためにCPU11での消費電力は「0」
となり、また疑似SRAM14もセルフリフレッシュ機能
により記憶内容をバックアップするためだけの必要最小
限、例えば30[μA]程度しか電流を消費しないた
め、回路全体としての電力消費も大幅に減少させること
ができる。
【0022】その後、キー入力や通信データの入力、あ
るいはタイマによる入力等、外部信号が外部信号入力部
17に入力された時点で、これを受けた外部信号入力部17
は図3(3)に示すようにリフレッシュ制御部16への起
動信号iを“H”レベルとする。
るいはタイマによる入力等、外部信号が外部信号入力部
17に入力された時点で、これを受けた外部信号入力部17
は図3(3)に示すようにリフレッシュ制御部16への起
動信号iを“H”レベルとする。
【0023】リフレッシュ制御部16の制御回路21は、こ
の起動信号iに対して切換回路22により第2のタイミン
グ信号回路24の出力する集中リフレッシュのためのタイ
ミング信号を切換選択させ、これをリフレッシュパルス
eとして図3(2)に示すように疑似SRAM14及び1
6進カウンタ25へ供給させる。
の起動信号iに対して切換回路22により第2のタイミン
グ信号回路24の出力する集中リフレッシュのためのタイ
ミング信号を切換選択させ、これをリフレッシュパルス
eとして図3(2)に示すように疑似SRAM14及び1
6進カウンタ25へ供給させる。
【0024】この第2のタイミング信号回路24の出力す
る集中リフレッシュのためのタイミング信号は、例えば
16パルス/10[μs]の周期を有する、上記オート
リフレッシュ用のタイミング信号に比して極めて高周波
のタイミング信号であるものとする。
る集中リフレッシュのためのタイミング信号は、例えば
16パルス/10[μs]の周期を有する、上記オート
リフレッシュ用のタイミング信号に比して極めて高周波
のタイミング信号であるものとする。
【0025】疑似SRAM14では、この第2のタイミン
グ信号回路24の出力するタイミング信号がリフレッシュ
パルスeとして10[μs]の間に16パルス分供給さ
れることで、「15[μs]×16−10[μs]=2
30[μs]」の計算により、続く230[μs]の間
はリフレッシュ動作が不要となるものである。
グ信号回路24の出力するタイミング信号がリフレッシュ
パルスeとして10[μs]の間に16パルス分供給さ
れることで、「15[μs]×16−10[μs]=2
30[μs]」の計算により、続く230[μs]の間
はリフレッシュ動作が不要となるものである。
【0026】16進カウンタ25は、制御回路21によりリ
セットされた後に、第2のタイミング信号回路24の出力
するタイミング信号をカウントするもので、そのカウン
ト値が「16」となった時点で制御回路21へキャリー信
号を送出する。
セットされた後に、第2のタイミング信号回路24の出力
するタイミング信号をカウントするもので、そのカウン
ト値が「16」となった時点で制御回路21へキャリー信
号を送出する。
【0027】制御回路21はこの16進カウンタ25からの
キャリー信号に対応し、アンド回路13へのゲート制御信
号gをそれまでの“L”レベルから“H”レベルにして
図3(5)に示すように発振器12の発振する動作クロッ
クのCPU11への供給を再開させると共に、図3(4)
に示すように上記CPU11への割込み信号fとしてのパ
ルスを送出することで、最起動時の立上げ処理の実行を
促す。
キャリー信号に対応し、アンド回路13へのゲート制御信
号gをそれまでの“L”レベルから“H”レベルにして
図3(5)に示すように発振器12の発振する動作クロッ
クのCPU11への供給を再開させると共に、図3(4)
に示すように上記CPU11への割込み信号fとしてのパ
ルスを送出することで、最起動時の立上げ処理の実行を
促す。
【0028】しかるにCPU11では、この割込み信号f
に従って最起動時の立上げ処理を行なうもので、このと
き疑似SRAM14は上記集中リフレッシュにより230
[μs]の間はリフレッシュ動作が不要となっているた
め、CPU11はこの時間的な猶予をもって他の立上げ処
理に専念することができる。CPU11はこの立上げ処理
を行なうと共に、モード記憶部15に記憶されている「ア
イドルモード」を示す設定モード情報、例えば「1」を
再び「アクティブモード」を示す設定モード情報、例え
ば「0」に書換え、再度「アクティブモード」に復帰す
る。
に従って最起動時の立上げ処理を行なうもので、このと
き疑似SRAM14は上記集中リフレッシュにより230
[μs]の間はリフレッシュ動作が不要となっているた
め、CPU11はこの時間的な猶予をもって他の立上げ処
理に専念することができる。CPU11はこの立上げ処理
を行なうと共に、モード記憶部15に記憶されている「ア
イドルモード」を示す設定モード情報、例えば「1」を
再び「アクティブモード」を示す設定モード情報、例え
ば「0」に書換え、再度「アクティブモード」に復帰す
る。
【0029】以後、CPU11の立上げ処理が終了し、上
記230[μs]のリフレッシュ不要期間が終了する直
前に、制御回路21は切換回路22によりあらためて第1の
タイミング信号回路23の出力するオートリフレッシュの
ためのタイミング信号を切換選択し、リフレッシュパル
スeとして疑似SRAM14へ供給させる。
記230[μs]のリフレッシュ不要期間が終了する直
前に、制御回路21は切換回路22によりあらためて第1の
タイミング信号回路23の出力するオートリフレッシュの
ためのタイミング信号を切換選択し、リフレッシュパル
スeとして疑似SRAM14へ供給させる。
【0030】なお、「スタンバイモード」は電源をオフ
として疑似SRAM14のセルフリフレッシュ機能を実行
させるモードであるが、疑似SRAMのセルフリフレッ
シュ機能については周知であるので、その説明は省略す
る。
として疑似SRAM14のセルフリフレッシュ機能を実行
させるモードであるが、疑似SRAMのセルフリフレッ
シュ機能については周知であるので、その説明は省略す
る。
【0031】
【発明の効果】以上詳記した如く本発明によれば、動作
時においても長時間にわたってキー入力や通信データの
入力を待機する場合など一時的に動作を休止している状
態では無駄な電力の消費を避け、その後に起動の指示が
あった場合にはメモリの内容も含めて速やかに元の動作
状態に復帰させることが可能な電子機器を提供すること
ができる。
時においても長時間にわたってキー入力や通信データの
入力を待機する場合など一時的に動作を休止している状
態では無駄な電力の消費を避け、その後に起動の指示が
あった場合にはメモリの内容も含めて速やかに元の動作
状態に復帰させることが可能な電子機器を提供すること
ができる。
【図1】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図2】図1のリフレッシュ制御部内の詳細な回路構成
を示すブロック図。
を示すブロック図。
【図3】同実施例に係る動作を説明するタイミングチャ
ート。
ート。
11…CPU、12…発振器、13…アンド回路、14…疑似S
RAM、15…モード記憶部、16…リフレッシュ制御部、
17…外部信号入力部、21…制御回路、22…切換回路、23
…第1のタイミング信号回路、24…第2のタイミング信
号回路、25…16進カウンタ。
RAM、15…モード記憶部、16…リフレッシュ制御部、
17…外部信号入力部、21…制御回路、22…切換回路、23
…第1のタイミング信号回路、24…第2のタイミング信
号回路、25…16進カウンタ。
Claims (1)
- 【請求項1】 セルフリフレッシュ機能を有する疑似S
RAMと、 当該機器を少なくとも通常の動作を行なう動作モードと
必要最小限の動作のみ行なうアイドルモードに設定する
モード設定手段と、 アイドルモードでは上記疑似SRAMをセルフリフレッ
シュ動作させ、外部から起動信号があった時に集中的に
リフレッシュ信号を与えた後に当該機器を動作モードに
移行させるモード制御手段とを具備したことを特徴とす
る電子機器。
Priority Applications (7)
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