JP2003022672A - 半導体記憶装置、携帯電子機器及び着脱式記憶装置 - Google Patents
半導体記憶装置、携帯電子機器及び着脱式記憶装置Info
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- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Abstract
(57)【要約】
【課題】 リフレッシュ動作を行うメモリ部の消費電力
を抑えることにより低消費電力化を実現できる半導体記
憶装置を提供すること。 【解決手段】 メモリ部１がスタンドバイモードにある
ときには、電源供給遮断回路２は、時計回路３が発生す
るリフレッシュ動作のタイミングに同期してメモリ部１
にリフレッシュ動作を行う期間だけ電力を供給し、リフ
レッシュ動作を行っていない期間にはメモリ部１への電
力供給を遮断する。
を抑えることにより低消費電力化を実現できる半導体記
憶装置を提供すること。 【解決手段】 メモリ部１がスタンドバイモードにある
ときには、電源供給遮断回路２は、時計回路３が発生す
るリフレッシュ動作のタイミングに同期してメモリ部１
にリフレッシュ動作を行う期間だけ電力を供給し、リフ
レッシュ動作を行っていない期間にはメモリ部１への電
力供給を遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より具体的には、記憶データを維持するためにリ
フレッシュ動作を行う半導体記憶装置に関する。また、
この発明はそのような半導体記憶装置を備えた携帯電子
機器及び着脱式記憶装置に関する。
関し、より具体的には、記憶データを維持するためにリ
フレッシュ動作を行う半導体記憶装置に関する。また、
この発明はそのような半導体記憶装置を備えた携帯電子
機器及び着脱式記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）などの揮発性メモリを駆動する場合、書込み動作
後、記憶データが失われる前にリフレッシュ動作を行
い、記憶データを保持している。例えば、ＤＲＡＭはキ
ャパシタに蓄積された電荷の量の違いで０と１を識別す
るが、時間と共にキャパシタに蓄積された電荷が減少す
る。したがって、０と１との区別がつく間にリフレッシ
ュ動作により再書込みを行い、記憶を保持することがで
きる。
ry）などの揮発性メモリを駆動する場合、書込み動作
後、記憶データが失われる前にリフレッシュ動作を行
い、記憶データを保持している。例えば、ＤＲＡＭはキ
ャパシタに蓄積された電荷の量の違いで０と１を識別す
るが、時間と共にキャパシタに蓄積された電荷が減少す
る。したがって、０と１との区別がつく間にリフレッシ
ュ動作により再書込みを行い、記憶を保持することがで
きる。
【０００３】従来は、書き込み動作、消去動作、読出し
動作の何れの動作も行わないスタンドバイモードにある
とき、周期的にリフレッシュ動作を行うメモリ部に対し
て常に電力が供給されていた。
動作の何れの動作も行わないスタンドバイモードにある
とき、周期的にリフレッシュ動作を行うメモリ部に対し
て常に電力が供給されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術では、スタンドバイモードであってもメモリ部に対し
て常に電力が供給されているため、消費電力が大きくな
り、機器の低消費電力化が阻害されるという問題があ
る。
術では、スタンドバイモードであってもメモリ部に対し
て常に電力が供給されているため、消費電力が大きくな
り、機器の低消費電力化が阻害されるという問題があ
る。
【０００５】そこで、この発明の課題は、リフレッシュ
動作を行うメモリ部の消費電力を抑えることにより低消
費電力化を実現できる半導体記憶装置を提供することに
ある。
動作を行うメモリ部の消費電力を抑えることにより低消
費電力化を実現できる半導体記憶装置を提供することに
ある。
【０００６】また、この発明の課題は、そのような半導
体記憶装置を備えた携帯電子機器及び着脱式記憶装置を
提供することにある。
体記憶装置を備えた携帯電子機器及び着脱式記憶装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明の半導体記憶装置は、リフレッシュ動作
を行うメモリ部と、前記メモリ部への電力を供給し又は
遮断する機能を有する電源供給遮断回路と、前記リフレ
ッシュ動作のタイミングを発生する時計回路とを備え、
前記メモリ部の動作モードには、外部論理回路からの要
求に応じて書き込み動作、消去動作、読出し動作のうち
少なくとも１動作を行うとともに、その動作を行ってい
ない期間にリフレッシュ動作を行うアクティブモード
と、前記外部論理回路からの要求による書き込み動作、
消去動作、読出し動作の何れの動作も行わずリフレッシ
ュ動作のみを行うスタンドバイモードとがあり、前記メ
モリ部が前記スタンドバイモードにあるときには、前記
電源供給遮断回路は、前記時計回路が発生する前記リフ
レッシュ動作のタイミングに同期して前記メモリ部にリ
フレッシュ動作を行う期間だけ電力を供給し、前記リフ
レッシュ動作を行っていない期間には前記メモリ部への
電力供給を遮断することを特徴としている。
め、第１の発明の半導体記憶装置は、リフレッシュ動作
を行うメモリ部と、前記メモリ部への電力を供給し又は
遮断する機能を有する電源供給遮断回路と、前記リフレ
ッシュ動作のタイミングを発生する時計回路とを備え、
前記メモリ部の動作モードには、外部論理回路からの要
求に応じて書き込み動作、消去動作、読出し動作のうち
少なくとも１動作を行うとともに、その動作を行ってい
ない期間にリフレッシュ動作を行うアクティブモード
と、前記外部論理回路からの要求による書き込み動作、
消去動作、読出し動作の何れの動作も行わずリフレッシ
ュ動作のみを行うスタンドバイモードとがあり、前記メ
モリ部が前記スタンドバイモードにあるときには、前記
電源供給遮断回路は、前記時計回路が発生する前記リフ
レッシュ動作のタイミングに同期して前記メモリ部にリ
フレッシュ動作を行う期間だけ電力を供給し、前記リフ
レッシュ動作を行っていない期間には前記メモリ部への
電力供給を遮断することを特徴としている。
【０００８】なお、「メモリ部」は、記憶単位となるメ
モリ素子と、各メモリ素子に対してリフレッシュ動作を
行うための周辺回路とを含んでいる。
モリ素子と、各メモリ素子に対してリフレッシュ動作を
行うための周辺回路とを含んでいる。
【０００９】この第１の発明の半導体記憶装置では、前
記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、前記時計回路が発生する前記
リフレッシュ動作のタイミングに同期して前記メモリ部
にリフレッシュ動作を行う期間だけ電力を供給し、前記
リフレッシュ動作を行っていない期間には前記メモリ部
への電力供給を遮断する。したがって、メモリ部の消費
電力を抑えることができ、半導体記憶装置の消費電力を
低減することができる。また、この半導体記憶装置を組
み込んだシステムにおいては、特にシステムが待機状態
にある時の消費電力を低減することが可能となる。
記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、前記時計回路が発生する前記
リフレッシュ動作のタイミングに同期して前記メモリ部
にリフレッシュ動作を行う期間だけ電力を供給し、前記
リフレッシュ動作を行っていない期間には前記メモリ部
への電力供給を遮断する。したがって、メモリ部の消費
電力を抑えることができ、半導体記憶装置の消費電力を
低減することができる。また、この半導体記憶装置を組
み込んだシステムにおいては、特にシステムが待機状態
にある時の消費電力を低減することが可能となる。
【００１０】１実施の形態では、前記メモリ部及び前記
時計回路への電力は１つの電源から供給されるようにな
っていることを特徴としている。
時計回路への電力は１つの電源から供給されるようにな
っていることを特徴としている。
【００１１】前記実施の形態によれば、電源の数を減ら
すことができるので、製造コスト及び機器使用時の電池
に要するコストを低減することが可能となる。
すことができるので、製造コスト及び機器使用時の電池
に要するコストを低減することが可能となる。
【００１２】１実施の形態では、外部電源から電力の供
給を受けるための外部電源端子を備えたことを特徴とし
ている。
給を受けるための外部電源端子を備えたことを特徴とし
ている。
【００１３】前記実施の形態によれば、外部電源が使用
可能であるときは外部電源から上記外部電源端子を介し
て前記メモリ部などへ電力を供給できるので、内部電源
の消費を最小限に抑えることができる。したがって、設
計上の観点から、内部電源の容量を小さくして装置を小
型化することが可能となる。
可能であるときは外部電源から上記外部電源端子を介し
て前記メモリ部などへ電力を供給できるので、内部電源
の消費を最小限に抑えることができる。したがって、設
計上の観点から、内部電源の容量を小さくして装置を小
型化することが可能となる。
【００１４】１実施の形態では、前記外部電源から供給
された電力で充電される２次電源を備えたことを特徴と
している。
された電力で充電される２次電源を備えたことを特徴と
している。
【００１５】前記実施の形態によれば、前記外部電源か
ら供給された電力で２次電源が充電され、この２次電源
から前記メモリ部などへ電力が供給される。前記２次電
源への充電は随時可能であるから、電源が消耗し、メモ
リ部の記憶が消滅するのを防止することができる。ま
た、前記２次電源への充電は随時可能であるから、設計
上の観点から、この２次電源の容量を小さくすることが
できる。この結果、半導体記憶装置を小型化することが
可能となる。
ら供給された電力で２次電源が充電され、この２次電源
から前記メモリ部などへ電力が供給される。前記２次電
源への充電は随時可能であるから、電源が消耗し、メモ
リ部の記憶が消滅するのを防止することができる。ま
た、前記２次電源への充電は随時可能であるから、設計
上の観点から、この２次電源の容量を小さくすることが
できる。この結果、半導体記憶装置を小型化することが
可能となる。
【００１６】１実施の形態では、前記メモリ部は、リフ
レッシュ動作無しで１×１０−３秒以上記憶を保持する
メモリ素子を有し、前記時計回路は１×１０−３秒より
も短い周期で前記リフレッシュ動作のタイミングを発生
することを特徴としている。
レッシュ動作無しで１×１０−３秒以上記憶を保持する
メモリ素子を有し、前記時計回路は１×１０−３秒より
も短い周期で前記リフレッシュ動作のタイミングを発生
することを特徴としている。
【００１７】前記実施の形態によれば、リフレッシュ動
作に要する時間よりも、リフレッシュ動作間隔が十分に
長いので、メモリ部がスタンドバイモードにあるときの
消費電力削減の効果を十分に発揮することができる。し
たがって、半導体記憶装置の消費電力を十分に低減する
ことができる。
作に要する時間よりも、リフレッシュ動作間隔が十分に
長いので、メモリ部がスタンドバイモードにあるときの
消費電力削減の効果を十分に発揮することができる。し
たがって、半導体記憶装置の消費電力を十分に低減する
ことができる。
【００１８】１実施の形態では、前記時計回路は、電界
効果トランジスタによる相補型の回路で構成され、前記
時計回路を駆動する電源電圧の絶対値は前記電界効果ト
ランジスタの閾値の絶対値より小さいことを特徴として
いる。
効果トランジスタによる相補型の回路で構成され、前記
時計回路を駆動する電源電圧の絶対値は前記電界効果ト
ランジスタの閾値の絶対値より小さいことを特徴として
いる。
【００１９】前記実施の形態によれば、時計回路を駆動
する電源電圧は、相補型回路を構成する電界効果トラン
ジスタの閾値（Ｐ型の電界効果トランジスタにおいては
その絶対値）より低いので、時計回路の消費電力を大幅
に小さくすることができる。したがって、設計上の観点
から、電源の容量を小さくして装置を小型化することが
可能となる。若しくは、電源が消耗し、メモリ部の記憶
が消滅するのを防止することができる。
する電源電圧は、相補型回路を構成する電界効果トラン
ジスタの閾値（Ｐ型の電界効果トランジスタにおいては
その絶対値）より低いので、時計回路の消費電力を大幅
に小さくすることができる。したがって、設計上の観点
から、電源の容量を小さくして装置を小型化することが
可能となる。若しくは、電源が消耗し、メモリ部の記憶
が消滅するのを防止することができる。
【００２０】１実施の形態では、前記メモリ部は、導体
膜又は半導体膜をフローティングゲートとする電界効果
トランジスタからなるメモリ素子を有し、前記導体膜又
は半導体膜と前記電界効果トランジスタのチャネル領域
との間の絶縁膜厚が１０ｎｍ未満であり、または前記導
体膜又は半導体膜と前記電界効果トランジスタのゲート
電極との間の絶縁膜厚が１０ｎｍ未満であることを特徴
としている。
膜又は半導体膜をフローティングゲートとする電界効果
トランジスタからなるメモリ素子を有し、前記導体膜又
は半導体膜と前記電界効果トランジスタのチャネル領域
との間の絶縁膜厚が１０ｎｍ未満であり、または前記導
体膜又は半導体膜と前記電界効果トランジスタのゲート
電極との間の絶縁膜厚が１０ｎｍ未満であることを特徴
としている。
【００２１】前記実施の形態によれば、電界効果トラン
ジスタのフローティングゲートを挟む絶縁膜厚が薄いの
で動作電圧を下げることができる。したがって、メモリ
動作時の消費電力を低減し、メモリ素子の劣化を小さく
することが可能となる。更にまた、絶縁膜の厚さが薄い
のでポテンシャル障壁も薄くなり、書き込み及び消去動
作を速くすることができる。
ジスタのフローティングゲートを挟む絶縁膜厚が薄いの
で動作電圧を下げることができる。したがって、メモリ
動作時の消費電力を低減し、メモリ素子の劣化を小さく
することが可能となる。更にまた、絶縁膜の厚さが薄い
のでポテンシャル障壁も薄くなり、書き込み及び消去動
作を速くすることができる。
【００２２】１実施の形態では、前記メモリ部は、導体
又は半導体からなる離散ドットをフローティングゲート
とする電界効果トランジスタからなるメモリ素子を有す
ることを特徴としている。
又は半導体からなる離散ドットをフローティングゲート
とする電界効果トランジスタからなるメモリ素子を有す
ることを特徴としている。
【００２３】前記実施の形態によれば、フローティング
ゲートが離散ドットであるから、絶縁膜のピンホール等
による不良に対する耐性が増す。
ゲートが離散ドットであるから、絶縁膜のピンホール等
による不良に対する耐性が増す。
【００２４】１実施の形態では、前記メモリ部は、フロ
ーティングゲートを持つ電界効果トランジスタ型のメモ
リ素子を有し、前記フローティングゲートは、導体膜又
は半導体膜と、導体又は半導体からなる離散ドットとの
複合体からなることを特徴としている。
ーティングゲートを持つ電界効果トランジスタ型のメモ
リ素子を有し、前記フローティングゲートは、導体膜又
は半導体膜と、導体又は半導体からなる離散ドットとの
複合体からなることを特徴としている。
【００２５】前記実施の形態によっても、低電源電圧で
動作するから、メモリ動作時の消費電力を低減し、メモ
リ素子の劣化を小さくすることが可能となる。
動作するから、メモリ動作時の消費電力を低減し、メモ
リ素子の劣化を小さくすることが可能となる。
【００２６】また、第２の発明である携帯電子機器は、
第１の発明の半導体記憶装置を備えたことを特徴として
いる。
第１の発明の半導体記憶装置を備えたことを特徴として
いる。
【００２７】上記第２の発明の携帯電子機器によれば、
この携帯電子機器がスタンドバイモードにあるとき、つ
まり前記メモリ部がスタンドバイモードにあるときに、
前記メモリ部の消費電力を大幅に低減できる。したがっ
て、この携帯電子機器に搭載された電池の寿命を大幅に
延ばすことが可能となる。
この携帯電子機器がスタンドバイモードにあるとき、つ
まり前記メモリ部がスタンドバイモードにあるときに、
前記メモリ部の消費電力を大幅に低減できる。したがっ
て、この携帯電子機器に搭載された電池の寿命を大幅に
延ばすことが可能となる。
【００２８】また、第３の発明である着脱式記憶装置
は、電子機器に着脱可能に装着される基体を備え、上記
基体に、第１の発明の半導体記憶装置を搭載するととも
に、上記電子機器とデータを送受信するための端子を備
えたことを特徴としている。
は、電子機器に着脱可能に装着される基体を備え、上記
基体に、第１の発明の半導体記憶装置を搭載するととも
に、上記電子機器とデータを送受信するための端子を備
えたことを特徴としている。
【００２９】上記第３の発明の着脱式記憶装置によれ
ば、前記電子機器から送られたデータを前記端子を介し
て受信して前記メモリ部に記憶させる一方、前記メモリ
部が記憶したデータを前記端子を介して電子機器へ送信
することが可能となる。
ば、前記電子機器から送られたデータを前記端子を介し
て受信して前記メモリ部に記憶させる一方、前記メモリ
部が記憶したデータを前記端子を介して電子機器へ送信
することが可能となる。
【００３０】この着脱式記憶装置では、前記メモリ部が
スタンドバイモードにあるとき前記メモリ部の消費電力
を大幅に低減できるため、上記基体に搭載された電池の
寿命を大幅に延ばすことが可能となる。更にまた、この
第３の発明の着脱式記憶装置を複数の電子機器間で共用
すれば、複数の電子機器間でデータの共有を実現するこ
とができる。
スタンドバイモードにあるとき前記メモリ部の消費電力
を大幅に低減できるため、上記基体に搭載された電池の
寿命を大幅に延ばすことが可能となる。更にまた、この
第３の発明の着脱式記憶装置を複数の電子機器間で共用
すれば、複数の電子機器間でデータの共有を実現するこ
とができる。
【００３１】
【発明の実施の形態】（第１実施形態）本発明の第１実
施形態の半導体記憶装置を、図１及び図２を用いて説明
する。本実施形態は、メモリ部がスタンドバイモードに
あるとき、リフレッシュ動作を行っていない期間にはメ
モリ部への電力の供給を停止する半導体記憶装置に関す
る。
施形態の半導体記憶装置を、図１及び図２を用いて説明
する。本実施形態は、メモリ部がスタンドバイモードに
あるとき、リフレッシュ動作を行っていない期間にはメ
モリ部への電力の供給を停止する半導体記憶装置に関す
る。
【００３２】まず、本実施形態の半導体記憶装置の基本
的な概念を図１を用いて説明する。この半導体記憶装置
は、メモリ部としてのメモリ回路１と、電源供給遮断回
路２と、時計回路３と、電源４とを備えている。なお、
図１では、メモリ回路１に対して後述するアクティブモ
ードまたはスタンドバイモードをとることを要求する外
部論理回路や、この外部論理回路とメモリ回路１とを結
ぶデータバス等は省略している。
的な概念を図１を用いて説明する。この半導体記憶装置
は、メモリ部としてのメモリ回路１と、電源供給遮断回
路２と、時計回路３と、電源４とを備えている。なお、
図１では、メモリ回路１に対して後述するアクティブモ
ードまたはスタンドバイモードをとることを要求する外
部論理回路や、この外部論理回路とメモリ回路１とを結
ぶデータバス等は省略している。
【００３３】メモリ回路１は、メモリセルアレイ部と周
辺回路部とを含んでいる。メモリセルアレイを構成する
メモリセルは、記憶データを維持するためにリフレッシ
ュ動作を要するメモリ素子からなっている。電源４とメ
モリ回路１との間には、メモリ回路１への電力を供給し
又は遮断するスイッチからなる電源供給遮断回路２が介
挿されている。電源供給遮断回路２には、リフレッシュ
動作のタイミングを発生する時計回路３が接続されてい
る。電源供給遮断回路２による電力供給と遮断との切替
動作は、時計回路３または外部入力ラインによって制御
されるようになっている。なお、電源供給遮断回路２
は、メモリ回路１と別の半導体チップ上に形成されてい
てもよいし、同一チップ上に形成されていてもよい。ま
た、図１中、電源供給遮断回路２は、メモリ回路から見
て高電位（ＶＤＤ）側に設けられているが、低電位（Ｇ
ＮＤ）側でもよいし、電力供給と遮断との切替ができれ
ばその位置は限定されない。
辺回路部とを含んでいる。メモリセルアレイを構成する
メモリセルは、記憶データを維持するためにリフレッシ
ュ動作を要するメモリ素子からなっている。電源４とメ
モリ回路１との間には、メモリ回路１への電力を供給し
又は遮断するスイッチからなる電源供給遮断回路２が介
挿されている。電源供給遮断回路２には、リフレッシュ
動作のタイミングを発生する時計回路３が接続されてい
る。電源供給遮断回路２による電力供給と遮断との切替
動作は、時計回路３または外部入力ラインによって制御
されるようになっている。なお、電源供給遮断回路２
は、メモリ回路１と別の半導体チップ上に形成されてい
てもよいし、同一チップ上に形成されていてもよい。ま
た、図１中、電源供給遮断回路２は、メモリ回路から見
て高電位（ＶＤＤ）側に設けられているが、低電位（Ｇ
ＮＤ）側でもよいし、電力供給と遮断との切替ができれ
ばその位置は限定されない。
【００３４】メモリ回路１の動作モードには、アクティ
ブモードとスタンドバイモードとがある。メモリ回路１
がアクティブモードにあるときには、外部論理回路から
メモリ回路１に対して、書き込み動作、消去動作、読出
し動作等が行われる。無論、メモリセルアレイ部を構成
するメモリ素子の記憶保持時間より短い周期でリフレッ
シュ動作が行われる。一方、メモリ回路１がスタンドバ
イモードにあるときには、外部論理回路からメモリ回路
１に対して書き込み動作、消去動作、読出し動作等の要
求は行われない。すなわち、スタンドバイモード時に
は、メモリ回路１は専らリフレッシュ動作を周期的に繰
り返している。
ブモードとスタンドバイモードとがある。メモリ回路１
がアクティブモードにあるときには、外部論理回路から
メモリ回路１に対して、書き込み動作、消去動作、読出
し動作等が行われる。無論、メモリセルアレイ部を構成
するメモリ素子の記憶保持時間より短い周期でリフレッ
シュ動作が行われる。一方、メモリ回路１がスタンドバ
イモードにあるときには、外部論理回路からメモリ回路
１に対して書き込み動作、消去動作、読出し動作等の要
求は行われない。すなわち、スタンドバイモード時に
は、メモリ回路１は専らリフレッシュ動作を周期的に繰
り返している。
【００３５】メモリ回路１がアクティブモードにあると
き、すなわち外部論理回路からメモリ回路１に対して書
き込み動作、消去動作、読出し動作等が行われるとき
は、外部論理回路は上記外部入力ラインを通して電源供
給遮断回路２に対して制御信号を送り、その制御信号に
応じて、電源供給遮断回路２はメモリ回路１に電力を供
給する。一方、メモリ回路１がスタンドバイモードにあ
るときには、時計回路３がリフレッシュ動作のタイミン
グを発生した時のみ、電源供給遮断回路２はメモリ回路
１に電力を供給し、その他の期間は電力を遮断する。そ
のため、メモリ回路１がスタンドバイモードにあるとき
の消費電力を低減することができる。
き、すなわち外部論理回路からメモリ回路１に対して書
き込み動作、消去動作、読出し動作等が行われるとき
は、外部論理回路は上記外部入力ラインを通して電源供
給遮断回路２に対して制御信号を送り、その制御信号に
応じて、電源供給遮断回路２はメモリ回路１に電力を供
給する。一方、メモリ回路１がスタンドバイモードにあ
るときには、時計回路３がリフレッシュ動作のタイミン
グを発生した時のみ、電源供給遮断回路２はメモリ回路
１に電力を供給し、その他の期間は電力を遮断する。そ
のため、メモリ回路１がスタンドバイモードにあるとき
の消費電力を低減することができる。
【００３６】図２は、本実施形態の半導体記憶装置の構
成をより詳細に示している。図１中のメモリ部としての
メモリ回路１は、図２中の、メモリセルアレイ１１と、
信号線２０を介してメモリセルアレイ１１と結ばれてい
るメモリ制御回路１４とに対応する。なお、ＭＰＵ（Mi
croprocessor Unit）等の外部論理回路とメモリ部とを
結ぶバスライン等は省略している。メモリセルアレイ１
１は、リフレッシュ動作を必要とするタイプの、行列状
に配置された複数のメモリ素子で構成されている。メモ
リ制御回路１４は、メモリセルアレイ１１を制御する回
路を含み、メモリセルアレイ１１をリフレッシュする機
能を有している。メモリセルアレイ１１及びメモリ制御
回路１４には、電源１６（電池であってもよい）から接
地線２５及び電源線２４を介して電力が供給される。た
だし、電源線２４の途中には、メモリセルアレイ１１及
びメモリ制御回路１４への電力を供給又は停止するスイ
ッチからなる電源供給遮断回路１３が介挿されている。
時計回路１２は、例えば、一定時間毎に信号を発した
り、又は、一定時間毎に信号を停止する機能を持つ。時
計回路１２と電源供給遮断回路１３及びメモリ制御回路
１４とは、それぞれ信号線１８及び信号線１９で結ばれ
ている。時計回路１２には、電源１５（電池であっても
よい）から接地線２３及び電源線２２を介して電力が供
給される。なお、電源供給遮断回路１３には、ＭＰＵ等
の外部論理回路４１からの信号線２１が接続されてい
る。
成をより詳細に示している。図１中のメモリ部としての
メモリ回路１は、図２中の、メモリセルアレイ１１と、
信号線２０を介してメモリセルアレイ１１と結ばれてい
るメモリ制御回路１４とに対応する。なお、ＭＰＵ（Mi
croprocessor Unit）等の外部論理回路とメモリ部とを
結ぶバスライン等は省略している。メモリセルアレイ１
１は、リフレッシュ動作を必要とするタイプの、行列状
に配置された複数のメモリ素子で構成されている。メモ
リ制御回路１４は、メモリセルアレイ１１を制御する回
路を含み、メモリセルアレイ１１をリフレッシュする機
能を有している。メモリセルアレイ１１及びメモリ制御
回路１４には、電源１６（電池であってもよい）から接
地線２５及び電源線２４を介して電力が供給される。た
だし、電源線２４の途中には、メモリセルアレイ１１及
びメモリ制御回路１４への電力を供給又は停止するスイ
ッチからなる電源供給遮断回路１３が介挿されている。
時計回路１２は、例えば、一定時間毎に信号を発した
り、又は、一定時間毎に信号を停止する機能を持つ。時
計回路１２と電源供給遮断回路１３及びメモリ制御回路
１４とは、それぞれ信号線１８及び信号線１９で結ばれ
ている。時計回路１２には、電源１５（電池であっても
よい）から接地線２３及び電源線２２を介して電力が供
給される。なお、電源供給遮断回路１３には、ＭＰＵ等
の外部論理回路４１からの信号線２１が接続されてい
る。
【００３７】次に、本実施形態の半導体記憶装置の動作
方法を説明する。まず、メモリ部がスタンドバイモード
にあるとき、すなわち、記憶データの書き換え又は読み
出しが行われないときの動作を説明する。メモリセルア
レイ１１を構成する各メモリ素子は、周期Ｔ以下でリフ
レッシュ動作が行われないと、記憶データを保持できな
いとする。このとき、時計回路１２は、Ｔ以下の周期で
信号線１８及び信号線１９に信号を発する。信号線１８
に送られた信号は、電源供給遮断回路１３に到達し、ス
イッチをオン状態にする。電源供給遮断回路１３がオン
状態になると、メモリセルアレイ１１及びメモリ制御回
路１４へ電力が供給される。信号線１９に送られた信号
は、メモリ制御回路１４に到達し、この信号を受けてメ
モリ制御回路１４はメモリセルアレイ１１に対してリフ
レッシュ動作を行う。このようにして、各メモリ素子は
記憶データを保持することができる。リフレッシュ動作
とリフレッシュ動作との間の期間は、時計回路１２から
信号は発せられないため電源供給遮断回路１３はメモリ
セルアレイ１１及びメモリ制御回路１４への電力の供給
を停止する。なお、時計回路１２と電源供給遮断回路１
３の動作は以下のようにしても良い。時計回路１２は、
Ｔ以下の周期で信号線１８への信号を一時停止し、電源
供給遮断回路１３は信号が停止している期間オン状態と
なる。このようにしてもまた、各メモリ素子は記憶デー
タを保持することができる。無論、リフレッシュ動作と
リフレッシュ動作との間の期間は、時計回路１２から信
号が発せられているため電源供給遮断回路１３はメモリ
セルアレイ１１及びメモリ制御回路１４への電力の供給
を停止する。このようにして、メモリ部がスタンドバイ
モードにあるときは、メモリ部の消費電力を低減するこ
とができる。
方法を説明する。まず、メモリ部がスタンドバイモード
にあるとき、すなわち、記憶データの書き換え又は読み
出しが行われないときの動作を説明する。メモリセルア
レイ１１を構成する各メモリ素子は、周期Ｔ以下でリフ
レッシュ動作が行われないと、記憶データを保持できな
いとする。このとき、時計回路１２は、Ｔ以下の周期で
信号線１８及び信号線１９に信号を発する。信号線１８
に送られた信号は、電源供給遮断回路１３に到達し、ス
イッチをオン状態にする。電源供給遮断回路１３がオン
状態になると、メモリセルアレイ１１及びメモリ制御回
路１４へ電力が供給される。信号線１９に送られた信号
は、メモリ制御回路１４に到達し、この信号を受けてメ
モリ制御回路１４はメモリセルアレイ１１に対してリフ
レッシュ動作を行う。このようにして、各メモリ素子は
記憶データを保持することができる。リフレッシュ動作
とリフレッシュ動作との間の期間は、時計回路１２から
信号は発せられないため電源供給遮断回路１３はメモリ
セルアレイ１１及びメモリ制御回路１４への電力の供給
を停止する。なお、時計回路１２と電源供給遮断回路１
３の動作は以下のようにしても良い。時計回路１２は、
Ｔ以下の周期で信号線１８への信号を一時停止し、電源
供給遮断回路１３は信号が停止している期間オン状態と
なる。このようにしてもまた、各メモリ素子は記憶デー
タを保持することができる。無論、リフレッシュ動作と
リフレッシュ動作との間の期間は、時計回路１２から信
号が発せられているため電源供給遮断回路１３はメモリ
セルアレイ１１及びメモリ制御回路１４への電力の供給
を停止する。このようにして、メモリ部がスタンドバイ
モードにあるときは、メモリ部の消費電力を低減するこ
とができる。
【００３８】次に、メモリ部がアクティブモードにある
とき、すなわち、記憶データの書き換え又は読み出しが
行われるときの動作を説明する。メモリ部がアクティブ
モードにあるときは、ＭＰＵ等の外部論理回路４１は信
号線２１を通じて電源供給遮断回路１３に対して制御信
号を送り、その制御信号に応じて、電源供給遮断回路２
はメモリセルアレイ１１及びメモリ制御回路１４へ電力
を供給する。したがって、電源供給遮断回路１３は時計
回路１２からの信号の有無にかかわらずメモリセルアレ
イ１１及びメモリ制御回路１４へ電力を供給する。
とき、すなわち、記憶データの書き換え又は読み出しが
行われるときの動作を説明する。メモリ部がアクティブ
モードにあるときは、ＭＰＵ等の外部論理回路４１は信
号線２１を通じて電源供給遮断回路１３に対して制御信
号を送り、その制御信号に応じて、電源供給遮断回路２
はメモリセルアレイ１１及びメモリ制御回路１４へ電力
を供給する。したがって、電源供給遮断回路１３は時計
回路１２からの信号の有無にかかわらずメモリセルアレ
イ１１及びメモリ制御回路１４へ電力を供給する。
【００３９】なお、メモリ部がスタンドバイモードにあ
るときの消費電力削減の効果が十分に発揮されるために
は、リフレッシュ動作の周期は長い方が好ましい。リフ
レッシュの周期を長くするためには、メモリセルアレイ
１１を構成する各メモリ素子がリフレッシュ動作なしで
記憶を保持できる時間が長くなくてはならない。論理ワ
ード線が４０９６本あり、最小サイクル１００ｎｓでリ
フレッシュを行う場合を例にとる。ここで、リフレッシ
ュ動作は全ての論理ワード線を連続して行う集中リフレ
ッシュ方式とする。この場合、リフレッシュ動作は約
０．４ｍｓの時間を要する。したがって、リフレッシュ
動作の間隔は、０．４ｍｓより十分長く、例えば１ｍｓ
（１×１０−３秒）以上であるのが好ましい。この場
合、メモリセルアレイ１１及びメモリ制御回路１４への
電力供給を１周期につき約０．６ｍｓの間停止すること
ができる。なお、消費電力低減の効果が顕著となるため
には、リフレッシュ動作の間隔は１０ｍｓ（１×１０
−２秒）以上であるのがより好ましい。無論、リフレッ
シュ方式は、分散リフレッシュ方式よりも集中リフレッ
シュ方式の方が好ましい。
るときの消費電力削減の効果が十分に発揮されるために
は、リフレッシュ動作の周期は長い方が好ましい。リフ
レッシュの周期を長くするためには、メモリセルアレイ
１１を構成する各メモリ素子がリフレッシュ動作なしで
記憶を保持できる時間が長くなくてはならない。論理ワ
ード線が４０９６本あり、最小サイクル１００ｎｓでリ
フレッシュを行う場合を例にとる。ここで、リフレッシ
ュ動作は全ての論理ワード線を連続して行う集中リフレ
ッシュ方式とする。この場合、リフレッシュ動作は約
０．４ｍｓの時間を要する。したがって、リフレッシュ
動作の間隔は、０．４ｍｓより十分長く、例えば１ｍｓ
（１×１０−３秒）以上であるのが好ましい。この場
合、メモリセルアレイ１１及びメモリ制御回路１４への
電力供給を１周期につき約０．６ｍｓの間停止すること
ができる。なお、消費電力低減の効果が顕著となるため
には、リフレッシュ動作の間隔は１０ｍｓ（１×１０
−２秒）以上であるのがより好ましい。無論、リフレッ
シュ方式は、分散リフレッシュ方式よりも集中リフレッ
シュ方式の方が好ましい。
【００４０】本実施形態の半導体記憶装置によれば、メ
モリ部がスタンドバイモードにあるとき、すなわち、記
憶データの書き換え又は読み出しが行われないときに
は、リフレッシュ動作を行っていない期間にはメモリセ
ルアレイ１１及びメモリ制御回路１４への電力供給への
電力の供給が停止する。したがって、半導体記憶装置の
消費電力を低減することができる。また、この半導体記
憶装置を組み込んだシステムにおいては、特にシステム
が待機状態にある時の消費電力を低減することが可能と
なる。
モリ部がスタンドバイモードにあるとき、すなわち、記
憶データの書き換え又は読み出しが行われないときに
は、リフレッシュ動作を行っていない期間にはメモリセ
ルアレイ１１及びメモリ制御回路１４への電力供給への
電力の供給が停止する。したがって、半導体記憶装置の
消費電力を低減することができる。また、この半導体記
憶装置を組み込んだシステムにおいては、特にシステム
が待機状態にある時の消費電力を低減することが可能と
なる。
【００４１】（第２実施形態）本発明の第２実施形態の
半導体記憶装置を、図３を用いて説明する。本実施形態
が、第１実施形態と異なるのは、図２中に示した時計回
路１２のための電源１５と、メモリセルアレイ１１及び
メモリ制御回路１４のための電源１６とを、１個の電源
１７にまとめた点である。なお、図２中の構成要素と同
一の構成要素には同一の符号を付している。動作方法は
第１実施形態と同じである。
半導体記憶装置を、図３を用いて説明する。本実施形態
が、第１実施形態と異なるのは、図２中に示した時計回
路１２のための電源１５と、メモリセルアレイ１１及び
メモリ制御回路１４のための電源１６とを、１個の電源
１７にまとめた点である。なお、図２中の構成要素と同
一の構成要素には同一の符号を付している。動作方法は
第１実施形態と同じである。
【００４２】本実施形態の半導体記憶装置によれば、第
１実施形態の半導体記憶装置と同様の作用効果を奏する
上に、電源の数を減らすことができるので、製造コスト
及び機器使用時の電池に要するコストを低減することが
可能となる。
１実施形態の半導体記憶装置と同様の作用効果を奏する
上に、電源の数を減らすことができるので、製造コスト
及び機器使用時の電池に要するコストを低減することが
可能となる。
【００４３】（第３実施形態）本発明の第３実施形態の
半導体記憶装置を、図４を用いて説明する。本実施形態
が、第２実施形態と異なるのは、メモリセルアレイ１１
及びメモリ制御回路１４への電力の供給が、内部の電源
１７だけでなく、図示しない外部電源からも行われる点
である。なお、図３中の構成要素と同一の構成要素には
同一の符号を付している。
半導体記憶装置を、図４を用いて説明する。本実施形態
が、第２実施形態と異なるのは、メモリセルアレイ１１
及びメモリ制御回路１４への電力の供給が、内部の電源
１７だけでなく、図示しない外部電源からも行われる点
である。なお、図３中の構成要素と同一の構成要素には
同一の符号を付している。
【００４４】本実施形態の半導体記憶装置は、上記外部
電源から電力の供給を受けるための一対の外部電源端子
２９、３０を備えている。外部電源端子２９は電源線２
６を通じて電源供給遮断回路３２に接続され、外部電源
端子３０は接地線２３に接続されている。メモリセルア
レイ１１及びメモリ制御回路１４には、第２実施形態と
同様に、電源１７からの電源線２２が電源供給遮断回路
３２を介して接続されるとともに、電源１７からの接地
線２３が接続されている。また、ＭＰＵ等の外部論理回
路からの信号端子３１が信号線２８を通じて電源供給遮
断回路３２に接続されている。また、電源供給遮断回路
３２には、リフレッシュ動作のタイミングを発生する時
計回路１２が信号線１８を通じて接続されている。電源
供給遮断回路３２による電力供給と遮断との切替動作
は、外部論理回路によって信号線２８を通して又は時計
回路１２によって信号線１８を通して制御されるように
なっている。
電源から電力の供給を受けるための一対の外部電源端子
２９、３０を備えている。外部電源端子２９は電源線２
６を通じて電源供給遮断回路３２に接続され、外部電源
端子３０は接地線２３に接続されている。メモリセルア
レイ１１及びメモリ制御回路１４には、第２実施形態と
同様に、電源１７からの電源線２２が電源供給遮断回路
３２を介して接続されるとともに、電源１７からの接地
線２３が接続されている。また、ＭＰＵ等の外部論理回
路からの信号端子３１が信号線２８を通じて電源供給遮
断回路３２に接続されている。また、電源供給遮断回路
３２には、リフレッシュ動作のタイミングを発生する時
計回路１２が信号線１８を通じて接続されている。電源
供給遮断回路３２による電力供給と遮断との切替動作
は、外部論理回路によって信号線２８を通して又は時計
回路１２によって信号線１８を通して制御されるように
なっている。
【００４５】本実施形態の半導体記憶装置の動作方法は
以下のように行う。メモリ部がスタンドバイモードにあ
るときは、第１実施形態で記述した方法で、リフレッシ
ュ動作時のみメモリセルアレイ１１及びメモリ制御回路
１４へ電力を供給する。この際、外部電源が使用可能な
時は、メモリセルアレイ１１及びメモリ制御回路１４へ
は外部電源から電力が供給されるよう電源供給遮断回路
３２を制御し、外部電源が使用不可能な時は、内部の電
源１７から電力が供給されるよう電源供給遮断回路３２
を制御する。また、メモリ部がアクティブモードにある
ときは、ＭＰＵ等の外部論理回路から信号線２８を通じ
て電源供給遮断回路３２に、外部電源からの電力が供給
されるように信号が送られる。したがって、電源供給遮
断回路３２は時計回路１２からの信号の有無にかかわら
ず、メモリセルアレイ１１及びメモリ制御回路１４へ外
部電源からの電力を供給する。
以下のように行う。メモリ部がスタンドバイモードにあ
るときは、第１実施形態で記述した方法で、リフレッシ
ュ動作時のみメモリセルアレイ１１及びメモリ制御回路
１４へ電力を供給する。この際、外部電源が使用可能な
時は、メモリセルアレイ１１及びメモリ制御回路１４へ
は外部電源から電力が供給されるよう電源供給遮断回路
３２を制御し、外部電源が使用不可能な時は、内部の電
源１７から電力が供給されるよう電源供給遮断回路３２
を制御する。また、メモリ部がアクティブモードにある
ときは、ＭＰＵ等の外部論理回路から信号線２８を通じ
て電源供給遮断回路３２に、外部電源からの電力が供給
されるように信号が送られる。したがって、電源供給遮
断回路３２は時計回路１２からの信号の有無にかかわら
ず、メモリセルアレイ１１及びメモリ制御回路１４へ外
部電源からの電力を供給する。
【００４６】なお、第１実施形態で述べたように、メモ
リ部がスタンドバイモードにあるときの消費電力削減の
効果が十分に発揮されるためには、リフレッシュ動作の
周期は長い方が好ましく、例えば１ｍｓ（１×１０−３
秒）以上であるのが好ましく、１０ｍｓ（１×１０−２
秒）以上であるのがより好ましい。
リ部がスタンドバイモードにあるときの消費電力削減の
効果が十分に発揮されるためには、リフレッシュ動作の
周期は長い方が好ましく、例えば１ｍｓ（１×１０−３
秒）以上であるのが好ましく、１０ｍｓ（１×１０−２
秒）以上であるのがより好ましい。
【００４７】ところで、外部電源が使用可能であると
き、外部電源によって電源１７を充電できるように、電
源１７を充電可能な２次電池とし、電源供給遮断回路３
２が電源１７に電力を供給する機能を持っていても良
い。この場合、電源１７が消耗し、メモリ部の記憶が消
滅するのを防止することができる。また、設計上の観点
から、電源１７の容量を小さくすることができるので、
半導体記憶装置を小型化することが可能となる。
き、外部電源によって電源１７を充電できるように、電
源１７を充電可能な２次電池とし、電源供給遮断回路３
２が電源１７に電力を供給する機能を持っていても良
い。この場合、電源１７が消耗し、メモリ部の記憶が消
滅するのを防止することができる。また、設計上の観点
から、電源１７の容量を小さくすることができるので、
半導体記憶装置を小型化することが可能となる。
【００４８】本実施形態の半導体記憶装置によれば、第
１実施形態の半導体記憶装置と同様の作用効果を奏す
る。更にまた、外部電源が使用可能であるときは外部電
源からメモリ部へ電力を供給できるので、内部電源の消
費を最小限に抑えることができる。したがって、設計上
の観点から、内部電源の容量を小さくして装置を小型化
することが可能となる。
１実施形態の半導体記憶装置と同様の作用効果を奏す
る。更にまた、外部電源が使用可能であるときは外部電
源からメモリ部へ電力を供給できるので、内部電源の消
費を最小限に抑えることができる。したがって、設計上
の観点から、内部電源の容量を小さくして装置を小型化
することが可能となる。
【００４９】（第４実施形態）本発明の第４実施形態
を、図５及び図６を用いて説明する。本実施形態は、前
記第１乃至第３実施形態の時計回路の消費電力を大幅に
削減したものである。
を、図５及び図６を用いて説明する。本実施形態は、前
記第１乃至第３実施形態の時計回路の消費電力を大幅に
削減したものである。
【００５０】上記各実施形態で、時計回路１２は、メモ
リ部のリフレッシュ動作を行うための信号を発生させる
ために、常に動作していなければならないから、時計回
路１２の消費電力を小さくすることは重要である。した
がって、時計回路１２を消費電力が小さい相補型ＭＯＳ
（ＣＭＯＳ）回路で構成するのが好ましい。更に、消費
電力を小さくするためには、電源電圧をＭＯＳＦＥＴの
閾値（の絶対値）よりも小さくするのが有効である。こ
こで閾値は、ソース電極の電位を基準とする。例とし
て、図５及び図６に示す特性を持つＭＯＳＦＥＴを用い
る場合を考える。図５は、Ｎチャネル型のＭＯＳＦＥＴ
（ゲート幅１０μｍ）のドレイン電流対ゲート電圧特性
をリニアスケールで示し、図６は、図５において縦軸の
ドレイン電流を対数表示したものである。このＭＯＳＦ
ＥＴの閾値は、約０．８２Ｖであり、通常の回路ではこ
の閾値より十分大きい電源電圧（例えば２Ｖ）を用いて
いる。なお、上記閾値はゲート幅１μｍ当りドレイン電
流が１×１０−７Ａ流れる時のゲート電圧と定義する。
リ部のリフレッシュ動作を行うための信号を発生させる
ために、常に動作していなければならないから、時計回
路１２の消費電力を小さくすることは重要である。した
がって、時計回路１２を消費電力が小さい相補型ＭＯＳ
（ＣＭＯＳ）回路で構成するのが好ましい。更に、消費
電力を小さくするためには、電源電圧をＭＯＳＦＥＴの
閾値（の絶対値）よりも小さくするのが有効である。こ
こで閾値は、ソース電極の電位を基準とする。例とし
て、図５及び図６に示す特性を持つＭＯＳＦＥＴを用い
る場合を考える。図５は、Ｎチャネル型のＭＯＳＦＥＴ
（ゲート幅１０μｍ）のドレイン電流対ゲート電圧特性
をリニアスケールで示し、図６は、図５において縦軸の
ドレイン電流を対数表示したものである。このＭＯＳＦ
ＥＴの閾値は、約０．８２Ｖであり、通常の回路ではこ
の閾値より十分大きい電源電圧（例えば２Ｖ）を用いて
いる。なお、上記閾値はゲート幅１μｍ当りドレイン電
流が１×１０−７Ａ流れる時のゲート電圧と定義する。
【００５１】しかしながら、本実施形態では、時計回路
１２の電源電圧は前記閾値よりも小さいことを特徴とし
ている。例えば、電源電圧を０．７Ｖとすることができ
る。図５によれば、ゲート電圧が０．７Ｖの時、ドレイ
ン電流は約１×１０−７Ａとなり、オフ電流（ゲート電
圧が０Ｖの時のドレイン電流）に比べて桁違いに大き
い。同様に、Ｐチャネル型のＭＯＳＦＥＴの閾値を−
０．８Ｖ程度（ソース電極の電位を基準とする）とし
て、これらＮチャネル型及びＰチャネル型のＭＯＳＦＥ
Ｔで相補型回路を構成すれば、十分に論理動作を行うこ
とが可能である。ただし、ドレイン電流の絶対値は小さ
いので高速動作をすることはできないが、時計回路１２
は低速で動作すれば十分であるので問題とはならない。
１２の電源電圧は前記閾値よりも小さいことを特徴とし
ている。例えば、電源電圧を０．７Ｖとすることができ
る。図５によれば、ゲート電圧が０．７Ｖの時、ドレイ
ン電流は約１×１０−７Ａとなり、オフ電流（ゲート電
圧が０Ｖの時のドレイン電流）に比べて桁違いに大き
い。同様に、Ｐチャネル型のＭＯＳＦＥＴの閾値を−
０．８Ｖ程度（ソース電極の電位を基準とする）とし
て、これらＮチャネル型及びＰチャネル型のＭＯＳＦＥ
Ｔで相補型回路を構成すれば、十分に論理動作を行うこ
とが可能である。ただし、ドレイン電流の絶対値は小さ
いので高速動作をすることはできないが、時計回路１２
は低速で動作すれば十分であるので問題とはならない。
【００５２】本実施形態の半導体記憶装置によれば、時
計回路は電界効果トランジスタによる相補型回路で構成
されている。更に、時計回路を駆動する電源電圧は、相
補型回路を構成する電界効果トランジスタの閾値（Ｐ型
の電界効果トランジスタにおいてはその絶対値）より小
さいことを特徴とするので、時計回路の消費電力を大幅
に小さくすることができる。したがって、電源の容量を
小さくして装置を小型化することが可能となる。若しく
は、電源（電池）が消耗し、メモリ部の記憶が消滅する
のを防止することができる。
計回路は電界効果トランジスタによる相補型回路で構成
されている。更に、時計回路を駆動する電源電圧は、相
補型回路を構成する電界効果トランジスタの閾値（Ｐ型
の電界効果トランジスタにおいてはその絶対値）より小
さいことを特徴とするので、時計回路の消費電力を大幅
に小さくすることができる。したがって、電源の容量を
小さくして装置を小型化することが可能となる。若しく
は、電源（電池）が消耗し、メモリ部の記憶が消滅する
のを防止することができる。
【００５３】（第５実施形態）本発明の第５実施形態
を、図７〜図１１を用いて説明する。本実施形態は、上
記各実施形態におけるメモリセルアレイ１１を構成する
メモリ素子の具体例を示すものである。
を、図７〜図１１を用いて説明する。本実施形態は、上
記各実施形態におけるメモリセルアレイ１１を構成する
メモリ素子の具体例を示すものである。
【００５４】メモリセルアレイ１１を構成するメモリ素
子としては、ＤＲＡＭ等の揮発性メモリ素子を用いるこ
とができる。その他に、電界効果トランジスタ型メモリ
素子であって、リフレッシュ動作を要するものを用いる
こともできる。
子としては、ＤＲＡＭ等の揮発性メモリ素子を用いるこ
とができる。その他に、電界効果トランジスタ型メモリ
素子であって、リフレッシュ動作を要するものを用いる
こともできる。
【００５５】図７は、本実施形態で採用した電界効果ト
ランジスタ型メモリ素子の第１の例を示している。この
電界効果トランジスタ型メモリ素子は、半導体基板１１
１と、Ｐ型ウェル領域１１２と、このＰ型ウェル領域１
１２の表面に互いに離間して形成されたソース領域１１
４およびドレイン領域１１５と、ソース領域１１４とド
レイン領域１１５との間のチャネル領域１１８上に形成
されたゲート電極１１６とを備えている。１１３は素子
分離領域である。チャネル領域１１８とゲート電極１１
６との間にはゲート絶縁膜１２１が形成され、ゲート絶
縁膜１２１内には、導体膜又は半導体膜からなるフロー
ティングゲート１２２が存在する。ここで、ゲート絶縁
膜１２１のうちフローティングゲート１２２とチャネル
領域１１８との間に存在する部分の厚さをＤ１、ゲート
絶縁膜１２１のうちフローティングゲート１２２とゲー
ト電極１１６との間に存在する部分の厚さをＤ２とす
る。Ｄ１及びＤ２が共に１０ｎｍ以上あるときは、記憶
保持時間を１０年以上にすることができるので、実質的
に不揮発性メモリとなる。Ｄ１又はＤ２のいずれかが１
０ｎｍ未満のときは、記憶保持時間はより短くなり、リ
フレッシュ動作が必要となる。Ｄ１＜Ｄ２の場合はチャ
ネル１１８側からフローティングゲート１２２へ電荷の
出し入れが行われ、Ｄ１＞Ｄ２の場合は、ゲート電極１
１６側からフローティングゲート１２２へ電荷の出し入
れが行われるが、どちらであっても良い。このようなメ
モリ素子を本発明の半導体記憶装置に用いると、メモリ
部がスタンドバイモードにあるときの消費電力を大幅に
低減することが可能となる。また、絶縁膜Ｄ１，Ｄ２の
厚さを薄くすると、動作電圧を下げることができるの
で、メモリ動作時の消費電力も低減し、素子の劣化を小
さくすることが可能となる。更にまた、絶縁膜Ｄ１，Ｄ
２の厚さが薄くなるとポテンシャル障壁も薄くなり、書
き込み及び消去動作が速くなる。
ランジスタ型メモリ素子の第１の例を示している。この
電界効果トランジスタ型メモリ素子は、半導体基板１１
１と、Ｐ型ウェル領域１１２と、このＰ型ウェル領域１
１２の表面に互いに離間して形成されたソース領域１１
４およびドレイン領域１１５と、ソース領域１１４とド
レイン領域１１５との間のチャネル領域１１８上に形成
されたゲート電極１１６とを備えている。１１３は素子
分離領域である。チャネル領域１１８とゲート電極１１
６との間にはゲート絶縁膜１２１が形成され、ゲート絶
縁膜１２１内には、導体膜又は半導体膜からなるフロー
ティングゲート１２２が存在する。ここで、ゲート絶縁
膜１２１のうちフローティングゲート１２２とチャネル
領域１１８との間に存在する部分の厚さをＤ１、ゲート
絶縁膜１２１のうちフローティングゲート１２２とゲー
ト電極１１６との間に存在する部分の厚さをＤ２とす
る。Ｄ１及びＤ２が共に１０ｎｍ以上あるときは、記憶
保持時間を１０年以上にすることができるので、実質的
に不揮発性メモリとなる。Ｄ１又はＤ２のいずれかが１
０ｎｍ未満のときは、記憶保持時間はより短くなり、リ
フレッシュ動作が必要となる。Ｄ１＜Ｄ２の場合はチャ
ネル１１８側からフローティングゲート１２２へ電荷の
出し入れが行われ、Ｄ１＞Ｄ２の場合は、ゲート電極１
１６側からフローティングゲート１２２へ電荷の出し入
れが行われるが、どちらであっても良い。このようなメ
モリ素子を本発明の半導体記憶装置に用いると、メモリ
部がスタンドバイモードにあるときの消費電力を大幅に
低減することが可能となる。また、絶縁膜Ｄ１，Ｄ２の
厚さを薄くすると、動作電圧を下げることができるの
で、メモリ動作時の消費電力も低減し、素子の劣化を小
さくすることが可能となる。更にまた、絶縁膜Ｄ１，Ｄ
２の厚さが薄くなるとポテンシャル障壁も薄くなり、書
き込み及び消去動作が速くなる。
【００５６】図８は、本実施形態で採用した電界効果ト
ランジスタ型メモリ素子の第２の例を示している。第１
の例に対して、フローティングゲート１２３が導体又は
半導体からなる粒子（以下「離散ドット」という。）で
構成されている点が異なる。フローティングゲート１２
３として離散ドットを用いたメモリは、低電圧動作が可
能で記憶保持時間が数秒〜数日程度という報告が学会等
でなされている。したがって、このようなメモリ素子を
本発明の半導体記憶装置に用いると、メモリ部がスタン
ドバイモードにあるときの消費電力を大幅に低減するこ
とが可能となる。また、フローティングゲート１２３を
離散ドットとすることにより、絶縁膜１２１のピンホー
ル等による不良に対する耐性が増すという効果もある。
ランジスタ型メモリ素子の第２の例を示している。第１
の例に対して、フローティングゲート１２３が導体又は
半導体からなる粒子（以下「離散ドット」という。）で
構成されている点が異なる。フローティングゲート１２
３として離散ドットを用いたメモリは、低電圧動作が可
能で記憶保持時間が数秒〜数日程度という報告が学会等
でなされている。したがって、このようなメモリ素子を
本発明の半導体記憶装置に用いると、メモリ部がスタン
ドバイモードにあるときの消費電力を大幅に低減するこ
とが可能となる。また、フローティングゲート１２３を
離散ドットとすることにより、絶縁膜１２１のピンホー
ル等による不良に対する耐性が増すという効果もある。
【００５７】図９は、本実施形態で採用した電界効果ト
ランジスタ型メモリ素子の第３の例を示している。第２
の例に対して、フローティングゲート１２３を構成する
離散ドットが絶縁膜１２１中で２層に分離して形成され
ている点が異なる。離散ドットが絶縁膜１２１中で２層
に分離して形成されることにより、クーロンブロッケイ
ド現象によるメモリ効果が現れることが知られている。
この現象を用いれば、電荷を直接トンネリングさせるこ
とが可能になり、より低電圧動作化することが可能とな
る。また、直接トンネリング現象を用いることにより、
書込み及び消去動作を高速化することができる。更にま
た、ゲート絶縁膜１２１を更に薄くできるので、短チャ
ネル効果が抑制され、メモリ素子を更に微細化すること
ができる。
ランジスタ型メモリ素子の第３の例を示している。第２
の例に対して、フローティングゲート１２３を構成する
離散ドットが絶縁膜１２１中で２層に分離して形成され
ている点が異なる。離散ドットが絶縁膜１２１中で２層
に分離して形成されることにより、クーロンブロッケイ
ド現象によるメモリ効果が現れることが知られている。
この現象を用いれば、電荷を直接トンネリングさせるこ
とが可能になり、より低電圧動作化することが可能とな
る。また、直接トンネリング現象を用いることにより、
書込み及び消去動作を高速化することができる。更にま
た、ゲート絶縁膜１２１を更に薄くできるので、短チャ
ネル効果が抑制され、メモリ素子を更に微細化すること
ができる。
【００５８】図１０は、本実施形態で採用した電界効果
トランジスタ型メモリ素子の第４の例を示している。こ
の第４の例では、フローティングゲート１３０は、導体
膜又は半導体膜１２４と、離散ドット１２５との複合体
からなっている。図９に示す構造でもまた、低電圧でメ
モリ効果が現れることが分かった。図１０は、図９に示
す構造の電界効果トランジスタにおいて、ゲート電極に
±３Ｖを印加した後のドレイン電流対ゲート電圧の特性
であり、明瞭なヒステリシスを示している。このような
メモリ素子もまた、本発明の半導体記憶装置に用いる
と、メモリ部がスタンドバイモードにあるときの消費電
力を大幅に低減することが可能となる。
トランジスタ型メモリ素子の第４の例を示している。こ
の第４の例では、フローティングゲート１３０は、導体
膜又は半導体膜１２４と、離散ドット１２５との複合体
からなっている。図９に示す構造でもまた、低電圧でメ
モリ効果が現れることが分かった。図１０は、図９に示
す構造の電界効果トランジスタにおいて、ゲート電極に
±３Ｖを印加した後のドレイン電流対ゲート電圧の特性
であり、明瞭なヒステリシスを示している。このような
メモリ素子もまた、本発明の半導体記憶装置に用いる
と、メモリ部がスタンドバイモードにあるときの消費電
力を大幅に低減することが可能となる。
【００５９】電界効果トランジスタ型メモリ素子として
は、例えばＳｉ３Ｎ４／ＳｉＯ２膜やＳｉＯ２／Ｓｉ３
Ｎ４／ＳｉＯ２膜（ＯＮＯ膜）、を用いたものがあり、
これを用いた素子としては、例えばＭＮＯＳ、ＳＮＯ
Ｓ、ＳＯＮＯＳが挙げられる。なお、ここではシリコン
窒化膜をＳｉ３Ｎ４と、シリコン酸化膜をＳｉＯ２と表
記しているが、これにより各元素の成分比を限定するも
のではない。また、電荷をトラップする膜のかわりにヒ
ステリシス特性を有する強誘電メモリ膜を用いたものも
ある。これらのメモリ素子も、メモリ膜を薄くするなど
した場合、保持時間が短く、１０年未満になる。したが
って、これらのメモリ素子を本発明の半導体記憶装置に
用いた場合、メモリ部がスタンドバイモードにあるとき
の消費電力を大幅に低減することが可能となる。メモリ
膜を薄くした場合、短チャネル効果が抑制され、メモリ
素子を更に微細化することができる。
は、例えばＳｉ３Ｎ４／ＳｉＯ２膜やＳｉＯ２／Ｓｉ３
Ｎ４／ＳｉＯ２膜（ＯＮＯ膜）、を用いたものがあり、
これを用いた素子としては、例えばＭＮＯＳ、ＳＮＯ
Ｓ、ＳＯＮＯＳが挙げられる。なお、ここではシリコン
窒化膜をＳｉ３Ｎ４と、シリコン酸化膜をＳｉＯ２と表
記しているが、これにより各元素の成分比を限定するも
のではない。また、電荷をトラップする膜のかわりにヒ
ステリシス特性を有する強誘電メモリ膜を用いたものも
ある。これらのメモリ素子も、メモリ膜を薄くするなど
した場合、保持時間が短く、１０年未満になる。したが
って、これらのメモリ素子を本発明の半導体記憶装置に
用いた場合、メモリ部がスタンドバイモードにあるとき
の消費電力を大幅に低減することが可能となる。メモリ
膜を薄くした場合、短チャネル効果が抑制され、メモリ
素子を更に微細化することができる。
【００６０】（第６実施形態）本発明の第６実施形態の
携帯電子機器を、図１２を用いて説明する。本実施形態
の携帯電子機器は、携帯電子装置本体２１４に、前記第
１乃至第５実施形態のいずれかの半導体記憶装置を搭載
した着脱式記憶装置２１０を組み込んだものである。
携帯電子機器を、図１２を用いて説明する。本実施形態
の携帯電子機器は、携帯電子装置本体２１４に、前記第
１乃至第５実施形態のいずれかの半導体記憶装置を搭載
した着脱式記憶装置２１０を組み込んだものである。
【００６１】このように記憶装置２１０を、電池駆動の
携帯電子機器（携帯電話、携帯情報端末、携帯ゲーム機
器、ビデオカメラ、音楽再製装置等）本体２１４に組み
込んだ場合、機器がスタンドバイモードにあるときのメ
モリ部の消費電力を大幅に低減できるため、電池寿命を
大幅に延ばすことが可能となる。
携帯電子機器（携帯電話、携帯情報端末、携帯ゲーム機
器、ビデオカメラ、音楽再製装置等）本体２１４に組み
込んだ場合、機器がスタンドバイモードにあるときのメ
モリ部の消費電力を大幅に低減できるため、電池寿命を
大幅に延ばすことが可能となる。
【００６２】本実施形態では、記憶装置２１０の基体２
１１内には、図２〜図４のいずれかに示す半導体記憶装
置２２１と、その半導体記憶装置２２１のための電源と
しての電池２２０が内蔵されている。さらに、基体２１
１には、電源端子２１２と、データを送受信するための
端子２１３が付属している。一方、携帯電子機器本体２
１４は、電源線２１７とそれにつながる本体電源２１
５、データバス２１８とそれにつながるＭＰＵ等の外部
論理回路２１６を内蔵している。
１１内には、図２〜図４のいずれかに示す半導体記憶装
置２２１と、その半導体記憶装置２２１のための電源と
しての電池２２０が内蔵されている。さらに、基体２１
１には、電源端子２１２と、データを送受信するための
端子２１３が付属している。一方、携帯電子機器本体２
１４は、電源線２１７とそれにつながる本体電源２１
５、データバス２１８とそれにつながるＭＰＵ等の外部
論理回路２１６を内蔵している。
【００６３】携帯電子機器本体２１４から記憶装置２１
０が取り外された状態であっても、基体２１１に搭載さ
れた半導体記憶装置２２１には内蔵電池２２０から電力
が供給されるので、半導体記憶装置２２１は記憶データ
を保持できる。このときは、リフレッシュ動作とリフレ
ッシュ動作との間の期間にはメモリ部に電力が供給され
ないので、内蔵電池２２０の寿命を延ばすことができ
る。
０が取り外された状態であっても、基体２１１に搭載さ
れた半導体記憶装置２２１には内蔵電池２２０から電力
が供給されるので、半導体記憶装置２２１は記憶データ
を保持できる。このときは、リフレッシュ動作とリフレ
ッシュ動作との間の期間にはメモリ部に電力が供給され
ないので、内蔵電池２２０の寿命を延ばすことができ
る。
【００６４】また、携帯電子機器本体２１４に記憶装置
２１０が装着されているときは、基体２１１に搭載され
た半導体記憶装置２２１に対して本体電源２１５から電
力を供給できるので、基体２１１に内蔵された電池２２
０の消耗を最小限にすることができる。また、この着脱
式記憶装置２１１を複数の電子機器間で共用すれば、複
数の電子機器間でデータの共有を実現することができ
る。
２１０が装着されているときは、基体２１１に搭載され
た半導体記憶装置２２１に対して本体電源２１５から電
力を供給できるので、基体２１１に内蔵された電池２２
０の消耗を最小限にすることができる。また、この着脱
式記憶装置２１１を複数の電子機器間で共用すれば、複
数の電子機器間でデータの共有を実現することができ
る。
【００６５】本実施形態の携帯電子機器によれば、機器
がスタンドバイモードにあるとき（すなわち、メモリ部
がスタンドバイモードにあるとき）のメモリ部の消費電
力を大幅に低減できるため、電池寿命を大幅に延ばすこ
とが可能となる。また、一般的に不揮発性メモリは書込
み及び消去時間が長いという問題があるが、例えば第５
実施形態のメモリ素子を用いれば、書込み及び消去時間
を短くして機器の動作速度を上げることが可能となる。
更にまた、この発明の着脱式記憶装置を複数の電子機器
間で共用すれば、複数の電子機器間でデータの共有を実
現することができる。
がスタンドバイモードにあるとき（すなわち、メモリ部
がスタンドバイモードにあるとき）のメモリ部の消費電
力を大幅に低減できるため、電池寿命を大幅に延ばすこ
とが可能となる。また、一般的に不揮発性メモリは書込
み及び消去時間が長いという問題があるが、例えば第５
実施形態のメモリ素子を用いれば、書込み及び消去時間
を短くして機器の動作速度を上げることが可能となる。
更にまた、この発明の着脱式記憶装置を複数の電子機器
間で共用すれば、複数の電子機器間でデータの共有を実
現することができる。
【００６６】
【発明の効果】以上より明らかなように、第１の発明の
半導体記憶装置では、前記メモリ部が前記スタンドバイ
モードにあるときには、前記電源供給遮断回路は、前記
時計回路が発生する前記リフレッシュ動作のタイミング
に同期して前記メモリ部にリフレッシュ動作を行う期間
だけ電力を供給し、前記リフレッシュ動作を行っていな
い期間には前記メモリ部への電力供給を遮断する。した
がって、メモリ部の消費電力を抑えることができ、半導
体記憶装置の消費電力を低減することができる。また、
この半導体記憶装置を組み込んだシステムにおいては、
特にシステムが待機状態にある時の消費電力を低減する
ことが可能となる。
半導体記憶装置では、前記メモリ部が前記スタンドバイ
モードにあるときには、前記電源供給遮断回路は、前記
時計回路が発生する前記リフレッシュ動作のタイミング
に同期して前記メモリ部にリフレッシュ動作を行う期間
だけ電力を供給し、前記リフレッシュ動作を行っていな
い期間には前記メモリ部への電力供給を遮断する。した
がって、メモリ部の消費電力を抑えることができ、半導
体記憶装置の消費電力を低減することができる。また、
この半導体記憶装置を組み込んだシステムにおいては、
特にシステムが待機状態にある時の消費電力を低減する
ことが可能となる。
【００６７】１実施の形態によれば、前記メモリ回路、
前記メモリ制御回路及び前記時計回路への電力は１つの
電源から供給されるようになっているので、電源の数を
減らすことができる。したがって、製造コスト及び機器
使用時の電池に要するコストを低減することが可能とな
る。
前記メモリ制御回路及び前記時計回路への電力は１つの
電源から供給されるようになっているので、電源の数を
減らすことができる。したがって、製造コスト及び機器
使用時の電池に要するコストを低減することが可能とな
る。
【００６８】１実施の形態によれば、外部電源から電力
の供給を受けるための外部電源端子を備えているので、
外部電源が使用可能であるときは外部電源から上記外部
電源端子を介して前記メモリ部などへ電力を供給でき、
内部電源の消費を最小限に抑えることができる。したが
って、設計上の観点から、内部電源の容量を小さくして
装置を小型化することが可能となる。
の供給を受けるための外部電源端子を備えているので、
外部電源が使用可能であるときは外部電源から上記外部
電源端子を介して前記メモリ部などへ電力を供給でき、
内部電源の消費を最小限に抑えることができる。したが
って、設計上の観点から、内部電源の容量を小さくして
装置を小型化することが可能となる。
【００６９】１実施の形態では、前記外部電源から供給
された電力で２次電源が充電され、この２次電源から前
記メモリ部などへ電力が供給される。前記２次電源への
充電は随時可能であるから、電源が消耗し、メモリ部の
記憶が消滅するのを防止することができる。また、前記
２次電源への充電は随時可能であるから、設計上の観点
から、この２次電源の容量を小さくすることができる。
この結果、半導体記憶装置を小型化することが可能とな
る。
された電力で２次電源が充電され、この２次電源から前
記メモリ部などへ電力が供給される。前記２次電源への
充電は随時可能であるから、電源が消耗し、メモリ部の
記憶が消滅するのを防止することができる。また、前記
２次電源への充電は随時可能であるから、設計上の観点
から、この２次電源の容量を小さくすることができる。
この結果、半導体記憶装置を小型化することが可能とな
る。
【００７０】１実施の形態によれば、リフレッシュ動作
に要する時間よりも、リフレッシュ動作間隔が十分に長
いので、メモリ部がスタンドバイモードにあるときの消
費電力削減の効果を十分に発揮することができる。した
がって、半導体記憶装置の消費電力を十分に低減するこ
とができる。
に要する時間よりも、リフレッシュ動作間隔が十分に長
いので、メモリ部がスタンドバイモードにあるときの消
費電力削減の効果を十分に発揮することができる。した
がって、半導体記憶装置の消費電力を十分に低減するこ
とができる。
【００７１】１実施の形態によれば、時計回路を駆動す
る電源電圧は、相補型回路を構成する電界効果トランジ
スタの閾値（Ｐ型の電界効果トランジスタにおいてはそ
の絶対値）より低いので、時計回路の消費電力を大幅に
小さくすることができる。したがって、設計上の観点か
ら、電源の容量を小さくして装置を小型化することが可
能となる。若しくは、電源が消耗し、メモリ部の記憶が
消滅するのを防止することができる。
る電源電圧は、相補型回路を構成する電界効果トランジ
スタの閾値（Ｐ型の電界効果トランジスタにおいてはそ
の絶対値）より低いので、時計回路の消費電力を大幅に
小さくすることができる。したがって、設計上の観点か
ら、電源の容量を小さくして装置を小型化することが可
能となる。若しくは、電源が消耗し、メモリ部の記憶が
消滅するのを防止することができる。
【００７２】１実施の形態によれば、前記メモリ部は、
導体膜又は半導体膜をフローティングゲートとする電界
効果トランジスタからなるメモリ素子を有し、そのフロ
ーティングゲートを挟む絶縁膜厚が薄いので動作電圧を
下げることができる。したがって、メモリ動作時の消費
電力を低減し、メモリ素子の劣化を小さくすることが可
能となる。更にまた、絶縁膜の厚さが薄いのでポテンシ
ャル障壁も薄くなり、書き込み及び消去動作を速くする
ことができる。
導体膜又は半導体膜をフローティングゲートとする電界
効果トランジスタからなるメモリ素子を有し、そのフロ
ーティングゲートを挟む絶縁膜厚が薄いので動作電圧を
下げることができる。したがって、メモリ動作時の消費
電力を低減し、メモリ素子の劣化を小さくすることが可
能となる。更にまた、絶縁膜の厚さが薄いのでポテンシ
ャル障壁も薄くなり、書き込み及び消去動作を速くする
ことができる。
【００７３】１実施の形態によれば、フローティングゲ
ートが離散ドットであるから、絶縁膜のピンホール等に
よる不良に対する耐性が増す。
ートが離散ドットであるから、絶縁膜のピンホール等に
よる不良に対する耐性が増す。
【００７４】１実施の形態によれば、前記メモリ部は、
フローティングゲートを持つ電界効果トランジスタ型の
メモリ素子を有し、前記フローティングゲートは、導体
膜又は半導体膜と、導体又は半導体からなる離散ドット
との複合体からなるから、低電源電圧での動作が可能と
なり、メモリ動作時の消費電力を低減し、メモリ素子の
劣化を小さくすることが可能となる。
フローティングゲートを持つ電界効果トランジスタ型の
メモリ素子を有し、前記フローティングゲートは、導体
膜又は半導体膜と、導体又は半導体からなる離散ドット
との複合体からなるから、低電源電圧での動作が可能と
なり、メモリ動作時の消費電力を低減し、メモリ素子の
劣化を小さくすることが可能となる。
【００７５】また、第２の発明である携帯電子機器によ
れば、第１の発明の半導体記憶装置を備えているから、
機器がスタンドバイモードにあるときのメモリ部の消費
電力を大幅に低減できる。したがって、この携帯電子機
器に搭載された電池の寿命を大幅に延ばすことが可能と
なる。
れば、第１の発明の半導体記憶装置を備えているから、
機器がスタンドバイモードにあるときのメモリ部の消費
電力を大幅に低減できる。したがって、この携帯電子機
器に搭載された電池の寿命を大幅に延ばすことが可能と
なる。
【００７６】また、第３の発明である着脱式記憶装置に
よれば、メモリ部の消費電力を大幅に低減できるため、
上記基体に搭載された電池の寿命を大幅に延ばすことが
可能となる。更にまた、この第３の発明の着脱式記憶装
置を複数の電子機器間で共用すれば、複数の電子機器間
でデータの共有を実現することができる。
よれば、メモリ部の消費電力を大幅に低減できるため、
上記基体に搭載された電池の寿命を大幅に延ばすことが
可能となる。更にまた、この第３の発明の着脱式記憶装
置を複数の電子機器間で共用すれば、複数の電子機器間
でデータの共有を実現することができる。
【図１】 本発明の第１実施形態の半導体記憶装置の基
本的な概念を示す図である。
本的な概念を示す図である。
【図２】 本発明の第１実施形態の半導体記憶装置の構
成を示す図である。
成を示す図である。
【図３】 本発明の第２実施形態の半導体記憶装置の構
成を示す図である。
成を示す図である。
【図４】 本発明の第３実施形態の半導体記憶装置の構
成を示す図である。
成を示す図である。
【図５】 Ｎチャネル型ＭＯＳＦＥＴのドレイン電流対
ゲート電圧の特性であり、本発明の第４実施形態を説明
するグラフである。
ゲート電圧の特性であり、本発明の第４実施形態を説明
するグラフである。
【図６】 図４においてドレイン電流を対数表示したも
のであり、本発明の第４実施形態を説明するグラフであ
る。
のであり、本発明の第４実施形態を説明するグラフであ
る。
【図７】 本発明の第５実施形態のメモリ素子の第１の
例の概略断面図である。
例の概略断面図である。
【図８】 本発明の第５実施形態のメモリ素子の第２の
例の概略断面図である。
例の概略断面図である。
【図９】 本発明の第５実施形態のメモリ素子の第３の
例の概略断面図である。
例の概略断面図である。
【図１０】 本発明の第５実施形態のメモリ素子の第４
の例の概略断面図である。
の例の概略断面図である。
【図１１】 本発明の第５実施形態のメモリ素子の第４
の例の、ヒステリシスを表すグラフである。
の例の、ヒステリシスを表すグラフである。
【図１２】 本発明の第６実施形態の携帯電子機器の構
成を示す図である。
成を示す図である。
１ メモリ部
２，１３，３２ 電源供給遮断回路
１１ メモリセルアレイ
３，１２ 時計回路
１４ メモリ制御回路
４，１５，１６，１７ 電源
２９，３０ 外部電源端子
１２１ ゲート絶縁膜
１２２，１２３，１３０ フローティングゲート
２１０ 着脱式記憶装置
２１１ 基体
２１３ データを送受信するための端子
２１４ 携帯電子機器本体
２１５，２２０ 電池
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F083 AD69 EP02 EP17 GA05
5F101 BA23 BA35 BA36 BA45 BA46
BA54 BB05 BD02 BD24 BD35
5M024 AA02 AA14 AA20 AA96 BB02
BB22 BB29 BB37 BB39 CC20
EE10 EE23 EE30 FF30 HH05
PP01 PP05 PP09
Claims (11)
- 【請求項１】 リフレッシュ動作を行うメモリ部と、 前記メモリ部への電力を供給し又は遮断する機能を有す
る電源供給遮断回路と、 前記リフレッシュ動作のタイミングを発生する時計回路
とを備え、 前記メモリ部の動作モードには、 外部論理回路からの要求に応じて書き込み動作、消去動
作、読出し動作のうち少なくとも１動作を行うととも
に、その動作を行っていない期間にリフレッシュ動作を
行うアクティブモードと、 前記外部論理回路からの要求による書き込み動作、消去
動作、読出し動作の何れの動作も行わずリフレッシュ動
作のみを行うスタンドバイモードとがあり、 前記メモリ部が前記スタンドバイモードにあるときに
は、 前記電源供給遮断回路は、前記時計回路が発生する前記
リフレッシュ動作のタイミングに同期して前記メモリ部
にリフレッシュ動作を行う期間だけ電力を供給し、前記
リフレッシュ動作を行っていない期間には前記メモリ部
への電力供給を遮断することを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記メモリ部及び前記時計回路への電力は１つの電源か
ら供給されるようになっていることを特徴とする半導体
記憶装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
記憶装置において、 外部電源から電力の供給を受けるための外部電源端子を
備えたことを特徴とする半導体記憶装置。 - 【請求項４】 請求項３に記載の半導体記憶装置におい
て、 前記外部電源から供給された電力で充電される２次電池
を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体記憶装置において、 前記メモリ部は、リフレッシュ動作無しで１×１０−３
秒以上記憶を保持するメモリ素子を有し、 前記時計回路は１×１０−３秒よりも短い周期で前記リ
フレッシュ動作のタイミングを発生することを特徴とす
る半導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体記憶装置において、 前記時計回路は、電界効果トランジスタによる相補型の
回路で構成され、前記時計回路を駆動する電源電圧の絶
対値は前記電界効果トランジスタの閾値の絶対値より小
さいことを特徴とする半導体記憶装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体記憶装置において、 前記メモリ部は、導体膜又は半導体膜をフローティング
ゲートとする電界効果トランジスタからなるメモリ素子
を有し、前記導体膜又は半導体膜と前記電界効果トラン
ジスタのチャネル領域との間の絶縁膜厚が１０ｎｍ未満
であり、または前記導体膜又は半導体膜と前記電界効果
トランジスタのゲート電極との間の絶縁膜厚が１０ｎｍ
未満であることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１乃至６のいずれかに記載の半導
体記憶装置において、 前記メモリ部は、導体又は半導体からなる離散ドットを
フローティングゲートとする電界効果トランジスタから
なるメモリ素子を有することを特徴とする半導体記憶装
置。 - 【請求項９】 請求項１乃至６のいずれかに記載の半導
体記憶装置において、 前記メモリ部は、フローティングゲートを持つ電界効果
トランジスタ型のメモリ素子を有し、前記フローティン
グゲートは、導体膜又は半導体膜と、導体又は半導体か
らなる離散ドットとの複合体からなることを特徴とする
半導体記憶装置。 - 【請求項１０】 請求項１乃至９のいずれかに記載の半
導体記憶装置を備えたことを特徴とする携帯電子機器。 - 【請求項１１】 電子機器に着脱可能に装着される基体
を備え、 上記基体に、請求項１乃至９のいずれかに記載の半導体
記憶装置を搭載するとともに、上記電子機器とデータを
送受信するための端子を備えたことを特徴とする着脱式
記憶装置。
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