CN110168642B - 半导体装置及其工作方法、电子构件以及电子设备 - Google Patents

半导体装置及其工作方法、电子构件以及电子设备 Download PDF

Info

Publication number
CN110168642B
CN110168642B CN201880006239.6A CN201880006239A CN110168642B CN 110168642 B CN110168642 B CN 110168642B CN 201880006239 A CN201880006239 A CN 201880006239A CN 110168642 B CN110168642 B CN 110168642B
Authority
CN
China
Prior art keywords
state
power
circuit
bit line
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880006239.6A
Other languages
English (en)
Other versions
CN110168642A (zh
Inventor
石津贵彦
斋藤利彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN110168642A publication Critical patent/CN110168642A/zh
Application granted granted Critical
Publication of CN110168642B publication Critical patent/CN110168642B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Abstract

高效地降低半导体装置的功耗。半导体装置包括电源管理装置、单元阵列以及用来驱动单元阵列的外围电路。单元阵列包括字线、位线对、存储单元、备份存储单元的数据的备份电路。行电路及列电路设置在能够进行电源门控的第一电源定域，单元阵列设置在能够进行电源门控的第二电源定域。作为存储装置的工作模式设定其功耗比待机模式低的多个低功耗模式。电源管理装置从多个低功耗模式选择一个而进行用来将存储装置转移到所选择的低功耗模式的控制。

Description

半导体装置及其工作方法、电子构件以及电子设备
技术领域
本申请的说明书、附图以及权利要求书(以下称为“本说明书等”)涉及一种半导体装置及其工作方法等。注意，本发明的一个方式不局限于所例示的技术领域。
在本说明书等中，半导体装置是指利用半导体特性的装置并是指包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置、电子构件以及电子设备等有时本身是半导体装置，或者有时包括半导体装置。
背景技术
电子设备的低功耗化受到重视。因此，CPU等集成电路(IC)的低功耗化成为电路设计上的重要目的。IC的功耗大致可分为工作时的功耗(动态功率)及不工作时(待机时)的功耗(静态功率)这两种功耗。当为了实现高性能化而提高工作频率时，动态功率增大。静态功率的大部分是因晶体管的泄漏电流而被消耗的功率。作为泄漏电流，有亚阈值泄漏电流、栅极隧道泄漏电流、栅极诱导漏极泄漏(GIDL：Gate-induced drain leakage)电流、结隧穿泄漏电流。这些泄漏电流随着晶体管的微型化的进展而增大，因此，在使IC高性能化或高集成化时，功耗的增大会成为很大的屏障。
为了减少半导体装置的功耗，通过利用电源门控或时钟门控来停止不需要工作的电路。在电源门控中电源供应停止，由此有削减待机功率的效果。为了在CPU中进行电源门控，需要将寄存器或高速缓冲存储器的存储内容备份于非易失性存储器中。
已知其沟道形成区域由金属氧化物形成的晶体管(以下，有时称为“氧化物半导体晶体管”或“OS晶体管”)。已提出了一种通过利用OS晶体管的关态电流极小的特性，在停止电源时也能够保持数据的备份电路。例如，专利文献1、2及非专利文献1提出了具备使用OS晶体管的备份电路的SRAM(静态随机存取存储器)。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2015-195075号公报
[专利文献2]日本专利申请公开第2016-139450号公报
[非专利文献]
[非专利文献1]T.Ishizuetal.，”SRAMwithC-AxisAlignedCrystallineOxideSemiconductor：LeakagePowerReductionTechniqueforMicroprocessorCaches，”Int.MemoryWorkshop，2014，pp.106-103.
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种能够进行电源门控的存储装置或者高效地降低存储装置的功耗。
多个目的的记载不互相妨碍彼此的存在。本发明的一个实施方式并不需要解决所有上述目的。上述列举的目的以外的目的是从本说明书等的记载自然得知的，而有可能成为本发明的一个方式的目的。
解决技术问题的手段
本发明的一个方式是一种包括电源管理装置、单元阵列以及用来驱动单元阵列的外围电路的存储装置。单元阵列包括字线、位线对、存储单元、备份存储单元的数据的备份电路。外围电路设置在能够进行电源门控的第一电源定域，单元阵列设置在能够进行电源门控的第二电源定域。作为存储装置的工作模式设定其功耗比待机模式低的多个低功耗模式。电源管理装置从多个低功耗模式选择一个而进行用来将存储装置转移到所选择的低功耗模式的控制。
在本说明书等中，有时为了表示顺序而附记“第一”、“第二”、“第三”等序数词。或者有时是为了避免构成要素的混淆而使用，在此情况下，这些序数词的使用不是为了限定构成要素的数目，也不是为了限定顺序。例如，可以将“第一”调换为“第二”或“第三”来说明发明的一个方式。
在本说明书等中，当记载为X与Y连接时，在本说明书等公开：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中记载。X和Y是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通/截止状态的控制端子。在用作源极或漏极的两个输入输出端子中，根据晶体管的类型或者供应到各端子的电位电平将一个端子用作源极而将另一个端子用作漏极。因此，在本说明书等中，源极和漏极可以互相调换。另外，在本说明书等中，有时将栅极以外的两个端子称为第一端子及第二端子。
电压大多指某个电位与标准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压换称为电位。电位是相对性的。因此，即使记载为“GND”，也并不一定是指0V的。
节点可以根据电路结构或装置结构等换称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以换称为节点。
在本说明书等中，“膜”和“层”可以根据情况或状况相互调换。例如，有时可以将“导电层”换称为“导电膜”。例如，有时可以将“绝缘膜”换称为“绝缘层”。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，有时将用于晶体管的沟道形成区域中的金属氧化物称为氧化物半导体。
在本说明书等中，在没有特别说明的情况下，用于晶体管的沟道形成区域的金属氧化物，包括包含氮的金属氧化物。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
发明效果
本发明的一个方式可以提供一种能够进行电源门控的存储装置或者可以高效地降低存储装置的功耗。
多个效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图说明
[图1]示出存储装置的结构例子的方框图。
[图2A]：示出单元的结构例子的电路图。[图2B]：示出存储装置的工作例子的时序图。
[图3]示出列电路的结构例子的电路图。
[图4]存储装置的状态转移图。
[图5]示出存储装置的工作序列例子的时序图。
[图6]示出存储装置的工作序列例子的时序图。
[图7]示出存储装置的工作序列例子的时序图。
[图8]示出存储装置的工作序列例子的时序图。
[图9]示出存储装置的结构例子的方框图。
[图10]示出存储装置的工作序列例子的时序图。
[图11]示出存储装置的结构例子的方框图。
[图12A]：示出单元的结构例子的电路图。[图12B]：示出存储装置的工作例子的时序图。
[图13A]：示出单元的结构例子的电路图。[图13B]：示出存储装置的工作例子的时序图。
[图14A]及[图14B]：示出单元的结构例子的电路图。
[图15]示出CPU的结构例子的方框图。
[图16]示出触发器的结构例子的电路图。
[图17]示出触发器的工作例子的时序图。
[图18A]：示出电子构件的制造方法例子的流程图。[图18B]：示出电子构件的结构例子的立体示意图。
[图19A]至[图19F]：示出电子设备的结构例子的图。
[图20]示出存储装置的叠层结构例子的截面图。
[图21A]及[图21B]：示出OS晶体管的结构例子的截面图。
[图22A]及[图22B]：示出OS晶体管的结构例子的截面图。
具体实施方式
以下说明本发明的实施方式。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明在不脱离其宗旨及其范围的条件下，其方式及详细内容可以被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅局限在以下所示的实施方式所记载的内容中。
下面所示的多个实施方式可以适当地组合。另外，在一个实施方式中示出多个结构例子(包括制造方法例子、工作方法例子等)的情况下，可以适当地组合该结构例子，并且可以适当地组合其他实施方式所记载的一个或多个结构例子。
在附图中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、同一材料的构成要素或者同时形成的构成要素等，并且有时省略其重复说明。
在附图中，为便于清楚地说明，有时夸大大小、层的厚度及区域等。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声所引起的信号、电压或电流的不均匀或者因定时偏差引起的信号、电压或电流的不均匀等。
在本说明书中，为了方便起见，有时使用“上”“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
(实施方式1)
在本实施方式中，作为存储装置的一个例子，说明能够进行电源门控的SRAM。
《存储装置100》
图1是示出存储装置的结构例子的功能方框图。图1所示的存储装置100包括电源管理单元(PMU)105、单元阵列110、外围电路120及功率开关150至153。
在存储装置100中读出单元阵列110的数据并向单元阵列110写入数据。数据RDA是读出数据，数据WDA是写入数据。向存储装置100输入时钟信号CLK1、CLK、地址信号ADDR及信号RST、INT1、CE、GW、BW。信号RST是复位信号，并被输入到PMU105和外围电路120。信号INT1是中断信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。
向存储装置100输入电压VDD、VDH、VDM、VDML、VSS、VSM、VBG。电压VDD、VDM、VDML、VDH为高电平电源电压。电压VSS、VSM为低电平电源电压，例如是GND(接地电位)或0V。
单元阵列110包括单元10、字线WL、位线BL、BLB及布线OGL。位线BL、BLB也可以称为局部位线。有时由设置在同一列上的位线BL和位线BLB构成的布线对称为位线对(BL，BLB)。
外围电路120包括控制器122、行电路123、列电路124及备份/恢复驱动器125。
控制器122具有：对信号CE、GW、BW进行逻辑运算而决定工作模式的功能；生成用来执行所决定的工作模式的行电路123和列电路124的控制信号的功能。另外，也可以在控制器122中设置暂时储存地址信号ADDR、信号CE、GW、BW及数据RDA、WDA的寄存器。
行电路123包括行译码器131和字线驱动器132。行译码器131对地址信号ADDR进行译码，生成字线驱动器132的控制信号。字线驱动器132使地址信号ADDR所指定的行的字线成为选择状态。
列电路124包括列译码器133、预充电电路134、局部位线MUX(复用器)135、读出放大器136、写入驱动器137及输出驱动器138。列电路124对地址信号ADDR所指定的列的位线BL进行数据的写入及数据的读出。在后面说明列电路124的电路结构。
在存储装置100中，根据需要可以适当地取舍上述各电路、各信号及各电压。或者，也可以追加其他电路或其他信号。此外，存储装置100的输入信号及输出信号的结构(例如，位宽)根据存储装置100的工作模式及单元阵列110的结构等设定。
<电源定域>
存储装置100包括多个电源定域。图1的例子中设置有电源定域160、161及162。对电源定域160不进行电源门控。对电源定域161、162进行电源门控。电压VSS不通过功率开关而被输入到各电源定域160、161及162。
电源定域160中设置有PMU105。不通过功率开关而向电源定域160输入电压VDD。
电源定域161中设置有外围电路120和虚拟电压线V_VDD、V_VDH。功率开关150控制向虚拟电压线V_VDD(以下，称为V_VDD线)供应电压VDD。功率开关151控制向虚拟电压线V_VDH(以下，称为V_VDH线)供应电压VDH。电压VDH是在备份/恢复驱动器125中使用的电压。
电源定域162中设置有单元阵列110和虚拟电压线V_VDM(以下称为、V_VDM线)。功率开关152控制向V_VDM线输入电压VDM，功率开关153控制向V_VDM线输入电压VDML。电压VDML是低于电压VDM的电压。不通过功率开关而向电源定域162输入电压VSM、VBG。
<PMU>
PMU105在低功耗模式中控制存储装置100。向PMU105输入时钟信号CLK1和信号INT1。信号INT1是中断信号。可以向PMU105输入多种中断信号。PMU105根据信号CLK1、INT1生成信号PSE1、PSE2、PSE3、BLFE、BLRE、NDRE及PGM。
信号PSE1、PSE2及PSE3是功率开关使能信号。信号PSE1控制功率开关150、151的开启/关闭，信号PSE2控制功率开关152的开启/关闭，信号PSE3控制功率开关153的开启/关闭。在此，在信号PSE1为“H”时功率开关150处于开启状态，在信号PSE1为“L”时功率开关150处于关闭状态。其他功率开关的开启/关闭的控制也是同样的。
信号NDRE、BLFE、BLRE及PGM是在低功耗模式中使用的控制信号。信号NDRE是节点复位使能信号，并控制单元10的节点Q、Qb的复位工作。信号NDRE被输入到行电路123。行电路123根据信号NDRE使单元阵列110的所有字线WL成为选择状态。信号BLFE、BLRE被输入到列电路124。信号BLFE是位线浮动使能信号，并控制使位线对(BL，BLB)成为浮动状态的工作。信号BLRE是位线复位使能信号，并控制位线对(BL，BLB)的复位工作。
信号PGM被输入到备份/恢复驱动器125。备份/恢复驱动器125根据信号PGM使单元阵列110的所有布线OGL成为选择状态。例如，备份/恢复驱动器125对信号PGM进行电平移位生成布线OGL的选择信号。选择信号的高电平电压为VDH。电压VDH高于电压VDD。在选择信号的高电平电压可以为VDD的情况下，不需要设置功率开关151。
<单元>
图2A示出单元10的电路结构例子。单元10包括存储单元20、备份电路30。存储单元20具有与标准6T(晶体管)SRAM单元相同的电路结构，由双稳态电路25、晶体管MT1、MT2构成。双稳态电路25与V_VDM线、供应电压VSM的电源线(以下称为VSM线)电连接。
在图2A的例子中，双稳态电路25是由两个CMOS反相器电路构成的锁存电路。节点Q、Qb分别是两个CMOS反相器电路的输入端子和输出端子的连接部，且是互补数据的保持节点。在节点Q/Qb成为“H”/“L”或者节点Q/Qb成为“L”/“H”时，双稳态电路25成为稳定状态。晶体管MT1、MT2为转移晶体管。由晶体管MT1控制位线BL与节点Q之间的导通状态，由晶体管MT2控制位线BLB与节点Qb之间的导通状态。
备份电路30是用来备份存储单元20的数据的电路。通过在各单元10中设置备份电路30，能够进行电源定域162的电源门控。
备份电路30电连接于供应电压VSS的电压线(以下，称为VSS线)、供应电压VBG的电压线(以下，称为VBG线)。备份电路30由两个1T1C(电容器)型DRAM单元构成。备份电路30包括节点SN1、SN2、晶体管MO1、MO2及电容器C1、C2。节点SN1、SN2是用来保持节点Q、Qb的数据的保持节点。电容器C1、C2是用来保持节点SN1、SN2的电压的存储电容器。晶体管MO1控制节点Q与节点SN1之间的导通状态，晶体管MO2控制节点Qb与节点SN2之间的导通状态。
为了使备份电路30长时间保持数据，作为晶体管MO1、MO2选择关态电流极小的晶体管。作为晶体管MO1、MO2优选使用OS晶体管。通过作为晶体管MO1、MO2使用OS晶体管，可以抑制电荷从电容器C1、C2泄漏，由此备份电路30可以长时间保持数据。也就是说，备份电路30可以被用作非易失性存储电路。
由于金属氧化物的带隙为2.5eV以上，因此OS晶体管的因热激发所引起的泄漏电流小，并且如上所述关态电流极小。可以将以晶体管的沟道宽度标准化的OS晶体管的关态电流降低至几yA/μm以上且几zA/μm以下左右。作为应用于沟道形成区域的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
通过作为晶体管MO1、MO2使用OS晶体管，可以将备份电路30层叠于由Si晶体管构成的存储单元20上，由此可以抑制因设置备份电路30而发生的单元10的面积开销。
晶体管MO1、MO2包括背栅极，背栅极电连接于VBG线。例如，电压VBG为使晶体管MO1、MO2的阈值电压向正一侧漂移的电压。此外，可以使备份/恢复驱动器125具有根据备份电路30的工作而能够改变输入到VBG线的电压的功能。晶体管MO1、MO2可以为不包括背栅极的OS晶体管。
<列电路>
参照图3说明列电路124的电路结构例子。
(预充电电路134)
预充电电路134包括预充电电路51、52。预充电电路51、52被信号PRCH1、PRCH2控制。预充电电路51将位线对(BL，BLB)预充电到电压Vpr1，预充电电路52将位线对(BL，BLB)预充电到电压Vpr2。预充电电路51、52被用作使位线对(BL，BLB)的电压平滑化的均衡器。
预充电电路51是用来在通常工作模式和待机模式中对位线对(BL，BLB)进行预充电的电路。此外，预充电电路52是用来在恢复状态及备份状态下对位线对(BL，BLB)进行预充电的电路。电压Vpr2是恢复用预充电电压，且是备份用预充电电压。
(读出放大器136)
向读出放大器136输入信号PRCH3、SNS。读出放大器136包括局部位线对(LRBL，LRBLB)、预充电电路53、读出放大器55、RS(复位-置位)锁存电路56、反相器电路57、58及晶体管MP3、MP4。
LRBL、LRBLB都是局部读出位线。对多个位线对(BL，BLB)设置有一个局部位线对(LRBL，LRBLB)。在此，对四个位线对(BL，BLB)设置有一个局部位线对(LRBL，LRBLB)。
预充电电路53根据信号PRCH3将局部位线对(LRBL，LRBLB)预充电到电压Vpr1。预充电电路53被用作使局部位线对(LRBL，LRBLB)的电压平滑化的均衡器。
读出放大器55通过使局部位线对(LRBL，LRBLB)的电压差放大而检测从单元10读出的数据。读出放大器55包括晶体管MN3和锁存电路55a并电连接于VSS线、V_VDD线。锁存电路55a由两个反相器电路构成。节点QS、QSb是锁存电路55a的保持节点，电连接于RS锁存电路56的输入。读出放大器55所检测的数据被RS锁存电路56保持。RS锁存电路56由两个NAND电路构成。RS锁存电路56所保持的数据LATOB、LATO被输入到反相器电路57、58。反相器电路57的输出(数据DO)和反相器电路58的输出(数据DOB)被输入到输出驱动器138。
晶体管MP3、MP4控制局部位线对(LRBL，LRBLB)与读出放大器55之间的导通状态以及局部位线对(LRBL，LRBLB)与RS锁存电路56之间的导通状态。被信号SNS控制晶体管MP3、MP4的开启/关闭。信号SNS还控制晶体管MN3的开启/关闭。信号SNS为用来使读出放大器55处于活动状态的读出放大器使能信号。在读出放大器55处于活动状态时，读出放大器55与局部位线对(LRBL，LRBLB)之间处于非导通状态。
(写入驱动器137)
写入驱动器137是用来向局部位线对(LWBL，LWBLB)写入数据的电路。写入驱动器137包括反相器电路59。
LWBL、LWBLB都是局部写入位线。对多个位线对(BL，BLB)设置有一个局部位线对(LWBL，LWBLB)。在此，对四个位线对(BL，BLB)设置有一个局部位线对(LWBL，LWBLB)。
数据DIN是写入数据。数据DIN被输入到局部位线LWBL和反相器电路59。反相器电路59的输出(数据DINB)被输入到局部位线LWBLB。
(局部位线MUX135)
局部位线MUX135包括MUX135r和MUX135w并被输入信号RDE[3：0]和WTE[15：0]。信号RDE[3：0]为读出使能信号，信号WTE[15：0]为写入使能信号。
MUX135r选择读出数据的列的位线对(BL，BLB)。被MUX135r选择的多个位线对(BL，BLB)分别与不同的局部位线对(LRBL，LRBLB)电连接。
MUX135r由晶体管MP1、MP2构成。向晶体管MP1、MP2输入信号RDE[3：0]中的任何一位。晶体管MP1、MP2被用作控制位线对(BL，BLB)与局部位线对(LRBL，LRBLB)之间的导通状态的开关。
MUX135w选择写入数据的列的位线对(BL，BLB)。被MUX135w选择的多个位线对(BL，BLB)分别与不同的局部位线对(LWBL，LWBLB)电连接。MUX135w由晶体管MN1、MN2构成。向晶体管MN1、MN2输入信号WTE[15：0]中的任何一位。晶体管MN1、MN2被用作控制位线对(BL，BLB)与局部位线对(LWBL，LWBLB)之间的导通状态的开关。
列电路124的电路结构不局限于图3。可以根据输入信号、输入电压等适当地改变。在图3的例子中，预充电电路52由三个n沟道型晶体管构成，但是有时由三个p沟道型晶体管构成。
《工作模式》
接着，对存储装置100的工作模式，尤其是低功耗模式进行说明。表1示出存储装置100的真值表。在此，信号BW的位宽是4位，数据WDA、RDA的位宽是32位。
[表1]
※PG：电源门控
在字节0写入模式中，进行写入分配于信号BW[0]的1字节(8位)的数据的工作。例如，在字节0写入模式中，写入数据WDA[7：0]。在字节写入工作中，BW[1]、BW[2]、BW[3]为“H”时的写入数据分别是WDA[15：8]、WDA[23：16]、WDA[31：24]。
<电源门控序列>
因为各单元10中设置有备份电路30，所以能够进行电源定域162的电源门控。图2B示出相对于电源定域162的电源门控序列的一个例子。在图2B中，t1和t2等表示期间。
(通常工作，Normal Operation)
在t1之前，存储装置100处于通常工作状态(写入状态或读出状态)。存储装置100进行与单端口SRAM同样的通常工作。在信号NDRE为“L”的期间，行电路123根据控制器122的控制信号进行工作。在信号BLFE、BLRE为“L”的期间，列电路124根据控制器122的控制信号进行工作。功率开关150至152处于开启状态，功率开关153处于关闭状态。
(备份，Backup)
通过在t1“H”的信号PGM被输入到备份/恢复驱动器125，备份工作开始。在此，在t1节点Q/Qb成为“H”/“L”，节点SN1/SN2成为“L”/“H”。所有行的字线WL成为“L”，因此所有单元10处于非选择状态。
备份/恢复驱动器125对信号PGM进行电平转移而生成选择信号，将所有选择信号输出到布线OGL。在备份电路30的晶体管MO1、MO2成为开启状态，对节点SN1、SN2写入t1的节点Q、Qb的数据。节点SN1的电压从VSM上升到VDM，节点SN2的电压从VDM降低到VSM。在t2信号PGM成为“L”，备份工作结束。
(电源门控，Power-gating(PG))
通过PMU105在t2使信号PSE2成为“L”，电源定域162的电源门控开始。由于功率开关152成为关闭状态，V_VDM线的电压从VDM降低到VSM。通过V_VDM线的电压降低，存储单元20成为非活动状态。存储单元20的数据消失，但备份电路30继续保持数据。
在此，在电源定域162不被供应电源时，使位线对(BL，BLB)处于浮动状态。由此，PMU105以使信号PSE2成为“L”的时机使信号BLFE成为“H”。
在时刻t1之后，无论信号BLFE的逻辑如何，局部位线MUX135的晶体管MN1、MN2、MP1及MP2也处于关闭状态。通过向列电路124输入“H”的信号BLFE，预充电电路134的预充电电路51、52成为关闭状态，因此单元阵列110的全部位线对(BL，BLB)成为浮动状态。
(恢复，Recovery)
恢复工作是指根据备份电路30所保持的数据对存储单元20的数据进行恢复的工作。在恢复工作中，双稳态电路25被用作用来检测存储单元20所保持的数据的读出放大器。在恢复工作中，双稳态电路25被用作用来检测节点Q/Qb的数据的读出放大器。
通过PMU105在t3生成“H”的信号PGM，恢复工作开始。晶体管MO1、MO2成为开启状态，所以电容器C1的电荷分配于节点Q、节点SN1，电容器C2的电荷分配于节点Qb、节点SN2。
在t4使功率开关152处于开启状态，对V_VDM线输入电压VDM。V_VDM线被充电，然后双稳态电路25成为活动状态。双稳态电路25放大节点Q与节点Qb的电压差。最后，节点Q、SN1的电压成为VDM，节点Qb、SN2的电压成为VSM。换言之，节点Q/Qb的状态灰复到t1的状态(“H”/“L”)。PMU105在t5使信号PGM成为“L”，在t6使信号BLFE成为“L”，恢复工作结束。
《低功耗模式》
图4示出存储装置100的状态转移图。作为存储装置100的状态，有电源开启(PowerOn)状态SS1、复位(Reset)状态SS2、待机(Stand-by)状态SS3、写入(Writing)状态SS4、读出(Reading)状态SS5、位线浮动(BitLineFloating)状态SS11、休眠(Sleep)状态SS12、单元阵列定域电源门控(PGforCellArray(CA)Domain)状态SS13、全部定域PG(PGforAllDomains)状态SS14、备份(Backup)状态SS21至SS23、恢复(Recovery)状态SS25、SS26。如表1的真值表表示，存储装置100的状态根据外部信号及内部信号转移，在各状态下执行对应的工作模式。
存储装置100具有四种低功耗模式。(1)位线浮动模式、(2)休眠模式、(3)单元阵列定域PG模式、(4)全部定域PG模式。PMU105管理低功耗状态下的存储装置100的工作模式。PMU105从上述低功耗模式选择一个工作模式，使存储装置100执行规定工作序列。
(位线浮动模式)
在待机模式，将位线对(BL，BLB)升压到预充电电压(Vpr1)。在位线浮动模式，使位线对(BL，BLB)成为浮动状态。存储单元20的数据不消失。
(休眠模式)
在待机模式下，向电源定域162供应电压VDM。在休眠模式中，向电源定域162供应低于电压VDM的电压VDML。电压VDML是存储单元20的数据不消失的程度大的电压。使位线对(BL，BLB)成为浮动状态。
(单元阵列定域PG模式)
停止向电源定域162供应电压VDM。使位线对(BL，BLB)成为浮动状态。存储单元20的数据消失。
(全部定域PG模式)
在全部定域PG模式中，对能够进行电源门控的全部定域进行电源门控。停止向电源定域161供应电压VDD、VDH，并且停止向电源定域162供应电压VDM。存储单元20的数据消失。
四个低功耗模式中的能够获得功耗降低效果的损益平衡时间(BET)彼此不同，即满足BET_blfl＜BET_slp＜BET_pgca＜BET_pgall。BET_blfl、BET_slp、BET_pgca及BET_pgall分别是位线浮动模式、休眠模式、单元阵列定域PG模式及全部定域PG模式的BET。通过具有BET不同的多个低功耗模式，可以高效地降低存储装置100的功耗。
在从待机状态SS3转移到单元阵列定域PG状态SS13时，需要将存储单元20的数据备份到备份电路30的备份工作，而在从单元阵列定域PG状态SS13恢复到待机状态SS3时，需要存储单元20的数据的恢复工作。全部定域PG状态SS14也是同样的。由此，BET_pgca、BET_pgall较长。在发生长时间(例如几百毫秒)的静止状态时，可以获得由于全部定域PG模式的功耗降低的效果。
在位线浮动模式中，存储单元20的数据不消失。待机状态SS3与位线浮动状态SS11间的转移不需要备份及恢复工作。因此，在待机状态SS3与位线浮动状态SS11间的转移中，时间及能量的开销小。休眠模式也是同样的。
在休眠模式中，单元阵列110的电源电压从VDM降低到VDML，所以可以降低存储装置100的待机功率。待机功率是因晶体管的泄漏电流而发生的功耗。晶体管的泄漏电流的主要原因的亚阈值电流在电源电压成为某个值以下时以指数方式減少。由此，由休眠模式带来的单元阵列110待机功率降低的效果非常高。例如，在VSS为0V，VDM为1.2V，VDML为0.6V(＝VDM/2)的条件下，休眠模式的泄漏电流有时成为待机模式的泄漏电流的20％至30％左右。BET_slp根据VDML变化，例如可以以成为BET_blfl与BET_pgca的中间值的方式设定VDML。
在很多情况下，BET_blfl与BET_pgca之差成为较长。通过提供休眠模式可以弥补该差，所以可以根据静止时间选择更适当的低功耗模式。例如，在没有休眠模式并BET_blfl为10μsec且BET_pgca为10msec的情况下经常发生静止时间为6msec的状态时，难以有效地降低功耗。通过提供休眠模式，可以提高降低功耗的效率。
以下参照图5至图8说明存储装置100的低功耗模式中的工作序列。TB1、TR1等表示电路的状态、直到电源电压等稳定为止的待机时间。TB1、TR1等的长度为1时钟周期以上，部分待机时间有时为0时钟周期。
(位线浮动序列、休眠序列)
参照图5说明位线浮动序列、休眠序列的一个例子。
在待机状态SS3下，存储装置100处于静止状态。例如，全部位线对(BL，BLB)被预充电电路51预充电到电压Vpr1。
例如，在待机状态SS3的时间超过设定时间tk3时，执行从待机模式转移到位线浮动模式的工作序列。时间tk3中的成为使存储装置100的状态转移的条件的设定时间根据各低功耗模式的BET等设定。
通过PMU105发出“H”的信号BLFE，从待机状态SS3转移到位线浮动状态SS11。通过“H”的信号BLFE的输入，列电路124使全部位线对(BL，BLB)处于浮动状态。
在位线浮动状态SS11的存储装置100被存取时，PMU105使信号BLFE成为“L”而使存储装置100恢复到待机状态SS3。
在位线浮动状态SS11的时间超过设定时间tk11时，PMU105发出“L”的信号PSE2、“H”的信号PSE3，使存储装置100转移到休眠状态SS12。功率开关152成为关闭状态，功率开关153成为开启状态，因此V_VDM线的电压从VDM降低到VDML。“H”的信号BLFE继续输入到列电路124，所以全部位线对(BL，BLB)保持为浮动状态。
在休眠状态SS12下，当存储装置100被存取时PMU105发出“H”的信号PSE2、“L”的信号PSE3、“L”的信号BLFE而使存储装置100的状态恢复到待机状态SS3。功率开关152成为开启状态，功率开关153成为关闭状态，所以V_VDM线的电压从VDML上升到VDM。
在写入状态SS4、读出状态SS5下，通过控制器122控制，存储装置100进行写入工作、读出工作。
(单元阵列定域PG序列)
图5的期间TB2之后，在休眠状态SS12的时间超过设定时间tk12时，通过PMU105控制，执行从休眠模式转移到单元阵列电源门控模式的工作序列。参照图6说明上述工作序列的一个例子。
为了成为单元阵列PG状态SS13，进行备份工作。通过PMU105发出“H”的信号PSE2、“L”的信号PSE3，从休眠状态SS12转移到备份状态SS21。V_VDM线的电压上升，稳定在VDM，然后PMU105使信号PGM成为“H”。所有布线OGL由备份/恢复驱动器125处于选择状态，各单元10的节点Q、Qb的数据写入到备份电路30的节点SN1、SN2(参照图2A、图2B)。
通过PMU105使信号PSE2成为“L”，从备份状态SS21转移到单元定域PG状态SS13。由于功率开关152成为关闭状态，所以V_VDM线的电压降低而成为VSM。另外，也可以在使信号PGM下降的时机使信号PSE2下降。
在单元阵列定域PG状态SS13下存储装置100被存取时，通过PMU105控制，执行恢复工作(参照图2A、图2B)。通过PMU105发出H”的信号PGM，从单元阵列定域PG状态SS13转移到恢复状态SS25。PMU105在信号PGM为“H”时使信号PSE2成为“H”，使功率开关152处于开启状态。V_VDM线的电压上升而成为VDM。PMU105使信号PGM成为“L”，接着使信号BLFE成为“L”，由此从恢复状态SS25转移到待机状态SS3。
例如，单元阵列110由多个子阵列构成时，也可以在电源定域162设置功率开关，以便可以控制向每个子阵列供应高电平电源电压(VDM、VDML)。通过上述结构，可以降低电源定域162的电源门控的空间上的粒度。
(全部定域PG序列)
例如，在可以预测为存储装置100的静止时间超过BET_pgall时，执行从待机模式转移到全部定域PG模式的工作序列。参照图7说明上述工作序列的一个例子。
通过PMU105发出“H”的信号PGM，从待机状态SS3转移到备份状态SS22。在信号PGM成为“H”的期间，在单元阵列110的各单元10中数据备份到备份电路30。在全部定域PG模式中，在比单元阵列定域PG模式长的期间对单元阵列110进行电源门控。因此，在备份状态SS22下的信号PGM成为“H”的期间比备份状态SS21长。就是说，TB21比TB11长。
在“L”的信号RST被输入时，使信号PSE1、PSE2成为“L”，以便PMU105使存储装置100成为全部定域PG状态SS14。功率开关150至152处于关闭状态，V_VDD线、V_VDH线的电压降低到VSS，V_VDM线的电压降低到VSM。
通过PMU105发出“H”的信号PSE1，从全部定域PG状态SS14转移到恢复状态SS26。功率开关150-152成为开启状态，所以V_VDD线、V_VDH线、V_VDM线的电压分别上升到VDD、VDH、VDM。
PMU105在发出“H”的信号PGM之前执行节点Q、Qb的复位工作。通过上述复位工作，节点Q、Qb的电压设定为电压Vpr2。
首先，PMU105在使信号PSE1成为“H”的时机使信号BLFE、BLRE成为“H”。列电路124根据“H”的信号BLFE、BLRE进行全部位线对(BL，BLB)的复位工作。具体而言，使预充电电路51处于关闭状态，使预充电电路52处于开启状态。局部位线MUX135的晶体管MN1、MN2、MP1、MP2处于关闭状态，所以通过列电路124的电源电压恢复，全部位线对(BL，BLB)的电压被预充电到电压Vpr2。
PMU105在输入“H”的信号RST时使信号NDRE成为“H”。行电路123在被输入“H”的信号NDRE时使所有字线WL处于选择状态。由此，节点Q、Qb的电压被预充电到电压Vpr2。在信号NDRE成为“L”时，节点Q、Qb的复位工作结束。
接着，PMU105输出“H”的信号PGM。然后，使信号PSE2成为“H”。备份电路30的节点SN1、SN2所保持的数据写回到节点Q、Qb。通过PMU105发出“L”的信号BLFE、BLRE，从备份状态SS26转移到待机状态SS3。
接着，参照图8说明从待机模式转移到单元阵列PG模式的工作序列的一个例子及从单元阵列PG模式转移到全部定域PG模式的工作序列的一个例子。例如，在可以预测存储装置100的静止时间超过BET_pgca时，执行从待机模式转移到单元阵列PG模式的工作序列。
通过PMU105发出“H”的信号PGM，从待机状态SS3转移到备份状态SS21。备份状态SS21的工作序列援用图6的说明。
存储单元PG状态SS13的时间经过设定时间tk13，PMU105执行从单元阵列PG模式转移到全部定域PG模式的工作序列。
通过PMU105发出“H”的信号PGM，从存储单元PG状态SS13转移到备份状态SS23。存储单元20的节点Q、Qb与备份电路30的节点SN1、SN2间由备份/恢复驱动器125处于导通状态。接着，PMU105使信号PSE2成为“H”而使功率开关152处于开启状态。通过V_VDM线的电压从VDML上升到VDM，单元10的双稳态电路25活性化。在备份状态SS23下，双稳态电路25被用作用来检测出备份电路30的数据的读出放大器。通过由双稳态电路25放大节点SN1与节点SN2间的电压差，对节点SN1、SN2再写入备份数据。
PMU105使信号PGM成为“L”，然后使信号BLFE成为“L”。在“L”的信号RST被输入时，PMU105使信号PSE1、PSE2成为“L”。存储装置100的状态转移到全部定域PG状态SS14。
由于在全部定域PG模式中比单元阵列定域PG模式长的期间对单元阵列110进行电源门控，所以与备份状态SS21相比，在备份状态SS23下信号PGM成为“H”的期间较长。
(休眠模式)
另外，也可以采用准备休眠模式用的多个电压，根据存储装置100的静止时间切换向V_VDM线的输入电压的结构。图9表示这种结构的例子。电压VDML1、VDML2、VDML3是休眠模式用的电压。VDM>VDML1>VDML2>VDML3。电压VDML3为单元10的数据不消失的大小。
设置功率开关154至156，以控制电压VDML1、VDML2、VDML3向V_VDM线的输入。功率开关154至156的开启/关闭被信号PSE4至PSE6控制。信号PSE4至PSE6由PMU105生成。在休眠模式中，功率开关154至156中的任何一个成为开启状态。
在图9的例子中，设定BET不同的三种休眠状态。基本上V_VDM线的电压越低BET越长。如上所述，在很多情况下BET_blfl与BET_pgca之差变长。在这样情况下，在存在有多个休眠状态时，也可以根据各种空转时间选择更适当的低功耗模式，所以可以更高效地降低存储装置100的功耗。
参照图10说明休眠序列的一个例子。在此，将V_VDM线的电压为VDML1、VDML2、VDML3的状态分别称为休眠状态SS31、SS32、SS33。
通过PMU105发出“L”的信号PSE2、“H”的信号PSE4，从待机状态SS3转移到休眠状态SS31。V_VDM线的电压降低到VDML1。在信号PSE4成为“H”的时机“H”的信号BLFE被输入到列电路124，使全部位线对(BL，BLB)处于浮动状态。
在休眠状态SS31的时间超过设定时间tk31时，转移到休眠状态SS32。PMU105使信号PSE4成为“L”，使信号PSE5成为“H”。功率开关154成为关闭状态，功率开关155成为开启状态。V_VDM线的电压降低到VDML2。
在休眠状态SS32的时间超过设定时间tk32时，转移到休眠状态SS33。PMU105使信号PSE5成为“L”，使信号PSE6成为“H”。功率开关155成为关闭状态，功率开关156成为开启状态。V_VDM线的电压降低到VDML3。
在休眠状态SS33下，当存储装置100被存取时，执行恢复到待机状态SS3的序列。PMU105发出“H”的信号PSE2、“L”的信号PSE6、“L”的信号BLFE。功率开关152成为开启状态且功率开关156成为关闭状态，所以V_VDM线的电压从VDML3上升到VDM。在休眠状态SS33的时间超过设定时间tk33时，执行单元阵列PG序列。
接着，说明存储装置的其他结构例子。
《存储装置101》
图11所示的存储装置101是存储装置100的变形例子。存储装置101与存储装置100同样地工作。存储装置101设置有电源定域163代替电源定域162。电源定域163设置有单元阵列111、V_VDM线、虚拟电源线V_VSM(以下称为V_VSM线)。存储装置101设置有功率开关157。功率开关157的开启/关闭被信号PSE2控制。对V_VSM线通过功率开关157输入电压VSM。
单元阵列111包括多个单元11。图12A示出单元11的电路结构例子。单元11包括存储单元20、备份电路31。对存储单元20通过V_VSM线输入电压VSM。
备份电路31由一个1T1C型DRAM单元构成。备份电路31包括节点SN3、晶体管MO3及电容器C3。与晶体管MO1、MO2同样，晶体管MO3是包括背栅极的OS晶体管。晶体管MO3的背栅极电连接于VBG线。晶体管MO3也可以是不包括背栅极的OS晶体管。
参照图12B说明相对于电源定域163的电源门控序列的一个例子。在此，主要说明与相对于电源定域162的电源门控序列(图2B)不同之处。
(通常工作)
在t1之前，存储装置101处于通常工作状态(写入状态或读出状态)。存储装置101进行与单端口SRAM同样的通常工作。功率开关152、157成为开启状态，对V_VDM线输入电压VDM，对V_VSM线输入电压VSM。
(备份)
通过在t1“H”的信号PGM被输入到备份/恢复驱动器125，备份工作开始。在此，在时刻t1节点Q/Qb是“H”/“L”，节点SN3是“L”。所有布线OGL成为“H”，所以备份电路31的晶体管MO3处于开启状态，节点SN3的电压从VSM上升到VDM。通过在t2信号PGM成为“L”，备份工作结束。对节点SN3写入t1的节点Q的数据。
(电源门控)
在t2，PMU105使信号PSE2下降并使功率开关152、157成为关闭状态。为了使位线对(BL，BLB)成为浮动状态，PMU105在使信号PSE2下降的时机使信号BLFE上升。
(恢复)
首先，进行节点Q、Qb的复位工作。在t3，PMU105使信号BLRE、NDRE成为“H”。全部位线对(BL，BLB)被列电路124预充电到电压Vpr2，所有字线WL由行电路123成为选择状态。V_VDM线、V_VSM线被预充电到电压Vpr2，节点Q、Qb的电压固定为Vpr2。
在t4，PMU105使信号NDRE成为“L”并使信号PGM成为“H”。晶体管MO3成为开启状态，电容器C3的电荷分配于节点Q、节点SN3，节点Q与节点Qb之间产生电压差。
接着，使双稳态电路25用作读出放大器，放大节点Q与节点Qb的电压差。在t5，使功率开关152、157处于开启状态，再一次开始向电源定域163输入电压VDM、VSM。双稳态电路25成为活动状态且放大节点Q与节点Qb的电压差。最后，节点Q、SN3的电压成为VDM，节点Qb的电压成为VSM。换言之，节点Q/Qb的状态恢复到t1的状态(“H”/“L”)。PMU105在t6使信号PGM成为“L”，在t7使信号BLFE、BLRE成为“L”。在t7恢复工作结束。
备份电路31具有只备份节点Q的结构。通过在使布线OGL的电压成为“H”之前使节点Q、Qb的电压成为Vpr2，可以由备份电路31的节点SN3的数据恢复节点Q、Qb的数据。因此，在存储装置101中，在恢复状态SS25、SS26下，PMU105在发出“H”的信号PGM之前执行节点Q、Qb的复位工作。
可以由单元10构成单元阵列111(参照图13A)。在上述结构例子中，电源定域163的电源门控序列与上述电源门控序列相同(参照图13B)。图13B的说明援用图12B的说明。
在单元阵列111中，可以减小备份电路30的电容器C1、C2。这是因为在恢复工作中将节点Q、Qb的电压预充电到Vpr2之后使布线OGL成为“H”。通过使布线OGL成为“H”，即使电容器C1、C2所保持的电荷量减少，也可以将节点Q与节点Qb的电压差设定为能够由双稳态电路25检测的大小。在电容器C1、C2减小时，可以减少因追加备份电路30而发生的单元10的面积开销。
虽然上述结构例子是将备份电路应用于单端口型SRAM的存储单元的例子，但是也可以将本实施方式的备份电路应用于多端口型SRAM。下面示出这样电路结构的例子。
图14A所示的单元12包括存储单元22、备份电路30，图14B所示的单元13包括存储单元22、备份电路31。
存储单元22是多端口SRAM的存储单元且包括双稳态电路25、晶体管MT11至MT14。晶体管MT11至MT14是转移晶体管。存储单元22电连接有字线WL1、WL2、位线对(BL1，BLB1)、位线对(BL2，BLB2)、V_VDM线、V_VSM线(或VSM线)。
本实施方式的存储装置可以被用作各种电子构件及电子设备中的存储装置。本存储装置除了两种电源门控模式之外还具有其BET比电源门控模式短的多个低功耗模式，由此可以高效地降低安装有本存储装置的电子构件及电子设备的功耗。
本实施方式的存储装置典型为可代替SRAM的存储装置。例如，可以在微控制单元(MCU)、FPGA、CPU、GPU等各种处理器中组装本实施方式的存储装置代替SRAM。此外，也可以将本实施方式的存储装置组装于无线IC、显示控制器IC、源极驱动器IC、影像用译码器IC等各种IC中。以下，作为处理器的一个例子，说明在一个芯片(die)上安装有处理器核心和高速缓冲存储器的处理器。
《处理器》
图15是示出处理器的结构例子的方框图。图15所示的处理器300包括PMU305、总线306、高速缓冲存储器320、CPU核心330、备份/恢复驱动器311及功率开关390至394、398、399。
CPU核心330与高速缓冲存储器320之间的数据及信号传送通过总线306进行。CPU核心330包括触发器331和组合电路332。例如，触发器331包括在寄存器中。通过在触发器331中设置备份电路，能够进行CPU核心330的电源门控。
在此，将图11的存储装置101用作高速缓冲存储器320。当然，可以将存储装置100用作高速缓冲存储器320。
高速缓冲存储器320包括单元阵列321和外围电路322。外围电路322包括控制器324、备份/恢复驱动器325、行电路326及列电路327。功率开关390至394对应于存储装置101的功率开关150至153、157。PMU305具有与存储装置101的PMU105同样的功能并生成信号PSE1至PSE3、PGM、BLFE、BLRE及NDRE。
PMU305使用从外部输入的时钟信号CLK2生成时钟信号GCLK。时钟信号GCLK被输入到高速缓冲存储器320和CPU核心330。PMU305生成信号PSE8、SCE、BK及RC。信号PSE8、BK及RC是对于CPU核心330的电源门控控制信号。
信号PSE8是控制功率开关398、399的开启/关闭的功率开关使能信号。功率开关398控制向CPU核心330的电压VDD供应，功率开关399控制向备份/恢复驱动器311的电压VDH供应。
信号SCE是扫描使能信号，并输入到触发器331。
备份/恢复驱动器311根据信号BK、RC控制触发器331的备份电路。信号BK为备份信号，信号RC为恢复信号。备份/恢复驱动器311生成对信号BK、RC进行电平移位的信号BKH、RCH。信号BKH、RCH被输入到触发器331的备份电路。电压VDH是信号BKH、RCH的高电平电压。
PMU305根据从外部输入的中断信号INT2、CPU核心330所发出的SLEEP信号生成时钟信号GCLK及各种控制信号。例如，SLEEP信号可以用作成为将CPU核心330转移到电源门控模式的触发的信号。
《触发器331》
图16示出触发器331的电路结构例子。触发器331包括扫描触发器335、备份电路340。
对扫描触发器335通过CPU核心330内的V_VDD线和VSS线输入电压VDD、VSS。扫描触发器335包括节点D1、Q1、SD、SE、RT、CK和时钟缓冲器电路335A。
节点D1是数据输入节点，节点Q1是数据输出节点，节点SD是扫描测试数据的输入节点。节点SE是信号SCE的输入节点。节点CK是时钟信号GCLK的输入节点。时钟信号GCLK被输入到时钟缓冲器电路335A。扫描触发器335的模拟开关分别电连接于时钟缓冲器电路335A的节点CK1、CKB1。节点RT是复位信号(resetsignal)的输入节点。
扫描触发器335的电路结构不局限于图16所示的电路结构。可以使用在标准的电路库中准备的扫描触发器。
<备份电路340>
备份电路340包括节点SD_IN、SN11、晶体管MO11至MO13及电容器C11。
节点SD_IN是扫描测试数据的输入节点，并电连接于其他扫描触发器335的节点Q1。节点SN11是备份电路340的保持节点。电容器C11电连接于VSS线及节点SN11。
晶体管MO11控制节点Q1与节点SN11之间的导通状态。晶体管MO12控制节点SN11与节点SD之间的导通状态。晶体管MO13控制节点SD_IN与节点SD之间的导通状态。晶体管MO11、MO13的开启/关闭被信号BKH控制，晶体管MO12的开启/关闭被信号RCH控制。
与晶体管MO1同样，晶体管MO11至MO13由包括背栅极的OS晶体管构成。晶体管MO11至MO13的背栅极电连接于CPU核心330内的VBG线。优选的是，至少晶体管MO11、MO12为OS晶体管。由于OS晶体管的关态电流极小的特征，因此可以抑制节点SN11的电压下降。因为OS晶体管在保持数据时几乎不耗电，所以备份电路340具有可以长时间保持数据的非易失性。因此，在CPU核心330处于电源门控状态的期间，备份电路340可以保持数据。
《CPU核心330的低功耗模式》
作为CPU核心330的低功耗模式，可以设定时钟门控模式、电源门控模式。PMU305根据信号INT2、SLEEP信号选择CPU核心330的低功耗模式。通过使PMU305停止信号GCLK的生成，可以使CPU核心330的状态成为时钟门控状态。
在将CPU核心330从通常工作状态转移到电源门控状态时进行将触发器331的数据备份到备份电路340的工作。在将CPU核心330从电源门控状态恢复到通常工作状态时进行将备份电路340的数据再次写入到触发器331的恢复工作。下面，参照图17说明CPU核心330的电源门控序列的一个例子。
(通常工作)
在t1之前，触发器331进行通常工作。PMU305输出“L”的信号SCE、BK及RC。在此，在t1，备份电路340的节点SN11为“L”。由于节点SE为“L”，扫描触发器335储存节点D1的数据。
(备份)
在t1，PMU305停止时钟信号GCLK，使信号BK成为“H”。晶体管MO11成为开启状态，扫描触发器335的节点Q1的数据写入到备份电路340的节点SN11。若扫描触发器335的节点Q1为“L”，节点SN11则保持“L”，若节点Q1为“H”，节点SN11则成为“H”。
PMU305在t2使信号BK成为“L”，在t3使信号PSE8成为“L。在t3，CPU核心330的状态转移到电源门控状态。能够以使信号BK下降的时机使信号PSE8下降。
(电源门控)
在信号PSE8成为“L”时，功率开关398、399成为关闭状态。因为V_VDD线的电压下降，节点Q1的数据消失。节点SN11保持t1的节点Q1的数据。
(恢复)
在t4，PMU305使信号PSE8成为“H”，因此从电源门控状态转移到恢复状态。开始V_VDD线的充电。在V_VDD的电压为VDD的状态下(时刻t5)，PMU305使信号RC、SCE成为“H”。
因为信号RCH成为“H”，所以晶体管MO12成为开启状态，电容器C11的电荷分配于节点SN11和节点SD。若节点SN11是“H”，节点SD的电压则上升。因为节点SE是“H”，节点SD的数据被写入到扫描触发器335的输入侧锁存电路。在t6，向节点CK输入时钟信号GCLK，输入侧锁存电路的数据被写入到节点Q1。也就是说，节点SN11的数据被写入到节点Q1。
在t7，PMU305使信号SCE、RC成为“L”，由此结束恢复状态。
由于本实施方式的处理器的处理器核心及存储装置中都设置有备份电路，所以可以高效地降低处理器整体的功耗。
(实施方式2)
在本实施方式中，作为半导体装置的一个例子，对IC芯片、电子构件及电子设备等进行说明。
《电子构件的制造方法例子》
电子构件也被称为半导体封装或IC用封装等。
电子构件经过前工序及组装工序(后工序)完成。在前工序中，在半导体晶片(例如，硅片)上形成根据本发明的一个方式的半导体装置等。以下，参照图18A说明后工序。
在后工序中，首先，进行对半导体晶片的背面(没有形成半导体装置等的面)进行研磨的“背面研磨工序”(步骤SP71)。通过研磨减薄半导体晶片，实现电子构件的小型化。在步骤SP71之后，进行将半导体晶片分为多个芯片的“切割工序”(步骤SP72)。在切割工序中，通过沿着分离线切割半导体晶片，从半导体晶片切割出芯片。
进行拾取分离后的芯片并将其接合于引线框架上的“芯片接合(die bonding)工序”(步骤SP73)。芯片接合工序中的芯片与引线框架的接合可以选择适合产品的方法，例如，使用树脂进行接合或使用胶带进行接合的方法。另外，也可以将芯片接合于插入物(interposer)衬底上，而不接合于引线框架。
接着，进行将引线框架的引线与芯片上的电极通过金属细线(wire)电连接的“引线键合(wire bonding)工序”(步骤SP74)。作为金属细线可以使用银线或金线等。引线键合例如可以使用球键合(ball bonding)或楔键合(wedge bonding)进行。对引线键合后的芯片7110进行由环氧树脂等密封的“模塑(molding)工序”(步骤SP75)。
接着，进行对引线框架的引线进行电镀处理的“引线电镀处理”(步骤SP76)。进行对引线进行切断及成型加工的“成型工序”(步骤SP77)。进行对封装表面实施印字处理(marking)的“印字工序”(步骤SP78)。然后，通过进行检验外观形状的优劣或工作故障的有无等的检验工序(步骤SP79)完成电子构件。
图18B是完成的电子构件的立体示意图。电子构件根据端子取出方向或端子的形状具有多个规格和名称。在图18B中，作为电子构件的一个例子，示出QFP(Quad FlatPackage：四侧引脚扁平封装)。
图18B所示的电子构件7000包括引线7001及芯片7110。在芯片7110中设置有根据实施方式1的存储装置或安装有本存储装置的处理器。
电子构件7000可以包括多个芯片7110。电子构件7000例如安装于印刷电路板7002。通过组合多个这样的电子构件7000并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的衬底(安装衬底7004)。安装衬底7004用于电子设备等。
由于电子构件7000安装有低功耗的存储装置，所以通过将电子构件7000组装于电子设备，可以降低电子设备的功耗。接着，说明具备上述电子构件的电子设备。
图19A所示的信息终端2010除了安装在外壳2011中的显示部2012以外还包括操作按钮2013、外部连接端口2014、扬声器2015、麦克风2016。在此，显示部2012的显示区域是弯曲的。信息终端2010是用电池驱动的便携式信息终端，可以被用作平板信息终端或智能手机。信息终端2010具有电话、电子邮件、笔记本、上网、音乐播放等功能。通过用手指等触摸显示部2012可以输入信息。通过用手指等触摸显示部2012，可以进行打电话、输入文字、显示部2012的屏面切换工作等各种操作。还可以通过从麦克风2016输入声音，进行信息终端2010的操作。通过按钮2013的操作，可以进行电源的开启/关闭工作、显示部2012的屏面切换工作等各种操作。
图19B所示的笔记本型PC(个人计算机)2050包括外壳2051、显示部2052、键盘2053、指向装置2054。通过显示部2052的触摸操作，可以操作笔记本型PC2050。
图19C所示的摄像机2070包括外壳2071、显示部2072、外壳2073、操作键2074、透镜2075、连接部2076。显示部2072设置在外壳2071中，操作键2074及透镜2075设置在外壳2073中。而且，外壳2071和外壳2073由连接部2076连接，由连接部2076可以改变外壳2071和外壳2073之间的角度。可以采用根据连接部2076处的外壳2071和外壳2073之间的角度切换显示部2072的图像的结构。通过显示部2072的触摸操作，可以进行录像的开始及停止的操作、放大倍率的调整、摄像范围的改变等各种操作。
图19D所示的便携式游戏机2110包括外壳2111、显示部2112、扬声器2113、LED灯2114、操作键按钮2115、连接端子2116、照相机2117、麦克风2118、记录介质读取部2119。
图19E所示的电冷藏冷冻箱2150包括外壳2151、冷藏室门2152及冷冻室门2153等。
图19F所示的汽车2170包括车体2171、车轮2172、仪表盘2173及灯2174等。
(实施方式3)
在本实施方式中，说明由Si晶体管及OS晶体管构成的半导体装置。这里，以实施方式1的存储装置100为例说明这种半导体装置的结构。
《存储装置100的叠层结构》
参照图20说明存储装置100的结构。典型地，在图20中示出晶体管MT1、MO1、电容器C1。存储装置100包括单晶硅片5500、层LX1至LX9的叠层。层LX1至层LX9设置有布线、电极、插头等。注意，图20是用来说明存储装置100的叠层结构例子的截面图，而不是通过以指定的切断线切断存储装置100而得到的截面图。
在层LX1中，设置有晶体管MT1等构成存储装置100的Si晶体管。Si晶体管的沟道形成区域设置在单晶硅片5500中。
层LX7设置有晶体管MO1、MO2等OS晶体管。OS晶体管的背栅电极设置在层LX6中。在此，OS晶体管的结构与后述的OS晶体管5004(参照图22B)同样。层LX9包括电容器C1。可以将电容器C1设置在层LX7的下层。
接着，参照图21A至图22B说明OS晶体管的结构例子。图21A至图22B的左侧示出OS晶体管的沟道长度方向的截面结构，右侧示出OS晶体管的沟道宽度方向的截面结构。
《OS晶体管的结构例子1》
图21A所示的OS晶体管5001形成在绝缘表面上。在此，OS晶体管5001形成在绝缘层5021上。
OS晶体管5001被绝缘层5028及5029覆盖。OS晶体管5001包括绝缘层5022至5027、5030至5032、金属氧化物层5011至5013以及导电层5050至5054。
附图中的绝缘层、金属氧化物层、导电层等可以为单层或叠层。在制造这些层时，可以使用溅射法、分子束外延法(MBE法)、脉冲激光烧蚀法(PLA法)、化学气相沉积法(CVD法)、原子层沉积法(ALD法)等各种成膜方法。CVD法包括等离子体CVD法、热CVD法及有机金属CVD法等。
将金属氧化物层5011至5013总称为氧化物层5010。如图21A、图21B所示，金属氧化物层5010包括依次层叠有金属氧化物层5011、金属氧化物层5012及金属氧化物层5013的部分。在OS晶体管5001处于开启状态时，沟道主要形成在氧化物层5010的金属氧化物层5012中。
OS晶体管5001的栅电极由导电层5050构成，用作源电极或漏电极的一对电极由导电层5051、5052构成。导电层5050至5052分别被作为阻挡层的绝缘层5030至5032覆盖。背栅电极由导电层5053和导电层5054的叠层构成。OS晶体管5001也可以不包括背栅电极。后述的OS晶体管5002也是同样的。
栅极(前栅极)一侧的栅极绝缘层由绝缘层5027构成，背栅极一侧的栅极绝缘层由绝缘层5024至5026的叠层构成。绝缘层5028是层间绝缘层。绝缘层5029是阻挡层。
金属氧化物层5013覆盖由金属氧化物层5011、5012以及导电层5051、5052构成的叠层体。绝缘层5027覆盖金属氧化物层5013。导电层5051、5052具有隔着金属氧化物层5013及绝缘层5027与导电层5050重叠的区域。
作为用于导电层5050至5054的导电材料，可以使用如下材料：以掺杂有磷等杂质元素的多晶硅为代表的半导体；镍硅化物等硅化物；钼、钛、钽、钨、铝、铜、铬、钕、钪等金属或以上述金属为成分的金属氮化物(氮化钽、氮化钛、氮化钼、氮化钨)等。另外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
例如，导电层5050为氮化钽或钽的单层。或者，在导电层5050具有两层结构及三层结构的情况下，可以采用如下组合：(铝、钛)；(氮化钛、钛)；(氮化钛、钨)；(氮化钽、钨)；(氮化钨、钨)；(钛、铝、钛)；(氮化钛、铝、钛)；(氮化钛、铝、氮化钛)。其中上面记载的导电体设置在绝缘层5027一侧。
导电层5051及导电层5052具有相同的层结构。例如，在导电层5051为单层时，可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等的金属或以这些金属为主要成分的合金。在导电层5051具有两层结构及三层结构的情况下，可以采用如下组合：(钛、铝)；(钨、铝)；(钨、铜)；(铜-镁-铝合金、铜)；(钛、铜)；(钛或氮化钛、铝或铜、钛或氮化钛)；(钼或氮化钼、铝或铜、钼或氮化钼)。其中上面记载的导电体设置在绝缘层5027一侧。
例如，优选的是，导电层5053为对氢具有阻挡性的导电层(例如，氮化钽层)，导电层5054为其导电率比导电层5053高的导电层(例如，钨层)。通过采用该结构，导电层5053和导电层5054的叠层具有布线的功能以及抑制氢扩散到氧化物层5010的功能。
作为用于绝缘层5021至5032的绝缘材料，有如下材料：氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、硅酸铝等。绝缘层5021至5032由包括这些绝缘材料的单层或叠层构成。构成绝缘层5021至5032的层可以包含多种绝缘材料。
在本说明书等中，氧氮化物是指氧含量大于氮含量的化合物，氮氧化物是指氮含量大于氧含量的化合物。
在OS晶体管5001中，氧化物层5010优选被对氧和氢具有阻挡性的绝缘层(以下称为阻挡层)包围。通过采用该结构，可以抑制氧从氧化物层5010释放出并可以抑制氢侵入到氧化物层5010，由此可以提高OS晶体管5001的可靠性及电特性。
例如，绝缘层5029被用作阻挡层，绝缘层5021、5022、5024中的至少一个被用作阻挡层即可。阻挡层可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等的材料形成。还可以在氧化物层5010和导电层5050之间设置阻挡层。或者，也可以设置对氧和氢具有阻挡性的金属氧化物层作为金属氧化物层5013。
绝缘层5030优选为防止导电层5050的氧化的阻挡层。当绝缘层5030对氧具有阻挡性时，可以抑制从绝缘层5028等脱离的氧使导电层5050氧化。例如，作为绝缘层5030可以使用氧化铝等金属氧化物。
示出绝缘层5021至5032的结构例子。在该例子中，绝缘层5021、5022、5025、5029、5030至5032都被用作阻挡层。绝缘层5026至5028是包含过剩氧的氧化物层。绝缘层5021是氮化硅，绝缘层5022是氧化铝，绝缘层5023是氧氮化硅。背栅极一侧的栅极绝缘层(5024至5026)是氧化硅、氧化铝和氧化硅的叠层。前栅极一侧的栅极绝缘层(5027)是氧氮化硅。层间绝缘层(5028)是氧化硅。绝缘层5029、5030至5032是氧化铝。
图21A、图21B示出氧化物层5010为三层结构的例子，但是不局限于此。氧化物层5010例如可以为没有金属氧化物层5011或金属氧化物层5013的两层结构，也可以由金属氧化物层5011至5012中的任一个层构成。另外，氧化物层5010也可以由四层以上的金属氧化物层构成。
《OS晶体管的结构例子2》
图21B所示的OS晶体管5002是OS晶体管5001的变形例子。在OS晶体管5002中，由金属氧化物层5011和5012构成的叠层的顶面及侧面被由金属氧化物层5013和绝缘层5027构成的叠层覆盖。因此，在OS晶体管5002中，不需要必须设置绝缘层5031、5032。
《OS晶体管的结构例子3》
图22A所示的OS晶体管5003是OS晶体管5001的变形例子。两者的主要不同之处是栅电极的结构。
在形成于绝缘层5028中的开口中设置有金属氧化物层5013、绝缘层5027及导电层5050。也就是说，通过利用绝缘层5028的开口以自对准的方式形成栅电极。因此，在OS晶体管5003中，栅电极(5050)不具有隔着栅极绝缘层(5027)与源电极及漏电极(5051、5052)重叠的区域。由此，可以降低栅极-源极之间的寄生电容及栅极-漏极之间的寄生电容，从而可以提高频率特性。此外，由于可以利用绝缘层5028的开口控制栅电极的宽度，所以能够容易地制造沟道长度短的OS晶体管。
《OS晶体管的结构例子4》
图22B所示的OS晶体管5004的与OS晶体管5001不同之处是栅电极、氧化物层的结构。
OS晶体管5004的栅电极(5050)被绝缘层5033、5034覆盖。OS晶体管5004包括由金属氧化物层5011和5012构成的氧化物层5009。金属氧化物层5011中设置有低电阻区域5011a、5011b，金属氧化物层5012中设置有低电阻区域5012a、5012b，而代替导电层5051、5052。通过向氧化物层5009选择性地添加杂质元素(例如，氢、氮)，可以形成低电阻区域5011a、5011b、5012a及5012b。
当向金属氧化物层添加杂质元素时，氧缺陷形成在添加杂质元素的区域中，杂质元素侵入氧缺陷而载流子密度增高，由此添加区域被低电阻化。
OS晶体管的沟道形成区域优选为CAC-OS(cloud-aligned composite metaloxide semiconductor)。
CAC-OS在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS具有开关功能(开启/关闭的功能)。通过在CAC-OS中使各功能分离，可以最大限度地提高各功能。
CAC-OS包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
在CAC-OS中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下的尺寸，优选以0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS由具有不同带隙的成分构成。例如，CAC-OS由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，通过将上述CAC-OS用于晶体管的沟道形成区域，可以实现具有高电流驱动力及高场效应迁移率的OS晶体管。
此外，金属氧化物半导体根据其结晶性被分为单晶金属氧化物半导体和上述以外的非单晶金属氧化物半导体。作为非单晶金属氧化物半导体，有CAAC-OS(c-axis-alignedcrystalline metal oxide semiconductor)、多晶金属氧化物半导体、nc-OS(nanocrystalline metal oxide semiconductor)及a-like OS(amorphous-like metaloxide semiconductor)等。
另外，OS晶体管的沟道形成区域优选包括CAAC-OS、nc-OS等具有结晶部的金属氧化物。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
纳米晶基本上为六角形，但是不局限于正六角形，有时为非正六角形。另外，纳米晶有时在畸变中具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧原子的排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
CAAC-OS有具有层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M、Zn)层)的层状结晶结构(也称为层状结构)的倾向。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶金属氧化物半导体之间的结构的金属氧化物半导体。a-like OS包含空洞或低密度区域。a-like OS的结晶性比nc-OS及CAAC-OS低。
在本说明书等中，CAC表示金属氧化物半导体的功能或材料，CAAC表示金属氧化物半导体的结晶结构。
[符号说明]
10、11、12、13：单元、20、22：存储单元、25：双稳态电路、30、31：备份电路、
51、52、53：预充电电路、55：读出放大器、55a：锁存电路、56：RS锁存电路、57、58、59：反相器电路、
100、101：存储装置、
105：PMU、
110、111：单元阵列、
120：外围电路、122：控制器、123：行电路、124：列电路、125：备份/恢复驱动器、
131：行译码器、132：字线驱动器、133：列译码器、134：预充电电路、135：局部位线MUX、135r、135w：MUX、136：读出放大器、137：写入驱动器、138：输出驱动器、
150、151、152、153、154、155、156、157：功率开关、160、161、162、163：电源定域、
300：处理器、305：PMU、306：总线、311：备份/恢复驱动器、320：高速缓冲存储器、321：单元阵列、322：外围电路、324：控制器、325：备份/恢复驱动器、326：行电路、327：列电路、330：CPU核心、331：触发器、332：高速缓冲存储器、
335：扫描触发器、335A：时钟缓冲电路、340：备份电路、
390、391、392、393、394、398、399：功率开关、
2010：信息终端、2011：外壳、2012：显示部、2013：操作按钮、2014：外部连接端口、2015：扬声器、2016：麦克风、2051：外壳、2052：显示部、2053：键盘、2054：指向装置、2070：摄像机、2071：外壳、2072：显示部、
2073：外壳、2074：操作键、2075：透镜、2076：连接部、2110：便携式游戏机、2111：外壳、2112：显示部、2113：扬声器、2114：LED灯、2115：操作按钮、2116：连接端子、2117：照相机、2118：麦克风、2119：记录介质读取部、2150：电冷藏冷冻箱、2151：外壳、2152：冷藏室门、2153：冷冻室门、2170：汽车、2171：车体、2172：车轮、2173：仪表盘、2174：灯、
5001、5002、5003、5004：OS晶体管、
5009、5010：氧化物层、
5011、5012、5013：金属氧化物层、
5021、5022、5023、5024、5025、5026、5027、5028、5029、5030、5031、5032、5033、5034：绝缘层、
5050、5051、5052、5053、5054：导电层、
5500：单晶硅片、
7000：电子构件、7001：引线、7002：印刷电路板、7004：安装衬底、
BL、BL1、BL2、BLB、BLB1、BLB2：位线、
LRBL、LRBLB、LWBL、LWBLB：局部位线、
WL、WL1、WL2：字线、
OGL：布线、
V_VDD、V_VDH、V_VDM、V_VSM：虚拟电压线、
Q、Qb、QS、QSb、SN1、SN2、SN3、SN11、D1、Q1、SD、SD_IN、SE、CK、CK1、CKB1、RT：节点、
MN1、MN2、MN3、MP1、MP2、MP3、MP4、MO1、MO2、MO3、MO11、MO12、MO13、MT1、MT2、MT11、MT12、MT13、MT14：晶体管、
C1、C2、C3、C11：电容器、
LX1、LX2、LX3、LX4、LX5、LX6、LX7、LX8、LX9：层

Claims (25)

1.一种半导体装置，包括：
设置在第一电源定域的外围电路；
设置在第二电源定域的单元阵列；以及
用来进行所述第一电源定域及所述第二电源定域的电源管理的电源管理装置，
其中，所述单元阵列包括存储单元、备份电路、字线及由第一位线和第二位线构成的位线对，
所述存储单元包括具有第一节点及第二节点的双稳态电路、用来控制所述第一节点和所述第一位线间的导通状态的第一转移晶体管以及用来控制所述第二节点和所述第二位线间的导通状态的第二转移晶体管，
所述第一转移晶体管及所述第二转移晶体管的栅极与所述字线电连接，
所述备份电路、所述字线及所述位线对与所述外围电路电连接，
通过所述电源管理装置的控制，所述外围电路进行所述存储单元和所述备份电路间的数据的写入及读出，
作为工作状态至少设定第一至第七状态，
在所述第一状态下进行对所述单元阵列写入数据的工作，
在所述第二状态下进行从所述单元阵列读出数据的工作，
所述第三状态是待机状态，
在所述第四状态下，所述位线对处于浮动状态，
在所述第一至第四状态下，通过所述电源管理装置的控制，所述第一电源定域被供应第一电压，并且所述第二电源定域被供应第二电压，
在所述第五状态下，所述位线对处于浮动状态，通过所述电源管理装置的控制，对所述第一电源定域供应所述第一电压，并且对所述第二电源定域供应低于所述第二电压的第三电压，
在所述第六状态下，所述位线对处于浮动状态，通过所述电源管理装置的控制，所述第一电源定域被供应所述第一电压，并且对所述第二电源定域进行电源门控，
并且，在所述第七状态下，通过所述电源管理装置的控制，对所述第一电源定域及所述第二电源定域进行电源门控。
2.根据权利要求1所述的半导体装置，
其中在所述第四至第六状态下，通过所述电源管理装置的控制，所述外围电路使所述位线对处于浮动状态。
3.根据权利要求1所述的半导体装置，
其中通过所述电源管理装置的控制，执行从所述第四状态转移到所述第五状态的工作序列、从所述第五状态转移到所述第六状态的工作序列以及从所述第六状态转移到所述第七状态的工作序列。
4.根据权利要求1所述的半导体装置，
其中通过所述电源管理装置控制，执行从所述第三状态转移到所述第四至第七状态中的任一个工作状态的工作序列及从转移了的状态转移到所述第三状态的工作序列。
5.根据权利要求1所述的半导体装置，
其中从其他状态转移到所述第六状态或所述第七状态的工作序列包括将所述单元阵列的数据写入到所述备份电路的工作。
6.根据权利要求1所述的半导体装置，
其中从所述第六状态或所述第七状态转移到所述第三状态的工作序列包括将所述备份电路的数据写入到所述存储单元的工作。
7.根据权利要求1所述的半导体装置，
其中在所述第一至第三状态下，所述外围电路对所述位线对输入第一预充电电压。
8.根据权利要求1所述的半导体装置，
其中在从所述第七状态转移到所述第三状态的工作序列中，所述外围电路对所述第一节点及所述第二节点输入第二预充电电压。
9.根据权利要求8所述的半导体装置，
其中在从其他状态转移到所述第六状态或所述第七状态的工作序列中，所述外围电路进行对所述第一及所述第二节点输入所述第二预充电电压的预充电工作。
10.根据权利要求1所述的半导体装置，
其中所述备份电路只备份所述第一节点的数据。
11.一种包括电源管理装置、第一至第三功率开关、第一电源定域及第二电源定域的半导体装置，
其中，所述电源管理装置生成第一至第七控制信号，
所述第一至第三控制信号分别控制所述第一至第三功率开关的开启和关闭，
所述第一功率开关控制向所述第一电源定域的第一电压的供应，
所述第二功率开关及所述第三功率开关分别控制向所述第二电源定域的第二电压及第三电压的供应，所述第三电压低于所述第二电压，
所述第一电源定域设置有行电路、列电路、控制器及驱动器，
所述第二电源定域设置有单元阵列，
所述单元阵列设置有存储单元、第一备份电路、字线以及由第一位线及第二位线构成的位线对，
所述第一备份电路包括：第一保持节点、第二保持节点、与所述第一保持节点电连接的第一电容器、与所述第二保持节点电连接的第二电容器、用来控制所述第一保持节点和所述存储单元的第一节点间的导通状态的第一晶体管以及用来控制所述第二保持节点和所述存储单元的第二节点间的导通状态的第二晶体管，
所述第一晶体管及所述第二晶体管的沟道形成区域包括金属氧化物，
所述行电路与所述字线电连接，
所述列电路包括由两个局部写入位线构成的第一局部位线对、由两个局部读出位线构成的第二局部位线对、将所述位线对预充电到第一预充电电压的第一预充电电路、将所述位线对预充电到第二预充电电压的第二预充电电路、对所述第一局部位线对写入数据的写入驱动器、检测所述第二局部位线对的数据的读出放大器、控制所述位线对和所述第一局部位线对间的导通状态的第一开关电路以及控制所述位线对和所述第二局部位线对间的导通状态的第二开关电路，
所述驱动器根据所述第四控制信号控制所述第一及第二晶体管的开启和关闭，
根据所述第五控制信号决定所述行电路的控制由所述控制器进行还是由所述电源管理装置进行，
所述列电路根据所述第六控制信号控制所述第一及第二预充电电路的工作，
并且，所述列电路根据所述第七控制信号控制所述第一及第二开关电路的开启和关闭工作。
12.根据权利要求11所述的半导体装置，
其中所述单元阵列包括第二备份电路代替所述第一备份电路，
对所述第二备份电路只写入所述第一节点的数据，
所述第二备份电路包括第三保持节点以及与所述第三保持节点电连接的第三电容器及第三晶体管，
所述第三晶体管控制所述第三保持节点和所述存储单元的所述第一节点间的导通状态，
所述第三晶体管的沟道形成区域包括金属氧化物，
并且所述驱动器根据所述第四控制信号控制所述第三晶体管的开启和关闭。
13.根据权利要求11所述的半导体装置，包括：
处理器核心；
用来在所述单元阵列和所述处理器核心之间传输数据的总线；以及
用来控制对所述处理器核心供应第四电压的第四功率开关，
其中所述电源管理装置生成用于控制所述第四功率开关的开启和关闭的第八控制信号。
14.一种电子构件，包括：
芯片；以及
引线，
其中，所述引线与所述芯片电连接，
并且，权利要求1或11所述的半导体装置设置在所述芯片。
15.一种电子设备，包括：
权利要求14所述的电子构件；以及
显示部、触摸传感器、麦克风、扬声器、操作键和外壳中的至少一个。
16.一种包括进行第一电源定域及第二电源定域的电源管理的电源管理装置的半导体装置的工作方法，
其中，所述第一电源定域设置有包括列电路的外围电路，
所述第二电源定域设置有单元阵列，
所述单元阵列包括存储单元、与所述存储单元电连接的备份电路、与所述外围电路电连接的字线以及由第一位线及第二位线构成且与所述外围电路电连接的位线对，
所述存储单元包括具有第一节点及第二节点的双稳态电路、控制所述第一节点和所述第一位线间的导通状态的第一转移晶体管以及控制所述第二节点和所述第二位线间的导通状态的第二转移晶体管，
所述第一转移晶体管及所述第二转移晶体管的栅极与所述字线电连接，
在第一至第四状态下，通过所述电源管理装置的控制，对所述第一电源定域及所述第二电源定域分别供应第一电压、第二电压，
在所述第一状态下，由所述外围电路将数据写入到所述存储单元，
在所述第二状态下，由所述外围电路从所述存储单元读出数据，
在所述第三状态下，所述半导体装置处于待机状态，所述电源管理装置控制所述列电路而将所述位线对预充电到第三电压，
在所述第四状态下，所述电源管理装置控制所述外围电路而使所述位线对处于浮动状态，
在第五状态下，通过所述电源管理装置的控制，对所述第一电源定域及所述第二电源定域供应所述第一电压、第四电压，所述第四电压低于所述第二电压，
在第六状态下，通过所述电源管理装置的控制，对所述第一电源定域供应所述第一电压并对所述第二电源定域进行电源门控，
在第七状态下，通过所述电源管理装置的控制，对所述第一电源定域及所述第二电源定域进行电源门控，
在从所述第三状态或所述第五状态转移到所述第六状态之前，所述电源管理装置控制所述外围电路而执行用来将所述存储单元的数据写入所述备份电路的第一备份工作，
并且，在从所述第六状态转移到所述第七状态之前，所述电源管理装置控制所述外围电路而执行用来将所述备份电路的数据再写入的第二备份工作。
17.根据权利要求16所述的半导体装置的工作方法，
其中在从所述第六状态转移到所述第三状态之前，所述电源管理装置控制所述外围电路而执行将来自所述备份电路的数据写入到所述存储单元的第一恢复工作，
并且在从所述第七状态转移到所述第三状态之前，所述电源管理装置控制所述外围电路而执行将所述备份电路的数据写入到所述存储单元的第二恢复工作。
18.根据权利要求16所述的半导体装置的工作方法，
其中在所述第五状态下，所述电源管理装置在对所述第二电源定域供应所述第四电压的时间超过第一设定时间时，进行用来将低于所述第四电压的电压供应到所述第二电源定域的控制。
19.根据权利要求18所述的半导体装置的工作方法，
其中在所述第三状态的时间超过第二设定时间时，所述电源管理装置控制所述外围电路，将工作状态转移到所述第四状态。
20.根据权利要求19所述的半导体装置的工作方法，
其中在所述第四状态的时间超过第三设定时间时，所述电源管理装置控制所述外围电路，使工作状态转移到所述第五状态。
21.根据权利要求20所述的半导体装置的工作方法，
其中在所述第五状态的时间超过第四设定时间时，所述电源管理装置控制所述外围电路，执行所述第一备份工作，使工作状态转移到所述第六状态。
22.根据权利要求21所述的半导体装置的工作方法，
其中在所述第六状态的时间超过第五设定时间时，所述电源管理装置控制所述外围电路，执行所述第二备份工作之后，将工作状态转移到所述第七状态。
23.一种半导体装置的工作方法，所述半导体装置是权利要求13所述的半导体装置，
其中所述电源管理装置生成所述第一至第七控制信号，以便在第一至第五状态之间切换，
所述第一状态是待机状态，所述第一至第三功率开关处于开启状态，所述第四功率开关处于关闭状态，由所述第一预充电电路对所述位线对输入第一预充电电压，所述第二预充电电路处于关闭状态，所述第一及第二开关电路处于开启状态，
为了从所述第一状态转移到所述第二状态，使所述第一预充电电路以及所述第一及第二开关电路处于关闭状态，
为了从所述第二状态转移到所述第三状态，使所述第三功率开关处于关闭状态并使所述第四功率开关处于开启状态，
在所述第四状态下，所述第一及第二功率开关处于开启状态，所述第三及第四功率开关处于关闭状态，所述第一及第二预充电电路以及所述第一及第二开关电路处于关闭状态，
在所述第五状态下，所述第一至第四功率开关处于关闭状态，
从所述第三状态转移到所述第四状态的工作序列包括：使所述第三功率开关处于开启状态；使所述第四功率开关处于关闭状态；使所述第一及第二晶体管处于开启状态；以及在使所述第一及第二晶体管处于关闭状态之后使所述第三功率开关处于关闭状态，并且
从所述第四状态转移到所述第五状态的工作序列包括：使所述第一及第二晶体管处于开启状态；使所述第三功率开关处于开启状态；以及在所述第一及第二晶体管处于关闭状态之后使所述第一至第四功率开关处于关闭状态。
24.根据权利要求23所述的半导体装置的工作方法，
其中从所述第四状态转移到所述第一状态的工作序列包括：使所述第一及第二晶体管处于开启状态；使所述第三功率开关处于开启状态；以及在使所述第一及第二晶体管处于关闭状态之后由所述第一预充电电路对所述位线对输入第一预充电电压，使所述第一及第二开关电路处于开启状态。
25.根据权利要求23所述的半导体装置的工作方法，
其中从所述第五状态转移到所述第一状态的工作序列包括：使所述第一及第二功率开关处于开启状态；使所述第一及第二开关电路处于关闭状态；由所述第二预充电电路对所述位线对输入所述第二预充电电压；所述行电路根据所述第五控制信号使所述字线处于选择状态；在使所述字线处于非选择状态之后使所述第一及第二晶体管处于开启状态；使所述第三功率开关处于开启状态；以及在使所述第一及第二晶体管处于关闭状态之后由所述第一预充电电路对所述位线对输入第一预充电电压，使所述第一及第二开关电路处于开启状态。
CN201880006239.6A 2017-01-10 2018-01-09 半导体装置及其工作方法、电子构件以及电子设备 Active CN110168642B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-001575 2017-01-10
JP2017001575 2017-01-10
PCT/IB2018/050115 WO2018130929A1 (ja) 2017-01-10 2018-01-09 半導体装置及びその動作方法、電子部品、並びに電子機器

Publications (2)

Publication Number Publication Date
CN110168642A CN110168642A (zh) 2019-08-23
CN110168642B true CN110168642B (zh) 2023-08-01

Family

ID=62839813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880006239.6A Active CN110168642B (zh) 2017-01-10 2018-01-09 半导体装置及其工作方法、电子构件以及电子设备

Country Status (5)

Country Link
US (1) US10930323B2 (zh)
JP (1) JP6999578B2 (zh)
KR (1) KR102412243B1 (zh)
CN (1) CN110168642B (zh)
WO (1) WO2018130929A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10636470B2 (en) * 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
JP7112060B2 (ja) * 2018-12-26 2022-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその電源制御方法
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US10923185B2 (en) * 2019-06-04 2021-02-16 Qualcomm Incorporated SRAM with burst mode operation
KR20210013387A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
CN114003079B (zh) * 2020-07-28 2023-08-08 瑞昱半导体股份有限公司 应用在多个电源域的电路
US11437091B2 (en) * 2020-08-31 2022-09-06 Qualcomm Incorporated SRAM with robust charge-transfer sense amplification
CN112382326B (zh) * 2020-12-11 2023-11-17 北京中科芯蕊科技有限公司 一种亚阈值双电源sram读辅助电路
WO2023084916A1 (ja) * 2021-11-12 2023-05-19 ソニーセミコンダクタソリューションズ株式会社 半導体回路、駆動方法、および電子機器
US11861233B2 (en) * 2021-12-22 2024-01-02 Micron Technology, Inc. Using duplicate data for improving error correction capability

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905074A (zh) * 2005-07-27 2007-01-31 松下电器产业株式会社 半导体存储器件
CN101295538A (zh) * 2007-04-26 2008-10-29 日立超大规模集成电路系统株式会社 半导体器件
TW201638949A (zh) * 2015-01-26 2016-11-01 半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003123479A (ja) * 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
WO2011102228A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
JP6174899B2 (ja) * 2012-05-11 2017-08-02 株式会社半導体エネルギー研究所 半導体装置
JP6495698B2 (ja) 2014-03-20 2019-04-03 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
WO2016024527A1 (ja) * 2014-08-12 2016-02-18 国立研究開発法人科学技術振興機構 記憶回路
US9824749B1 (en) * 2016-09-02 2017-11-21 Arm Limited Read assist circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905074A (zh) * 2005-07-27 2007-01-31 松下电器产业株式会社 半导体存储器件
CN101295538A (zh) * 2007-04-26 2008-10-29 日立超大规模集成电路系统株式会社 半导体器件
TW201638949A (zh) * 2015-01-26 2016-11-01 半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置

Also Published As

Publication number Publication date
JPWO2018130929A1 (ja) 2019-12-12
US20190355397A1 (en) 2019-11-21
US10930323B2 (en) 2021-02-23
JP6999578B2 (ja) 2022-01-18
WO2018130929A1 (ja) 2018-07-19
KR20190104368A (ko) 2019-09-09
CN110168642A (zh) 2019-08-23
KR102412243B1 (ko) 2022-06-23

Similar Documents

Publication Publication Date Title
CN110168642B (zh) 半导体装置及其工作方法、电子构件以及电子设备
US10943646B2 (en) Memory device, driving method thereof, semiconductor device, electronic component, and electronic device
US11366507B2 (en) Storage device, semiconductor device, electronic component, and electronic device
US20220264044A1 (en) Comparison circuit, semiconductor device, electronic component, and electronic device
US11062762B2 (en) Storage device applying a cancel circuit
US20150370313A1 (en) Semiconductor device
TWI724231B (zh) 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant