CN1905074A - 半导体存储器件 - Google Patents

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CN1905074A
CN1905074A CNA200610107855XA CN200610107855A CN1905074A CN 1905074 A CN1905074 A CN 1905074A CN A200610107855X A CNA200610107855X A CN A200610107855XA CN 200610107855 A CN200610107855 A CN 200610107855A CN 1905074 A CN1905074 A CN 1905074A
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Abstract

本发明在于提供一种半导体存储器件，能够削减待机时和工作时的消耗功率，并使存储容量的大规模化。在存储单元阵列110，以互相邻接的2行分的存储单元1个的比例，设置源线(SN0～SN(n－2)/2)。进一步地，设置对应各源线的多个源偏压控制电路(121)，来向各源线供给高于接地电位低于电源电位的源偏压电位。并且，在激活期间，使得各源线中被行解码器(150)所选择的源线中、与读出对象的存储单元不连接的源线，根据源偏压控制电路(171)，被控制成供给上述源偏压电位状态。

Description

半导体存储器件
技术领域
本发明涉及掩膜ROM(只读存储器Read Only Memory)等半导体存储器件，特别是涉及实现存储单元阵列的大规模化和低功率化的电路技术。
背景技术
作为只读存储器，譬如接触方式的掩膜ROM一向为人所知。所谓接触方式的掩膜ROM，是根据构成存储单元的存储单元晶体管的漏极是否连接了位线，来存储“0”及“1”的数据的半导体存储器件。
在所述的接触方式掩膜ROM，由于使位线的存储单元数增加而实现存储单元阵列的大规模化，因此，被要求降低存储单元的关断漏电流所固定生成的电流。
作为能够降低关断漏电流而被构成的接触方式掩膜ROM，譬如有半导体存储器件900，在读出数据时，根据使和读出对象的存储单元不连接的源线与位线的预充电电位为相同电位，能够缩小未被选择的存储单元的源极和漏极间的电位差来降低关断漏电流(参照专利文献1)。
图10是表示半导体存储器件900的结构方块图。如图10所示，半导体存储器件900，由存储单元阵列910、源电位控制电路920、列解码器930、预充电晶体管940、读出电路950、和输出选择电路960构成。半导体存储器件900中，在这些结构要素中，存储单元阵列910、列解码器930、预充电晶体管940、以及读出电路950，分别设有多个。
存储单元阵列910，由多个存储单元911被配置成n行×m列的矩阵状所构成。在存储单元阵列910，设有与矩阵的各行对应的字线(WL0～WLn-1)、和源线(SN0～SNn-1)。并且，在存储单元阵列910，进一步地设有与各列对应的位线(BL00～BL1m-1)。
各存储单元911，具体地由晶体管构成。并且，各存储单元911(晶体管)的门极被连接到和该存储单元911所属的行所对应的字线。并且，各存储单元911的源节点连接到该存储单元911所属的行所对应的源线。并且，各存储单元911，根据漏极是否连接了与该存储单元911所属的列所对应的位线，来存储“0”及“1”的数据。
源电位控制电路920，具有与各字线对应了的NOT电路921。NOT电路921，将使字线的电平反转的信号供给到该字线所对应的源线。譬如字线WL0电平反转的信号被供给到源线SN0。
列解码器930，具备了与各位线对应的多个开关。在各个开关，分别输入有表示选择的位线的列选择信号CA0～CAm-1。按照所被输入的列选择信号，开关将应该选择的位线连接到预充电晶体管940、及读出电路950。
预充电晶体管940，按照预充电信号(PCLK0或PCLK1)，通过列解码器930来预充电被连接的位线。
读出电路950，读出通过列解码器930被连接的位线所输出的数据，向输出选择电路960输出。
输出选择电路960，按照选择信号SEL，选择2个读出电路950所读出的数据(SOUT1和SOUT2)中的其中一方来输出。
以下使用图11的时刻流程图来说明如上述结构的半导体存储器件900中，从连接到字线WL0的存储单元读出数据的工作。
在半导体存储器件900，时间A之前的待机状态，各字线是低电平(L电平)，因此，所有的源线被保持在高电平(H电平)。
譬如，在时间A接受来自外部的读出要求，列选择信号CA0被激活时，则被输入列选择信号CA0的开关导通。根据前述，位线BL00连接到预充电晶体管940和读出电路950。接着，预充电信号PCLK0被激活，预充电晶体管940一旦导通，只有位线BL00被预充电到H电平。
并且，被选择的字线WL0被激活时，源线SN0将被下拉(pull down)到L电平。这时，源线SN0以外的源线保持在H电平。若是根据字线WL0被激活的存储单元中，漏极和位线被连接的情况，通过源线SN0，位线BL00被下拉到L电平。并且，没有被连接时，位线BL00将被保持在被预充电在H电平的状态。
接着，位线BL00数据(信号)根据读出电路950被读出。读出电路950输出信号SOUT0，在输出选择电路960中选择信号SEL的上升时刻被锁存(latch)，作为输出DOUT被输出到半导体存储器件900外部。
之后，一旦字线WL0回复到L电平，则字线WL0连接的存储单元911的源节点将成为H电平。
这样地，在半导体存储器件900，接受了读出要求时，只有和被选择的存储单元连接的源线被降低到L电平，未被选择的存储单元，根据逆偏压效果使得关断漏电流被削减。这个关断漏电流的削减，对存储单元阵列的大规模化的实现化非常有用。
【专利文献1】日本特开2003-31749号公报
发明内容
解决课题
然而，在所述的结构中，由于源线和字线对应着1对1，因此有着如下问题是，当存储容量愈增加，则根据源线的配置而布置面积增加。
并且，待机时，由于所有的存储单元的源节点被保持在H电平，因此，存储容量愈大，加上细微化，在存储单元的关断漏电流降增加，作为半导体存储器件整体的消耗功率有增加的倾向。
并且，虽然用来削减关断漏电流的源节点的电压只要在0.1v～0.2v左右即可(65nm制程中通过降源节点提高0.1v能够使关断漏电流抑制为2位)，在现有的结构中，被提高到VDD电平、或VDD-Vtn(Vtn：构成存储单元的N沟道晶体管的阈值电位)电平。换句话说，也有着为了削减关断漏电流而消耗了所需以上的电力。
本发明是有鉴于所述问题，目的在于：削减待机时和工作时的功率，并提供存储容量能够大规模化的半导体存储器件。
解决方法
为了解决所述课题，权利要求1的发明，
是一种半导体存储器件，具备了在1个晶体管构成的存储单元被配置成矩阵状的存储单元阵列，其特征在于，包括：字线，和所述矩阵的各行对应而设，将和所对应的行的各晶体管的门极端子共同连接；位线，和所述矩阵的各列对应而设，和所对应的列的至少1个晶体管的漏极端子共同连接；源线，和所述矩阵的互相邻接的每2行对应而设，使所述2行的各晶体管的源极端子共同连接；源偏压控制电路，在进行从所述存储单元读出数据的激活期间，根据用来选择控制对象的源线的行选择信号，将与成为控制对象的源线的读出对象中的存储单元不连接的源线，控制成被供给在高于接地电位且低于电源电位的源偏压电位的状态下；以及，源线选择电路，从所述源线中选择所述控制对象的源线，生成所述选择信号。
根据上述，利用逆偏压效果来防止关断漏电流，一部分的源线的电位受到选择性地控制。换句话说，使得逆偏压效果降低消耗功率、和向源线供给电位而增加消耗功率的平衡成为最适合，来调整控制对象的源线的数目，而在半导体存储器件整体，能够降低消耗功率。
并且，权利要求2的发明是权利要求1的半导体存储器件，
其特征在于：源偏压控制电路，构成为，根据所述行选择信号的预解码信号选择性地进行所述源线的控制。
根据上述，按照预解码信号来选择电位控制的源线。
并且，权利要求3的发明，是权利要求1的半导体存储器件，
其特征在于：进一步地包括检测半导体存储器件的温度变化的温度检测电路；所述源线选择电路，构成为，根据所述温度检测电路所检测的温度变化来选择所述控制对象的源线。
根据上述，按照半导体存储器件的温度来选择电位控制的源线。
并且，权利要求4的发明，是权利要求1的半导体存储器件，
其特征在于：所述源线选择电路，构成为，按照来自半导体存储器件外部的控制选择所述控制对象的源线
根据上述，按照来自外部的控制来选择电位控制的源线。
并且，权利要求5的发明是权利要求1的半导体存储器件，
其特征在于：进一步包括源下拉驱动器，将被供给了所述源偏压电位的源线回复到接地电位时下拉回复接地电位的源线；所述源下拉驱动器，在所述存储单元阵列内，在所述字线的方向被分散配置。
并且，权利要求6的发明是权利要求5的半导体存储器件，
其特征在于：所述源下拉驱动器设于每个存储单元阵列单位，该每个存储单元阵列单位对应了从所述存储单元被读出的数据的最小输出单位。
并且，权利要求7的发明是权利要求5的半导体存储器件，
其特征在于：所述源下拉驱动器，构成为，按照所述字线的电位下拉源线。
根据上述，能够将源线电位更高速地从源偏压电位回复到接地电位。而且，由于源下拉驱动器和源偏压控制电路被隔离而配置，因此，在容量大而源线长的半导体存储器件的情况，能够缩小将源线速度回复到接地电位的位置依赖性。
并且，权利要求8的发明是一种半导体存储器件，具备由1个晶体管构成的存储单元被配置成矩阵状的存储单元阵列，
其特征在于，包括：字线，和所述矩阵的各行对应而设，和所对应的行的各晶体管的门极端子共同连接；位线，和所述矩阵的各列对应而设，和所对应的列的至少1个晶体管的漏极端子共同连接；源线，和所述矩阵的互相邻接的每2行对应而设，使所述2行的各晶体管的源极端子共同连接；源偏压控制电路，在进行从所述存储单元读出数据的激活期间，根据用来选择控制对象的源线的行选择信号，将与成为控制对象的源线中的读出对象的存储单元不连接的源线，控制成在高于接地电位且低于电源电位的源偏压电位被供给的状态下、接地电位被供给的状态、或高阻抗状态的三个状态的其中一个状态的电位控制；以及，源线选择电路，从所述源线中选择所述控制对象的源线，生成所述行选择信号。
并且，权利要求9的发明是权利要求8的半导体存储器件，
其特征在于：所述源偏压控制电路，构成为，根据从半导体存储器件外部输入的选择信号将电位控制为所述3个状态的其中一个状态。
并且，权利要求10的发明是权利要求8的半导体存储器件，
其特征在于：所述存储单元，根据所述晶体管的漏极端子是否连接所对应的位线，来决定被存储的存储数据的值；
所述源偏压控制电路，构成为，形成决定所述存储数据的值的接触层时，将电位控制设定在所述3个状态的其中一个状态。
根据上述，控制对象的源线被控制成、源偏压电位被供给的状态、接地电位被供给的状态、或高阻抗状态的3个状态中其中一个状态。
并且，权利要求11的发明是权利要求1的半导体存储器件，
其特征在于，进一步包括：位线用预充电电路，按照表示预充电期间的预充电信号将所述位线预充电；指令解码电路，在按照来自半导体存储器件外部的存储访问要求的时刻，输出表示进行从所述存储单元读出数据的工作的激活期间的激活信号，并且，在自我完成的时刻，重设所述激活信号；以及，预充电信号发生电路，生成所述预充电信号；所述源偏压控制电路，构成为，在所述预充电信号表示的预充电期间及所述激活的信号表示的激活期间，将与控制对象的源线中成为读出对象的存储单元不连接的源线控制成被供给所述源偏压电位的状态。
并且，权利要求12的发明是权利要求11的半导体存储器件，
其特征在于，进一步包括：虚设存储单元阵列，由1列的所述存储单元构成；虚设位线，用来连接构成所述虚设存储单元阵列的存储单元的晶体管的漏极端子；以及，虚设用预充电电路，将所述虚设位线预充电；所述预充电信号发生电路，构成为，所述虚设位线的电位超过所定的电平时，重设所述预充电信号。
并且，权利要求13的发明是权利要求12的半导体存储器件，
其特征在于：所述虚设存储单元阵列是对应每个存储单元阵列而设，该每个存储单元阵列是对应从所述存储单元读出的数据的最小输出单位；所述虚设位线，根据是否至少连接了一个所述存储单元、或是全部都没有连接，来调整负荷电容。
并且，权利要求14的发明是权利要求12或权利要求13的其中之一的半导体存储器件，
其特征在于：在所述存储单元阵列的存储单元，根据所述晶体管的漏极端子是否连接了所对应的位线，来决定所存储的存储数据的值；所述虚设存储单元阵列的个数、以及在各虚设存储单元阵列中与所述虚设位线连接的存储单元的个数，在决定所述存储数据的值的接触层被形成时被设定。
根据上述，由于在预充电期间将源线设定为源偏压电位，而能够解决在激活期间的关断漏电流造成的工作不良。
并且，权利要求15的发明是权利要求12或权利要求13的其中之一的半导体存储器件，
其特征在于：设有多个所述虚设存储单元阵列和所述虚设用预充电电路的组合；各虚设用预充电电路，构成为，使所述虚设位线预充电的速度互相不同。
并且，权利要求16的发明是权利要求15的半导体存储器件，
其特征在于：进一步地，具备了按照来自半导体存储器件外部的控制，将在所述的所述多个其中任一的所述虚设存储单元阵列和所述虚设用预充电电路的组合为有效的转换电路。
并且，权利要求17的发明是权利要求15的半导体存储器件，
其特征在于：在所述存储单元阵列的存储单元，根据所述晶体管的漏极端子是否连接所对应的位线，来决定存储的存储数据的值；其构成为，所述多个的所述虚设存储单元阵列和所述虚设用预充电电路的组合，在决定所述存储数据的值的接触层被形成时，使其中一组为有效。
根据上述，预充电期间被适当地设定。
并且，权利要求18的发明是权利要求1的半导体存储器件，
其特征在于，进一步包括：列开关，按照被输入的地址信号表示的地址选择所述位线；第1预充电电路，按照表示预充电期间的预充电信号，通过所述列开关将所述位线预充电；第2预充电电路，按照所述预充电信号，不通过所述列开关将所述位线预充电；指令解码电路，在根据来自半导体存储器件外部的存储访问要求的时刻，输出显示进行从所述存储单元读出数据的工作的激活期间的激活信号，并且，在自我完成的时刻，重设所述激活信号；以及，预充电信号发生电路，生成所述预充电信号；所述源偏压控制电路，构成为，在所述预充电信号表示的预充电期间及所述激活的信号表示的激活期间，将与控制对象的源线中成为读出对象的存储单元不连接的源线控制成被供给所述源偏压电位的状态。
根据上述，能够更高速地预充电位线。
并且，权利要求19的发明是权利要求18的半导体存储器件，
其特征在于：所述列开关、第1预充电电路、和第2预充电电路是由相同种类的晶体管构成。
根据上述，供给预充电电位的晶体管的特性不一致时也能够实现稳定的预充电工作。
并且，权利要求20的发明是权利要求19的半导体存储器件，
其特征在于：所述第1预充电电路和第2预充电电路，构成为，只将构成所述第1预充电电路和第2预充电电路的晶体管的阈值电位，预充电为低于电源电位。
根据上述，能够抑制消耗功率同时进行高速的数据读出。
并且，权利要求21的发明是权利要求20的半导体存储器件，
其特征在于：构成所述列开关、第1预充电电路和第2预充电电路的晶体管的阈值电位，高于在半导体存储器件的所述列开关、第1预充电电路。和第2预充电电路以外的电路所使用的晶体管的阈值电位。
根据上述，能够将预充电电压更为降低。换句话说，能够抑制消耗功率同时能够进行高速的数据读出。
发明效果
根据本发明，能够削减在待机时和工作时的消耗功率。
附图说明
图1是本发明实施例1的半导体存储器件的结构的方块图。
图2是本发明实施例1的变形例1的结构的方块图。
图3是本发明实施例1的变形例2的结构的方块图。
图4是本发明实施例2的半导体存储器件的结构的方块图。
图5是本发明实施例3的半导体存储器件中源偏压控制电路的结构的方块图。
图6是本发明的实施例4的半导体存储器件的结构的方块图。
图7是本发明的实施例4的时刻流程图。
图8是本发明的实施例4变形例的结构的方块图。
图9是本发明的实施例5的半导体存储器件的结构的方块图。
图10是现有的半导体存储器件的结构的方块图。
图11是现有的半导体存储器件的时刻流程图。
符号说明
100-半导体存储器件、110-存储单元阵列、111-存储单元、、120-指令解码器、121-源偏压控制电路、130-激活的期间发生电路、140-地址缓冲器、150-行预解码器、151-行预解码器、160-字字驱动器、170-源偏压控制电路阵列、171-源偏压控制电路、172-温度检测电路、173-开关、174-开关、180-列预解码器、181-列开关、191-预充电发生电路、192-预充电晶体管、193-读出电路、194-输出选择电路、200-半导体存储器件、210-源下拉驱动器、371-源偏压控制电路、371～371b-源偏压控制电路、371b-N沟道晶体管、371c-N沟道晶体管、371d-或非电路、400-半导体存储器件、410-虚设存储单元阵列、420-列开关、430-预充电发生电路、440-时刻发生电路、450-列预解码器、500-半导体存储器件、510-位线预充电电路、511-预充电晶体管、520-预充电控制电路、900-半导体存储器件、910-存储单元阵列、911-存储单元、920-源电位控制电路、921-NOT电路、930-列解码器、940-预充电晶体管、950-读出电路、960-输出选择电路、WL0～WLn-1-字线、BL00～BL1m-1-位线、SN0～SN(n-2)/2-源线图1、
具体实施方式
以下参照附图说明本发明的实施例。
《实施例1》
图1是表示本发明实施例1所涉及的半导体存储器件100的结构方块图。半导体存储器件100，如图1所示，具备存储单元阵列110、指令解码器120、激活期间发生电路130、地址缓冲器140、列预解码器150、字驱动器160、源偏压控制电路阵列170、列预解码器180、预充电发生电路191、预充电晶体管192、读出电路193、和输出选择电路194而构成。
存储单元阵列110由多个存储单元111被配置成n行×m列的矩阵状而构成。
在存储单元阵列110，设有对应所述矩阵的各行的字线WL0～WLn-1。并且，在存储单元阵列110，以互相邻接的2行分的存储单元1个的比例，设有源线SN0～SN(n-2)/2。譬如，如图1所示，与字线WL0和WL1对应设有源线SN0。并且，在存储单元阵列110，设有与各列对应的位线BL00～BL0m-1设置。
在各存储单元111，具体地由N沟道晶体管构成。并且，各存储单元111(N沟道晶体管)的门极，连接到与该存储单元111所属的行所对应的字线。
并且，存储单元111的源节点，连接到与该存储单元所属的行所对应的源线。譬如，在与字线WL0对应的存储单元和与字线WL1所对应的存储单元的源节点，被源线SN0共同连接。换句话说，源线共同连接了在邻接的2行的存储单元的源节点。
并且，各存储单元111，根据在与该存储单元111所属的列所对应的位线是否连接了漏极，来存储“0”及“1”的数据。
指令解码器120，按照从半导体存储器件100外部所输入的外部信号NCE、和成为半导体存储器件100工作的基准的外部时钟信号CLK，向激活期间发生电路130输出表示成为激活期间(进行用来从存储单元读出数据的工作的期间)的信号。
激活期间发生电路130，按照指令解码器120的输出，检查出激活期间的开始，在一定期间之间，产生表示激活期间的存储器激活信号ACT。在以下的例子，以激活期间作为存储器激活信号ACT成为高电平的例子来说明。
地址缓冲器140，向行预解码器150和字驱动器160输出从外部输入的地址信号ADi。
行预解码器150，向字驱动器160和源偏压控制电路171输出、将地址缓冲器140所输出的地址信号ADi所示的地址的一部分的位数予以解码的预解码信号。被输出到字驱动器160的预解码信号，用来使字线WL0～WLn-1其中的一部分激活。并且，被输出到源偏压控制电路171的预解码信号(SB0～SBj)，如后述地，用来决定对哪个源线电位控制。
字驱动器160，使对应了地址缓冲器140所输出的地址信号和所述预解码信号的字线激活。
在源偏压控制电路阵列170，设有和各源线对应的多个源偏压控制电路171。
在源偏压控制电路171，被输入SB0～SBj中的一个预解码信号和存储器激活信号ACT、按照被输入的预解码信号和存储器激活信号ACT，来控制所对应的源线的电位。具体来说，源偏压控制电路171，在被输入的预解码信号和存储器激活信号ACT是高电平的情况时，使读出对象的存储单元111连接的源线为VSS电平(接地电位)，同时向与读出对象的存储单元111不连接的源线供给源偏压电位。这个源偏压电位，譬如，是高于VSS电平而低于接地电源电位低的电位。并且，存储器激活信号ACT在低电平的情况时，将源线为接地电位。如图1所示的例子，预解码信号SB0，被输入到和源线SN0连接的源偏压控制电路171、和源线SN1连接的源偏压控制电路171。因此，在源线SN0和SN1与读出对象的存储单元111不连接的情况时，将为相同的电位控制。
列预解码器180，具有与各位线对应的列开关181，使得预充电晶体管192连接对应列选择信号CA0～CAm-1的位线。列开关181，具体来说，譬如由根据N沟道晶体管所构成。
预充电发生电路191，按照存储器激活信号ACT，输出控制位线的预充电的预充电信号PR。
预充电晶体管192，在预充电信号PR为低电平的情况时，预充电列预解码器180所连接的位线。
读出电路193，读出被输出到列预解码器180所选择的位线的数据，而向输出选择电路194输出。
输出选择电路194，在被输入的输出选择信号SEL上升的时刻，向半导体存储器件外部输出读出电路193的输出。
在所述的半导体存储器件100，待机状态(等候要求存储访问的状态)时，存储器激活信号ACT是低电平。因此，所有的源线，被控制成接地电位。
在激活期间(进行用来从存储单元读出数据的工作的期间)，存储器激活信号ACT成为高电平。按照被访问的地址的某个预解码信号成为高电平，则从被输入高电平的预解码信号的源偏压控制电路171，对所对应的源线供给源偏压电位。在被供给了源偏压电位的源线中，根据逆偏压效果削减了关断漏电流。
如上所述地，若按照本实施例，根据预解码信号，一部分的源线电位选择性地受到控制。换句话说，能够调整控制电位的源线的数目，来使得利用逆偏压效果防止关断漏电流以降低消耗功率、和向源线供给电位造成消耗功率的增加的平衡变得最适合。因此，在半导体存储器件的整体，将能够降低消耗功率。
并且，从存储器的工作边缘和逆偏压效果的关系，进行源线的偏压控制的单位，也可以是所述的预解码单位以外的解码单位数。
《实施例1的变形例1》
以下说明按照半导体存储器件的温度对源线的进行偏压控制的单位手受到改变的例子。改变按照温度进行源线的偏压控制的单位时，对半导体存储器件100，如图2所示，追加行预解码器151、温度检测电路172、和开关173。并且，在以下的实施例或变形例中，与所述实施例1等相同机能的结构要素，标记相同符号省略其说明。
行预解码器151，输出将地址缓冲器140所输出的地址信号表示的地址的一部分的位数予以解码的预解码信号SA0。预解码信号SA0，在开关173为导通时被输入源偏压控制电路171。
温度检测电路172，按照半导体存储器件的温度，激活温度检测信号T0或T1中的一个信号并输出。
开关173，在温度检测信号T0被激活时，向源偏压控制电路171输出预解码信号SA0。
开关174，在温度检测信号T1被激活时，向对应的源偏压控制电路171输出输入的SB0～SBj中的一个预解码信号。
在所述实施例1的变形例1，检测某温度而检测温度知信号T0被激活时，则被输入行预解码信号SA0的开关173导通。这时，对源线SN0～SN3的所有源线进行相同的电位控制。
并且，温度知信号T1被激活时，则被输入预解码信号SB0和SB1信号的开关174导通。根据上述，以源线SN0和SN1单位、以及SN2和SN3单位，分别进行相同的电位控制。
譬如，由于在高温状态关断漏电流为大，因此，尽可能的向多数的源线供给源偏压电位以削减关断漏电流。并且，在低温状态时，由于关断漏电流小于高温状态，因此，比起高温状态时减少供给源偏压电位的源线的数目。根据上述，能够工作边缘和消耗功率的关系更合适化。
《实施例1的变形例2》
并且，也可以按照从外部被输入的控制信号来改变进行源线的偏压控制的单位。具体来说，如图3所示，在实施例1的变形例1中，取代设置温度检测电路172，而用从外部输入的控制信号来转换开关173和开关174。
根据上述，譬如在检查存储器时能够评价工作边缘的依赖性，而能够明确最适合的源偏压控制单位。
《实施例2》
图4是表示本发明实施例2所涉及的半导体存储器件200的结构方块图。半导体存储器件200，如图4所示，对半导体存储器件100，追加了源下拉驱动器210而构成。
源下拉驱动器210，与各源线对应而设，按照与所述2行分的存储单元对应的各字线的电位而下拉源线。譬如源线SN0，按照字线WL0电位和WL1电位被下拉。具体来说，2个字线的双方在低电平的情况时，源下拉驱动器210下拉源线。
在所述的实施例2，如果与只以源偏压控制电路171控制源线的电位相比，能够更高速地将源线电位从源偏压电位回复到接地电位。
并且，源下拉驱动器210，由于被分散配置在与源偏压控制电路171不同的位置，因此，即使存储容量很大而源线长的情况，也能够缩小将源线电位回复到VSS电平的速度的位置依赖性。因此，不但能够维持读出“0”数据的高速性，使得存储器重设的工作本身也能够高速化。
并且，由于用来下拉源线的VSS电源线被分散，因此，比起只以源偏压控制电路171控制源线电位的情况，能够分散电源线的局部性的变动。
并且，由于源下拉驱动器210的控制由字线进行，因此不需要在字线方向配置对源下拉驱动器210控制信号用的新布线。换句话说，不会因为用来控制源下拉驱动器210而增加衬底面积。
并且，最好是，源下拉驱动器210的配置，是以每1外部输出单位(相当于1个输出选择电路中所含的最小的位线数的存储单元阵列单位)。半导体存储器件大多是以1个外部输出单位来设计，如果以1外部输出单位配置源下拉驱动器210，则能够容易设计各种的输出数据数的存储器。换句话说，能够非常有效地缩短设计期间。并且，源下拉驱动器210，即使是1个外部输出单位配置2个以上的结构，只要是以1个外部输出单位能够设计的配置，在布置设计上也没有问题。
并且，源下拉驱动器210，如果被配置为在位线方向所配置的存储单元的衬底接触领域，则能够将衬底偏压用的VSS电源和电源线共有化。换句话说，能够不增加衬底面积而配置源下拉驱动器210。
并且，如果将源下拉驱动器210配置成小于存储单元晶体管的门容量，则对字线的工作负荷能够完全无视。
《实施例3》
以下说明将源线控制为供给了源偏压电位的状态、供给接地电位的状态、和高阻抗状态(Hi-Z状态)的3个状态的其中之一的源偏压控制电路的例子。这个源偏压控制电路，能够适用在所述实施例1和实施例2。
图5是表示本发明实施例3的半导体存储器件中使用的源偏压控制电路371的结构方块图。在图5中，PCECNT信号是用来向N沟道晶体管371c和NOR或非电路371d供给高电平的信号或存储器激活信号ACT的反转信号的信号。PSNC信号，是控制对N沟道晶体管371a～371b的VDD电源供给的信号。
所述源偏压控制电路371，当PSNC信号为高电平，则切断对N沟道晶体管371b的VDD电源的供给。根据上述，源线被固定在Hi-Z状态或接地电位的状态。进一步地，PCECNT信号为高电平，则N沟道晶体管371c和或非电路371d被输入高电平的信号。根据上述，N沟道晶体管371c导通，N沟道晶体管371b关断，源线成为被供给接地电位的状态。并且，若是PSNC信号成为低电平，源线成为被供给源偏压电位(图5的例子中是VDD电平)的状态。
换句话说，根据PCECNT信号和PSNC信号的2个输入信号的控制，能够使源线电位源改变为被供给偏压电位的状态、Hi-Z状态、或被供给接地电位的状态中3个状态的其中之一。换句话说，能够选择在大容量存储器中，确保工作边缘并实现低功率的最合适的条件。
并且，若使得构成为，从半导体存储器件外部能够输入PSNC信号及PCECNT信号，将容易进行在存储器检查时等最适合的条件选择。
并且，存储器检查时，若是使用检查时的方式设定手段等来改变所述的3个状态，则不需要个别输出PSNC信号及PCECNT信号作为外部输入信号。
并且，在决定输出数据的0和1的接触层中，根据以 beer转换3个状态，由于能够在程序确定时同时改变所述3个状态，而能够削减掩膜成本和缩短设计期间。
《实施例4》
图6是表示本发明实施例4所涉及的半导体存储器件400的结构方块图。半导体存储器件400，是按照存储单元的容量，来控制源线的电位控制期间的半导体存储器件的例子。在半导体存储器件400，取代半导体存储器件100的预充电发生电路191而具备了预充电发生电路430，进一步地，追加了虚设存储单元阵列410、列开关420、和时刻发生电路440而构成。并且，图6中记载有所述实施例中被省略记载的列预解码器450。
虚设存储单元阵列410，是具有了1列份的存储单元111的存储单元阵列。在虚设存储单元阵列410的存储单元111，并不是用来存储数据。并且，在虚设存储单元阵列410设置了位线DBL。
列开关420，当存储器激活信号ACT成为高电平，对位线DBL预充电。
预充电发生电路430，只有在位线DBL被预充电的期间(预充电发生期间)，激活预充电信号PR。这里，将预充电信号PR成为低电平称为激活，将预充电信号PR成为高电平称为非激活(或是重设)。
预充电发生电路430，详细来说，当存储器激活信号ACT成为高电平时，使预充电信号PR激活，或是在位线DBL的电位(预充电电平)超过规定电平的时刻非激活预充电信号PR。
时刻发生电路440，在预充电信号PR被非激活的时刻，输出用来向行预解码器150输出预充电信号的时刻信号WA。
列预解码器450，按照地址信号ADi表示的地址，生成用来选择位线的列选择信号CA0～CAm-1。
使用图7的时刻流程图说明半导体存储器件400的工作。
在时间A，若根据外部指令NCE成为低电平而发生数据读出的要求，通过指令解码器120和激活期间发生电路130，生成存储器激活信号ACT。
根据上述存储器激活信号ACT，列开关420被激活，而位线DBL被预充电。根据上述，从预充电发生电路430输出预充电信号PR。
并且，从地址缓冲器140向行预解码器150和列预解码器450转送了地址输入信号ADi。根据上述，譬如列选择信号CA0被激活，则位线BL00和BL10连接预充电晶体管192。
通过预充电信号PR被激活，向所有的源线SN0～SN(n-2)/2供给源偏压电位。
并且，通过预充电发生电路430使预充电晶体管192导通，使列预解码器180所选择的位线BL00及BL10预充电。
然后，当使用了虚设存储单元阵列410的所述时刻发生期间结束，自动地使预充电信号PR被重设。若预充电信号PR被重设，从时刻发生电路440输出时刻信号WA，从读出对象的存储单元111被连接的字线(譬如字线WL0)，根据行预解码器150被激活成为高电平。这将成为存储器内部工作的激活期间的开端。当字线WL0被激活，所对应的源线SN0成为VSS电平。另一方面，其他的源线继续保持源偏压电位。
若字线WL0被激活，从位线BL00及BL10输出存储单元111的数据。并且，存储器激活信号ACT下降而非激活，所有的信号成为了非激活状态后，输出选择信号SEL被激活。根据上述，向位线BL00或BL10其中一方输出的数据，从输出选择电路194作为数据输出DOUT被输出。
如上所述地，根据本实施例，通过在预充电期间将源线设定为所述源偏压电位，能够解决在激活期间的关断漏电流所造成的工作不良。
并且，使多数的源线工作的消耗功率增加，而其造成的电压下降将可能降低存储器工作边缘，但是，通过在预充电期间进行这些工作，能够使对存储器工作边缘的影响在最小限度。
并且，在激活期间中，通过向与读出对象的存储单元不连接的源线供给所述源偏压电位，而根据来自所述非连接的位线的关断漏电流，能够消除从数据被读出的位线读出错误的数据的问题。
并且，为了生成将位线预充电的期间，通过使用与一般的存储单元相同的构造而不以蓄积存储器数据为目的的虚设存储单元阵列，能够容易实现对位线的预充电期间的必要时间的配合。
并且，其特征是，在位线方向改变存储容量的情况，由于以使用位线的时刻发生方法，因此，非常容易实现时刻的配合。
并且，虚设存储单元阵列410，譬如，通过全部或是一部分的存储单元111与位线连接、或全部的存储单元111与位线不连接，也可以调整位线的负荷容量。根据上述，在无法改变位线DBL长度的情况，也能够调整预充电期间。
在按照1个外部输出单位(相当于1个输出选择电路中所含的最小的位线数的存储单元阵列单位)设置虚设存储单元阵列410的情况，譬如，使得某个输出单位的位线DBL连接所有的存储单元，而使得在其他的输出单位的位线DBL与存储单元不相连等，则按照各自的位线DBL的负荷容量的不同，能够以输出单位调整时刻。并且，存储单元和位线的连接或不连接，以决定输出数据的0和1的接触层来设定。根据上述，能够不追加多余的掩膜成本而实现预充电期间的调整。
并且，譬如如图8所示，也可以使构成为，设置多个虚设存储单元阵列410和列开关420，通过改变各自的列开关420晶体管尺寸，使其开关能力(开关的阻抗)互相不同。根据上述，加上位线的负荷容量，根据虚设存储单元阵列410的开关能力也能够调整预充电期间。
固定预充电期间时，譬如在决定输出数据的0和1的接触层将虚设存储单元阵列410的门端子固定为规定的电位。根据上述，能够不追加多余掩膜成本而予以实现。并且，在接触层以外，譬如，也可以在布线层以使用某组的虚设存储单元阵列410和列开关420、或使用保险丝之类的元件来进行转换。
并且，如图8表示地，也可以对各列开关420的门端子从外部可以输入控制信号，使得能够从外部转换预充电期间。根据上述，通过使得从外部能够转换预充电期间，而能够求得适当的预充电期间的评价、以及根据虚设存储阵列生成的预充电期间的关系而加以评价。换句话说，将能够缩短存储器评价期间、以及实现的适当的时刻控制。进一步地，根据制造后能够转换预充电期间也带来成品率的提高。
《实施例5》
图9，是表示本发明实施例1所涉及的半导体存储器件500的结构方块图。半导体存储器件500，与譬如实施例4等相比，是能够更高速地预充电的半导体存储器件的例子。半导体存储器件500，具体地相对于半导体存储器件400，追加了位线预充电电路510和预充电控制电路520而构成。
位线预充电电路510，具有与各位线对应的预充电晶体管511。这个位线预充电电路510，被配置在列预解码器180和存储单元阵列110之间。
预充电控制电路520，在预充电信号PR被激活时，通过按照列选择信号CA0～CAm-1使预充电晶体管511其中一个导通，预充电选择的位线。
在所述的半导体存储器件500，如果位线被预充电时，通过被列预解码器450导通的列开关181，从预充电晶体管192被预充电，同时，从被预充电控制电路520导通的预充电晶体管511也被预充电。
譬如位线变长、位线的负荷容量变大时，通过列开关181的预充电，即使提高列开关181的能力，预充电速度将按照列开关的能力被决定。相对地，能考虑扩大电路面积而高速化。
但是，如上所述地，本实施例，配置位线预充电电路510使得不通过列预解码器180对位线预充电，因此，能够减少列开关181的导通电阻造成的工作速度的降低。换句话说，根据本实施例，将能够实现高速且以小晶体管的效率良好的预充电。
并且，本实施例，由于使用预充电信号PR和列选择信号的逻辑能够选择性地预充电切位线，与只是增大列开关181能力的情况相比，从消耗功率的这一点来看也是有利的。
并且，因为列开关181和预充电晶体管511使用同类的晶体管(N沟道晶体管)，晶体管特性的制程偏差将成为相同倾向。譬如在半导体存储器件500中，即使N沟道晶体管和P通道晶体管的能力完全不同，该影响也很小，能够实现稳定的预充电工作。并且，因为列开关181和预充电晶体管511，只要是同类的晶体管就可以，使用P沟道晶体管也能够得到同样的效果。
并且，使从列开关181所被供给的预充电电位为VDD-Vtn(Vtn：N沟道晶体管的阈值电位)，通过隔着列开关181只以Vtn来预充电为低电位，不只是能够抑制消耗功率，并且在“0”数据读出时能够从位线更高速地读出数据。
并且，如果使得列开关181和预充电晶体管511的阈值电位高于其他的晶体管的阈值电位，能够更为降低预充电电压。根据上述，在抑制消耗功率之外，进一步地，对于“0”数据读出的更高速化、以及缩短位线回复到VSS电平的时间等，对于缩短数据的存取时间是有效的。
并且，各信号的电平(高电平或低电平)和该意义的对应关系是例子，不限定在所述的例子。
并且，所述各实施例和变形例所说明的结构要素，也可以在合乎逻辑的范围加以种种组合。
产业上的利用可能性
本发明的半导体存储器件，具有能够削减待机时和工作时的消耗功率的效果，对于实现掩膜ROM等的半导体存储器件等，特别是存储单元阵列的大规模化和低功率化的电路技术等非常有用。

Claims (21)

1.一种半导体存储器件，具备了由1个晶体管构成的存储单元被配置成矩阵状的存储单元阵列，其特征在于：
包括：
字线，和所述矩阵的各行对应而设，将和所对应的行的各晶体管的门极端子共同连接；
位线，和所述矩阵的各列对应而设，和所对应的列的至少1个晶体管的漏极端子共同连接；
源线，和所述矩阵的互相邻接的每2行对应而设，使所述2行的各晶体管的源极端子共同连接；
源偏压控制电路，在进行从所述存储单元读出数据的工作的激活期间，按照用来选择控制对象的源线的行选择信号，将和成为控制对象中的源线的读出对象的存储单元不连接的源线、控制成被供给高于接地电位且低于电源电位的源偏压电位的状态；以及
源线选择电路，从所述源线中选择所述控制对象的源线，生成所述行选择信号。
2.根据权利要求1所述的半导体存储器件，其特征在于：
源偏压控制电路，构成为，根据所述行选择信号的预解码信号选择性地进行所述源线的控制。
3.根据权利要求1所述的半导体存储器件，其特征在于：
进一步包括检测半导体存储器件的温度变化的温度检测电路；
所述源线选择电路，构成为，按照所述温度检测电路所检测出的温度变化来选择所述控制对象的源线。
4.根据权利要求1所述的半导体存储器件，其特征在于：
所述源线选择电路，构成为，按照来自半导体存储器件外部的控制来选择所述控制对象的源线。
5.根据权利要求1所述的半导体存储器件，其特征在于：
进一步包括源下拉驱动器，将被供给了所述源偏压电位的源线回复到接地电位时下拉回复到接地电位的源线；
所述源下拉驱动器，在所述存储单元阵列内，在所述字线的方向被分散配置。
6.根据权利要求5所述的半导体存储器件，其特征在于：
所述源下拉驱动器设在每个存储单元阵列单位，该每个存储单元阵列单位对应了从所述存储单元被读出的数据的最小输出单位。
7.根据权利要求5所述的半导体存储器件，其特征在于：
所述源下拉驱动器，构成为，按照所述字线的电位来下拉源线。
8.一种半导体存储器件，具备了由1个晶体管构成的存储单元被配置成矩阵状的存储单元阵列，其特征在于：
包括：
字线，和所述矩阵的各行对应而设，和所对应的行的各晶体管的门极端子共同连接；
位线，和所述矩阵的各列对应而设，和所对应的列的至少1个晶体管的漏极端子共同连接；
源线，和所述矩阵的互相邻接的每2行对应而设，使所述2行的各晶体管的源极端子共同连接；
源偏压控制电路，在进行从所述存储单元读出数据的工作的激活期间，按照用来选择控制对象的源线的行选择信号，将和成为控制对象的源线中的读出对象的存储单元不连接的源线的电位、控制成高于接地电位且低于电源电位的源偏压电位被供给的状态、接地电位被供给的状态、或高阻抗状态的三个状态的其中一个状态；以及
源线选择电路，从所述源线中选择所述控制对象的源线，生成所述行选择信号。
9.根据权利要求8所述的半导体存储器件，其特征在于：
所述源偏压控制电路，构成为，按照从半导体存储器件外部输入的选择信号，将电位控制为所述3个状态的其中一个状态。
10.根据权利要求8所述的半导体存储器件，其特征在于：
所述存储单元，根据所述晶体管的漏极端子是否连接所对应的位线，决定被存储的存储数据的值；
所述源偏压控制电路，构成为，形成决定所述存储数据的值的接触层时，将电位控制设定在所述3个状态的其中1个状态。
11.根据权利要求1所述的半导体存储器件，其特征在于：
进一步包括：
位线用预充电电路，按照表示预充电期间的预充电信号将所述位线预充电；
指令解码电路，在按照来自半导体存储器件外部的存储访问要求的时刻，输出表示进行从所述存储单元读出数据的工作的激活期间的激活信号，并且，在自我完成的时刻，重设所述激活信号；以及
预充电信号发生电路，生成所述预充电信号；
所述源偏压控制电路，构成为，在所述预充电信号表示的预充电期间及所述激活信号表示的激活期间，将和控制对象的源线中成为读出对象的存储单元不连接的源线控制成被供给所述源偏压电位的状态。
12.根据权利要求11所述的半导体存储器件，其特征在于：
进一步包括：
虚设存储单元阵列，由1列的所述存储单元构成；
虚设位线，用来连接构成所述虚设存储单元阵列的存储单元的晶体管的漏极端子；以及
虚设用预充电电路，将所述虚设位线预充电；
所述预充电信号发生电路，构成为，所述虚设位线的电位超过规定的电平时，重设所述预充电信号。
13.根据权利要求12所述的半导体存储器件，其特征在于：
所述虚设存储单元阵列是对应每个存储单元阵列单位而设，该每个存储单元阵列单位是对应从所述存储单元读出的数据的最小输出单位；
所述虚设位线，根据是否至少连接了一个所述存储单元、或是全部都没有连接，来调整负荷电容。
14.根据权利要求12及权利要求13中任一项所述的半导体存储器件，其特征在于：
所述存储单元阵列中的存储单元，根据所述晶体管的漏极端子是否连接了所对应的位线，来决定所存储的存储数据的值；
所述半导体存储器件，构成为，所述虚设存储单元阵列的个数、以及在各虚设存储单元阵列中与所述虚设位线连接的存储单元的个数，在决定所述存储数据的值的接触层被形成时被设定。
15.根据权利要求12及权利要求13中任一项所述的半导体存储器件，其特征在于：
设有多个所述虚设存储单元阵列和所述虚设用预充电电路的组合，
各虚设用预充电电路，构成为，使所述虚设位线的预充电速度互相不同。
16.根据权利要求15所述的半导体存储器件，其特征在于：
进一步地，具备了按照来自半导体存储器件外部的控制、使所述多个的所述虚设存储单元阵列和所述虚设用预充电电路的组合的任一个为有效的转换电路。
17.根据权利要求15所述的半导体存储器件，其特征在于：
在所述存储单元阵列的存储单元，根据所述晶体管的漏极端子是否连接所对应的位线，来决定存储的存储数据的值；
所述的半导体存储器件，构成为，所述多个的所述虚设存储单元阵列和所述虚设用预充电电路的组合，在决定所述存储数据的值的接触层被形成时，其中一组为有效。
18.根据权利要求1所述的半导体存储器件，其特征在于：
进一步包括：
列开关，按照被输入的地址信号表示的地址来选择所述位线；
第1预充电电路，按照表示预充电期间的预充电信号，通过所述列开关将所述位线预充电；
第2预充电电路，按照所述预充电信号，不通过所述列开关将所述位线预充电；
指令解码电路，在按照来自半导体存储器件外部的存储访问要求的时刻，输出表示是进行从所述存储单元读出数据的工作的激活期间的激活信号，并且，在自我完成的时刻，重设所述激活信号；以及
预充电信号发生电路，生成所述预充电信号；
所述源偏压控制电路，构成为，在所述预充电信号表示的预充电期间及所述激活的信号表示的激活期间，将和控制对象的源线中成为读出对象的存储单元不连接的源线控制成被供给了所述源偏压电位的状态。
19.根据权利要求18所述的半导体存储器件，其特征在于：
所述列开关、第1预充电电路、和第2预充电电路是由相同种类的晶体管构成。
20.根据权利要求19所述的半导体存储器件，其特征在于：
所述第1预充电电路和第2预充电电路，构成为，使构成所述第1预充电电路和第2预充电电路的晶体管的阈值电位，预充电为低于电源电位。
21.根据权利要求20所述的半导体存储器件，其特征在于：
构成所述列开关、第1预充电电路和第2预充电电路的晶体管的阈值电位，高于在半导体存储器件的所述列开关、第1预充电电路、和第2预充电电路以外的电路所使用的晶体管的阈值电位。
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