CN1288665C - 半导体贮存器件和信息设备 - Google Patents

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CN1288665C CNB021563616A CN02156361A CN1288665C CN 1288665 C CN1288665 C CN 1288665C CN B021563616 A CNB021563616 A CN B021563616A CN 02156361 A CN02156361 A CN 02156361A CN 1288665 C CN1288665 C CN 1288665C
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Abstract

半导体贮存器件，包括：存储器阵列，包括多个存储器单元；参考阵列，包括多个参考单元；译码器部分，用于根据地址信息从存储器单元中选择一个存储器单元和从参考单元中选择一个参考单元；以及比较/输出部分，用于比较由译码器部分选择的存储器单元的读电压电平和由译码器部分选择的参考单元的读电压电平，以便以数据形式输出比较的结果，其中译码器部分同时输出一个选择信号到存储器单元的字线和输出一个选择信号到参考单元的字线。

Description

半导体贮存器件和信息设备
技术领域
本发明涉及其中数据是电可写的非易失性存储器(例如，半导体贮存器件，诸如快闪EEPROM等等)，以及涉及使用非易失性存储器的信息设备，诸如蜂窝电话终端等等。
背景技术
传统上，在其中数据是电可写的非易失性半导体贮存器件(非易失性存储器，例如，快闪EEPROM)中，数据读出运行如下地执行：如图8所示，相同的漏极电压被加到设置在预定的门限值的存储器单元RC0(它被称为“参考单元”)，以及加到其上执行数据读出运行的存储器阵列的存储器单元MC0，而同时由参考字线译码器和通常的字线译码器来施加相同的栅极电压，以及在流过存储器单元RC0和MC0的电流数值之间的差值被感测放大器S/A放大，放大的结果被读出作为存储的数据。
在用于把栅极电压加到参考单元RC0的传统的方法中，在电源电压被加到贮存器件的同时，栅极电压被恒定地加到参考单元RC0(见图9到11)。在另一个传统的方法中，栅极电压按照在数据读出运行期间被驱动的ATD信号而被加到参考单元RC0(见图12到14)。这两个方法的每个方法在下面具体地描述。
图9是显示传统的非易失性半导体贮存器件10的主要部分的示例性结构的方框图。图9显示一种方法，其中在电源电压被提供到贮存器件时，电压被恒定地加到参考单元RC0，RC1和RC2的每个字线上。
在图9上，传统的非易失性半导体贮存器件10包括：由多个参考单元RC0-RC2形成的存储器单元阵列RA(此后称为“参考阵列RA”)；电平移位器LS0和LS1，它们形成字线控制电路，用于控制参考单元的字线；存储器单元阵列MA(此后称为“存储器阵列MA”)，它是数据贮存区域；正常字线预译码器XPDEC；正常字线译码器XDEC；冗余字线预译码器XPRDEC；和冗余字线译码器XRDEC。
参考阵列RA包括：在数据读运行时使用的参考单元RC0；用于验证数据删除的参考单元RC1；及在数据写运行时用于验证的参考单元RC2。参考单元字线RWL0被连接到参考单元RC0和RC1的栅极，以及参考单元字线RWL1被连接到参考单元RC2的栅极。比特线RBL0被连接到参考单元RC0的漏极；比特线RBL1被连接到参考单元RC1的漏极；以及比特线RBL2被连接到参考单元RC2的漏极。参考单元RC0-RC2的源极都被连接到公共的源线RHS。
电平移位器LS0和LS1由用于字线的节点电压HWL供电。电平移位器LS0接收参考单元选择信号SEL0，并且根据接收参考单元选择信号SEL0输出一个电压，由此选择字线RWL0。电平移位器LS1接收参考单元选择信号SEL1，并且根据接收参考单元选择信号SEL1输出一个电压给参考单元字线RWL1，由此选择字线RWL1。参考单元选择信号SEL0和SEL1被唯一地驱动，这样，信号SEL0和SEL1中的一个信号是ON(接通)(例如，当电源电压VCC被提供到贮存器件10时)，而另一个信号是OFF(关断)。例如，当参考单元选择信号SEL0是ON时，参考单元字线RWL0的电位上升，由此参考单元字线RWL0被选择。当参考单元选择信号SEL1是ON时，参考单元字线RWL1的电位上升，由此参考单元字线RWL1被选择。
存储器阵列MA包括多个作为沿着行和列方向被排列在矩阵中的存储器元素的存储器单元。这里，通过只涉及到存储器阵列MA的存储器单元MC0和MC1而简化说明。存储器阵列正常字线MWL被连接到存储器单元MC0的栅极，以及存储器阵列冗余字线ReWL被连接到存储器单元MC1的栅极。公共比特线MBL被连接到存储器单元MC0和MC1的每个漏极，以及源线MHS被连接到存储器单元MC0和MC1的每个源极。源线RHS和MHS通常保持在地电位，但当贮存器件是特别的模式(诸如测试模式等等)时，它们被控制为一个不同的电平。例如，在删除模式下，源线RHS和MHS处在高电压电平。
冗余性确定信号MD，地址信号ADD和字线使能ATD信号SPW被输入到正常字线预译码器XPDEC。根据这些信号，正常字线预译码器XPDEC把正常字线选择信号SX输出到正常字线译码器XDEC。
正常字线译码器XDEC由用于字线的节点电压HWL供电。而且，正常字线译码器XDEC接收从正常字线预译码器XPDEC输出的正常字线选择信号SX，以及按照正常字线选择信号SX输出一个电压到预定的存储器阵列字线MWL，由此选择预定的存储器阵列正常字线MWL。
冗余字线预译码器XPRDEC接收地址信号ADD、字线使能ATD信号SPW和冗余字线地址信号BADD。按照这些信号，冗余字线预译码器XPRDEC输出冗余确定信号MD到正常字线预译码器XPDEC，以及输出冗余字线选择信号RX到冗余字线译码器XPDEC。
冗余字线译码器XRDEC由用于字线的节点电压HWL供电。而且，冗余字线译码器XRDEC接收从冗余字线预译码器XPRDEC输出的冗余字线选择信号RX，以及按照冗余字线选择信号SX输出一个电压到预定的存储器阵列冗余字线ReWL，由此选择预定的存储器阵列冗余字线ReWL。
现在参照图10的时序图描述字线选择运行，这是当非冗余的存储器阵列正常字线被选择时，通过用于参考单元的字线控制电路、用于存储器阵列的正常字线控制电路、和用于存储器阵列的冗余字线控制电路而被执行的。
图10从该图的顶部到底部显示：电源电压VCC；用于字线的节点电压HWL；芯片使能信号CE#，它是用于驱动贮存器件10的控制信号；输出使能信号OE#，它是用于允许数据输出的控制信号；字线使能ATD信号SPW，它是从地址转移检测电路(未示出)输出的；参考单元字线RWL0的电位；正常字线选择信号SX；存储器阵列正常字线MWL的电位；和存储器阵列冗余字线ReWL的电位。当芯片使能信号CE#和输出使能信号OE#处在地电平时，可以执行数据读出运行。芯片使能信号CE#和输出使能信号OE#是通常在半导体存储器中采用的控制信号，所以从图9的方框图中被省略。
在一个其中数据可被电写入的存储器(例如，非易失性半导体贮存器件10(诸如快闪EEPROM))中，数据可被读出，除非紧接在电源电压开始加上后加上数据写命令或数据删除命令。也就是，用于驱动半导体芯片的芯片使能信号CE#和用于允许从输出板输出数据的输出使能信号OE#被降低到地电平，由此被存储在存储器单元MC0中的信息可被读出。
参照图10，在贮存器件10在时间t0被供电后，电源电压VCC开始上升。此后，用于字线的节点电压HWL(它被使用来读数据)在时间t1开始上升。
在这时，对于参考单元RC0，参考单元选择信号SEL0是ON，而参考单元选择信号SEL1是OFF(地电平)，参考单元RC0的字线RWL0通过具有用于字线的节点电压HWL(约直流5伏)的电平移位器LS0被充电。而且，比特线RBL0被选择。以及参考单元RC0的公共的源线RHS被控制成处在地电平。当发出读命令时发生这个电压控制状态。
在紧接在贮存器件10通过电源电压VCC被供电后出现的时间t2，贮存器件10处在数据可读的状态。也就是，在这个状态下，通过把芯片使能信号CE#和输出使能信号OE#减小到地电平，可以从贮存器件10中读出数据。
然后，在时间t3，字线使能ATD信号SPW响应于芯片使能信号CE#达到地电平而上升。在时间t4，正常字线选择信号SX上升到电源电压电平。
在时间t5，预定的存储器阵列正常字线MWL的电位响应于正常字线选择信号SX的上升而上升。应当指出，由于在本例中存储器阵列冗余字线ReWL没有被选择，存储器阵列冗余字线ReWL的电位保持在地电平。
经过一些时间后，读数据被完成，以及在时间t6，字线使能ATD信号SPW降低到地电平。因此，预定的存储器阵列正常字线MWL的电位在时间t7降低到地电平。在以上的运行期间，参考单元RC0的参考单元字线RWL0总是保持在高电平。
接着，参照图11的时序图描述字线选择运行，这是当冗余字线被选择时通过用于参考单元的字线控制电路、用于存储器阵列的正常字线控制电路、和用于存储器阵列的冗余字线控制电路而被执行的。在图11上，除了上述的各个信号以外，还考虑冗余性确定信号MD和冗余字线选择信号RX，以及代替存储器阵列正常字线MWL而考虑冗余字线。从时间t0到时间t3的运行是与图10上描述的完全相同，所以这里省略对此的描述。字线选择运行的以下的描述从时间t4开始。
如图11所示，自从字线使能ATD信号SPW上升后的一些时间，正常字线选择信号SX在时间t4上升到电源电压电平，因此，存储器阵列正常字线MWL的电位开始上升。然而，紧接在这以后，发送出冗余性确定信号MD，以及正常字线预译码器XPDEC接收冗余性确定信号MD和把正常字线选择信号SX降低回到地电平。正常字线译码器XDEC接收降低的正常字线选择信号SX，以及把存储器阵列正常字线MWL的电位降低回到地电平。
在与存储器阵列正常字线MWL的电位基本上被降低回到地电平的同时(在时间t5)，从冗余字线预译码器XPRDEC输出的冗余字线选择信号RX达到电源电压电平。结果，存储器阵列冗余字线ReWL的电位上升，替代存储器阵列正常字线MWL。
在本例中，在存储器阵列正常字线MWL的电位开始上升后，存储器阵列正常字线MWL被切换到存储器阵列冗余字线ReWL。这是因为在冗余字线预译码器XPRDCE正在考虑字线是否应当切换时，正常字线预译码器XPDEC不希望地发出正常字线选择信号SX，因此，需要有一定长度的时间以用于由冗余性确定信号MD去抵消正常字线选择信号SX。
在读数据完成以后，字线使能ATD信号SPW在时间t6降低到低电平(地电平)。因此，冗余字线选择信号RX在时间t7降低，结果，存储器阵列冗余字线ReWL的电位降低到地电平。
图9还显示用来验证数据删除的参考单元RC1和用于在数据写运行时验证的参考单元RC2。现在在下面概略地描述这些单元。
当在存储器阵列中执行数据写运行时，执行验证运行以用于确定数据的写入是否正常执行。在验证运行期间，参考单元选择信号SEL1是ON(高电平)，而参考单元选择信号SEL0是OFF(低电平)。同时，比特线RBL2被选择为使得用于读数据的参考单元RC0的比特线RBL0不被选择。结果，参考单元RC2成为可访问的。另一方面，公共的源线RHS处在地电平，以及用于字线的节点电压HWL被增加到约6伏，以便执行验证运行。
在存储器阵列MA上执行删除运行的情形下，执行验证运行以便确定删除运行是否正常地完成。在这种情形下，参考单元选择信号SEL0是ON(高电平)，而参考单元选择信号SEL1是OFF(低电平)。结果，比特线RBL1被选择为使得用于验证数据删除的参考单元RC1成为可访问的。另一方面，公共的源线RHS处在地电平，正如写验证运行那样，以及用于字线的节点电压HWL被增加到约5伏，以便执行验证运行。
图12是显示传统的非易失性半导体贮存器件11的主要部分的另一个示例性结构。图12显示一种方法，其中一个电压按照在读数据运行期间被驱动的字线使能ATD信号SPW被加到参考单元RC的参考单元字线RWL上。
在图12上，传统的非易失性半导体贮存器件11包括：包含参考单元RC的存储器单元阵列RA(此后称为“参考阵列RA”)；参考字线控制电路CU；存储器单元阵列MA(此后称为“存储器阵列MA”)，它是数据贮存区域；正常字线预译码器XPDEC；正常字线译码器XDEC；冗余字线预译码器XPRDEC；和冗余字线译码器XRDEC。存储器阵列正常字线MWL、用于有选择地控制存储器阵列冗余字线ReWL的电路系统、和存储器阵列MA的电路结构的安排。以及它们的运行是与图9所示的非易失性半导体贮存器件10的相同的，所以，这里省略对它们的描述。
参考阵列RA包括在读数据时使用的参考单元RC。参考单元字线RWL被连接到参考单元RC的栅极；比特线RBL被连接到参考单元RC的漏极；以及源线RHS被连接到参考单元RC的源极。源线RHS通常保持在地电平，但当贮存器件是特别的模式(诸如测试模式等等)时，它们被控制为不同的电平。例如，在删除模式下，源线RHS处在高电压电平。这里，虽然在图12上只显示用于读数据的参考单元RC，但用于数据写入或删除验证处理的参考单元可以在其他的参考阵列中被提供，或可以连同其他的参考字线等等一起被提供在图12的参考阵列中。这里，把说明集中在用于读数据的参考单元RC上，有关用于写数据或在删除验证处理中使用的参考单元、以及用于控制这些参考单元的互联和它们所使用的控制电路的说明被省略。
参考字线控制电路CU由用于字线的节点电压HWL供电。参考字线控制电路CU控制参考单元字线RWL的电位。参考字线控制电路CU接收当数据被读出时发出的字线使能ATD信号SPW以及在测试模式期间用于以强制的方式选择地控制参考单元字线RWL的测试字线选择信号SD。参考字线控制电路CU根据以上的信号而输出一个电压给预定的参考单元字线RWL，由此选择预定的参考单元字线RWL。
现在，参照图13的时序图描述字线选择运行，这是当非冗余字线被选择时通过用于参考单元的字线控制电路、用于存储器阵列的正常字线控制电路、和用于存储器阵列的冗余字线控制电路而被执行的。
正如图10那样，图13从图中的顶部到底部显示：电源电压VCC；用于字线的节点电压HWL；芯片使能信号CE#，它是用于使得在贮存器件10中能够读或写运行的输入控制信号(当芯片使能信号CE#处在地电平时贮存器件10是可以运行的)；输出使能信号OE#(当输出使能信号OE#处在地电平时数据可被读出)；字线使能ATD信号SPW；参考单元字线RWL的电位；正常字线选择信号SX；存储器阵列正常字线MWL的电位；和存储器阵列冗余字线ReWL的电位。
参照图13，在贮存器件11在时间to被供电后，电源电压VCC开始上升。此后，在时间t1，被使用于读数据的、用于字线的节点电压HWL开始上升。
在时间t2，非易失性半导体贮存器件11(例如，快闪EEPROM等等)紧接在它被供电成ON后，处在数据可读出状态。也就是，在这个状态下，可以通过把芯片使能信号CE#降低到地电平，而实行读数据运行。
然后，在时间t3，字线使能ATD信号SPW响应于芯片使能信号CE#的降低而上升。响应于字线使能ATD信号SPW的上升，参考单元字线RWL在时间t4通过用于字线的节点电压HWL被充电，同时，正常字线预译码器XPDEC发出正常字线选择信号SX。
在时间t5，正常字线译码器XDEC按照正常字线选择信号SX的输出提高存储器阵列正常字线MWL的电位。应当指出，由于译码运行，存储器阵列正常字线MWL在参考单元字线RWL的上升后稍微延时地上升。
经过一些时间，数据读出完成，以及字线使能ATD信号APW在时间t6降低到地电平。因此，参考单元字线RWL和存储器阵列正常字线MWL在时间t7降低到地电平。
接着，参照图14的时序图描述字线选择运行，这是当冗余字线被选择时通过用于参考单元的字线控制电路、用于存储器阵列的正常字线控制电路、和用于存储器阵列的冗余字线控制电路被执行的。在图14上，除了上述的各个信号以外，还考虑冗余性确定信号MD和冗余字线选择信号RX，以及代替存储器阵列正常字线MWL而考虑冗余字线。从时间t0到时间t3的运行是与图13上描述的完全相同，所以这里省略对此的描述。字线选择运行的以下的描述从时间t4开始。
如图13所示，自从字线使能ATD信号SPW上升过一会儿后，正常字线选择信号SX在时间t4上升到电源电压电平，因此，存储器阵列正常字线MWL的电位开始上升。然而，紧接在这以后，发出冗余性确定信号MD，以及在时间t5，响应于冗余性确定信号MD，正常字线选择信号SX降低回到地电平。而且，响应于正常字线选择信号SX降低到电平，存储器阵列正常字线MWL的电位降低回到地电平。
基本上与存储器阵列正常字线MWL的电位降低回到地电平的同时(在时间t5)，冗余字线选择信号RX上升到电源电压电平。结果，存储器阵列冗余字线ReWL的电位上升，替代存储器阵列正常字线MWL。存储器阵列正常字线MWL在时间t4与t5之间为什么有稍微脉动的原因是与结合图11所示的例子描述的原因相同的。
在读数据完成后，字线使能ATD信号SPW在时间t6降低到地电平。因此，冗余字线选择信号RX和参考单元字线RWL的电位在时间t7降低到地电平，结果，存储器阵列冗余字线ReWL的电位降低到地电平。
近年来半导体贮存器件领域的趋势表示，加到半导体贮存器件上的电源电压电平不断地降低。然而，另一方面，要求从存储器单元读出所存储的信息的速度增加。例如，在传统的非易失性半导体贮存器件11中，从存储器单元读出所存储的信息(数据)可以如下地实行：同一个电压被加到参考单元RC和要从其中读出数据的存储器单元MC，以及在流过存储器单元RC和MC0的电流数值之间的差别通过由差分放大器形成的感测放大器S/A感测，由此达到数据的读出。
在这样的情形下，通过在参考阵列的字线和用于存储器阵列的字线达到预定的电压后启动感测运行，可以避免错误地读出数据的风险。然而，在许多情形下，因为在参考阵列的字线与用于存储器阵列的字线达到想要的电压之前需要有等待时间，所以不能达到读访问时间的减小。因此，在几乎所有的这样的情形下，感测放大器S/A被驱动成在以上两条字线达到想要的电压之前开始感测运行，由此达到访问速度的提高。
然而，在图9和12的传统的技术中，参考单元字线RWL的电位在存储器阵列正常字线MWL的电位上升之前上升。这造成某些问题，这些问题将在下面参照图15到17详细地被描述。
在图15上，左面部分显示非易失性存储器(诸如快闪存储器)的参考单元RC，以及右面部分显示非易失性存储器的存储器单元MC。如图15所示，加到参考单元RC的栅极电压VgsR等价于输出到图9的参考单元字线RWL0的电压，以及也等价于输出到图12的参考单元字线RWL的电压。电流IdsR在参考单元RC的漏极与源极之间流动。另一方面，加到存储器单元MC的栅极电压VgsM等价于输出到图9和12的存储器阵列正常字线MWL或存储器阵列冗余字线ReWL的电压。电流IdsM在存储器单元MC的漏极与源极之间流动。
图16显示在从存储器单元RC和MC读出数据期间字线的电压电平VgsR和VgsM的图，其中水平轴代表数据t，以及垂直轴代表电压电平V。在这个图上，t(a)代表感测运行开始的时间(此后称为“感测开始时间”)，以及t(b)代表参考单元RC的参考单元字线RWL的电压电平和存储器单元MC的存储器阵列正常字线MWL(或存储器阵列冗余字线ReWL)的电压电平达到预定的电压电平的时间。在图9和12的任一个例子中，在感测开始时间t(a)，参考单元RC的字线的电压电平VgsR处在预定的电压电平。
图17的部分(a)分别显示在图16的时间t(a)，即，在图16上被设置的存储器阵列正常字线MWL或存储器阵列冗余字线ReWL的电位达到预定的电压之前，在加到参考单元RC和存储器单元MC的栅极的栅极电压Vgs(水平轴)与流过单元RC和MC的源极与漏极之间的电流Ids(垂直轴)之间的关系。
图17的部分(b)分别显示在图16的时间t(b)，即，在图16上被设置的存储器阵列正常字线MWL或存储器阵列冗余字线ReWL的电位达到预定的电压之后，在栅极电压Vgs(水平轴)与流过单元RC和MC的源极与漏极之间的电流Ids(垂直轴)之间的关系。
在流过从其中读出数据的存储器单元MC的电流量大于流过参考单元RC的电流量的情形下，即，在存储器单元MC的门限值低于参考单元MC的门限值的情形下，从存储器单元MC中读出数据受到有害的影响。这个事例在下面描述。
紧接在图16显示的感测开始时间t(a)后，被加到参考单元MC的参考单元字线RWL的电压VgsR通常处在预定的电压。然而，另一方面，被加到从其中读出数据的存储器单元MC的栅极的存储器阵列正常字线MWL(或存储器阵列冗余字线ReWL)的栅极电压VgsM低于被加到参考单元RC的字线电压VgsR(t(a)；VgsR＞VgsM)。在这种情形下，在流过参考单元RC的电流IdsR与流过存储器单元MC的电流IdsM之间的差值ΔIds(a)变成为尽可能小，如图17的部分(a)所示。因此，有一种可能：该差值不能被感测放大器S/A正确地感测，这样贮存器件被导致错误的运行，例如，读出不想要的数据。
另一方面，在图16所示的时间t(b)，被加到参考单元MC的栅极的字线电压VgsR和被加到从其中读出数据的存储器单元MC的栅极的字线电压VgsM处在相同的预定的电压(t(b)；VgsR＝VgsM)。在这种情形下，在流过参考单元RC的电流IdsR与流过存储器单元MC的电流IdsM之间的差值ΔIds(b)足够大，以使得它可被感测放大器S/A正确地感测。结果，可以读出想要的数据，而不引起错误的运行。
然而，如果不想要的数据紧接在感测开始时间(时间t(a))之后一旦被输出，在许多情形下，就要消耗额外的时间，直至想要的数据成功地输出为止。这个额外时间相当长，特别是在冗余字线被选择时，这是因为如上所述，为了从正常字线切换到冗余字线需要一定长度的时间。
发明内容
按照本发明的一个方面，半导体贮存器件包括：
存储器阵列，其中包括多个存储器单元；
参考阵列，其中包括多个参考单元；
译码器部分，用于根据地址信息从所述存储器单元中选择一个存储器单元和从所述参考单元中选择一个参考单元；以及
比较/输出部分，与该译码器部分相连接，用于比较由译码器部分选择的存储器单元的读电压电平和由译码器部分选择的参考单元的读电压电平，以便以数据形式输出比较的结果；其中：
译码器部分同时输出一个选择信号给存储器单元的字线和一个选择信号给参考单元的字线；
该译码器部分包括：一个用于接收该地址信息的选择确定部分；一个与该存储器阵列相连接的正常字线控制部分；一个与该存储器阵列相连接的冗余字线控制部分；一个与该选择确定部分相连接的第一参考字线控制部分；以及一个与该选择确定部分相连接的第二参考字线控制部分；以及
该比较/输出部分包括一个感测放大器。
在本发明的一个实施例中，存储器阵列包括分别被连接到正常字线的一个或多个存储器单元，和分别被连接到冗余字线的一个或多个存储器单元；以及参考阵列包括可与被连接到正常字线的存储器单元相比较的第一参考单元，和可与被连接到冗余字线的存储器单元相比较的第二参考单元。
在本发明的另一个实施例中，当正常字线被选择时，译码器部分与正常字线的选择同时地进行对被连接到第一参考单元的第一字线的选择；以及当冗余字线被选择时，译码器部分与冗余字线的选择同时地进行对被连接到第二参考单元的第二字线的选择。
在本发明的再一个实施例中，该选择确定部分用于根据地址信息来确定正常字线和冗余字线中的哪个字线要被选择；
该正常字线控制部分当确定了正常字线要被选择时，用于按照地址信息选择正常字线；
该冗余字线控制部分当确定了冗余字线要被选择时，用于按照地址信息选择冗余字线；
该第一参考字线控制部分当确定了正常字线要被选择时，用于选择第一字线；以及
该第二参考字线控制部分当确定了冗余字线要被选择时，用于选择第二字线。
在本发明的再一个实施例中，当确定正常字线要被选择时，第一参考字线控制部分接收用于正常字线的选择信号或表示正常字线要被选择的信号，以及选择第一字线，以便作为触发器来使用用于正常字线的选择信号或表示正常字线要被选择的信号；以及当确定冗余字线要被选择时，第二参考字线控制部分接收用于冗余字线的选择信号或表示冗余字线要被选择的信号，以及选择第二字线，以便作为触发器来使用用于冗余字线的选择信号或表示冗余字线要被选择的信号。
在本发明的又一个实施例中，第一测试信号可被输入到第一参考字线控制部分，以及第一参考单元响应于第一测试信号而被强制地选择；以及第二测试信号可被输入到第二参考字线控制部分，以及第二参考单元响应于第二测试信号而被强制地选择。
在本发明的又一个实施例中，响应于检测到地址信息中的改变而被输出的地址转移检测信号，可被输入到第一参考字线控制部分和第二参考字线控制部分；以及当地址转移检测信号被输入时，可以进行参考字线的控制。
在本发明的又一个实施例中，第一参考单元和第二参考单元被设置为同一个门限值。
在本发明的又一个实施例中，第一参考单元和第二参考单元被共同地连接到同一个比特线。
在本发明的又一个实施例中，被连接到第一参考单元的第一字线的负荷容量与被连接到第二参考单元的第二字线的负荷容量分别等于正常字线的负荷容量与冗余字线的负荷容量。替换地，第一字线、第二字线、正常字线的和冗余字线的负荷容量可能是相同的。
按照本发明的另一个方面，提供了用于通过使用以上的半导体贮存器件之一来执行数据读出运行的信息设备。
下面描述上述的本发明的结构的运行。
在从想要的存储器单元中读出数据的情形下，如果正常字线(不是冗余字线)被选择，则参考阵列的字线的电位与用于选择存储器阵列的正常字线的选择信号同时地和同步地上升。替换地，如果冗余字线被选择，则参考阵列的字线的电位同样地与用于选择存储器阵列的冗余字线的选择信号同时地和同步地上升。
由于参考单元的字线的电位和要从其中读出数据的存储器单元的字线的电位互相同步地同时上升。因此，在从存储器单元读出数据的情形下，不必等待两条字线达到预定的电压电平。结果，读访问时间可被进一步缩短，而不引起错误的运行。由于数据读出速度的这样的改进，可以确保相当大的感测余量。
而且，参考阵列的第一和第二字线的负荷容量是分别与存储器阵列的正常字线阵列和冗余字线相同的。这样，各字线的电位的上升沿将同时出现，因此，读访问时间可进一步缩短而不引起错误运行。
再者，本发明的半导体贮存器件可以容易地应用于信息设备。这样，在数据读运行时，可以达到高速度数据读出。
因此，这里描述的发明使得提供(1)其中读访问时间被缩短而不引起错误运行的半导体贮存器件，和(2)使用这样的半导体贮存器件的信息设备的优点成为可能。
通过参照附图阅读和理解以下的详细说明，本领域技术人员将明白本发明的这些和其他优点。
附图简述
图1是显示按照本发明的实施例的非易失性半导体贮存器件的示例性基本结构的方框图。
图2是显示图1的非易失性半导体贮存器件的示例的具体结构的方框图。
图3是显示图2的、用于选择正常字线的参考字线控制电路和用于选择冗余字线的参考字线控制电路的一个具体例子的电路图。
图4是显示图2的、用于选择正常字线的参考字线控制电路和用于选择冗余字线的参考字线控制电路的另一个具体例子的电路图。
图5是显示图2的非易失性半导体贮存器件的存储器阵列字线控制电路和参考阵列字线控制电路的主要部分的方框图。
图6是显示在图2的非易失性半导体贮存器件中当正常字线被选择时字线选择运行的时序图。
图7是显示在图2的非易失性半导体贮存器件中当冗余字线被选择时字线选择运行的时序图。
图8是显示传统的非易失性半导体贮存器件的示例性基本结构的方框图。
图9是显示传统的非易失性半导体贮存器件的示例性具体结构的方框图。
图10是显示在图9的非易失性半导体贮存器件中当非冗余的存储器阵列字线被选择时字线选择运行的时序图。
图11是显示在图9的非易失性半导体贮存器件中当冗余字线被选择时字线选择运行的时序图。
图12是显示传统的非易失性半导体贮存器件的另一个示例性具体结构的方框图。
图13是显示在图12的非易失性半导体贮存器件中当非冗余的存储器阵列字线被选择时字线选择运行的时序图。
图14是显示在图12的非易失性半导体贮存器件中当冗余字线被选择时字线选择运行的时序图。
图15显示在数据读出运行期间在每个参考单元中的控制电压和驱动电流。
图16显示相对于参考单元字线的电位和存储器阵列正常字线(或存储器阵列冗余字线)的电位的上升的感测时序。
图17显示在图16的时间t(a)(图17的部分(a))和在图16的时间t(b)(图17的部分(b))流过存储器单元和参考单元的电流。
图18是显示包括本发明的半导体贮存器件的信息设备的基本结构的方框图。
优选实施例详细描述
此后，将参照附图描述本发明的实施例。在下面描述的实施例中，本发明被应用于在信息设备中使用的非易失性半导体器件。
图1是显示按照本发明的实施例的非易失性半导体贮存器件的示例性基本结构的方框图。
在图1上，非易失性半导体贮存器件20包括：具有多个参考单元RC0和RC1的存储器单元阵列RA(此后称为“参考阵列RA”)；存储器单元阵列MA(此后称为“存储器阵列MA”)，它是数据贮存区域以及是贮存器件20的主要阵列；比较/输出部分21，诸如由差分放大器形成的感测放大器S/A；和译码器部分22，用于根据输入的地址信号ADD选择预定的存储器单元和参考单元。
在参考阵列RA中，提供有用于从参考阵列RA读出数据的至少两条参考单元字线，例如，字线RWL0和RWL1。参考单元字线RWL0和RWL1分别被连接到参考单元RC0和RC1的栅极。参考单元RC0和RC1被共同地连接到比特线RBL，以及具有相同的门限值。当存储器阵列MA的非冗余存储器阵列正常字线MWL(以后描述)被选择时，参考单元字线RWL0被驱动，以及当存储器阵列MA的存储器阵列冗余字线ReWL(以后描述)被选择时，参考单元字线RWL1被驱动。
存储器阵列形成信息贮存区域，以及总的包括多个作为沿着行和列方向被排列成矩阵的贮存单元的存储器单元MC。这里，为了简化描述起见，只显示用于数据贮存的存储器单元MC0和被提供来代替存储器单元MC0的冗余存储器单元MC1。
存储器阵列正常字线MWL被连接到存储器单元MC0的栅极，以及存储器阵列冗余字线ReWL被连接到存储器单元MC1的栅极。存储器单元MC0和MC1的漏极被共同地连接到比特线MBL。
比较/输出部分21比较由译码器部分22选择出的存储器单元MC0(或MC1)的读电压(或电流)电平和由译码器部分22选择出的参考单元RC0(或RC1)的读电压(或电流)电平，以及输出代表比较的结果的数据。具体地，感测放大器S/A把相同的栅极电压加到由译码器部分22选择出的存储器单元MC0(或MC1)和参考单元RC0(或RC1)，以及放大在流过存储器单元MC0(或MC1)和参考单元RC0(或RC1)的电流数值之间的差值，并以数据形式输出放大的结果。
在选择存储器阵列正常字线MWL的情形下，译码器部分22选择被连接到参考单元RC0的参考单元字线RWL0(第一字线)以及存储器阵列正常字线MWL。在选择存储器阵列冗余字线ReWL的情形下，译码器部分22选择被连接到参考单元RC1的参考单元字线RWL1(第二字线)以及存储器阵列冗余字线ReWL。也就是，译码器部分22同时和同步地输出选择信号到存储器单元MC0(或MC1)和参考单元RC0(或RC0)的字线MWL和RWL0(或ReWL和RWL1)，以便提升字线电位，这样，来自存储器单元MC0(或MC1)和参考单元RC0(或RC0)的读数据的时序是同时的和同步的。
因此，由于来自存储器单元MC0(或MC1)和参考单元RC0(或RC0)的读数据的时序是同步的，在字线MWL和RWL0(或ReWL和RWL1)的电位达到预定的电压电平之前，从存储器单元MC0(或MC1)读数据并不需要消耗额外的时间，而这是传统的器件所需要的。而且，即使在字线的电位上升时，可以执行数据读出运行而不引起错误的运行，由此，读访问时间被缩短。
现在参照图2到7描述按照本发明的非易失性半导体贮存器件20的具体例子。
图2是显示图1的非易失性半导体贮存器件的示例的具体结构的方框图。
在图2上，非易失性半导体贮存器件30是非易失性半导体贮存器件20的示例的具体结构，它包括：参考阵列RA，存储器阵列MA，地址转移检测电路ATD，正常字线预译码器XPDEC，正常字线译码器(正常字线控制部分)XDEC，正常字线选择信号转移检测电路XREGS，冗余字线预译码器XPRDEC，冗余字线译码器(冗余字线控制部分)XRDEC，冗余字线选择信号转移检测电路XREDS，比特线译码器YDEC，切换部分YSM和YSR(此后称为“比特线选择晶体管YSM和YSR”)，作为比较/输出部分21的感测放大器S/A(图1)，用于正常字线选择的参考字线控制电路RREGU(第一参考字线控制部分)，和用于冗余字线选择的参考字线控制电路RREDU(第二参考字线控制部分)。图1的译码器部分22由图2所示的、以下的单元构成：正常字线预译码器XPDEC，正常字线译码器(正常字线控制部分)XDEC，正常字线选择信号转移检测电路XREGS，冗余字线预译码器XPRDEC，冗余字线译码器(冗余字线控制部分)XRDEC，冗余字线选择信号转移检测电路XREDS，比特线译码器YDEC，比特线选择晶体管YSM和YSR，用于正常字线选择的参考字线控制电路RREGU、和用于冗余字线选择的参考字线控制电路RREDU。
在参考阵列RA中，参考单元字线(第一字线)RWL0被连接到参考单元(第一参考单元)RC0的栅极，以及参考单元字线(第二字线)RWL1被连接到参考单元(第二参考单元)RC1的栅极。比特线RBL被共同地连接到参考单元RC0和RC1的漏极，以及源线RHS被共同地连接到参考单元RC0和RC1的源极。
在存储器阵列MA中，存储器阵列正常字线MWL被连接到存储器单元MC0的栅极，以及存储器阵列冗余字线ReWL被连接到存储器单元MC1的栅极。比特线MBL被共同地连接到存储器单元MC0和MC1的漏极，以及源线MHS被共同地连接到存储器单元MC0和MC1的源极。源线RHS和MHS通常被保持在地电平，但当贮存器件处在特定的模式(诸如测试模式等等)时，它可被控制为处在不同的电平。例如，在删除模式时，源线RHS和MHS处在高电平。
参考单元字线RWL0和RWL1、存储器阵列正常字线MWL、以及存储器阵列冗余字线ReWL的负荷容量被设置为相同的(或基本上相同的)负荷容量，以使得这些字线的电位的上升时间成为相等的。
地址转移检测电路ATD接收地址信号ADD和芯片使能消耗CE#。地址转移检测电路ATD具有多条个地址信号线。当至少一条地址信号线转移时(即，当地址信号ADD被输入时)，或当芯片使能消耗CE#降低到地电平时，所需要的脉冲信号(例如字线使能ATD信号SPW，它也是地址转移检测信号)被输出到正常字线预译码器XPDEC、冗余字线预译码器XPRDEC、用于正常字线选择的参考字线控制电路RREGU、和用于冗余字线选择的参考字线控制电路RREDU。而且，地址转移检测电路ATD把感测放大器使能信号SAEN作为另一个需要的脉冲信号输出到感测放大器S/A。
正常字线预译码器XPDEC接收地址信号ADD和字线使能ATD信号SPW以及冗余性确定信号MD。当正常字线预译码器XPDEC接收字线使能ATD信号SPW但没有接收到冗余性确定信号MD时，正常字线预译码器XPDEC根据接收的地址信号ADD输出正常字线选择信号SX到正常字线译码器XDEC和正常字线选择信号转移检测电路XREGS。
正常字线译码器XDEC由用于字线的节点电压HWL供电。正常字线译码器XDEC从正常字线预译码器XPDEC接收正常字线选择信号SX，以及按照正常字线选择信号SX输出一个电压到预定的存储器阵列正常字线MWL(提升字线MWL的电位)，由此选择预定的存储器阵列正常字线MWL。
冗余字线预译码器XPRDEC接收地址信号ADD、字线使能ATD信号SPW以及冗余字线地址信号BADD。冗余字线预译码器XPRDEC根据地址信号ADD执行冗余性确定，以及输出冗余性确定信号MD到正常字线预译码器XPDEC，以及还输出冗余字线选择信号RX到冗余字线译码器XRDEC和冗余字线选择信号转移检测电路XREDS。
冗余字线预译码器XPRDEC和正常字线预译码器XPDEC形成选择确定部分。选择确定部分根据地址信号ADD来确定预定的存储器阵列正常字线MWL和存储器阵列冗余字线ReWL中的哪条字线要被选择。例如，按照本实施例，冗余字线预译码器XPRDEC根据地址信号ADD确定：按照来自正常字线预译码器XPDEC的正常字线选择信号SX而被选择的存储器阵列正常字线MWL是否需要用预定的存储器阵列冗余字线ReWL来替代，以及，只在这样的替代是必须时，冗余字线预译码器XPRDEC才发出冗余性确定信号MD到正常字线预译码器XPDEC。响应于来自冗余字线预译码器XPRDEC的冗余性确定信号MD，正常字线预译码器XPDEC取消正常字线选择信号SX的输出。另一方面，冗余字线预译码器XPRDEC输出用于选择存储器阵列冗余字线ReWL的冗余字线选择信号RX。
冗余字线译码器XRDEC由用于字线的节点电压HWL供电。而且，冗余字线译码器XRDEC从冗余字线预译码器XPRDEC接收冗余字线选择信号RX，以及按照冗余字线选择信号RX输出一个电压到预定的存储器阵列冗余字线ReWL(提升字线ReWL的电位)，由此选择预定的存储器阵列冗余字线ReWL。
比特线译码器YDEC的一个输出端被连接到用于参考阵列的比特线选择栅极线RYSEL。比特线选择栅极线RYSEL被连接到比特线选择晶体管YSR的栅极。比特线译码器YDEC的另一个输出端被连接到用于存储器阵列的比特线选择栅极线MYSEL。比特线选择栅极线MYSEL被连接到比特线选择晶体管YSM的栅极。比特线译码器YDEC根据输入的地址信号ADD执行用于选择任何的参考阵列比特线RBL和任何的存储器阵列比特线MBL的译码运行。
比特线选择晶体管YSR和YSM根据来自比特线译码器YDEC的选择信号选择在参考阵列RA中的任何的多个比特线RBL和在存储器阵列MA中的任何的多个比特线MBL，由此，把选择的比特线RBL和MBL分别连接到感测放大器S/A的输入端。也就是，比特线选择晶体管YSR把参考阵列RA的任何的比特线RBL的一端连接到感测放大器S/A的一个输入端。比特线选择晶体管YSM把存储器阵列MA的任何的比特线MBL的一端连接到感测放大器S/A的另一个输入端。
感测放大器S/A响应于接收到来自地址转移检测电路ATD的感测放大器使能信号而被启动，以及通过线SAOUT输出感测运行的结果。也就是，感测放大器S/A放大在流过存储器单元MC0(或MC1)和参考单元RC0(或RC1)的电流数值之间的差值，以及以数据形式输出放大的结果。
用于选择正常字线的参考字线控制电路RREGU接收：用于字线的节点电压HWL；字线使能ATD信号SPW；测试控制信号STEN；用于控制存储器阵列MA的存储器阵列正常字线MWL的正常字线选择控制信号SDM；以及测试字线选择信号SD0，它是在测试时使用的强制选择信号。参考字线控制电路RREGU将在下面参照图3和4详细地描述，它根据正常字线选择控制信号SDM提升参考单元字线RWL0的电位，正常字线选择控制信号SDM是当存储器阵列MA的非冗余存储器阵列正常字线MWL被选择时被输入的，以便选择参考单元字线RWL0。
用于选择冗余字线的参考字线控制电路RREDU接收：用于字线的节点电压HWL；字线使能ATD信号SPW；测试控制信号STEN；用于控制存储器阵列MA的存储器阵列冗余字线ReWL的冗余字线选择控制信号SDR；以及测试字线选择信号SD1，它是在测试时使用的另一个强迫选择信号。参考字线控制电路RREDU将在下面参照图3和4详细地描述，它根据冗余字线选择控制信号SDR提升参考单元字线RWL1的电位，冗余字线选择控制信号SDR是当存储器阵列MA的存储器阵列冗余字线ReWL被选择时被输入的，以便用于去选择参考单元字线RWL1。
下面描述用于选择正常字线的参考字线控制电路RREGU和用于选择冗余字线的参考字线控制电路RREDU的具体结构。而且，也描述按照本发明的、用于在数据读出运行和测试运行时选择参考字线的方法。
图3是显示图2的用于选择正常字线的参考字线控制电路RREGU和用于选择冗余字线的参考字线控制电路RREDU的一个具体例子(倒相器型字线驱动器)的电路图。
在图3上，在虚线方块中的上部代表用于选择正常字线的参考字线控制电路RREGU1，以及在虚线方块中的下部代表用于选择冗余字线的参考字线控制电路RREDU1。
用于选择正常字线的参考字线控制电路RREGU1由倒相器C0、与门逻辑电路C1、P型晶体管P0、N型晶体管N0-N3、以及字线驱动倒相器DRV0构成。
正如参考字线控制电路RREGU1那样，用于选择冗余字线的参考字线控制电路RREDU1由倒相器C0’、与门逻辑电路C1’、P型晶体管P0’、N型晶体管N0’-N3’、以及字线驱动倒相器DRV1构成。
P型晶体管P0(或P0’)的电阻被设置为非常高的电阻值。当被串联地连接到P型晶体管P0(或P0’)的漏极端的所有的N型晶体管N0-N2(或N0’-N2’)是ON(接通)时，或当只有N型晶体管N3(或N3’)是ON时，字线驱动倒相器DRV0(或DRV1)的输入节点SX0(或SX1)被降低到地电平，以及参考字线RWL0(或RWL1)的电位上升。应当指出，括号中的参考标记表示当用于选择冗余字线的参考字线控制电路RREDU1被启动时使用的单元。
用于选择正常字线的参考字线控制电路RREGU1和用于选择冗余字线的参考字线控制电路RREDU1中的每个参考字线控制电路接收用于字线的节点电压HWL、测试控制信号STEN、和字线使能ATD信号SPW。用于选择正常字线的参考字线控制电路RREGU1还接收测试字线选择信号(第一测试信号)SD0和正常字线选择控制信号SDM。用于选择冗余字线的参考字线控制电路RREDU1还接收测试字线选择信号(第二测试信号)SD1和冗余字线选择控制信号SDR。
在以上的结构中，当从存储器单元读出数据时，测试控制信号STEN是零(地电平)。由于与门逻辑电路C1(或C1’)，N型晶体管N3(或N3’)是OFF，而不管测试参考字线选择信号SD0(或SD1)的输出状态。另一方面，由于倒相器C0和C0’的作用，N型晶体管N0和N0’是ON。当从存储器单元读出数据时，字线使能ATD信号SPW处在高电平(电源电压电平)，所以，N型晶体管N1和N1’都是ON。
当存储器阵列正常字线MWL被选择时，正常字线选择控制信号SDM处在高电平，所以，N型晶体管N2是ON。这样，当所有的N型晶体管N0-N2都是ON时，节点SX0被降低到地电平，以及从字线驱动倒相器DRV0输出一个选择信号到参考单元字线RWL0，由此，参考单元字线RWL0的电位上升。
替换地，当存储器阵列冗余字线ReWL被选择时，冗余字线选择控制信号SDR处在高电平，所以，N型晶体管N2’是ON。这样，当所有的N型晶体管N0’-N2’都是ON时，节点SX1被降低到地电平，以及从字线驱动倒相器DRV1输出一个选择信号到参考单元字线RWL1，由此，参考单元字线RWL1的电位上升。
在测试模式下，即，在参考单元被人工地和强制地访问的情形下，测试控制信号STEN是1(高电平)。这样，由于倒相器C0和C0’的作用，N型晶体管N0和N0’是OFF。所以，不管字线使能ATD信号SPW、正常字线选择控制信号SDM和冗余字线选择控制信号SDR的状态如何，都不能对于数据读出进行控制。
在测试模式下，测试参考字线选择信号SD0和SD1按照输入地址信号ADD转移。当测试参考字线选择信号SD0是1时，N型晶体管N3被接通，这样，节点SX0降低到地电平。因此，从字线驱动倒相器DRV0输出一个选择信号到参考单元字线RWL0，由此，参考单元字线RWL0的电位上升。替换地，当测试参考字线选择信号SD1是1时，N型晶体管N3’被接通，这样，节点SX1降低到地电平。因此，从字线驱动倒相器DRV1输出一个选择信号到参考单元字线RWL1，由此，参考单元字线RWL1的电位上升。
在图3所示的以上的电路例子中，字线驱动器是倒相器型驱动器，其中P型晶体管P0和P0被用作为高阻元件，但本发明并不限于此。本发明可以用不同类型的字线驱动器来实施。例如，可以采用不同于图3倒相器型驱动器的图4的锁存器型字线驱动器。下面参照图4描述用这样的锁存器型字线驱动器进行的参考字线译码控制。
图4是显示图2的、用于选择正常字线的参考字线控制电路RREGU和用于选择冗余字线的参考字线控制电路RREDU的另一个具体例子(锁存器型字线驱动器)的电路图。
在图4上，在虚线方块中的上部代表用于选择正常字线的参考字线控制电路RREGU2，以及在虚线方块中的下部代表用于选择冗余字线的参考字线控制电路RREDU2。
用于选择正常字线的参考字线控制电路RREGU2由倒相器C0、与门逻辑电路C1、NOR(异或门)电路C2、P型晶体管P0和P1、N型晶体管N0-N4、以及字线驱动倒相器DRV0构成。
正如参考字线控制电路RREGU2那样，用于选择冗余字线的参考字线控制电路RREDU1由倒相器C0’、与门逻辑电路C1’、NOR(异或门)电路C2’、P型晶体管P0’和P1’、N型晶体管N0’-N4’、以及字线驱动倒相器DRV1构成。
当所有的N型晶体管N1-N3(或N1’-N3’)是ON(接通)和N型晶体管N0(或N0’)是OFF(断开)时，或当只有N型晶体管N4(或N4’)是ON和N型晶体管N0(或N0’)是OFF时，字线驱动倒相器DRV0(或DRV1)的输入节点SX0(或SX1)被降低到地电平，以及节点SY0(或SY1)被提高到用于字线的高电压HWL，这样，存储器单元字线RWL0(RWL1)的电位上升。应当指出，括号中的参考标记表示当用于选择冗余字线的参考字线控制电路RREDU2被启动时使用的单元。
用于选择正常字线的参考字线控制电路RREGU2和用于选择冗余字线的参考字线控制电路RREDU2中的每个参考字线控制电路可以接收用于字线的节点电压HWL、测试控制信号STEN、和字线使能ATD信号SPW。用于选择正常字线的参考字线控制电路RREGU2还接收测试字线选择信号SD0和正常字线选择控制信号SDM。用于选择冗余字线的参考字线控制电路RREDU2还接收测试字线选择信号SD1和冗余字线选择控制信号SDR。
在以上的结构中，当从存储器单元读出数据时，测试控制信号STEN是零(地电平)。由于与门逻辑电路C1(或C1’)，N型晶体管N4(或N4’)是OFF，而不管测试参考字线选择信号SD0(或SD1)的输出状态。另一方面，由于倒相器C0和C0’的作用，N型晶体管N1和N1’是ON。当从存储器单元读出数据时，字线使能ATD信号SPW处在高电平(电源电压电平)，所以，N型晶体管N2和N2’都是ON。
当存储器阵列正常字线MWL被选择时，正常字线选择控制信号SDM处在高电平，所以，N型晶体管N3是ON。因此，节点SX0被降低到地电平，以及P型晶体管P0被接通，由此节点SY0被增加到用于字线的高电压HWL，以及P型晶体管P1被关断。因为正常字线选择控制信号SDM处在高电平，由于NOR电路C2的作用，N型晶体管N0是OFF。这样，节点SY0不降低到地电平，所以，不产生通过的电流。另一方面，当节点SX0处在地电平时，从字线驱动倒相器DRV0输出一个选择信号到参考单元字线RWL0，由此，参考单元字线RWL0的电位上升。
替换地，当存储器阵列冗余字线ReWL被选择时，由于与以上所述的相同理由，节点SX1被降低到地电平，以及从字线驱动倒相器DRV1输出一个选择信号到参考单元字线RWL1，由此，参考单元字线RWL1的电位上升。
在测试模式下，即，在参考单元RC0(或RC1)被人工地和强制地访问的情形下，测试控制信号STEN是1(高电平)。这样，由于倒相器C0和C0’的作用，N型晶体管N1和N1’是OFF。所以，无论字线使能ATD信号SPW、正常字线选择控制信号SDM和冗余字线选择控制信号SDR的状态，都不能对于数据读出进行控制。
在测试模式下，测试参考字线选择信号SD0和SD1按照输入地址信号ADD转移。当测试参考字线选择信号SD0是1时，N型晶体管N4被接通，这样，节点SX0降低到地电平。结果，由于与以上所述的相同理由，P型晶体管P0被接通，以及P型晶体管P1被关断。在这种情形下，因为测试参考字线选择信号SD0是1(高电平)，由于与门逻辑电路C1和NOR电路C2的作用，N型晶体管N0是。由于这样的一系列作用的结果，参考单元字线RWL0的电位上升。替换地，当测试参考字线选择信号SD1是1(高电平)时，N型晶体管N4’被接通，而N型晶体管N0’被关断，以及P型晶体管P0’被接通，和P型晶体管P1’被关断。结果，节点SX1被降低到地电平，和参考单元字线RWL1的电位上升。
这里，应当指出，当使用图4的锁存器型字线驱动器时，在测试模式期间(当测试控制信号STEN是1时)，必须把正常字线选择控制信号SDM和冗余字线选择控制信号SDR保持在地电平。否则，测试参考字线选择信号SD0和SD1不能被适当地控制。结果，参考单元字线RWL0和RWL1可以同时被选择。当然，不必提供专门的安排，而只要电路被设计成当测试控制信号STEN是1时，使得正常字线选择控制信号SDM和冗余字线选择控制信号SDR处在地电平。
如上所述，包括两条参考单元字线RWL0和RWL1的电路可以容易地用简单的电路结构来控制，而不取决于字线驱动器的类型。而且，即使参考单元字线的数目是3或更多，本发明的控制电路可通过扩展上述的电路结构例子而被实施。图3和4所示的上述的电路结构仅仅是本发明的例子。按照本发明，可以采用任何电路结构，只要提供对于实施本发明所必须的上述的电路特性。
接着，参照图5详细地描述图2的正常字线选择信号转移检测电路XREGS和冗余字线选择信号转移检测电路XREDS，以及在存储器阵列正常字线(或存储器阵列冗余字线)和存储器单元字线之间进行选择以便用于从存储器单元中读出数据的方法。
图5是显示图2的非易失性半导体贮存器件的存储器阵列字线控制电路和参考阵列字线控制电路的主要部分的方框图。
在描述正常字线选择信号转移检测电路XREGS之前，更详细地描述选择存储器阵列正常字线MWL的运行。在图5所示的例子中，假设用于选择存储器阵列正常字线MWL的地址信号线的数目是n(其中n是自然数)。响应于地址信号ADD，正常字线预译码器XPDEC通过一组2n条正常字线选择信号线，发送正常字线选择信号SX到正常字线译码器XDEC。正常字线译码器XDEC根据正常字线选择信号SX提升想要的主要存储器正常字线MWL的电位。
当发送正常字线选择信号SX的至少一条的2n条正常字线选择信号线转移到高电压电平时，正常字线选择信号转移检测电路XREGS检测这个转移，以便输出正常字线选择控制信号SDM到用于选择正常字线的参考字线控制电路RREGU。正常字线选择控制信号SDM表示任何一条的存储器阵列正常字线MWL是否被选择。响应于这个触发信号SDM，参考字线控制电路RREGU提升参考单元字线RWL0的电位。被包括在用于发送正常字线选择控制信号SDM的信号线组中的信号线的数目i(其中i是自然数)可以小于被包括在用于发送正常字线选择信号SX的信号线组中的信号线的数目2n。
在本实施例中，表示存储器阵列正常字线MWL的选择的正常字线选择控制信号SDM从正常字线选择信号转移检测电路XREGS被输入到参考字线控制电路RREGU，由此，参考字线控制电路RREGU提升参考单元字线RWL0的电位。然而，本发明并不限于这样的结构。例如，在不用提供正常字线选择信号转移检测电路XREGS的情况下，正常字线选择信号SX可以通过包括2n信号线的信号线组被直接输入到参考字线控制电路RREGU，由此，参考字线控制电路RREGU提升参考单元字线RWL0的电位。
考虑到参考字线控制电路RREGU的结构和布局面积，在参考单元字线RWL0通过使用正常字线选择信号转移检测电路XREGS而被选择的情形下，用于发送正常字线选择信号SX的信号线组可以仅仅包括一条信号线或多条信号线。当然，当正常字线选择信号转移检测电路XREGS被提供时，与当正常字线选择信号SX通过包括2n信号线的信号线组被直接输入到参考字线控制电路RREGU而不用提供正常字线选择信号转移检测电路XREGS时相比较，信号线的数目可大大地减小。
在描述冗余字线选择信号转移检测电路XREDS之前，更详细地描述选主要存储器冗余字线ReWL的运行。如图5所示，用于选择字线的地址信号ADD也被输入到冗余字线预译码器XPRDEC。冗余字线预译码器XPRDEC输出冗余字线选择信号RX到冗余字线译码器XRDEC，以及还把表示正常字线是否要用冗余字线来替代的冗余确定信号MD输出到正常字线预译码器XPDEC。在图5所示的例子中，假设被包括在用于发送冗余字线选择信号RX的信号线组中的信号线的数目是m(其中m是自然数)。数量”m”等于冗余字线的数量。这个信号线组被连接到冗余字线译码器XRDEC。冗余字线译码器XRDEC根据通过以上的信号线组发送的冗余字线选择信号RX提升想要的存储器阵列冗余字线ReWL的电位。
当用于发送冗余字线选择信号RX的m条信号线中的至少一条转移到高电压电平时，冗余字线选择信号转移检测电路XREDS检测这个转移，以便输出冗余字线选择控制信号SDR到用于选择冗余字线的参考字线控制电路RREDU。冗余字线选择控制信号SDR表示任何一条的存储器阵列冗余字线ReWL是否被选择。响应于这个触发信号SDR，参考字线控制电路RREDU提升参考单元字线RWL1的电位。被包括在用于发送冗余字线选择控制信号SDR的信号线组中的信号线的数目j(其中j是自然数)可以小于被包括在用于发送冗余字线选择信号RX的信号线组中的信号线的数目m。
在本实施例中，表示存储器阵列冗余字线ReWL的选择的冗余字线选择控制信号SDR将会从冗余字线选择信号转移检测电路XREDS输入到参考字线控制电路RREDU，由此，参考字线控制电路RREDU提升参考单元字线RWL1的电位。然而，本发明并不限于这样的结构。例如，在不提供冗余字线选择信号转移检测电路XREDS的情况下，冗余字线选择信号RX可以通过包括m信号线在内的信号线组而被直接输入到参考字线控制电路RREDU，由此，参考字线控制电路RREDU提升参考单元字线RWL1的电位。
考虑到参考字线控制电路RREDU的结构和布局面积，在参考单元字线RWL1通过使用冗余字线选择信号转移检测电路XREDS而被选择的情形下，用于发送冗余字线选择信号RX的信号线组可以仅仅包括一条信号线或多条信号线。当然，当冗余字线选择信号转移检测电路XREDS被提供时，与冗余字线选择信号RX通过包括m信号线的信号线组被直接输入到参考字线控制电路RREDU而不用提供冗余字线选择信号转移检测电路XREDS时相比较，信号线的数目可大大地减小。
如上所述，正常字线选择信号转移检测电路XREGS检测正常字线选择信号SX的转移，然后把正常字线选择控制信号SDM输出到用于选择正常字线的参考字线控制电路RREGU。这样，当正常字线选择信号转移检测电路XREGS被提供时，与其相关的是，正常字线选择控制信号SDM的输出时序相对于正常字线选择信号SX的时序被延时，因此，在参考单元字线RWL0的电位与存储器阵列正常字线MWL的电位的上升时间之间会引起时间差。然而，在实际的设备中，由于大量的存储器单元MC0被连接到正常字线，正常字线的线电容(栅极电容)几乎主导着正常字线的电位的上升时间。因此，由正常字线选择信号转移检测电路XREGS造成的正常字线选择控制信号SDM的延时很少会引起在参考单元字线RWL0的电位与存储器阵列正常字线MWL的电位的上升时间之间的差值。
如上所述，冗余字线选择信号转移检测电路XREDS检测冗余字线选择信号RX的转移，然后把冗余字线选择控制信号SDR输出到用于选择冗余字线的参考字线控制电路RREDU。这样，当冗余字线选择信号转移检测电路XREDS被提供时，冗余字线选择控制信号SDR的输出时序相对于冗余字线选择信号RX的时序被延时。然而，在这种情形下，由于冗余字线个存储器单元MC1的线电容，因而由冗余字线选择信号转移检测电路XREDS造成的冗余字线选择控制信号SDR的延时很少会引起在参考单元字线RWL1的电位与存储器阵列冗余字线ReWL的电位的上升时间之间的差值。
现在描述以上的结构的运行。具体地，参照图6的时序图描述当非冗余正常字线MWL被选择时执行的数据读出运行。
在图6上，水平轴代表时间(t0到t6)，以及垂直轴代表每个信号的电压电平。图6从该图中的顶部到底部显示：电源电压VCC；用于字线的节点电压HWL；芯片使能信号CE#，它是用于驱动贮存器件的控制信号；输出使能信号OE#，它是用于允许数据输出的控制信号；字线使能ATD信号SPW，它是从地址转移检测电路ATD输出的；正常字线选择控制信号SDM；冗余字线选择控制信号SDR；参考单元字线RWL0的电位；参考单元字线RWL1的电位；正常字线选择信号SX；存储器阵列正常字线MWL的电位；和存储器阵列冗余字线ReWL的电位。当芯片使能信号CE#和输出使能信号OE#处在地电平时，可以执行数据读出运行。
参照图6，在贮存器件30在时间t0被供电以后，被用于读出数据的字线的节点电压HWL在时间t1开始上升。
在紧接在贮存器件30被供电后出现的时间t2，非易失性半导体贮存器件30(诸如快闪EEPROM)处在数据可读出状态。也就是，在这个状态下，通过把芯片使能信号CE#减小到地电平，可以从贮存器件30中读出数据。
然后，在时间t3，字线使能ATD信号SPW响应于芯片使能信号CE#的降低而上升。响应于字线使能ATD信号SPW的上升，正常字线预译码器XPDEC提升正常字线选择信号SX，以及把这个上升的信号SX输出到正常字线译码器XDEC和正常字线选择信号转移检测电路XREGS。
在时间t4，响应于正常字线选择信号SX的上升，正常字线译码器XDEC开始提升预定的存储器阵列正常字线MWL的电位。
另一方面，正常字线选择信号转移检测电路XREGS检测正常字线选择信号SX的转移(高电平电压)，然后把正常字线选择控制信号SDM输出到用于选择正常字线的参考字线控制电路RREGU。参考字线控制电路RREGU检测到正常字线选择控制信号SDM达到电源电压电平，以及开始提升预定的参考单元字线RWL0的电位。如上所述，正常字线选择信号转移检测电路XREGS的运行时间由字线的线电容补偿到一定的程度，所以，参考单元字线RWL0的预定电位的上升时间与预定的存储器阵列正常字线MWL的上升时间几乎是同时出现的。
过了一些时间，完成数据读出，然后，在时间t5，字线使能ATD信号SPW降低到低电平。结果，参考单元字线RWL0和预定的存储器阵列正常字线MWL的电位在时间t6，降低到地电平。
这样，响应于触发信号(即，用于选择存储器阵列正常字线MWL的正常字线选择信号SX或表示存储器阵列正常字线MWL的选择的正常字线选择控制信号SDM)，参考单元字线RWL0的电位被提升，由此，参考单元字线RWL0的电位和存储器阵列正常字线MWL的电位的上升时间的差别可以尽可能地消除到一个可忽略的水平，而同时参考单元字线RWL0和存储器阵列正常字线MWL的负荷容量变为互相相等。因此，感测放大器S/A发生错误读数的可能性大大地减小，即使是在数据读出运行开始时。而且，如果错误读数的可能性被大大地减小，则数据读出运行的开始的时间出现得更早。结果，数据读出速度可进一步提高，而不造成数据错误读出。
接着，参照图7的时序图描述当冗余字线被选择时执行的数据读出运行。在图7上，除了上述的各种信号以外，还考虑冗余性确定信号MD和冗余字线选择信号RX，以及替代存储器阵列正常字线MWL而考虑冗余字线。从时间t0到时间t3的运行是与图6上描述的完全相同，所以这里省略对此的描述。以下的描述从时间t4开始。
自从字线使能ATD信号SPW上升过了一些时间后，正常字线选择信号SX在时间t4上升到电源电压电平。正常字线选择信号转移检测电路XREGS检测正常字线选择信号SX的转移(高电平电压)，以便提升正常字线选择控制信号SDM。响应于这个运行，参考单元字线RWL0和存储器阵列正常字线MWL的电位开始上升。
然而，紧接在这以后，在时间t4，从冗余字线预译码器XPRDEC输出冗余性确定信号MD到正常字线预译码器XPDEC。正常字线选择信号SX和表示正常字线的选择的正常字线选择控制信号SDM降低到低电平。结果，参考单元字线RWL0和存储器阵列正常字线MWL转移到地电平。
这样，响应于冗余性确定信号MD的发出，冗余字线预译码器XPRDEC输出冗余字线选择信号RX到冗余字线译码器XPDEC和冗余字线选择信号转移检测电路XREDS。
然后，冗余字线选择信号转移检测电路XREDS检测冗余字线选择信号RX的转移(高电平电压)，以及输出冗余字线选择控制信号SDR到参考字线控制电路RREDU。
在时间t5，参考字线控制电路RREDU响应于冗余字线选择控制信号SDR的上升，开始提升参考单元字线RWL1的电位。同时，冗余字线译码器XRDEC响应于冗余字线选择信号RX的上升，开始提升预定的存储器阵列冗余字线ReWL的电位。
在本例中，在存储器阵列正常字线MWL的电位开始上升以后，存储器阵列正常字线MWL被抵消以及被切换到预定的存储器阵列冗余字线ReWL。这是因为，如上所述，正常字线预译码器XPDEC不希望地发出正常字线选择信号SX，而同时冗余字线预译码器XPRDEC根据地址信号ADD来考虑：预定的存储器阵列正常字线MWL是否被切换到预定的存储器阵列冗余字线ReWL，因此，对于由冗余性确定信号MD抵消正常字线选择信号SX，需要一定长度的时间。
经过一定时间后，数据读出完成，然后，在时间t6，字线使能ATD信号SPW降低到低电平。响应于字线使能ATD信号SPW的降低，参考单元字线RWL1和存储器阵列冗余字线ReWL在时间t7降低到地电平。
正如以上结合传统的技术描述的，在传统的存储器器件中，当必须用存储器阵列冗余字线ReWL来代替根据输入的地址信号而选择的预定的存储器阵列正常字线MWL时，正常字线选择信号SX通常在冗余性确定过程完成以后被取消，此后，进行冗余字线选择。这样，存储器阵列冗余字线ReWL的电位的上升时间相对于预定的存储器阵列正常字线MWL的电位的上升时间不可避免地会延时。所以，在使用传统的参考字线控制方法的情形下，在存储器阵列冗余字线ReWL的电位的上升时间和参考单元字线RWL的电位的上升时间之间产生相当大的时间差。
然而，按照本发明，通过用存储器阵列冗余字线ReWL代替存储器阵列正常字线MWL产生的延迟时间，可以通过在多条参考单元字线RWL(在以上的例子中，是两条参考单元字线RWL0和RWL1)中间的参考阵列RA中执行类似的替代而被补偿。也就是，由正常字线预译码器XPDEC和冗余字线预译码器XPRDEC形成的选择确定部分可根据地址信息确定：存储器阵列正常字线MWL和存储器阵列冗余字线ReWL中的哪一个要被选择。在确定后，正常字线译码器XDEC(或冗余字线译码器XRDEC)选择存储器阵列正常字线MWL(或存储器阵列冗余字线ReWL)，以及同时，用于选择正常字线的参考字线控制电路RREGU(或用于选择冗余字线的参考字线控制电路RREDU)可以选择参考单元字线RWL0(RWL1)。因此，即使在存储器阵列冗余字线ReWL被选择时，数据读出时间可被减小，而不会恶化感测放大器S/A的感测能力。
如上所述，按照本发明的这个实施例，参考单元字线RWL0(或RWL1)的电位与存储器阵列正常字线MWL(或存储器阵列冗余字线ReWL)的电位以同步方式被提升。因此，即使感测放大器S/A的感测时间被地址转移检测电路ATD设置为在字线上升时间之前发生，也可以达到数据的高速读出而不会造成错误操作。而且，由于这样的安排，可以得到相当大的感测余量，以便达到可靠的数据读出。
虽然在以上的实施例中没有具体地描述，这个实施例的半导体贮存器件可以在以蜂窝电话终端或PDA(个人数字助理)为代表的信息设备中容易地被引用，以及在这样的信息设备中，可以得到本发明的高速度数据读出效果。例如，在蜂窝电话终端的情形下，可以发送/接收在电子邮件系统等等中使用的字符信息和图象信息以及声音信息。这些信息被存储在非易失性半导体贮存器件(诸如快闪存储器)中，而且，要被处理的这样的信息量将随着蜂窝电话终端的功能的开发而不断地增加。因此，对于进一步增加处理这样的信息的速度有不断增长的要求。具体地，例如，要求减小对于读出(要被压缩/解压缩以用于传输的)数据所需要的时间、减小对于读出控制代码(诸如用于这样的数据压缩/解压缩的程序)所需要的的时间，以及减小对于执行数据压缩/解压缩所需要的的时间，等等。本发明的半导体贮存器件可以在信息和控制代码贮存部分中被引用，以及满足以上对于高速信息处理的要求。
例如，考虑具有图18所示的结构的信息设备40(诸如蜂窝电话终端)。信息设备40包括：信息和控制代码贮存部分；操作输入部分，诸如操作键等等；用于显示初始图象、信息处理的结果等等的显示部分，诸如液晶显示设备；用于发送/接收信息的发送/接收部分；以及CPU(中央处理器)，它用于当在执行各种信息处理的同时发送或接收某些信息时，响应于来自操作输入部分的输入操作指令以便根据预定的信息处理程序和相关数据在信息和控制代码贮存部分上执行读/写处理(存储器运行)。本发明的半导体贮存器件可以容易地用作为信息和控制代码贮存部分，在这样的情形下，在信息设备40中可以达到本发明的高速度数据读出效果。
如上所述，按照本发明，参考单元的字线的电位和从其中要读出数据的存储器单元的字线的电位以同步的方式被提升。即使如在传统的器件中那样在所需要的字线的电位达到预定的电压之前开始读数据时，也可以提高数据读出速度而不会造成错误运行。
而且，由于对数据读出速度的这样的改进，可以达到对于可靠的数据读出相当大的感测余量。
而且，参考阵列的第一字线(或第二字线)和存储器阵列的正常字线(或冗余字线)具有相同的负荷容量。这样，这些字线的上升时间也是相同的，结果，读访问时间可进一步缩短而不引起错误运行。
再者，本发明的半导体贮存器件可以容易地应用于信息设备，在这样的情形下，在信息设备的数据读出运行时，可以达到本发明的高速度数据读出效果。
各种其他的修正对于本领域技术人员将是很明显的和容易作出的，而不会背离本发明的范围和精神。因此，不希望把这里的附属权利要求局限于这里所阐述的说明，而是广义地构建了权利要求书。

Claims (14)

1.半导体贮存器件，包括：
存储器阵列，其中包括多个存储器单元；
参考阵列，其中包括多个参考单元；
译码器部分，用于根据地址信息从所述存储器单元中选择一个存储器单元和从所述参考单元中选择一个参考单元；以及
比较/输出部分，与该译码器部分相连接，用于比较由译码器部分选择的存储器单元的读电压电平和由译码器部分选择的参考单元的读电压电平，以便以数据形式输出比较的结果；其中：
译码器部分同时输出一个选择信号给存储器单元的字线和一个选择信号给参考单元的字线；
该译码器部分包括：一个用于接收该地址信息的选择确定部分；一个与该存储器阵列相连接的正常字线控制部分；一个与该存储器阵列相连接的冗余字线控制部分；一个与该选择确定部分相连接的第一参考字线控制部分；以及一个与该选择确定部分相连接的第二参考字线控制部分；以及
该比较/输出部分包括一个感测放大器。
2.按照权利要求1的半导体贮存器件，其中：
存储器阵列包括分别被连接到正常字线的一个或多个存储器单元，和分别被连接到冗余字线的一个或多个存储器单元；以及
参考阵列包括可与被连接到正常字线的存储器单元相比较的第一参考单元，和可与被连接到冗余字线的存储器单元相比较的第二参考单元。
3.按照权利要求2的半导体贮存器件，其中：
当正常字线被选择时，译码器部分与正常字线的选择同时地进行对被连接到第一参考单元的第一字线的选择；以及
当冗余字线被选择时，译码器部分与冗余字线的选择同时地进行对被连接到第二参考单元的第二字线的选择。
4.按照权利要求3的半导体贮存器件，其中：
该选择确定部分用于根据地址信息来确定正常字线和冗余字线中的哪个字线要被选择；
该正常字线控制部分当确定了正常字线要被选择时，用于按照地址信息选择正常字线；
该冗余字线控制部分当确定了冗余字线要被选择时，用于按照地址信息选择冗余字线；
该第一参考字线控制部分当确定了正常字线要被选择时，用于选择第一字线；以及
该第二参考字线控制部分当确定了冗余字线要被选择时，用于选择第二字线。
5.按照权利要求4的半导体贮存器件，其中：
当确定正常字线要被选择时，第一参考字线控制部分接收用于正常字线的选择信号或表示正常字线要被选择的信号，以及选择第一字线，以便作为触发器来使用用于正常字线的选择信号或表示正常字线要被选择的信号；以及
当确定冗余字线要被选择时，第二参考字线控制部分接收用于冗余字线的选择信号或表示冗余字线要被选择的信号，以及选择第二字线，以便作为触发器来使用用于冗余字线的选择信号或表示冗余字线要被选择的信号。
6.按照权利要求4的半导体贮存器件，其中：
第一测试信号可被输入到第一参考字线控制部分，以及第一参考单元响应于第一测试信号而被强制地选择；以及
第二测试信号可被输入到第二参考字线控制部分，以及第二参考单元响应于第二测试信号而被强制地选择。
7.按照权利要求4的半导体贮存器件，其中：
响应于检测到地址信息中的改变而被输出的地址转移检测信号，可被输入到第一参考字线控制部分和第二参考字线控制部分；以及
当地址转移检测信号被输入时，可以进行参考字线的控制。
8.按照权利要求2的半导体贮存器件，其中第一参考单元和第二参考单元被设置为同一个门限值。
9.按照权利要求2的半导体贮存器件，其中第一参考单元和第二参考单元被共同地连接到同一个比特线。
10.按照权利要求2的半导体贮存器件，其中被连接到第一参考单元的第一字线的负荷容量与被连接到第二参考单元的第二字线的负荷容量分别等于正常字线的负荷容量与冗余字线的负荷容量。
11.按照权利要求3的半导体贮存器件，其中第一参考单元和第二参考单元被设置为同一个门限值。
12.按照权利要求3的半导体贮存器件，其中第一参考单元和第二参考单元被共同地连接到同一个比特线。
13.按照权利要求3的半导体贮存器件，其中被连接到第一参考单元的第一字线的负荷容量与被连接到第二参考单元的第二字线的负荷容量分别等于正常字线的负荷容量与冗余字线的负荷容量。
14.通过使用按照权利要求1的半导体贮存器件来执行数据读出运行的信息设备。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004013961A (ja) * 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US7372731B2 (en) * 2003-06-17 2008-05-13 Sandisk Il Ltd. Flash memories with adaptive reference voltages
WO2006129344A1 (ja) * 2005-05-30 2006-12-07 Spansion Llc 半導体装置
US7180782B2 (en) * 2005-06-10 2007-02-20 Macronix International Co., Ltd. Read source line compensation in a non-volatile memory
TWI316712B (en) * 2006-06-27 2009-11-01 Silicon Motion Inc Non-volatile memory, repair circuit, and repair method thereof
JP2008192232A (ja) * 2007-02-05 2008-08-21 Spansion Llc 半導体装置およびその制御方法
US7643337B2 (en) * 2007-07-17 2010-01-05 Macronix International Co., Ltd. Multi-bit flash memory and reading method thereof
US8072802B2 (en) * 2008-12-05 2011-12-06 Spansion Llc Memory employing redundant cell array of multi-bit cells
KR101553375B1 (ko) 2009-04-30 2015-09-16 삼성전자주식회사 플래시 메모리 장치
JP5494455B2 (ja) * 2010-12-09 2014-05-14 富士通セミコンダクター株式会社 半導体記憶装置
JP2011151404A (ja) * 2011-03-03 2011-08-04 Spansion Llc 半導体装置
KR102162701B1 (ko) * 2013-07-30 2020-10-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템
JP6356837B1 (ja) * 2017-01-13 2018-07-11 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US10546629B1 (en) * 2018-10-10 2020-01-28 Micron Technology, Inc. Memory cell sensing based on precharging an access line using a sense amplifier

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203291A (en) 1981-06-09 1982-12-13 Mitsubishi Electric Corp Memory circuit
JPS59185097A (ja) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd 自己診断機能付メモリ装置
JPS6177946A (ja) * 1984-09-26 1986-04-21 Hitachi Ltd 半導体記憶装置
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
EP0798727B1 (en) * 1996-03-29 2004-05-26 STMicroelectronics S.r.l. Data reading path management architecture for a memory device, particularly for non-volatile memories
US6535434B2 (en) * 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence

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US6751131B2 (en) 2004-06-15
DE60223894D1 (de) 2008-01-17

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