CN1452773A

CN1452773A - 半导体存储装置及其更新方法

Info

Publication number: CN1452773A
Application number: CN01815029A
Authority: CN
Inventors: 高桥弘行; 中川敦; 加藤羲之; 稻叶秀雄; 小松宪明; 广田卓哉; 吉田昌弘
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-08-31
Filing date: 2001-08-30
Publication date: 2003-10-29
Anticipated expiration: 2021-08-30
Also published as: EP1335383A1; US20040041173A1; WO2002019340A1; TW517235B; CN100576347C; EP1335383A4; KR20030028827A; US6944081B2

Abstract

提供一种比现有产品更能减小更新时的消耗电力的半导体存储装置。单元阵列S0、S1分别被划分成4个块B00～B03、B10～B13。进行普通的读出/写入时，通过用指定字线的地址数据选择单元阵列中的一方，同时选择已被选择的单元阵列的1个块，并进一步选择该块内的1个字线。另一方面，进行更新时，选择一方单元阵列，已被选择的单元阵列的4个块同时被更新。即，从4个块分别选择1个字线，更新已被选择的字线。这样，和同时更新多个单元阵列时比，能够降低消耗电力。

Description

半导体存储装置及其更新方法

发明领域

本发明涉及一种半导体存储装置及其更新方法，特别涉及一种降低更新动作时的消耗电力的半导体存储装置及其更新方法。

背景技术

特开平8-77769号公开了进行更新动作的半导体存储装置的以往的构成例。图1表示的是该半导体存储装置的以往的构成例的方框图。半导体存储装置除存储器阵列2a、2b外，还具有以下构成：存储器阵列2a、2b的读出/写入地址Add被输入到地址缓冲器1。第一X缓冲器3a连接地址缓冲器1，接受从地址缓冲器1输出的地址数据AD的输入，根据外部输入信号/RASAN(以下，/表示负逻辑信号)进行读取输出。

第一多路复用器4a的输入端连接第一X缓冲器3a及地址产生电路10，其输出端连接第一X译码器5a。第一多路复用器4a根据更新控制信号/AR而被控制。在普通动作模式即非更新模式，更新控制信号/AR为“1”，第一多路复用器4a把来自第一X缓冲器3a的输出供给第一X译码器5a。另一方面，在更新模式，更新控制信号/AR为“0”，把来自地址产生电路10的输出供给第一X译码器5a。

第一X译码器5a对来自第一多路复用器4a的输出进行译码，根据该译码结果驱动第一存储器阵列2a的字线。第一读出放大电路6a把在存储器阵列2a的位线上得到的信号进行放大，并输出给I/O缓冲器(图示略)。

第一门电路7a连接更新存储激活电路12，根据来自更新存储激活电路12的信号/RASR及外部输入信号/RASRN，产生激活第一X译码器5a、第一读出放大电路6a的第一激活信号/RASA，使第一X译码器5a、第一读出放大电路6a激活。

利用上述各构成要素2a、3a、4a、5a、6a、7a，构成第一存储体BKA。另外，省略选择位线的列译码器及其控制系统的记述。

第二X缓冲器3b连接地址缓冲器1，接受从地址缓冲器1输出的地址数据BD的输入，根据外部输入信号/RASRN进行读取输出。

第二多路复用器4b的输入端连接第二X缓冲器3b及地址产生电路10，其输出端连接第二X译码器5a。第二多路复用器4b根据更新控制信号/AR而被控制。在普通动作模式即非更新模式，更新控制信号/AR为“1”，第二多路复用器4b把来自第二X缓冲器3b的输出供给第二X译码器5b。另一方面，在更新模式，更新控制信号/AR为“0”，把来自地址产生电路10的输出供给第二X译码器5b。

第二X译码器5b对来自第二多路复用器4b的输出进行译码，根据该译码结果驱动第二存储器阵列2b的字线。第二读出放大电路6b把在存储器阵列2b的字线上得到的信号进行放大，并输出给I/O缓冲器(图示略)。

第二门电路7b连接更新存储激活电路12，根据来自更新存储激活电路12的信号/RASR及外部输入信号/RASRN，产生激活第二X译码器5b、第二读出放大电路6b的第二激活信号/RASB，使第二X译码器5b、第二读出放大电路6b激活。

利用上述各构成要素2b、3b、4b、5b、6b、7b，构成第二存储体BKB。另外，省略选择位线的列译码器及其控制系统的记述。

更新模式检测电路11根据选片信号/CS、信号/RAS、信号/CAS和写入使能信号/WE，检测出更新模式已被指定，输出更新信号/AR(脉冲信号)。更新存储激活电路12连接更新模式检测电路11，接受更新信号/AR，把使存储体BKA、BKB均激活的信号/RASR供给门电路7a、7b。更新计数器13连接更新模式检测电路11，接受更新信号/AR，依次增序计数更新信号/AR，并把其计数值供给地址产生电路10。地址产生电路10由锁存电路构成，根据更新信号/AR读取更新计数器13的输出，并供给多路复用器4a、4b。

这种构成在进行普通的读出/写入时(AR＝“1”)，地址Add作为地址数据AD通过地址缓冲器1被供给X缓冲器3a及4a。然后，例如输出选择存储体BKA的存储器阵列2a的信号/RASAN(“0”)时，地址数据AD被读入到X缓冲器3a。此时，更新信号/AR为“1”，因此，X缓冲器3a内的地址数据AD通过多路复用器4a被供给X译码器5a。此时，门电路7a把上述信号/RASAN输出给X译码器5a和读出放大电路6a，激活这些电路。这样，通过X译码器5a选择地址数据AD对应的存储器阵列2a的字线。

另一方面，在存储器阵列2a、3a更新时，从更新模式检测电路11输出更新信号/AR(“0”)。更新存储激活电路12接受该更新信号/AR，把信号/RASR输出给门电路7a、7b。门电路7a、7b接受该信号/RASR，输出信号/RASA、信号/RASB，分别激活X译码器5a、读出放大电路6a及X译码器5b、读出放大电路6b。

另外，输出更新信号/AR时，更新计数器13进行增序计数，该计数输出被读入到地址产生电路10。被读入的数据通过多路复用器4a、4b分别供给X译码器5a、5b。这样，对应上述更新计数器13的输出存储器阵列2a、2b的字线被更新。然后，再次输出更新信号/AR(“0”)，更新计数器13被增序计数，根据该计数输出，存储器阵列2a、2b的字线被激活。以后反复上述动作。

以上是图1所示半导体存储装置的概略构成及动作。如上述说明所明确的，该半导体存储装置采用存储体构成，可以使各存储体BKA、BKB分别独立动作。这样，进行更新时，存储器阵列2a、2b的外围电路均被激活，存储器阵列2a、2b的各1个字线同时被选择，这些字线涉及的存储器单元被同时更新。

与上述的存储体构成的半导体存储装置相对，单元阵列构成的半导体装置也被公众所知。该单元阵列构成的半导体装置，即使设有多个存储器阵列，也不能独立进行各存储器阵列的读出/写入。换言之，单元阵列构成的半导体装置可以称为是对应存储体构成的1个存储体的构成。

但是，该单元阵列构成的读出/写入只能同时对1个存储器阵列进行，但可以对多个存储器阵列同时进行更新。以往，该单元阵列构成的半导体装置在进行更新时，为缩短更新时间，同时更新多个存储器阵列。

这样，以往，需要更新的半导体存储装置，存储体构成式和块构成式均为了缩短更新时间，而同时更新多个存储器阵列。

但是，近年来，携带电话等各种携带机器广泛使用半导体存储装置。该携带机器使用的半导体存储装置，具有如何降低消耗电力的重大课题。特别是，DRAM或虚拟SRAM等需要更新的半导体存储装置，具有如何降低更新动作时的消耗电力的重要课题。但是，上述以往的半导体存储装置，存储体构成和块构成的半导体存储装置均有更新时的消耗电力大的缺点。即，同时更新多个存储器阵列可以缩短更新时间，但更新时，各存储器阵列的外围电路均需要激活，因此消耗电力增加。另外，这里的虚拟SRAM，是具有和DRAM(动态随即存取存储器)相同的存储器阵列，具有和SRAM相同的使用便利性的半导体存储装置。

发明内容

考虑到上述情况，本发明的目的是，提供一种半导体存储装置及其更新方法，和以往比，进一步降低了更新时的消耗电力。

本发明是为解决上述课题而开发的，本发明的半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，其特征在于，具有：多个第1选择电路，设置在所述多个单元阵列的每一个上；和第2选择电路，根据内部地址信号向所述多个第1选择电路输出共用的选择信号；在进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，仅仅有选择性地激活所述多个第1选择电路中上述被选择的单元阵列的第1选择电路。

所述被选择的单元阵列的第1选择电路可以一并选择多个字线。

所述第2选择电路，选择所述多个单元阵列中的1个单元阵列，仅激活被选择的单元阵列的第1选择电路。

此外，还具有地址输入单元，和第2选择电路进行电气连接，根据从外部输入的地址信号输出内部地址信号，向所述第2选择电路提供内部地址信号。

另外，所述第1选择电路，具有输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，所述第1字线选择信号是输入到多个字驱动器的选择信号，所述第2字线选择信号是输入到所述多个字驱动器的选择信号，该多个字驱动器分别被输入了所述第1字线选择信号，多个所述第1字线选择信号之间可以由共用的选择信号构成。

此外，还具有升压电路，仅向所述多个第1选择电路中被选择性地激活的第1选择电路，选择性地提供升压电位。

对所述存储器单元进行数据读出动作及数据写入动作时，所述第1及第2字线选择电路分别输出1个信号。

所述多个单元阵列分别被划分成多个块，各块具有连接所述存储器单元的漏端子的数据读出单元。

进行更新动作时，一并被选择的多个所述第1字线选择信号被选择与所述各块相同的个数。

所述地址输入单元由门电路构成，根据选片信号控制所述外部地址信号的导通和断开。

所述第1字线选择电路，根据从外部供给的更新信号，输出选择所述单元阵列的多个块的第1字线选择信号。

所述第1字线选择电路，在从外部供给更新信号时，输出选择所述单元阵列的所有块的第1字线选择信号。

所述第1字线选择电路，由根据所述第2选择电路的输出，输出所述第1字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。

所述升压驱动器，由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出升压信号或低电压信号的开关电路构成。

所述第2字线选择电路，是根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的选择电路。

所述第2字线选择电路，由根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。

所述升压驱动器，由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出高电压信号或低电压信号的开关电路构成。

所述字驱动器，由取得所述第1字线选择信号和所述第2字线选择信号的“与”逻辑的”与”电路构成。

所述”与”电路，是根据所述第1字线选择信号，控制所述第2字线选择信号的导通和断开的开关电路。

所述”与”电路，是根据所述第1字线选择信号，使所述第2字线选择信号升压并输出，或作为低电平信号输出的开关电路。

所述”与”电路，还由通过升压电压驱动的触发电路；通过所述第1字线选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和所述触发电路为使能状态时，根据所述第2字线选择信号驱动所述触发电路的第2开关电路构成。

所述”与”电路，还由第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号驱动的第2开关电路；和根据所述负荷和所述第1开关电路的连接点的电压，输出升压信号或低电压信号的第2电路构成。

所述”与”电路，还由晶体管，所述第1字线选择信号的输出被供给门极，所述第2字线选择信号被施加给源极，漏极通过负荷连接电源电压；和根据所述晶体管的漏电压，选择性地输出升压信号或低电压信号的选择电路构成。

另外，本发明提供的设置有多个单元阵列半导体存储装置，该单元阵列具有需要更新动作的多个存储器单元，具有：响应外部地址信号输出内部地址信号的地址输入单元；设置在所述多个单元阵列的每一个上的多个第1选择电路；和第2选择电路，和所述地址输入单元进行电连接，根据来自所述输入单元的内部地址信号，向所述多个第1选择电路输出共用的选择信号，其特征在于，进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，所述第1选择电路一并选择多个字线。

所述第2选择电路，选择所述多个单元阵列中的1个单元阵列。

所述第1选择电路，具有输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，所述第1字线选择信号是输入到多个字驱动器的选择信号，所述第2字线选择信号是输入到所述多个字驱动器的选择信号，且由在多个所述第1字线选择信号之间共用的选择信号构成，该多个字驱动器分别被输入了所述第1字线选择信号，。

此外，还具有升压电路，仅向所述多个第1选择电路中被选择的单元阵列的第1选择电路，选择性地提供升压电位。

所述多个单元阵列分别被划分成多个块，各块具有连接所述单元的漏端子的数据读出单元。

进行更新动作时，一并被选择的多个所述第1字线选择信号使所述各块仅选择相同个数。

所述第1字线选择电路，在从外部供给更新信号时，输出选择所述单元阵列的多个块的第1字线选择信号。

所述第2字线选择电路，由根据所述第2选择电路的输出，输出选择所述第2字线的第2字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。

所述”与”电路，还由通过升压电压进行驱动的触发电路；通过所述第1字线选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和所述触发电路为使能状态时，根据所述第2字线选择信号驱动所述触发电路的第2开关电路构成。

所述”与”电路，还由第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号进行驱动的第2开关电路；和根据所述负荷和所述第1开关电路的连接点的电压，输出升压信号或低电压信号的第2电路构成。

此外，本发明提供的选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：通过升压电压进行驱动的触发电路；通过所述第1选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和所述触发电路为使能状态时，根据所述第2选择信号驱动所述触发电路的第2开关电路。

例如，所述选择电路可以由译码电路构成，所述第1及第2选择信号也可以是译码信号。

另外，所述选择电路可以由字译码电路构成，所述第1及第2选择信号也可以是字线选择信号。

另外，本发明提供一种选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号驱动的第2开关电路；和第2电路，根据所述负荷和所述第1开关电路的连接点的电压，输出升压信号或低电压信号。

另外，本发明提供一种选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：晶体管，所述第1选择信号的输出被供给门极，所述第2选择信号被施加给源极，漏极通过负荷连接电源电压；和根据所述晶体管的漏电压，选择性地输出升压信号或低电压信号的电路。

此外，本发明提供一种半导体存储装置的更新方法，更新半导体存储装置的多个单元阵列的存储器单元，其特征在于，通过把所述多个单元阵列中的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，并且一并选择已被选择的单元阵列的多个字线，来进行更新动作。

可以构成为，选择所述多个单元阵列中的1个单元阵列。

另外，所述被选择的单元阵列中的字线，是根据输入到所述多个字驱动器中的多个第1字线选择信号，和作为多个所述第1字线选择信号之间的相同选择信号的第2字线选择信号，而被选择的。

可以构成为，仅向驱动所述被选择的单元阵列的字线的字驱动器，选择性地提供升压电位。

所述多个单元阵列分别被划分成多个块，各块具有连接所述存储器单元的漏端子的数据读出单元，更新动作时，一并被选择的多个所述第1字线选择信号被选择与所述各块相同的个数。

可以构成为，通过根据选片信号控制外部地址信号的导通和断开，来供给内部地址。

可以构成为，在从外部供给更新信号时，输出选择所述已被选择的单元阵列中的多个块的第1字线选择信号。

可以构成为，在从外部供给更新信号时，输出选择所述已被选择的单元阵列中的所有块的第1字线选择信号。

附图说明

图1表示的是以往的半导体存储装置的构成实例的方框图。

图2表示的是根据本发明的第1实施方式的半导体存储装置的重要部分的构成的方框图。

图3表示的是图2中的单元阵列S0的局部构成的电路图。

图4表示的是图2中的第3字译码器SD的构成的电路图。

图5表示的是图2中的单元阵列S0的数据读出电路的构成的方框图。

图6表示的是图2中的地址缓冲器26的构成的电路图。

图7表示的是本实施方式中的预备译码器30、主译码器60、第1字译码器70及80的构成的方框图。

图8表示的是图7中的2-4译码器31～35的构成的电路图。

图9表示的是图7中的12-64译码器61的构成的电路图。

图10表示的是图7中的子译码器71～74、81～84的构成的电路图。

图12表示的是根据本发明的第2实施方式的半导体存储装置的重要部分的构成的方框图。

图13表示的是图12中的第3字译码器SD的构成实例的电路图。

图14表示的是根据本发明的第3实施方式的半导体存储装置的重要部分的构成的方框图。

图15表示的是根据本发明的第4实施方式的半导体存储装置的重要部分的构成的方框图。

图16表示的是输出图15中的信号/S的第2字译码器的局部构成的电路图。

图17表示的是图15所示电路的改良实例的电路图。

实施方式(第1实施方式)

以下，参照附图说明本发明的实施例。图2表示的是根据本发明的第1实施方式的半导体存储装置的重要部分的构成的方框图。虚拟SRAM的单元阵列S0、S1是具有和DRAM的单元阵列相同的构成的单元阵列，其他电路块构成外围电路。

首先，说明单元阵列S0、S1。第一单元阵列S0由4个块B00～B03构成，在各个块分别形成有各读出放大器SA。在各个块B00～B03，在横方向分别配设有64个第1字线MWL，沿各第1字线MWL，配设有约为第1字线MWL的1/4长度的4个第3字线SWL，在这些第3字线SWL的端部形成有第3字译码器SD。在该单元阵列S0，在纵方向按相等间隔配设有4个由4条线组成的第2字线SSL。

图3表示的是块B00的局部构成的电路图。第3字译码器SD由4个”与”电路构成，在各”与”电路的输出端分别连接着第3字线SWL。各”与”电路的第1输入端连接第1字线MWL，第2输入端分别连接第2字线SSL的4条线。上述的各第3字线SWL连接着存储器单元MS。

根据这种构成，1个第1字线MWL被激活时，通过该字线MWL选择4个第3字译码器SD。通过第2字线SSL选择第3字译码器SD的4个”与”电路中的1个，这样，连接被选择的”与”电路的第3字线SWL被激活。即，1个第1字线MWL被激活时，与其并设的4×4个第3字线SWL中的4个被激活。

图4表示的是上述第3字译码器SD的详细构成的电路图。如该图所示，第3字译码器SD由4个“与”门AN0～AN3构成。如图所示，各“与”门AN0～AN3由N沟道FET101～104和反转105构成，第1字线MWL被施加给FET101的源极以及反转器105的输入端，升压电压Vbt被施加给FET101的门极，FET101的漏极被施加给FET102的门极，信号S0被施加给FET102的源极。反转器105的输出被施加给FET103的门极，FET102的源极和FET103、104的各漏极共同连接，信号/S0被施加给FET104的门极，FET103、104的各源极被接地。FET102～104的共同连接点的信号被施加给图3的第3字线SWL。

这里，升压电压Vbt是指通过后述的升压电压产生电路90把电源电压进一步升压后的电压。信号S0、信号/S0是从上述的第2字线SSL中的1个获得的信号。即，第2字线SSL实际上由8条线构成，为便于理解，显示内容中省略了4条。

以上构成中，第1字线MWL为“0”时，反转器105的输出为“1”，FET103导通。这样，不考虑信号S0、信号/S0的值，“0”被输出给第3字线SWL。另一方面，第1字线MWL为“1”时，反转器105的输出为“0”，FET103关断，FET101、FET102导通。这样，信号S0为“1”时，“1”被输出给第3字线SWL，该字线SWL被激活。另外，信号S0为“0”时，“0”被输出给第3字线SWL。

下面，如图5所示，在单元阵列S0沿纵方向按相等间隔配设4个数据总线DB，向各数据总线分别连接4个子数据总线SDB。另外，虽在图5中省略了，但在单元阵列S0沿纵方向配设有多个比特选择线BSL(参照图3)，各比特选择线BSL连接着后述的列译码器143的各输出端。

如图3所示，在块B00沿纵方向配设着位线BL，在各位线BL的下部形成读出放大器SA。读出放大器SA的放大输出通过开关元件SI输出给子数据总线SDB。开关元件SI的通/断控制端子连接着上述的比特选择线BSL。在块B00的最下部配设有读出激活线SEL(参照图3)，向该读出激活线SEL均连接块B00的各读出放大器SA。

以上说明的是块B00，块B01～B02的构成也相同。另外，单元阵列S1的各块B10～B13的构成也相同。上述单元阵列S0的构成与单元阵列S1的构成也相同。

下面，说明外围电路。图2中，向端子21～23施加选择字线的地址Add0～Add10。向端子21施加地址Add0、1，向端子22施加地址Add2～9，向端子23施加地址Add10。这里，地址Add10是地址Add的最上位，是选择单元阵列S0/S1的地址。即，该地址Add10为“1”时选择单元阵列S0，为“0”时选择单元阵列S1。

地址Add2～Add7是选择各块B00～B03及B10～B13的64个第1字线MWL中的1个的地址。地址Add8、9是选择块B00～B03中的任一个及B10～B13中的任一个的地址。地址Add0、1是选择第2字线SSL中的一个的地址。端子24是被施加上更新信号REF的端子。该更新信号REF在单元阵列S0、S1的更新期间，是从更新控制电路(图示略)输出的信号，普通动作模式时为“0”，更新模式时为“1”。

地址缓冲器26缓冲施加给端子21～23的地址Add0～Add10，作为地址数据A0～A10输出。预备译码器30连接着地址缓冲器26，对地址数据A0、A1进行译码，并作为4比特的信号SSD输出，对地址数据A2～A9进行译码并输出，并且输出把地址数据A10放大后的信号AS以及把其反转后的信号/AS。

2个第2字译码器40及50连接着预备译码器30，接受把地址数据A0、A1译码后的4比特信号SSD。主译码器60连接着预备译码器30，接受把地址数据A2～A9译码后的输出。第1字译码器70及第2字译码器40连接着预备译码器30，接受把地址数据A10放大后的信号AS。第1字译码器80及第2字译码器50连接着预备译码器30，接受反转信号/AS。

主译码器60对预备译码器30的输出进一步进行译码，并供给第1字译码器70及80。更新信号REF为“1”时，输出指定块B00～B03或B10～B13中的多个块的信号。第1字译码器70根据主译码器60的输出，选择并激活单元阵列S0的第1字线MWL。同样，第1字译码器80根据主译码器60的输出，选择并激活单元阵列S1的第1字线MWL。

第2字译码器40把从预备译码器30输出的4比特的信号SSD，在信号AS为“1”时，进行电平转换及放大并输出给单元阵列S0的第2字线SSL。同样，第2字译码器50把从预备译码器30输出的4比特的信号SSD，在信号AS为“1”时，进行电平转换及放大并输出给单元阵列S1的第2字线SSL。升压电压产生电路90把电源电压VDD进行升压，作为升压电压Vbt输出给各部分。

下面，根据附图详细说明上述电路。如图6所示，地址缓冲器26由“与非”门27和反转器28构成，选片信号CS为“1”时，放大地址Addi(i＝0～10)，作为地址数据Ai(i＝0～10)输出。

如图7所示，预备译码器30的构成包括：对地址数据A0、A1进行译码的2-4译码器31；对地址数据A2、A3进行译码的2-4译码器32；对地址数据A4、A5进行译码的2-4译码器33；对地址数据A6、A7进行译码的2-4译码器34；对地址数据A8、A9进行译码，把译码结果作为块选择信号Ab输出的2-4译码器35；反转地址数据A10，把反转结果作为单元阵列S1选择信号/AS输出的反转器36；和把反转器36的输出进行反转，把反转结果作为单元阵列S0选择信号AS输出的反转器37。2-4译码器31的输出信号SSD被提供给第2字译码器40及50，2-4译码器32～35的输出被提供给主译码器60。反转器37的输出信号AS被提供给第1字译码器70及第2字译码器40，反转器36的输出信号/AS被提供给第1字译码器80及第2字译码器50。

图8表示的是上述2-4译码器的构成的电路图。该2-4译码器的构成包括：反转输入信号的反转器111、112；把输入信号或反转器111、112的输出作为输入的“与非”门113～116；和反转“与非”门113～116的各输出的反转器117～120，对输入信号进行译码，并输出该译码结果。

如图7所示，主译码器60由12-64译码器61、“或非”门62～65、和反转器66～69构成。12-64译码器61把从预备译码器30中的2-4译码器32～34输出的12比特的数据进行译码，并作为64比特的数据，如图9所示，由3输入“与非”门NA0～NA63、反转各“与非”门NA0～NA63的输出的反转器IN0～IN63构成。反转器IN0～IN63的输出Q0～Q63被提供给第1字译码器70及80。如上述说明中已明确的那样，图7所示电路，通过2-4译码器32～34及12-64译码器61，把6比特的地址数据A2～A7译码成64比特的数据。

2-4译码器35的各输出被施加给“或”门62～65的各第1输入端，更新信号REF被施加给各第2输入端。这样，更新信号REF为“0”时，2-4译码器35的输出通过“或”门62～65、反转器66～69，被输出给第1字译码器70及80。另一方面，更新信号REF为“1”时，与2-4译码器35的输出无关，从反转器66～69分别向第1字译码器70及80输出“1”。

第1字译码器70由子译码器71～74构成，第1字译码器80由子译码器81～84构成。图10表示的是子译码器的构成的电路图。如该图所示，子译码器由64个3输入“与非”门NG0～NG63，和进行各“与非”门NG0～NG63的输出电平转换及放大的驱动器DV0～DV63构成。

这里，如该图所示，驱动器DV0～DV63由电平转换电路131、P沟道FET132、和N沟道FET133构成，电平转换电路131的输出被施加给FET132、133的各门极，升压电压Vbt被供给电平转换电路131及FET132的源极，FET132的漏极和FET133的漏极连接，并且FET133的漏极接地。根据这种构成，“与非”门NG0～NG63的输出为“1”时，输出电压Vbt，为“0”时，输出接地电位。

12-64译码器61的输出Q0～Q63分别被施加给上述“与非”门NG0～NG63的各第1输入端，与非”门NG0～NG63的各第2输入端共同连接着，并连接端子Ta，与非”门NG0～NG63的各第3输入端也共同连接着，并连接端子Tb。

下面，在图7中，如上所述，12-64译码器61的输出Q0～Q63被共同输入到子译码器71～74、子译码器81～84。子译码器71的端子Ta和子译码器81的端子Ta共同连接着，并连接反转器66的输出端，子译码器72的端子Ta和子译码器82的端子Ta共同连接着，并连接反转器67的输出端，子译码器73的端子Ta和子译码器83的端子Ta共同连接着，并连接反转器68的输出端，子译码器74的端子Ta和子译码器84的端子Ta共同连接，并连接反转器69的输出端。

子译码器71～74的端子Tb共同连接着，并连接反转器37的输出端，子译码器81～84的端子Tb共同连接着，并连接反转器36的输出端。子译码器71的各输出端分别连接单元阵列S0的块B00的各第1字线MWL，同样，子译码器72～74的各输出端分别连接单元阵列S0的块B01～B03的各第1字线MWL。子译码器81～84的各输出端分别连接单元阵列S1的块B10～B13的各第1字线MWL。

下面，如图11所示，图2的第2字译码器40由4个2输入“与非”门NN0～NN3，和进行各“与非”门NN0～NN3的输出电平转换及放大的驱动器DR0～DR3构成。信号AS被施加到“与非”门NN0～NN3的各第1输入端，图7所示的预备译码器30的2-4译码器3 1的输出信号SSD被施加到第2输入端。这样，信号AS为“1”时，上述信号SSD通过“与非”门NN0～NN3被供给驱动器DR0～DR3，驱动器DR0～DR3为激活状态，另外，信号AS为“0”时，信号SSD在“与非”门NN0～NN3被阻止，不能供给驱动器DR0～DR3，所以驱动DR0～DR3为非激活状态。

另外，如该图所示，驱动器DR0由电平转换电路41，P沟道FET42、44，和N沟道FET43、45构成，电平转换电路41的输出端连接FET42、43的门极。升压电压Vbt被供给电平转换电路41及FET42、44的源极。FET42的漏极和FET43的漏极共同连接，同时连接FET44、45的门极。FET43的源极接地。FET44的漏极和FET45的漏极共同连接，并且FET45的源极接地。FET42、43的共同连接点的信号、FET44、45的共同连接点的信号分别作为前述信号S0、S1被供给单元阵列S0的第2字线SSL。驱动器 DR1～DR3的构成和上述驱动器DR0的构成相同。

第2字译码器50，除了从预备译码器30供给信号/AS来代替上述的信号AS这点以外，其余是和第2字译码器40相同的构成。

以上是选择字线的电路的构成。与此相对，以下说明选择位线的电路。

图5中，向端子140施加选择位线的地址AddC。施加到该端子140的地址AddC通过地址缓冲器141被供给预备译码器142。预备译码器142对地址缓冲器141的输出进行预备译码，并输出给列译码器143。列译码器143激活根据预备译码器142所指示的比特选择线BSL(参照图3)。这样，连接该比特选择线BSL的开关元件SI导通，连接该开关元件SI的读出放大器SA通过子数据总线SDB连接数据总线DB。被数据总线DB读出的数据通过数据放大器DA(图5)及I/O缓冲器144输出给端子149。

另外，图5中，读出放大激活电路145～148接受前述的块选择信号AB(参照图7)及单元阵列S0选择信号AS，在选择信号AS为“1”时，激活单元阵列S0中块激活信号Ab指示的块(B00～B03)的读出放大器SA。

下面，说明上述半导体存储装置的动作。

首先，在普通的数据读出/写入时，更新信号REF为“0”。从外部指定字线的地址Add0～Add10被供给动作21～23，按照该地址Add0～Add10，地址数据A0～A10从地址缓冲器26输出到预备译码器30。最上位的地址数据A10为“1”时，单元阵列S0选择信号AS(图7)为“1”，另一方面，单元阵列S1选择信号/AS为“0”。结果，第1字译码器70的各子译码器71～74处于可激活状态，而第1字译码器80的各子译码器81～84均非激活。信号AS为“1”、信号/AS为“0”时，第2字译码器40被激活，而第2字译码器50非激活。

地址数据A8～A9，例如为“01”(10进位数：2)时，从图7的预备译码器30输出“0010”，作为块选择信号Ab。此时，更新信号REF为“0”，所以相对块选择信号Ab“0010”，反转器66～69的输出中，仅反转器68的输出为“1”，这样，仅激活第1字译码器70的子译码器73，子译码器71、72、74非激活。即，仅单元阵列S0的块B02的字线为激活状态。

另外，地址数据A2～A7，例如为“001100”(10进位数：1)时，仅第2字译码器40(图11)的“与非”门NN1的输出为“1”，仅激活驱动器DR1。这样，第2字线SSL(图3)的第2条线激活。

这样，地址数据A0～A10为上述的“10001100011”时，单元阵列S0的第2块B02的第1字线MWL12被激活，同时第2字线SSL的第2条线被激活，这样，连接第1字线MWL12的4个第3字译码器SD的各“与”门AN1(图4)的4个第3字线SWL被激活。此时，通过读出放大激活电路147，块B02的各读出放大器SA被激活。这样，连接上述的4个第3字线SWL的存储器单元的数据通过读出放大器SA被放大。于是，根据地址AddC选择位线BL，连接该位线的读出放大器SA的数据通过子译码器SDB和数据总线DB被读出。

另一方面，地址数据A10为“0”时，单元阵列S1选择信号AS为“1”，单元阵列S0选择信号AS为“0”。这样，第1字译码70及第2字译码40处于非激活状态，而单元阵列S1的任一个字线根据地址数据A0～A9被激活。

下面，说明更新时的动作。更新时，从更新控制电路(图示略)输出“1”，作为更新信号REF，图示更新地址被供给端子21～23。基于更新地址的地址数据A10为“1”时，如上所述，第1字译码80及第2字译码50处于非激活状态，而单元阵列S0的各字线为可激活状态。更新信号REF为“1”时，图7所示的“或非”门62～65的输出，与地址数据A8、A9的值无关，均为“0”，所以反转器66～69的输出均为“1”。这样，子译码器71～74均为可激活状态。即，块B00～B03均为可激活状态。

基于更新地址的地址数据A0～A7例如为“00000000”时，各块B00～B03的各第1字线MWL0被激活，从于这些第1字线MWL0并列设置的4×4个第3字线中从上面数起第1个第3字线被激活。此时，通过读出放大激活电路145～148，块B00～B03的各读出放大器SA均被激活。这样，连接上述的4个第3字线SWL的存储器单元的数据通过读出放大器SA被放大、再写入。即，存储器单元被更新。

上述的各块B00～B03的第1个第3字线的更新一结束，然后，基于更新地址的地址数据A0～A7为“10000000”，这样，进行各块B00～B03的第2个第3字线的更新，以后将反复上述动作。单元阵列S0的所有字线的更新一结束，同样，进行单元阵列S1的更新。

这样，上述实施方式，在更新信号REF为“1”时，通过下端子21～23施加1个更新地址，可以同时更新1个单元阵列的4个块。这样，可以减少更新周期数，同时和以往比，可以削减更新时的电力消耗。即，一并更新多个字线时，如同过去那样，一并更新多个单元阵列的字线时，各单元阵列的第1、第2字译码器均需要激活，但是，如果采用上述半导体存储装置，进行更新时，仅激活一方单元阵列的第1、第2字译码器即可，这样，和以往比，可以削减更新时的电力消耗。

如果对这点做进一步说明，本实施方式是单元阵列构成形式，同时具有使用被升压的电压的译码器，在更新时选择单元阵列S0、S1中的一方，不选择另一方的单元阵列。这样，被升压的块减少，可以削减因产生升压电压所需的电力。即，本实施方式是每个单元阵列具有能供给升压电压的译码器，在更新时，仅激活任一方的单元阵列，并且被选择的单元阵列的多个字线同时成为更新对象。

本实施方式不是降低通过译码器的动作产生的AC电流，而是通过译码器动作来降低所消耗的升压电路90的电流。电压被升压时，自然振幅增大，所以因电流降低产生的降低消耗电流的效果大。另外，为了使电压升压，必须用供给泵提高电平，为此所消耗的电流与升压所消耗的电流相比，不是100％。即，只用为提高电平所消耗的电流的约40％的效率，就能供给升压电位。例如，为了供给40mA的电流，为提高升压所产生的电流例如需要100mA。因此，降低升压电路90的输出电流，对降低电力消耗极其有效。

上述实施方式中，为了简化说明，是设单元阵列为2个，设各单元阵列中的块数为4个，但是，实际产品的单元阵列有3个以上的，块数通常也是5个以上。自然，同时进行更新的主字线MWL的数目也不限定于4个。

例如，单元阵列为3个以上时，更新时只选择单元阵列中的任一个，而不选择其他的单元阵列。这样，被升压的块数减少，能够削减因产生升压电压所需的电力。即，本实施方式是每个单元阵列具有能供给升压电压的译码器，在更新时，仅激活任一方的单元阵列，并且被选择的单元阵列的多个字线同时成为更新对象。

另外，单元阵列为3个以上时，在进行更新时，即使选择了单元阵列中的例如多个单元阵列时，如果设定为不选择至少1个以上的单元阵列，则和以往选择所有单元阵列的场合比较，能够获得降低消耗电力的效果。

另外，上述虚拟SRAM中，例如，有在1个存储周期中进行读出/写入动作和更新动作的，本发明也可以适用于进行这种动作的装置。

此外，上述第1实施方式中，是以虚拟SRAM为例进行说明的，但本发明可以适用于DRAM或虚拟SRAM等代表的需要更新的一般半导体存储装置，特别适用于要求降低更新动作时的消耗电力的装置。(第2实施方式)

下面，说明本发明的第2实施方式。该实施方式是上述实施方式的变形，以下仅说明变形部分。图12是表示第2实施方式的构成的电路图。

本实施方式中，第1字译码器70及80的输出电路，不使用图10所示的采用升压电压Vbt的升压驱动器，如图12所示，使用采用电源电压VDD的第一逻辑电路200，把未被升压的低电平的第1字线选择信号/MW供给形成于单元阵列中的第3字译码器202。同样，第2字译码器40及50的输出电路，不使用图11所示的采用升压电压Vbt的升压驱动器DR0～DR3，如图12所示，使用采用电源电压VDD的第二逻辑电路201，把未被升压的低电平的第2字线选择信号S、/S供给形成于单元阵列中的第3字译码器202。

第3字译码器202根据上述的信号/MW、信号S、及信号/S，形成通过升压电压Vbt已升压的信号，并施加给第3字线SWL。升压电压Vbt不供给第1字译码器及第2字译码器，只供给第3字译码器，能够进一步降低消耗电力。

图13表示的是上述第3字译码器202的构成例的电路图。第3字译码器202由N沟道FET204～206和P沟道FET207、208构成。升压电压Vbt被供给P沟道FET207、208的源极。P沟道FET207和N沟道FET204的漏极共同连接着，同时连接P沟道FET208的门极。信号S被提供给N沟道FET204的门极。P沟道FET207的门极和P沟道FET208的漏极均连接输出节点Q。N沟道FET205、206把源极共同连接着，同时进行接地。N沟道FET205、206的漏极共同连接着，同时连接输出节点Q。信号/MW被提供给N沟道FET205的门极，而信号/S被提供给N沟道FET206的门极。

说明上述第3字译码器202的动作。信号/MW为“1”时，FET205导通，因此，图示的FET205、206、208的输出节点Q的电位为接地电位，与信号S、/S的值无关，该接地电位被供给第3字线SWL。这样，第3字线SWL为非激活。

另一方面，信号/MW为“0”时，FET205关断，利用信号S、/S的值决定输出节点Q的电平。即，信号S为“1”、信号/S为“0”时，FET204导通，FET208导通，而FET206、207关断，输出节点Q的电位为升压电压Vbt，该升压电压Vbt被供给第3字线SWL。这样，第3字线SWL激活。

另一方面，信号S为“0”、信号/S为“1”时，FET204关断，FET206导通。这样，FET207导通，FET208关断，输出节点Q的电位为接地电位，该接地电位被供给第3字线SWL。

这样，如果采用上述第2实施方式，仅使第3字译码器具有电平转换功能，用不使用升压电压Vbt的VDD系列电路构成第1、第2字译码器，能够降低第1、第2字译码器的消耗电力。(第3实施方式)

下面，说明本发明的第3实施方式。该实施方式是上述第1实施方式的变形，以下仅说明变形部分。图14是表示本发明的第3实施方式的构成的电路图。该图所示的实施方式，代替第2字译码器的2个输出信号S、/S，仅仅用信号S来驱动第3字译码器。

第3字译码器由N沟道FET211～213和P沟道FET214、215构成。P沟道FET215的门极接地，同时升压电压Vbt通过P沟道FET215被供给节点P，所以P沟道FET215作为负荷电阻进行动作。N沟道FET211及212串联连接在节点P和地线之间。第1字线MWL的信号被施加给FET212的门极，第2字译码器的输出信号S被施加给FET211的门极。升压电压Vbt进一步被供给P沟道FET214的源极。P沟道FET214及N沟道FET213的漏极共同连接着，同时连接输出节点Q。P沟道FET214及N沟道FET213的门极共同连接着，同时连接节点P，节点P的电位是P沟道FET214及N沟道FET213的门极电位。N沟道FET213的源极被接地。

说明上述第3字译码器的动作。第1字线MWL的信号为“0”时，FET212关断，FET212和FET215的节点P的电位是升压电压Vbt。结果，FET213导通，FET214关断，FET213和FET214的输出节点Q的电位是接地电位，该接地电位被供给第3字线SWL。

另一方面，第1字线MWL的信号为“1”时，FET212导通，此时，确定利用信号S向第3字线SWL的输出。即，信号S为“1”时，FET211导通，节点P的电位是接地电位。这样，FET214导通，FET213关断，输出节点Q的电位是升压电压Vbt，该升压电压Vbt被供给第3字线SWL。这样，第3字线SWL激活。与此相对，信号S为“0”时，FET211关断，节点P的电位是升压电压Vbt。这样，FET213导通，FET214关断，输出节点Q的电位是接地电位，该接地电位被供给第3字线SWL。

这样，如果采用上述实施方式，作为第1字译码器、第2字译码器的输出，均不使用正负2个信号，各用1个信号即可解决，所以能够降低AC电力。另外，图14的电路，选择第3字线时，虽产生贯通FET211、212、215的贯通电流，但仅是在选择时间产生，所以该贯通电流几乎可以无视。

另外，作为变更例，也可以把第1字线MWL的信号MWL输入到FET211的门极，把信号S输入到FET212的门极。此外，当接地侧的FET211输入和邻接电路相同的信号时，也可以把接地侧的FET211和邻接电路的信号共同使用。(第4实施方式)

下面，说明本发明的第4实施方式。该实施方式是上述第1实施方式的变形，以下仅说明变形部分。图15、图16是表示本发明的第4实施方式的构成的电路图。这些图所示的实施方式，驱动源极使第3字译码器动作，这样，更加减小第2字译码器或第1字译码器的输出信号的振幅，更加减小了这些译码器的消耗电力。图15中，把第2字译码器输出信号/S供给晶体管的源极，利用源极驱动器使第3字译码器动作。图16表示这种情况时的第2字译码器的构成的重要部分。

参照图15，说明第3字译码器的电路构成和动作。第3字译码器由N沟道FET221～222和P沟道FET223、224构成。P沟道FET223的门极接地，同时升压电压Vbt通过P沟道FET223被供给节点P，所以P沟道FET223作为负荷电阻进行动作。P沟道FET223和N沟道FET221的漏极共同连接节点P。第2字译码器的输出信号/S被施加给N沟道FET221的源极，第1字线MWL的信号被施加给的门极。

升压电压Vbt进一步被供给P沟道FET224的源极。P沟道FET224及N沟道FET222的漏极共同连接着，同时连接输出节点Q。P沟道FET224及N沟道FET222的门极共同连接着，同时连接节点P，节点P的电位是P沟道FET224及N沟道FET222的门极电位。N沟道FET222的源极被接地。

说明上述第3字译码器的动作。第1字线MWL的信号为“0”时，FET222关断，FET221和FET223的节点P的电位是升压电压Vbt。结果，FET222导通，FET22关断，FET222和FET224的节点Q的电位是接地电位，该接地电位被供给第3字线SWL。

另一方面，第1字线MWL的信号为“1”时，FET221导通，此时，确定利用信号/S向第3字线SWL的供给。即，信号/S为“1”时，节点P的电位是升压电压Vbt。这样，FET222导通，FET224关断，节点Q的电位是接地电位，第3字线SWL非激活。与此相对，信号/S为“0”时，节点P的电位是接地电位。这样，FET224导通，FET222关断，节点Q的电位是升压电压Vbt，该升压电压Vbt被供给第3字线SWL。这样，第3字线SWL激活。

下面，参照图16，说明第2字译码器的电路构成和动作。第2字译码器由“与非”门NN0、反转器226、和N沟道FET227、228构成。N沟道FET227、228串联连接在电源电压VDD和地线之间。N沟道FET227、228的漏极共同连接输出端。“与非”门NN0的输出通过反转器226连接N沟道FET228的门极，同时直接连接N沟道FET227的门极，从而使“与非”门NN0的输出信号被施加给N沟道FET227的门极，使“与非”门NN0的输出信号的反转信号被施加给N沟道FET228的门极。

利用这些构成要素226～228，构成代替图11的驱动器DR0的驱动器。图16的电路中，作为驱动器的电源，不使用升压电压Vbt，而用电源电压VDD。在这种构成中，当“与非”门NN0为“0”时，反转器226的输出为“1”，FET227关断，FET228导通。这样，输出接地电位作为信号/S。另一方面，当“与非”门NN0为“1”时，反转器226的输出为“0”，FET227导通，FET228关断。这样，输出(VDD-Vth)作为信号/S。Vth是FET227的门极界限值。

采用上述的第2～第4实施方式的第3字译码器，未必非适用于一并更新多个字线的第1实施方式，即，在逐个顺序更新字线的构成中，也具有削减消耗电力的效果。(第5实施方式)

下面，说明本发明的第5实施方式。该实施方式是上述第1实施方式的变形，以下仅说明变形部分。图17是表示本发明的第5实施方式的构成的电路图，该图所示的实施方式是上述第4实施方式(图15)的变形。即，图15所示电路中，当第1字线MWL的信号为“1”时，流过贯通FET223、FET221的电流。第1字线的个数变多，不能无视该电流。

图17的实施方式中，把输入到图15的FET221的第1字线MWL的信号，同时施加给FET223的门极。此时，FET223如果不是普通导通，则在逻辑上不适合，但由于是被升压着，所以信号MWL为“1”时，FET223也不会关断。即，当第1字线MWL的信号为“1”时，FET223的门极电压上升到Vcc，仅被施加Vcc和升压电平之差＝2Vth(1点几伏)，所以处于程度很小的导通状态，能够削减电流。从第1字线MWL看，负荷加重的成分仅是FET223部分。考虑到贯通电流的影响和第1字线MWL的负荷加重的影响，选择图15或图17的任一电路构成即可。

以上是对本发明的实施方式的详细说明。上述实施方式的1个特征是，不是存储体构成，而采取的单元阵列构成。即，本实施方式在图2中，预备译码器30、主译码器60分别设为1个电路，因此，不能分别独立进行2个单元阵列S0、S1的读出/写入动作。换言之，图2的电路相当于存储体构成中的1个存储体。本实施方式的这种单元阵列构成的半导体存储装置，能够削减更新时的电力消耗。

即，如前所述，本实施方式是一并更新1个单元阵列的多个字线。这样，更新单元阵列S0时，单元阵列S1的第1字译码器80、第2字译码器50不会被激活，所以，这些译码器80、50几乎没有升压电压Vbt的电力消耗。同样，更新单元阵列S1时，单元阵列S0的第1字译码器70、第2字译码器40不会被激活，所以，这些译码器70、40几乎没有升压电压Vbt的电力消耗。这样，和同时更新2个单元阵列S0、S1的字线的现有产品比较，可以削减更新时的电力消耗。

上述实施方式中，为简化说明，是设单元阵列为2个，设各单元阵列中的块数为4个，但是，实际产品的单元阵列有3个以上的，块数通常也是5个以上。自然，同时进行更新的主字线MWL的数目也不限定于4个。

本实施方式在选择某个第3字线SWL时，是在贯通于行方向的第1字线MWL和贯通于列方向的第2字线SSL的交叉部分中，选择第3字线SWL。该思考方法就是本实施方式的单元阵列。第2字译码器40或50的构成是在单元阵列S0或S1中只有1个。本实施方式即使在某特定单元阵列中选择了4个第1字线MWL时，每个第1字线MWL不再单独需要第2字译码器。

现有半导体存储装置是在每个块设置第2字译码器，在本实施方式的每个块B00～B03、B10～B13形成第2字线。这种构成，为了对每个块一并更新1个即合计4个的第1字线，需要使4个第2字译码器全部动作，效率非常低。

但是，本实施方式使第2字线SSL贯通单元阵列，所以和现有产品比，能够缩小面积，很有利。

如上所述，本实施方式把贯通于行方向·列方向的元件定义为单元阵列，在单元阵列中激活多个第1字线MWL。本实施方式由于第2字线SSL贯通单元阵列，所以能够选择多个第1字线MWL。通过使贯通第2字线穿过，仅使1组信号动作即可，不需要像现有产品那样，纵横穿过第2字线，从面积上讲也很有利，可以降低消耗电力。

现有产品，第1字线贯通于行方向，但第2字线不贯通于列方向。现有产品的每个第2字线的单位相当于本实施方式的单元阵列。即，本实施方式在1个单元阵列中激活多个第1字线MWL，与此相对，现有产品由于1个单元阵列中的读出放大器是1组，所以不能选择多个第1字线。现有产品选择多个相当于本实施方式的单元阵列S0、S1。总之，本实施方式在进行更新时，对被选择的多个第1字线MWL，共同提供第2字线的信号，与此相对，现有产品在进行更新时，是向被选择的多个第1字线MWL分别提供第2字线的信号。

另外，上述实施方式是以虚拟SRAM为例进行说明的，但本发明可以适用于DRAM或虚拟SRAM等代表的需要更新的一般半导体存储装置，特别适用于要求降低更新动作时的消耗电力的装置。

此外，本发明并不限定于上述实施方式，只要不脱离本发明宗旨的各种变形都是可行的。发明效果

如上所述，根据本发明，在进行单元阵列构成的半导体存储装置的更新动作时，一并选择多个选择信号，所以对削减更新时的电力消耗非常有效。

另外，具有升压电路，可以进一步提高电力削减的效果。

此外，单元阵列被划分成多个块，通过按1块1字线等块单位进行更新，可以简化更新电路。

Claims

1.一种半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，其特征在于，具有：

多个第1选择电路，设置在所述多个单元阵列的每一个上；和

第2选择电路，根据内部地址信号向所述多个第1选择电路输出共用的选择信号；

在进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，仅仅有选择性地激活所述多个第1选择电路中上述被选择的单元阵列的第1选择电路。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述被选择的单元阵列的第1选择电路一并选择多个字线。

3.根据权利要求1所述的半导体存储装置，其特征在于，所述第2选择电路选择所述多个单元阵列中的1个单元阵列，仅激活该被选择的单元阵列的第1选择电路。

4.根据权利要求1所述的半导体存储装置，其特征在于，还具有地址输入单元，和第2选择电路进行电连接，根据从外部输入的地址信号输出内部地址信号，向所述第2选择电路提供内部地址信号。

5.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1选择电路，具有：输出第1字线选择信号的第1字线选择电路，和输出第2字线选择信号的第2字线选择电路，

所述第1字线选择信号是输入到多个字驱动器的选择信号，

所述第2字线选择信号是输入到多个所述字驱动器的选择信号，且是多个所述第1字线选择信号之间共用的选择信号，该多个字驱动器分别被输入了所述第1字线选择信号。

6.根据权利要求1所述的半导体存储装置，其特征在于，还具有升压电路，仅向所述多个第1选择电路中被选择性地激活的第1选择电路，选择性地提供升压电位。

7.根据权利要求5所述的半导体存储装置，其特征在于，对所述存储器单元进行数据读出动作及数据写入动作时，所述第1及第2字线选择电路分别输出1个信号。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述多个单元阵列分别被划分成多个块，各块具有连接所述存储器单元的漏端子的数据读出单元。

9.根据权利要求8所述的半导体存储装置，其特征在于，进行更新动作时，一并被选择的多个所述第1字线选择信号仅被选择与所述各块相同的个数。

10.根据权利要求4所述的半导体存储装置，其特征在于，所述地址输入单元是根据选片信号控制所述外部地址信号的导通和断开的门电路。

11.根据权利要求8所述的半导体存储装置，其特征在于，所述第1字线选择电路当从外部供给更新信号时，输出选择所述单元阵列的多个块的第1字线选择信号。

12.根据权利要求11所述的半导体存储装置，其特征在于，所述第1字线选择电路在从外部供给更新信号时，输出选择所述单元阵列的所有块的第1字线选择信号。

13.根据权利要求5所述的半导体存储装置，其特征在于，所述第1字线选择电路由根据所述第2选择电路的输出，输出所述第1字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。

14.根据权利要求13所述的半导体存储装置，其特征在于，所述升压驱动器由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出升压信号或低电压信号的开关电路构成。

15.根据权利要求5所述的半导体存储装置，其特征在于，所述第2字线选择电路是根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的选择电路。

16.根据权利要求5所述的半导体存储装置，其特征在于，所述第2字线选择电路由根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的门电路，和使所述门电路的输出升压的升压驱动器构成。

17.根据权利要求16所述的半导体存储装置，其特征在于，所述升压驱动器由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出高电压信号或低电压信号的开关电路构成。

18.根据权利要求5所述的半导体存储装置，其特征在于，所述字驱动器是取得所述第1字线选择信号和所述第2字线选择信号的“与”逻辑的“与”电路。

19.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，控制所述第2字线选择信号的导通和断开的开关电路。

20.根据权利要求18所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，使所述第2字线选择信号升压并输出，或作为低电平信号输出的开关电路。

21.根据权利要求18所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

通过升压电压进行驱动的触发电路；

通过所述第1字线选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和

所述触发电路为使能状态时，根据所述第2字线选择信号驱动所述触发电路的第2开关电路。

22.根据权利要求18所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号进行驱动的第2开关电路；和

第2电路，根据所述负荷和所述第1开关电路的连接点的电压，输出升压信号或低电压信号。

23.根据权利要求18所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

晶体管，所述第1字线选择信号的输出被供给门极，所述第2字线选择信号被施加给源极，漏极通过负荷连接电源电压；和

选择电路，根据所述晶体管的漏极电压，选择性地输出升压信号或低电压信号。

24.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置在1个存储周期中进行读出/写入动作和更新动作。

25.一种半导体存储装置，设置有多个单元阵列，该单元阵列具有需要更新动作的多个存储器单元，具有：

响应外部地址信号输出内部地址信号的地址输入单元；

设置在所述多个单元阵列的每一个上的多个第1选择电路；和

第2选择电路，和所述地址输入单元进行电连接，根据来自所述输入单元的内部地址信号，向所述多个第1选择电路输出共用的选择信号，其特征在于，

进行更新动作时，所述第2选择电路把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，所述第1选择电路一并选择多个字线。

26.根据权利要求25所述的半导体存储装置，其特征在于，所述第2选择电路，选择所述多个单元阵列中的1个单元阵列。

27.根据权利要求25所述的半导体存储装置，其特征在于，

所述第1字线选择信号是输入到多个字驱动器的选择信号，

所述第2字线选择信号是输入到多个所述字驱动器的选择信号，且是在多个所述第1字线选择信号之间共用的选择信号，该多个字驱动器分别被输入了所述第1字线选择信号。

28.根据权利要求25所述的半导体存储装置，其特征在于，还具有升压电路，仅向所述多个第1选择电路中已被选择的单元阵列的第1选择电路，选择性地提供升压电位。

29.根据权利要求27所述的半导体存储装置，其特征在于，对所述存储器单元进行数据读出动作及数据写入动作时，所述第1及第2字线选择电路分别输出1个信号。

30.根据权利要求25所述的半导体存储装置，其特征在于，所述多个单元阵列分别被划分成多个块，各块具有连接所述单元的漏端子的数据读出单元。

31.根据权利要求25所述的半导体存储装置，其特征在于，进行更新动作时，一并被选择的多个所述第1字线选择信号被选择与所述各块相同的个数。

32.根据权利要求25所述的半导体存储装置，其特征在于，所述地址输入单元是根据选片信号控制所述外部地址信号的导通和断开的门电路。

33.根据权利要求30所述的半导体存储装置，其特征在于，所述第1字线选择电路在从外部供给更新信号时，输出选择所述单元阵列的多个块的第1字线选择信号。

34.根据权利要求33所述的半导体存储装置，其特征在于，所述第1字线选择电路在从外部供给更新信号时，输出选择所述单元阵列的所有块的第1字线选择信号。

35.根据权利要求27所述的半导体存储装置，其特征在于，所述第1字线选择电路由门电路，根据所述第2选择电路的输出，输出所述第1字线选择信号；和使所述门电路的输出升压的升压驱动器构成。

36.根据权利要求35所述的半导体存储装置，其特征在于，所述升压驱动器，由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出升压信号或低电压信号的开关电路构成。

37.根据权利要求27所述的半导体存储装置，其特征在于，所述第2字线选择电路是根据所述第2选择电路的输出，输出选择第2字线的第2字线选择信号的选择电路。

38.根据权利要求27所述的半导体存储装置，其特征在于，所述第2字线选择电路，由门电路，根据所述第2选择电路的输出，输出选择所述第2字线的第2字线选择信号；和使所述门电路的输出升压的升压驱动器构成。

39.根据权利要求38所述的半导体存储装置，其特征在于，所述升压驱动器，由使所述门电路的输出电平移位的电平移位电路，和根据所述电平移位电路的输出电平，输出高电压信号或低电压信号的开关电路构成。

40.根据权利要求27所述的半导体存储装置，其特征在于，所述字驱动器，是取得所述第1字线选择信号和所述第2字线选择信号的“与”逻辑的”与”电路。

41.根据权利要求40所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，控制所述第2字线选择信号的导通和断开的开关电路。

42.根据权利要求41所述的半导体存储装置，其特征在于，所述”与”电路是根据所述第1字线选择信号，使所述第2字线选择信号升压并输出，或作为低电平信号输出的开关电路。

43.根据权利要求40所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

通过升压电压进行驱动的触发电路；

44.根据权利要求40所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

第1电路，串联连接负荷、通过所述第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号进行驱动的第2开关电路；和

45.根据权利要求40所述的半导体存储装置，其特征在于，

所述”与”电路，具有：

选择电路，根据所述晶体管的漏电压，选择性地输出升压信号或低电压信号。

46.根据权利要求25所述的半导体存储装置，其特征在于，所述半导体存储装置在1个存储周期中进行读出/写入动作和更新动作。

47.一种选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：

通过升压电压进行驱动的触发电路；

通过所述第1选择信号进行驱动，并使所述触发电路为使能状态的第1开关电路；和

所述触发电路为使能状态时，根据所述第2选择信号驱动所述触发电路的第2开关电路。

48.根据权利要求47所述的选择电路，其特征在于，所述选择电路由译码电路构成，所述第1及第2选择信号是译码信号。

49.根据权利要求47所述的选择电路，其特征在于，所述选择电路由字译码电路构成，所述第1及第2选择信号是字线选择信号。

50.一种选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：

第1电路，串联连接负荷、通过第1字线选择信号进行驱动的第1开关电路、和通过第2字线选择信号驱动的第2开关电路；和

51.根据权利要求50所述的选择电路，其特征在于，所述选择电路由译码电路构成，所述第1及第2选择信号是译码信号。

52.根据权利要求50所述的选择电路，其特征在于，所述选择电路由字译码电路构成，所述第1及第2选择信号是字线选择信号。

53.一种选择电路，接受第1及第2选择信号的输入，根据所述第1选择信号，使所述第2选择信号升压并输出，或作为低电平信号输出，其特征在于，所述选择电路具有：

晶体管，所述第1选择信号的输出被供给门极，所述第2选择信号被施加给源极，漏极通过负荷连接电源电压；和

电路，根据所述晶体管的漏电压，选择性地输出升压信号或低电压信号。

54.根据权利要求53所述的选择电路，其特征在于，所述选择电路由译码电路构成，所述第1及第2选择信号是译码信号。

55.根据权利要求53所述的选择电路，其特征在于，所述选择电路由字译码电路构成，所述第1及第2选择信号是字线选择信号。

56.一种半导体存储装置的更新方法，更新半导体存储装置的多个单元阵列的存储器单元，其特征在于，

通过把所述多个单元阵列内的至少1个单元阵列设为非选择，把剩余的单元阵列设为选择，并且一并选择被选择的单元阵列的多个字线，来进行更新动作。

57.根据权利要求56所述的半导体存储装置的更新方法，其特征在于，选择所述多个单元阵列中的1个单元阵列。

58.根据权利要求56所述的半导体存储装置的更新方法，其特征在于，所述被选择的单元阵列中的字线，是根据输入到所述多个字驱动器中的多个第1字线选择信号，和作为多个所述第1字线选择信号之间的共用的选择信号的第2字线选择信号，而被选择的。

59.根据权利要求56所述的半导体存储装置的更新方法，其特征在于，仅向驱动所述被选择的单元阵列的字线的字驱动器，选择性地提供升压电位。

60.根据权利要求58所述的半导体存储装置的更新方法，其特征在于，所述多个单元阵列分别被划分成多个块，各块具有连接所述存储器单元的漏端子的数据读出单元，在进行更新动作时，一并被选择的多个所述第1字线选择信号被选择与所述各块相同的个数。

61.根据权利要求56所述的半导体存储装置的更新方法，其特征在于，通过根据选片信号控制外部地址信号的导通和断开，来供给内部地址。

62.根据权利要求60所述的半导体存储装置的更新方法，其特征在于，在从外部供给更新信号时，输出选择所述已被选择的单元阵列中的多个块的第1字线选择信号。

63.根据权利要求62所述的半导体存储装置的更新方法，其特征在于，在从外部供给更新信号时，输出选择所述已被选择的单元阵列中的所有块的第1字线选择信号。

64.根据权利要求56所述的半导体存储装置的更新方法，其特征在于，所述更新方法在1个存储周期中进行读出/写入动作和更新动作。