CN1614716A - 半导体存储器 - Google Patents

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Abstract

本发明提供一种半导体存储器，该半导体存储器不通过控制寄存器设置可以从同步模式中的功率下降状态转换到异步模式，并且其不需要额外电路。通过根据预先输入的状态选择信号而选择其电平在功率下降状态改变的内部信号或其电平在功率下降状态不变的内部信号，并且将选择的信号传送到同步/异步模式设置部件，状态选择部件选择该半导体存储器是否应该从功率下降状态转换到同步模式中的待机状态或异步模式中的待机状态。根据状态选择部件的选择，同步/异步模式设置部件产生用于使该半导体存储器在同步模式和异步模式之间转换的信号。

Description

半导体存储器
技术领域
本发明涉及一种半导体存储器，特别涉及一种对于外部时钟具有同步或异步操作模式的半导体存储器。
背景技术
为了减少半导体存储器如动态随机存取存储器(DRAM)的功耗，该半导体存储器包括用于产生内部电源电压的内部(升压或降压)电源电路，传统上根据半导体存储器的操作状态，对内部电源电路进行最佳控制。
具体而言，设置被连续激励或在激励时间被激励的升高电位检测电路，用于形成一升压电路，该升压电路用于在半导体存储器的激活(active)或待机(standby)状态下，升高最佳操作的字线的电压。
随着近年来便携式器件的发展，需要进一步降低功耗。一种不仅具有上述操作模式而且具有功率下降模式的半导体存储器被公开，其在上述功率下降模式中为了降低功耗而停止由内部电源电路产生内部电源电压(例如，参见日本待审专利公开号No.2003-162895)。
此外，为了提高数据传送效率，需要采用数据与外部时钟同步的同步模式。因此，迫切需要发展具有功率下降模式、同步模式和异步模式作为操作模式的半导体存储器。
图6是一种具有功率下降状态和对于外部时钟具有同步与异步操作模式的半导体存储器的状态转移图。
如图6所示，当外部电源电压施加于半导体存储器时(功率上升状态T10)，在经过暂停时间T11之后该半导体存储器进入异步模式中的待机状态T12。
通过使从芯片使能端CE2(CE2端)输入的转换信号ce2为下述低电位(“L”或“L”电平)，半导体存储器可进行从该待机状态T12到异步模式中的功率下降状态T13的转换。尽管未示出，该半导体存储器可进行从该待机状态T12到异步模式中的激活状态的转换(异步操作，如读取、写或擦除)。
而且，通过使转换信号ce2为高电位(“H”或“H”电平)该半导体存储器可进行从异步模式中的功率下降状态T13到异步模式中的待机状态T12的转换。
当在异步模式中的待机状态T12中通过使信号a15z为“H”设置同步模式时(控制寄存器(CR)设置状态T14到同步模式)，其中信号a15z是以后所述的述CR设置指令之一，该半导体存储器转换到同步模式中的待机状态T15。另一方面，当在同步模式中的待机状态T15中通过使信号a15z为“L”设置异步模式设置时(CR设置状态T14到异步模式)，该半导体存储器转换到异步模式中的待机状态T12。
通过使转换信号ce2为“L”，该半导体存储器从同步模式中的待机状态T15转换到同步模式中的功率下降状态T16。尽管未示出，该半导体存储器可从该待机状态T15转换到同步模式中的激活状态(同步操作，如读、写或擦)。
通过使转换信号ce2为“H”，该半导体存储器可进行从同步模式中的功率下降状态T16到同步模式中的待机状态T15的转换。
图7示出了实现图6中所示状态转换的模式寄存器的结构。
模式寄存器50包括状态选择部件51和同步/异步模式设置部件52。
状态选择部件51从控制寄存器(未示出)接受CR设置指令，从CE2端接收用于选择状态的转换信号ce2，并选择待机状态T12或T15、功率下降状态T13或T16或激活状态，如读、写或擦。
在待机状态T12或T15中，同步/异步模式设置部件52产生状态转换信号burstx，并将其发送到外部，用于可以基于信号a15z在同步模式和异步模式之间进行转换，其中信号a15z从控制寄存器(未示出)发送的CR设置指令之一并且是表示由状态选择部件51选择的状态的信息。
通常，如图6中的状态转移图所示，只能从异步模式或者只能在同步操作模式内或异步操作模式内进行向功率下降状态的转换。就是说，从功率下降状态的转换只可以在预先设置的(同步或异步)操作模式中进行。因而，为了从功率下降状态进行转换，基于从CE2端输入的转换信号ce2由图7中所示的模式寄存器50产生状态转换信号burstx。
发明内容
在本发明中，提供一种对于外部时钟具有同步操作模式或异步操作模式的半导体存储器。这种半导体存储器包括：一同步/异步模式设置部件，用于产生使该半导体存储器在同步操作模式和异步操作模式之间转换的信号；和一状态选择部件，用于通过根据预先输入的状态选择信号选择其电平在功率状态中改变的内部信号或其电平在功率下降状态不改变的内部信号并将选择的信号传送到同步模式/异步模式设置部件，来选择该半导体存储是否应该从功率下降状态向同步模式中的待机状态或异步模式中的待机状态转换。
本发明的上述和其它特征和优点从下面结合附图的说明中将变得更明显，其中附图以举例形式示出了本发明的优选实施例。
附图说明
图1示出了根据本发明实施例的半导体存储器的大致特征结构。
图2是根据本发明实施例的半导体存储器的状态转移图。
图3是根据本发明实施例的模式寄存器的电路图。
图4是用于说明根据本发明实施例的半导体存储器的操作的第一时序图。
图5是用于说明根据本发明实施例的半导体存储器的操作的第二时序图。
图6是具有功率下降状态及对于外部时钟具有同步操作模式和异步操作模式的半导体存储器状态转移图。
图7是表示实现图6中所示的状态转移的模式寄存器的结构。
具体实施方式
为了通过合理设置操作模式和高速数据转移而使功耗降低，近年来对于不通过CR设置而从同步模式向异步模式转换的操作，即复位到用于初始化芯片的操作的页面的需求与日俱增。
通过图7中所示的常规模式寄存器50来执行这种操作，则必须基于三个信息信号产生待机状态，即：(1)用于设置当前操作模式的信息和用于设置一(同步或异步)操作模式的信息，其中从功率下降状态向该操作模式转换；(2)从CE2端输入的信息；及(3)表示从功率下降状态的转换的完成信息。
但是，这将涉及通过滤波器电路在CE2端除去噪声、在功率下降状态选择信号和CE2端的状态(延迟转化信号ce2)之间匹配的调节，等等。
如果设置采取这些措施所需的电路，则将增加电流和面积。
本发明是在上述背景技术下做出的。本发明的目的是提供一种半导体存储器，其可以在不通过CR设置从同步模式中的功率下降状态转换到异步模式，并且不需要额外的电路。
现在将参照附图详细介绍本发明的实施例。
图1示出了根据本发明实施例的半导体存储器的大致特征结构。
图2是根据本发明实施例的半导体存储器的状态转移图。
根据本发明实施例的半导体存储器包括模式寄存器100、VDD起动电路210、Vii起动电路220、时钟缓冲电路230、地址锁存电路240、I/O缓冲电路250和存储部件260。
模式寄存器100包括同步/异步模式设置部件110和状态选择部件120。
同步/异步模式设置部件110产生状态转换信号burstx，用于使该半导体存储在同步模式和异步模式之间转换。
通过基于预先输入的状态选择信号mra08z为内部电源电路选择起动信号sttpdz，它是已有内部信号并且其电平将在同步模式中的功率下降状态T7中改变，或者为外部电源选择起动信号sttdx，它是已有的内部信号并且其电平在同步模式中的功率下降状态T7中不改变，并且将其传送到同步/异步模式设置部件110，状态选择部件120选择是否该半导体存储器应该从同步模式中的功率下降状态T7向异步模式中的待机状态T3或同步模式中的待机状态T6转换。
VDD起动电路210连接到外部电源端子(未示出)。当施加外部电源电压VDD时(功率上升状态T1)，VDD起动电路210产生起动信号sttdx(例如处于“H”电平)。
Vii起动电路220连接到内部电源电路(未示出)，如升压电路或降压电路，并产生起动信号sttpdz。起动信号sttpdz是内部信号并在例如使用内部电源的待机状态T3或T6中或者在进行同步或异步操作如读、写或擦的激活状态(未示出)中，处于“L”电平。起动信号sttpdz例如在功率下降状态T4或功率下降状态T7中处于“H”电平。
时钟缓冲电路230连接到外部时钟端子(未示出)。当输入表示选择同步模式的状态转换信号burstx时，时钟缓冲电路230接受外部时钟clk。当输入表示选择异步模式的状态转换信号burstx时，时钟缓冲电路230不接受外部时钟clk。被接受的外部时钟clk被发送到I/O缓冲电路250。
地址锁存电路240根据由输入的状态转换信号burstx确定的操作模式而保存从外部地址输入端子(未示出)输入的地址，并在存储部件260中选择对应该地址的存储单元。
在同步模式中，与外部时钟clk同步地，I/O缓冲电路250将从外部输入端(未示出)输入的数据写入到存储部件260中或从存储部件260读取数据。
尽管未示出，存储部件260包括存储单元排列成矩阵的存储单元阵列、用于选择对应输入的地址的存储单元的行解码器和列解码器、读出放大器和写放大器。
下面利用图2中所示的状态转移图简要介绍图1中所示的电路的操作。
当经过外部电源端子(未示出)施加外部电源电压VDD时，半导体存储器进入功率上升状态T1。经过暂停时间T2之后，该半导体存储进入异步模式中的待机状态。当从CE2端子(未示出)输入的转换信号ce2变为“L”时，该半导体存储器进入功率下降状态T4。当转换信号ce2在功率下降状态T4中变为“H”时，该半导体存储器返回到待机状态T3。
在异步模式中的待机状态T3中，做为CR设置指令的信号ftnentz和a15z例如都处于“H”。从同步/异步模式设置部件110输出的状态转换信号burstx例如变为“H”并输入到时钟缓冲电路230和地址锁存电路240。
当处于“H”电平的状态转换信号burstx输入到时钟缓冲电路230时，时钟缓冲电路230停止接受外部时钟clk。结果是，地址锁存电路240和I/O缓冲电路250向存储部件260输入数据或向其输出数据而不与外部时钟clk同步。在这种情况下，消耗的功率的量很小。
当处于“H”电平的信号ftnentz和处于“L”电平的信号a15z作为CR设置指令在异步模式(控制寄存器(CR)设置状态T5到同步模式)中的待机状态T3中从控制寄存器(未示出)被输入到模式寄存器100中的同步/异步模式设置部件110时，该半导体存储器进入同步模式中的待机状态T6。此时，同步/异步模式设置部件110输出处于“L”电平的状态转换信号burstx到时钟缓冲电路230和地址锁存电路240。
当处于“L”电平的状态转换信号burstx被输入到时钟缓冲电路230时，时钟缓冲电路230接受外部时钟clk并将其发送到I/O缓冲电路250。结果是，与外部时钟clk同步地将数据输入到存储部件260或从其输出数据。这提高了数据传送效率。
当转换信号ce2在同步模式中的待机状态T6中变为“L”电平时，该半导体存储器进入功率下降状态T7。
当转换信号ce2在功率下降状态T7中变为“H”电平时，基于预先输入的状态选择信号mra08z，模式寄存器100中的状态选择部件120选择由VDD起动电路210产生的起动信号sttdx或由Vii起动电路220产生并且其电平将在功率下降状态T7中改变的起动信号sttpdz，并将其传送到同步/异步模式设置部件110。
例如，为了使该半导体存储器从功率下降状态T7转换到异步模式中的待机状态T3，则应该通过设置为“L”电平的状态选择信号mra08z选择起动信号sttpdz，如图2所示。为了使该半导体存储器从功率下降状态T7转换到同步模式中的待机状态T6，应该通过设置为“H”电平的状态选择信号mra08z选择起动信号sttdx，如图2所示。
如上所述，当该半导体存储器从同步模式中的功率下降状态T7返回到异步模式中的待机状态T3或同步模式中的待机状态T6时，并不使用从CE2端输入。因此，不需要在CE2端除去噪声的措施。而且，通过使用已有的起动信号sttdx和sttpdz，将保持与内部电位的匹配。因此，不需要额外的电路。
下面将详细介绍模式寄存器100。
图3是根据本发明实施例的模式寄存器的电路图。
如上所述，根据本发明实施例的模式寄存器100包括同步/异步模式设置部件110和状态选择部件120。
同步/异步模式设置部件110包括串联连接的n沟道金属氧化半导体场效应晶体管(MOSFET)(以下称为nMOS晶体管)M0和M1。nMOS晶体管M0的一个输入-输出端接地，nMOS晶体管M0的另一输入-输出端连接到nMOS晶体管M1的一个输入-输出端。信号a15z从控制寄存器(未示出)被输入到nMOS晶体管M0的栅极。信号ftnentz从控制寄存器(未示出)被输入到nMOS晶体管M1的栅极。
同步/异步模式设置部件110还包括由nMOS晶体管M2和M4与p-沟道MOSFET(以下称为pMOS晶体管)M3和M5构成的锁存器。从nMOS晶体管M1的另一输入-输出端发送的信号被输入到该锁存器中。外部电源电压VDD被施加于该锁存器。
同步/异步模式设置部件110还包括nMOS晶体管M6，它的一个输入-输出端连接到上述锁存器和nMOS晶体管M1的另一输入-输出端。nMOS晶体管M6的另一输入-输出端接地。从状态选择部件120发送的信号经反相器111被输入到nMOS晶体管M6的栅极，其中反相器111由外部电源电压VDD驱动。
来自锁存器的输出被输入到反相器112的输入端。
同步/异步模式设置部件110还包括nMOS晶体管M7，它的一个输入-输出端连接到锁存器的输出侧和反相器112的输入端。nMOS晶体管M7的另一输入-输出端连接到nMOS晶体管M8的一个输入-输出端。nMOS晶体管M8的另一输入-输出端接地。信号ftnentz被输入到nMOS晶体管M7的栅极。信号a15z经反相器113被输入到nMOS晶体管M8的栅极。
pMOS晶体管M9的一个输入-输出端和nMOS晶体管M10的一个输入-输出端连接到反相器112的输出端。pMOS晶体管M9的另一个输入-输出端和nMOS晶体管M10的另一个输入-输出端连接到NAND电路115的一个输入端。信号c1b5z经反向器114被输入到pMOS晶体管M9的栅极，并被直接输入到nMOS晶体管M10的栅极。从芯片使能端/CE1(未示出，并且以下称为/CE1端)输入信号c1b5z。
由pMOS晶体管M9、nMOS晶体管M10、和反向器114构成的电路可防止两片数据在建立锁存的状态中同时被发送。当信号c1b5z处于“L”电平时，来自反向器112的输出不发送到NAND电路115。
从状态选择部件120输出的信号被输入到NAND电路115的另一输入端。来自NAND电路115的输出经反向器116反馈到NAND电路115的一个输入端。来自NAND电路115的输出从模式寄存器100经反向器117和118作为状态转换信号burstx被输出。
另一方面，状态选择部件120包括：pMOS晶体管M11，其一个输入-输出端被输入用于内部电源电路的起动信号sttpdz；nMOS晶体管M12，它的一个输入-输出端被输入用于内部电源电路的起动信号sttpdz；pMOS晶体管M13，它的一个输入-输出端经由外部电源电压VDD驱动的反向器121被输入用于外部电源的起动信号sttdx；和nMOS晶体管M14，它的一个输入-输出端经由外部电源电压VDD驱动的反向器121被输入用于外部电源的起动信号sttdx。
状态选择信号mra08z被直接输入到被输入用于内部电源电路的起动信号sttpdz的pMOS晶体管M11的栅极，并经由外部电源电压VDD驱动的反向器122被输入到nMOS晶体管M12的栅极，其中nMOS晶体管M12被输入用于内部电源电路的起动信号sttpdz。
而且，状态选择信号mra08z被直接输入到被输入用于外部电源的起动信号sttdx的nMOS晶体管M14的栅极，并经由外部电源电压VDD驱动的反向器122被输入到pMOS晶体管M13的栅极，其中pMOS晶体管M13被输入用于外部电源的起动信号sttdx。
pMOS晶体管M11的另一输入-输出端、nMOS晶体管M12的另一输入-输出端、pMOS晶体管M13的另一输入-输出端和nMOS晶体管M14的另一输入-输出端连接到由外部电源电压VDD驱动的反向器123的输入端。
来自反向器123的输出从状态选择部件120被输出。
现在将介绍模式寄存器100的操作。
为了形成图2中所示的状态转换，半导体存储器通过功率上升状态进入异步模式。
此时，输入处于“H”电平的信号a15z和处于“H”电平的信号ftnentz。相应地，在由pMOS晶体管M3和M5以及nMOS晶体管M2和M4构成的锁存器中，在pMOS晶体管M3和nMOS晶体管M4一侧输出被锁存为“L”和在pMOS晶体管M5并且nMOS晶体管M2一侧输出被锁存为“H”(由于使用外部电源电压VDD，所以即使在功率下降状态T4中仍保持这种状态)。结果是，来自NAND电路115的输出被锁存为“H”。因此，状态转换信号burstx变为“H”，并且设置异步模式，并且即使在功率下降状态T4中仍保持异步模式。
当信号a15z变为“L”电平时(CR设置状态T5到同步模式)，在由pMOS晶体管M3和M5以及nMOS晶体管M2和M4构成的锁存器中，在pMOS晶体管M3和nMOS晶体管M4一侧输出被锁存为“H”并且在pMOS晶体管M5和nMOS晶体管M2一侧输出被锁存为“L”。结果是，NAND电路115的一个输入端的电位变为“H”。
此时，在状态选择部件120中，起动信号sttdx和sttpdz分别处于“H”和“L”电平(如上所述，用于内部电源电路的起动信号sttpdz在功率下降状态中变为“H”)。因而，NAND电路115的另一输入端的电位变为“H”，而与状态选择信号mra08z的状态无关，并且状态转换信号burstx变为“L”。结果是，该半导体存储器进入同步模式。
当该半导体存储器进入同步模式中的功率下降状态T7时，内部电源电压截止。结果是，起动信号sttpdz变为“H”。此时，NAND电路115的另一输入端的电位电平取决于状态选择信号mra08z的状态。就是说，如果状态选择信号mra08z处于“H”，则起动信号sttdx将被选择。NAND电路115的另一输入端保持为“H”，状态转换信号burstx保持为“L”。因此，在返回时，半导体存储器转换到同步模式中的待机状态T6。
另一方面，如果状态选择信号mra08z处于“L”，则起动信号sttpdz将被选择。NAND电路115的另一输入端的电位变为“L”，并且来自NAND电路115的输出被锁存为“H”。相应地，状态转换信号burstx变为“H”。结果是，在返回时，半导体存储器转换到异步模式中的待机状态T3。此外，通过使用nMOS晶体管M6强制性地使由pMOS晶体管M3和M5以及nMOS晶体管M2和M4构成的上述锁存器复位，使其返回到异步模式中的锁存状态。
当在同步模式中的待机状态T6信号a15z变为“H”电平时(CR设置状态T5到异步模式)，在由pMOS晶体管M3和M5以及nMOS晶体管M2和M4构成的锁存器中，在pMOS晶体管M3和nMOS晶体管M4一侧输出被锁存为“L”并且在pMOS晶体管M5和nMOS晶体管M2一侧输出被锁存为“H”。结果是，来自NAND电路115的输出被锁存为“H”。因此，状态转换信号burstx变为“H”，并且该半导体存储器进入异步模式。
最后，将利用时序图概括根据本发明实施例的半导体存储器的操作。
图4是用于介绍根据本发明实施例的半导体存储器的操作的第一时序图。
假设图2中的半导体存储器进入功率上升状态T1，通过CR设置状态T5进入同步模式(待机状态T6或执行同步操作如读、写或擦等的激活状态)，进入功率下降状态T7，然后再次转换到异步模式(待机状态T3或其中执行异步操作如读、写或擦的激活状态)，图中示出了这些信号之间的关系。
信号/ce1对应被输入到图3所示的模式寄存器100的信号c1b5z。信号add是地址。
从/CE1端(未示出)输入的信号/ce1和从CE2端输入的转换信号ce2在预定时间周期内处于“H”电平，施加外部电源电压VDD，并且该半导体存储器进入功率上升状态T1。然后用于外部电源的起动信号sttdx变为“H”电平，用于内部电源电路的起动信号sttpdz也变为“H”电平并在预定时间周期内保持在“H”电平。而且，内部电源开始工作。在功率上升状态T1之后该半导体存储器进入异步模式，因而状态转换信号burstx处于“H”电平。
假设此时从外部地址端A15(未示出)输入例如处于“L”电平的信号a15z作为CR设置指令。则出现到同步模式的CR设置状态T5。状态转换信号burstx变为“L”，并且该半导体存储器进入同步模式。在同步模式中，与外部时钟clk同步地读取和写入数据。此时，信号/ce1和转换信号ce2分别处于“L”和“H”。
当信号/ce1上升到“H”和转换信号ce2变为“L”时，该半导体存储器进入功率下降状态T7。此时，内部电源电压Vii下降并且起动信号sttpdz变为“H”。外部电源电压VDD的施加并不停止，因此起动信号sttdx保持在“H”并且不改变。
当转换信号ce2升高并且半导体存储器从功率下降状态T7开始返回时，内部电源电压Vii上升并且重新开始施加内部电源电压Vii。起动信号sttpdz变为“L”。信号/ce1下降。此时，作为CR设置指令的状态选择信号mra08z已经由例如预先从地址端(未示出)输入的信号A8设置为“L”。因而，如上所述，选择其电平将改变的起动信号sttpdz，状态转换信号burstx升高到“H”，并且半导体存储器进入异步模式。
图5是用于表示根据本发明实施例的半导体存储器的操作的第二时序图。
假设图2中半导体存储器进入功率上升状态T1，通过CR设置状态T5进入同步模式(待机状态T6或执行同步操作如读、写或擦的激活状态)，进入功率下降状态T7，然后返回到同步模式，图中示出了这些信号之间的关系。
在同步模式中的功率下降状态T7中，当转换信号ce2升高并且半导体存储器从功率下降状态T7开始返回时，内部电源电压Vii升高并且重新施加内部电源电压Vii。
起动信号sttpdz变为“L”。信号/ce1下降。此时作为CR设置指令的状态选择信号mra08z已经由例如预先从地址端(未示出)输入的信号A8设置为“H”。因而，如上所述，选择其电平不变的起动信号sttdx，状态转换信号burstx保持在“L”，并且该半导体存储器返回到同步模式。
如上所述，通过使用已有内部信号而不经过CR设置状态T5，该半导体存储器可很容易从同步模式中的功率下降状态T7转换到异步模式中的待机状态T3。同样，在不经过CR设置状态T5的情况下，该半导体存储器可以从异步模式中的功率下降状态T4转换到同步模式中的待机状态T3。
利用根据本发明实施例的半导体存储器，通过基于状态选择信号选择其电平在功率下降状态改变的已有内部信号或其电平在功率下降状态中不变的已有内部信号，可以确定该半导体存储是否应该从功率下降状态返回到同步模式中的待机状态或异步模式中的待机状态。因此，可以保持与内部电位的匹配，并且不需要额外的电路。
本发明例如可适用于使用DRAM的便携式装置。
前面的说明只是用于介绍本发明的原理。此外，由于对于本领域技术人员来说很多修改和改变是显然的，因此不要求将本发明限制为所示和所述的精确结构和应用，因而，所有合适的修改和等效替换视为包含在所附权利要求及其等效形式的本发明范围内。

Claims (6)

1、一种半导体存储器，其对于外部时钟具有同步操作模式或异步操作模式，该半导体存储器包括：
一同步/异步模式设置部件，用于产生使该半导体存储器在该同步操作模式和该异步操作模式之间转换的信号；以及
一状态选择部件，用于通过根据预先输入的状态选择信号而选择其电平在功率下降状态改变的内部信号或其电平在功率下降状态不变的内部信号，并将选择的信号传送到该同步/异步模式设置部件，选择该半导体存储器是否应该从该功率下降状态转换到该同步模式中的待机状态或该异步模式中的待机状态。
2、根据权利要求1的半导体存储器，其中其电平在功率下降状态中改变的该内部信号是用于内部电源电路的起动信号。
3、根据权利要求1的半导体存储器，其中其电平在功率下降状态中不变的该内部信号是用于外部电源的起动信号。
4、根据权利要求1的半导体存储器，其中选择其电平在功率下降状态改变的内部信号的指令是由该状态选择信号提供的，从而使该半导体存储器从该功率下降状态转换到该异步模式中的该待机状态。
5、根据权利要求1的半导体存储器，其中其电平在功率下降状态中不变的内部信号是在功率上升时产生的。
6、根据权利要求1的半导体存储器，还包括一外部时钟缓冲器，其中：
用于使该半导体存储器在该同步操作模式和该异步操作模式之间转换的信号被输入到该外部时钟缓冲器；以及
在该异步操作模式中该外部时钟缓冲器停止接受外部时钟。
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