CN1204626C - 用于与时钟信号的边缘同步地工作的半导体存储器件 - Google Patents
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Abstract
命令接收器电路与时钟信号的上升沿或下降沿相同步地接收命令信号。数据输入/输出电路与响应命令信号的接收时序而设置的时钟信号的边缘相同步地开始读取数据的输出和写入数据的输入。由于与时钟信号的两个边缘相同步地接收命令信号，因此当接收速率与现有技术中相同时，可以使时钟周期减半。结果，在安装有半导体存储器件的系统中，可以使系统时钟的频率减半，以减小在系统中的时钟同步电路的功耗，而不减少用于半导体存储器件的数据输入/输出速率。
Description
技术领域
本发明涉及一种时钟同步型半导体存储器件，特别涉及减少安装有半导体存储器件的系统的功耗的技术。
背景技术
SDRAM(同步DRAM)通常被称为时钟同步型半导体存储器件。作为SDRAM，有SDR(单数据率)型和DDR(双数据率)型两种。SDR-SDRAM与时钟信号CLK的上升沿相同步地接收命令和地址，并且与时钟信号CLK的上升沿相同步地输入/输出数据。DDR-SDRAM与时钟信号的上升沿相同步地接收命令和地址，并且与该时钟信号CLK的上升沿和下降沿相同步地输入/输出数据。
图1示出SDR-SDRAM的操作。在本例中，读取脉冲长度被设置为“4”。该读取脉冲长度是响应一个读取命令RD而顺序输出读取数据的数目。
首先，一个激活命令ACT被与第一时钟信号CLK相同步地提供到一个存储器组BK0，并且该存储器组BK0被激活(图1(a))。接着，该激活命令ACT被与第二时钟信号CLK相同步地提供到一个存储器组BK1，并且该存储器组BK1被激活(图1(b))。
读取命令RD被与第三时钟信号CLK相同步地提供到存储器组BK0。在存储器组BK0中读入的数据D0至D3与内部时钟信号ICLK的上升沿相同步地被数据锁存器顺序地锁存(图1(c))。被数据锁存器锁存的读取数据D0至D3被分别与内容时钟信号ICLK的下一个上升沿相同步地从数据输入/输出端DQ顺序地输出(图1(d))。
接着，读取命令RD被与第八个时钟信号CLK相同步地提供到BK1。在存储器组BK1中读入的数据D4至D7被数据锁存器与内容时钟信号ICLK的上升沿相同步地顺序锁存(图1(e))。由数据锁存器锁存的读取数据被与内容时钟信号ICLK的下一个上升沿相同步地分别顺序从数据输入/输出端DQ输出(图1(f))。
读取命令RD被再次与第十二个时钟信号CLK相同步地提供到存储器组BK0，并且类似于上文所述，存储器组BK0被操作，并且读取数据D8至D11被与内容时钟信号ICLK的上升沿相同步地顺序从数据输入/输出端DQ输出(图1(g))。
图2示出DDR-SDRAM的操作。在本例中，读取脉冲长度被设置为“8”。顺序提及，DDR-SDRAM接收时钟信号CLK和/CLK互补。
首先，激活命令ACT被与第一时钟信号CLK相同步地提供到存储器组BK0，并且存储器组BK0被激活(图2(a))。接着，激活命令ACT被与第二时钟信号CLK相同步地提供到存储器组BK1，并且存储器组BK1被激活(图2(b))。
读取命令RD被与第三时钟信号CLK相同步地提供到存储器组BK0。在存储器组BK0中读入的数据D0至D7被与内容时钟信号ICLK相同步地以两位为单位输出到并/串转换电路(图2(c))。并/串转换电路顺序地把并行读取数据(例如，D0和D1)转换为串行数据。然后，串行读取数据D0至D7被与互补的内部时钟信号CLKEVEN和CLKODD相同步地从数据输入/输出端DQ输出(图2(d))。即，在DDR-SDRAM中，读取数据D0至D7被与时钟信号CLK的上升沿和下降沿相同步地顺序输出。
接着，读取命令RD被与第八时钟信号CLK相同步地提供到存储器组BK1。在存储器组BK1中投入的数据D8至D15被与内部时钟信号ICLK相同步地以两位为单元输出到并/串转换电路(图2(e))。并/串转换电路把该并行读取数据转换为串行数据。然后，串行数据D8至D15被分别与互补的内部时钟信号CLKEVEN和CLKODD相同步地从数据输入/输出端DQ输出(图2(f))。
读取命令RD被再次与第12时钟信号CLK相同步地提供到存储器组BK0，并且类似于上文所述，存储器组BK0被操作，并且读取数据D16至D23被与时钟信号CLK相同步地从数据输入/输出端DQ输出(图2(g))。
在上文所述的SDR-SDRAM以及DDR-SDRAM在任何时候与时钟信号CLK的上升沿同步地接收命令和地址。因此，控制电路和在SDRAM中的存储器组BK0和BK1与时钟信号CLK的上升沿相同步地工作，并且执行读取操作。另外，在任何时候，第一读取数据的输出与时钟信号CLK的上升沿相同步地开始。对于写入操作，命令和地址被与时钟信号CLK的上升沿相同步地接收，并且与时钟信号CLK的上升沿相同步地开始读取数据的接收，这类似于读取操作。
因此，根据常规的SDR-SDRAM和DDR-SDRAM，命令和地址仅仅与时钟信号的上升沿相同步地被输入，并且在SDRAM内部的控制电路和存储器中在参照时钟信号CLK的上升沿的时序上工作。因此，别无选择，只有增加时钟信号CLK的频率，以增加命令的接收速率。但是，当时钟信号CLK的频率增加时，安装有SDRAM的系统的时钟同步电路的功耗也增加。
另外，在现有技术中由于SDRAM的内部电路根据参考时钟信号CLK的上升沿的时序而工作，因此不是与时钟信号CLK的下降沿同步地接收命令和地址。假设与时钟信号CLK的下降沿相同步地接收命令和地址，则不可能根据参考时钟CLK的下降沿的时序而操作该内部电路。也就是说，与时钟信号CLK的下降沿相同步地接收命令和地址没有任何优点。
发明内容
本发明的一个目的是减小安装有半导体存储器件的系统的功耗，而不减小用于半导体存储器件的数据输入/输出速率。
根据本发明的半导体存储器件的一个方面，命令接收器电路与时钟信号的上升沿和下降沿相同步地接收一个命令信号。时序控制电路设置由数据输入/输出电路在接收该命令信号中响应时钟信号的边缘，分别在时钟信号的上升沿或下降沿开始输出读取数据的时序以及开始输入写入数据时序。数据输入/输出电路与由时序控制电路所设置的边缘(时钟信号的上升沿或下降沿)相同步地开始读取数据的输出和写入数据的输入。第一时钟发生器与时钟信号的上升沿相同步地产生第一时钟信号。第二时钟发生器与时钟信号的下降沿相同步地产生第二时钟信号。存储器控制电路分别与第一时钟信号或第二时钟信号相同步地开始对存储单元阵列的读取操作和写入操作。在接收命令信号中，时钟选择电路响应时钟信号的边缘把第一时钟信号或第二时钟信号输出到存储器控制电路
例如，在写入操作中，开始输入写入数据的时序响应写入命令信号的接收时序而改变。类似地，在读取操作中，开始输出读取命令的时序响应读取命令信号的接收时序而改变。因此，即使当与时序信号的任何边缘相同步地提供命令信号时，通过响应命令信号的接收时序改变数据输入/输出电路的开始操作时序，可以执行写入操作和读取操作而不延迟数据被输入和输出的时序。例如，在现有技术中，开始仅仅与时钟信号的上升沿相同步地输出读取数据。这被应用于SDR(单数据速率)类型的半导体存储器件，其与时钟信号的一个边缘相同步地输入/输出数据，并且应用于DDR(双数据速率)类型的半导体存储器件，其与时钟信号的两个边缘相同步地输入和输出数据。
另外，由于命令接收器电路可以与时钟信号的两个边缘相同步地接收命令信号，当该命令信号的接收速率与现有技术相同时，可以把时钟周期减半。结果，在安装有半导体存储器件的系统中，可以使系统时序的频率减半，并且减小在该系统中时钟同步电路的功率，而不减小用于半导体存储器件的数据输入/输出速率。
根据本发明的半导体存储器件的另一个方面，该数据输入/输出电路包括数据输出部分和数据输入部分。数据输出部分响应单个命令信号，与时钟信号的两个边缘相同步地顺序多次输出该读取数据。而数据输入部分响应单个命令信号，与时钟信号的两个边缘相同步地顺序多次输入该写入数据。在此，在安装具有所谓的脉冲模式的半导体存储器件的系统中，可以减小在该系统中的时钟同步电路的功耗。
因此，在与时钟信号的任何边缘相同步地提供命令信号的情况下，命令信号读取操作和写入操作开始的时序响应命令信号的接收时序而改变，从而可以在最佳时序执行写入操作和读取操作，而没能内部操作的任何损失。
通过响应命令信号的接收时序，仅仅通过把第一时钟信号切换到第二时钟信号，可以改变存储器控制电路的工作开始时序。也就是说，通过简单的控制可以改变存储器控制电路的工作时序。
根据本发明的半导体存储器件的另一个方面，命令接收电路接收该读取命令信号和写入命令信号作为命令信号。时钟选择电路根据命令信号的类型把第一时钟信号或第二时钟信号输出到命令控制电路。因此，通过根据命令信号改变存储器控制电路开始工作的时序，可以自由地设置从读取命令信号的接收到读取数据的输出开始时的时钟数(读取等待时间)，以及从写入命令信号的接收的写入数据的输入开始时的时钟数(写入等待时间)，而它们之间没有限制。
根据本发明的半导体存储器件的另一个方面，第三时钟发生器产生第三时钟信号，其频率为该时钟信号的频率的两倍，并且与时钟信号相同步。命令接收器电路与第三时钟信号相同步地接收命令信号。命令接收器电路与第三时钟信号的一个边缘相同步地工作，并且不与时钟信号的上升沿或下降沿相同步，从而可以简单地构成该命令接收器电路。
根据本发明的半导体存储器件的另一个方面，第三时钟发生器产生第三时钟信号，其频率是时钟信号频率的两倍，并且与该时钟信号相同步。数据输入/输出电路分别与第三时钟信号相同步地输入该读取数据并且输出该写入数据。数据输入/输出电路与第三时钟信号的一个边缘相同步地工作，并且不与时钟信号的上升或下降沿相同步，从而可以简单地构成该数据输入/输出电路。
根据本发明的半导体存储器件的另一个方面，该数据输入/输出电路包括：并/串转换电路，用于与第三时钟信号相同步地把并行读取数据转换为串行数据，用于输出该转换的串行数据。用于半导体存储器件内部的数据是并行的，并且输出到外部的数据是串行的，从而使得存储器工作周期具有余量。结果，可以通过使用廉价的制造技术制造该半导体存储器件，并且减小半导体存储器件的制造成本。
根据本发明的半导体存储器件的另一个方面，该存储器控制电路产生与从存储单元阵列输出的读取数据的时序相同步的读取传输信号。该数据输入/输出电路与读取传输信号相同步地接收并行读取数据。也就是说，数据输入/输出电路不是与时钟信号相同步而是通过使用与实际读取操作相同步的读取传输信号来接收该读取数据。因此，可以在最小的时间量中把读取数据传送到数据输入/输出电路，并且以高速执行读取操作。
根据本发明的半导体存储器件的另一个方面，该数据输入/输出电路包括串/并转换电路，用于与第三时钟信号相同步地把串行写入数据转换为并行数据，并且输出该转换的并行数据。从外部输入的数据是串行的，并且用于半导体存储器件内部的数据是并行的，从而类似于上文所述，允许存储器工作周期具有余量。结果，可以通过使用廉价的制造技术来制造该半导体存储器件，并且减小该半导体存储器件的制造成本。
根据本发明的半导体存储器件的另一个方面，存储器控制电路与提供到存储单元阵列的写入数据的时序相同步地产生写入传输信号。该数据输入/输出电路与写入传输信号相同步地把串行写入数据输出到存储单元阵列。也就是说，存储单元阵列不是与该时钟信号相同步而是通过使用与实际写入操作相同步的写入传输信号来接收该写入数据。因此，可以在最小的时间量把写入数据提供到存储单元阵列并且以高速度执行读取操作。
根据本发明的半导体存储器件的另一个方面，多个存储器组中的每一个包含存储单元，并且它们相互独立地工作。存储器控制电路分别响应每个存储器组而形成。即使在安装具有多个存储器组的半导体存储器件的系统中，对每个存储器组形成存储器控制电路，从而可以减小在一个系统中的时钟同步电路的功耗。
根据本发明的半导体存储器件的另一个方面，该存储器组通过由所有存储器组所共用的公共数据总线与数据输入/输出电路相连接，从而可以使数据总线的布线面积最小化，并且可以减小半导体存储器件的芯片尺寸。
根据本发明的半导体存储器件的另一个方面，该存储器组分别通过不同的数据总线与数据输入/输出电路相连接，并且该连接相互独立。因此，可以使数据总线的布线长度最小化，并且减少要连接到该数据总线的晶体管数目。因此，可以减小用于驱动数据总线的功率，并且减小在工作过程中该半导体存储器件的功耗。
根据本发明的半导体存储器件的另一个方面，一个数据选通端在写入操作的过程中，与外部时钟信号相同步地输入一个写入数据选通信号，并且在读取操作过程中，与外部时钟信号相同步地输出一个读取数据选通信号。该数据输入/输出电路与读取数据选通信号的两个边缘相同步地输出读取信号，并且与写入数据选通信号的两个边缘相同步地输入写入数据。因此，即使在用于输入/输出该数据的时钟信号是一个数据选通信号的半导体存储器件，还可以减小在该系统中的时钟同步电路的功耗。
附图说明
从下文结合附图的详细描述中，本发明的本质、原理和应用将变的显而易见，其中相同的部分由相同的参考标号所表示，其中：
图1为示出常规SDR-SDRAM的读取操作的时序图；
图2为示出常规DDR-SDRAM的读取操作的时序图；
图3为示出根据本发明的半导体存储器件的第一实施例的方框图；
图4为图3中所示的时钟选择控制电路和时钟选择电路的详细结构的电路图；
图5为示出图4中所示的时钟选择控制电路和时钟选择电路的操作的时序图；
图6为示出图3中所示的数据输入/输出电路的详细情况的方框图；
图7为示出图6中所示的并/串转换电路的操作的时序图；
图8为根据第一实施例的半导体存储器件的读取操作的时序图；
图9为根据第一实施例的半导体存储器件的写入操作的时序图；
图10为示出根据本发明的半导体存储器件的第二实施例的方框图；
图11为示出图10中所示的时钟选择控制电路和时钟选择电路的详细情况的电路图；
图12为示出图11中所示的时钟选择控制电路和时钟选择电路的操作的时序图；
图13为示出根据第二实施例的半导体存储器件的写入操作的时序图；
图14为示出根据本发明的半导体存储器件的第三实施例的方框图；
图15为示出图14中所示的数据输入/输出电路的详细情况的方框图；以及
图16为示出施加到具有数据选通端的半导体存储器件的本发明的方框图。
具体实施方式
在下文中，将参照附图说明本发明的优选实施例。
图3示出根据本发明的半导体存储器件的第一实施例。通过使用CMOS处理在该半导体存储器件上形成该半导体存储器件。
该SDRAM包括命令锁存解码器10、地址缓冲器12、第一时钟发生器14、第二时钟发生器16、第三时钟发生器18、输入控制电路20、输出控制电路22、数据输入/输出电路24、存储器组BK0和BK1、存储器控制电路26和28、时钟选择控制电路30和时钟选择电路32和34。第一时钟发生器14、第二时钟发生器16、输入控制电路20、输出控制电路22、存储器控制电路26和28、时钟选择控制电路30和时钟选择电路32和34作为时序控制电路。在图中由粗线所示出的每个信号线由多条线路所构成。
命令锁存解码器10通过命令端子从外部接收命令信号CMD，解码所接收的信号，并且输出该信号作为内部命令信号ICMD。作为该内部命令信号ICMD，有用于执行写入操作的写入命令信号WR、用于执行读取操作的读取命令操作RD、用于激活存储器组BK0和BK1的激活命令信号、用于释放存储器组BK0和BK1的预充电命令信号，等等。命令锁存解码器10作为命令接收器电路而工作。地址缓冲器12通过地址端从外部接收地址信号ADD，并且输出所接收的信号作为内部地址信号IADD。该内部地址信号IADD包括存储器组BK0和BK1的解码信号BANK0和BANK1，这将在下文中描述。
第一时钟发生器14通过时钟端从外部接收时钟信号CLK，并且产生与时钟信号CLK的上升沿同步的具有“H”脉冲的第一时钟信号CLK1。第二时钟发生器16产生与时钟信号CLK的下降沿同步的具有“H”脉冲的第二时钟信号CLK2。应当指出，产生第一时钟信号CLK1和第二时钟信号CLK2，使得它们各自的“H”周期相互不重叠。第三时钟发生器18结合第一和第二时钟信号CLK1和CLK2，并且输出该合并的信号作为第三时钟信号CLK3。也就是说，第三时钟信号CLK3是由第一和第二时钟信号CLK1和CLK2的逻辑“或”和产生的。由于第一和第二时钟信号CLK1和CLK2相互不重叠，因此第三时钟信号CLK3的频率是时钟信号CLK1的两倍，如下文中所述的图8和9中所示。
响应写入命令信号WR的激活，输入控制电路20在对应于写入脉冲长度的一个周期中激活输入控制信号DINC。例如，当写入脉冲长度为“4”时，在第三时钟信号CLK3的4个时钟周期的时间段内激活输入控制信号DINC。
响应读取命令信号RD的激活，输出控制电路22在对应于读取脉冲长度的周期内激活输出控制信号DOUTC。例如，当读取脉冲长度为“4”时，在第三时钟信号CLK3的4个时钟周期的时间段内激活输出控制信号DOUTC。
数据输入/输出电路24包括数据输入部分36和数据输出部分38。形成对应于数据输入/输出端DQ的位数的多个数据输入部分36和数据输出部分38。每个数据输入部分36包括一个输入缓冲器40、串/并转换电路42和传输部分44，并且把通过数据输入/输出端DQ从外部提供的写入数据输出到存储器组BK0和BK1。每个数据输出部分38包括一个输出缓冲器46、并/串转换电路48和传输部分50，并且把从存储器组BK0和BK1读取的读取数据通过数据输入/输出端DQ输出到外部。
当输入控制信号DINC被激活时，数据输入部分36的输入缓冲器40开始工作并且输入写入数据。串/并转换电路42把从输入缓冲器40发送的串行写入数据转换为并行写入数据，并且把该转换的数据输出到传输部分44。传输部分44通过数据总线DBUS(或者DB0或DB1)把并行写入数据与写入传输信号WRT0(或WRT1)相同步地输出到存储器组BK0(或BK1)。
数据输出部分38的传输部分50与读取传输信号RDT0(或者RDT1)相同步地通过数据总线DBUS从存储器组BK0(或BK1)发送的并行读取数据，并且把所接收的数据输出到并/串转换电路48。并/串转换电路48把该并行读取数据转换为串行读取数据，并且把转换后的数据输出到输出缓冲器46。当输出控制信号DOUTC被激活时，输出缓冲器46开始工作，并且输出从并/串转换电路48发送的读取数据。
存储器组BK0和BK1包括具有存储单元的存储阵列、读出放大器、行解码器、列解码器等等(未示出)。行解码器和列解码器响应内部地址信号IADD产生解码信号。存储器组BK0和BK1响应地址信号ADD而被选择，并且它们每个相互独立工作。存储器组BK0和BK1连接到公共数据总线DBUS。由于数据总线DBUS对多个存储器组是共用的，因此数据总线DBUS的布线面积变小，因此可以减小芯片尺寸。
存储器控制电路26从时钟选择电路32接收内部命令信号ICMD和内部时钟信号ICLK0，并且产生写入传输信号WRT0、读取传输信号RDT0和用于控制存储器组BK0的工作的控制信号(未示出)。存储器控制电路28接收来自时钟选择电路34的内部命令信号ICMD和内部时钟信号ICLK1，并且产生写入传输信号WRT1、读取传输信号RDT1和用于控制存储器组BK1的操作的控制信号(未示出)。
时钟选择控制电路30除了接收第一时钟信号CLK1、第二时钟信号CLK2、内部命令信号ICMD和内部地址信号IADD之外还接收存储器组地址的解码信号BANK0和BANK1，并且激活任何一个时钟使能信号C01EN，C02EN，C11EN和C12EN。响应时钟使能信号C01EN的激活，时钟选择电路32输出第一时钟信号CLK1作为内部时钟信号ICLK0，并且响应时钟使能信号C02EN的激活，输出第二时钟信号CLK2作为内部时钟信号ICLK0。响应时钟使能信号C11EN的激活，时钟选择电路34输出第一时钟信号CLK1作为内部时钟信号ICLK1，以及响应时钟使能信号C12EN的激活，输出第二时钟信号CLK2作为内部时钟信号ICLK1。
图4示出在图3中所示的时钟选择控制电路30和时钟选择电路32和34的详细情况。
时钟选择控制电路30包括八个3-输入端的NAND门、八个pMOS晶体管30a至30h、以及两个锁存器电路30i和30j。每个NAND门具有三个输入端，每个输入端分别接收第一时钟信号CLK1或第二时钟信号CLK2、读取命令信号RD或写入命令信号WR、以及存储器组地址的解码信号BANK0或解码信号BANK1。pMOS晶体管30a至30h接收由这些门的各个NAND门的输出，把它们的源极连接到电源线，并且从它们的漏极输出任何一个时钟使能信号C01EN，C02EN，C11EN和C12EN。
时钟选择电路32包括并联的两个CMOS传输门32a和32b。当时钟使能信号C01EN被激活并且时钟使能信号C02EN被无效时，时钟选择电路32使CMOS传输门32a导通，以选择第一时钟信号CLK1，并且输出所选择的信号作为内部时钟信号ICLK0。类似地，当时钟使能信号C01EN被无效并且时钟使能信号C02EN被激活时，时钟选择电路32使CMOS传输门32b导通，以选择第二时钟信号CLK2，并且输出所选择的信号作为内部时钟信号ICLK0。
时钟选择电路34包括并联的两个CMOS传输门34a和34b。当时钟使能信号C11EN被激活并且时钟使能信号C12EN被无效时，时钟选择电路34使CMOS传输门34a导通，以选择第一时钟信号CLK1，并且输出所选择的信号CLK1作为内部时钟信号ICLK1。类似地，当时钟使能信号C11EN被无效并且时钟使能信号C12EN被激活时，时钟选择电路34使CMOS传输门34b导通，以选择第二时钟信号CLK2，并且输出所选择的信号CLK2作为内部时钟信号ICLK1。
例如当在第一时钟信号CLK1的“H”时间段中激活解码信号BANK0和读取命令信号RD时，在时钟选择控制电路30的NAND门的输出中，仅仅一个节点ND10变为低电平。在此时，时钟使能信号C01EN被激活，并且时钟使能信号C02EN被无效，以及与第一时钟信号CLK1相同步的内部时钟信号ICLK0被从对应于存储器组BK0的时钟选择电路32输出。
另外，当在第二时钟信号CLK2的“H”时间段中激活解码信号BANK1和写入命令信号WR时，在时钟选择控制电路30的NAND门的输出中，仅仅一个节点ND17变为低电平。在此时，时钟使能信号C11EN被无效，并且时钟使能信号C12EN被激活，以及与第二时钟信号CLK2相同步的内部时钟信号ICLK1被从对应于存储器组BK1的时钟选择电路34输出。
图5示出图4中所示的时钟选择控制电路30和时钟选择电路32和34的操作。在图中的第一状态中，时钟选择电路32和34输出第二时钟信号CLK2作为内部时钟信号ICLK0和ICLK1。在这一点，激活命令ACT已经被提供到存储器组BK0和BK1，并且存储器组BK0和BK1被激活。图3中所示的第一和第二时钟发生器14和16分别输出第一和第二时钟信号CLK1和CLK2。
首先，与时钟信号CLK的第二上升沿相同步，读取命令RD和读取地址(列地址CA1)被提供到存储器组BK0(图5(a))。命令锁存/解码器10在大约一半时钟的时间段内激活读取命令信号RD(图5(b))。地址缓冲器12根据所提供的地址信号ADD激活解码信号BANK0(图5(c))。
响应读取命令RD和解码信号BANK0的激活，时钟选择控制电路30保持节点ND11至ND17处于高电平，并且仅仅把节点ND10变为低电平(图5(d))。由于仅仅pMOS晶体管30a被导通，因此时钟使能信号C01EN变为高电平，并且其电平被锁存电路30i锁存(图5(e))。接着，时钟选择电路32的CMOS传输门32a导通，并且第一时钟信号CLK1被输出作为内部时钟信号ICLK0(图5(f))。
接着，与时钟信号CLK的第四下降沿相同步，读取命令RD和读取地址(列地址CA2)被提供到存储器组BK0(图5(g))。与上文所述相类似，在大约一半时钟的时间段内激活读取命令信号RD和解码信号BANK0。
响应读取命令RD和解码信号BANK0的激活，仅仅把节点ND11变为低电平(图5(j))。由于仅仅pMOS晶体管30b被导通，因此时钟使能信号C01EN变为低电平，并且其电平被锁存电路30i锁存(图5(k))。接着，时钟选择电路32的CMOS传输门32b导通，并且第二时钟信号CLK2被输出，作为内部时钟信号ICLK0(图5(l))。
接着，与时钟信号CLK的上升沿相同步，写入命令WR和写入地址(列地址CA3)被提供到存储器组BK1(图5(m))。然后，在大约一半时间的时间段内激活写入命令WR和解码信号BANK1(图5(m)和(o))。
响应写入命令WR和解码信号BANK1的激活，时钟选择电路32把节点ND10至ND15和ND17保持在高电平，并且仅仅把节点ND16变为低电平(图5(p))。由于仅仅pMOS晶体管30h被导通，因此时使能信号C11EN变为高电平，并且其电平被锁存电路30j锁存(图5(q))。接着，时钟选择电路34的CMOS传输门34a导通，并且第一时钟信号CLK1被输出作为内部时钟信号ICLK1(图5(r))。
图6示出图3中所示的数据输入/输出电路24的详细情况。对应于1位数据输入/输出端DQ的电路在图6中示出。
数据输出部分38的传输部分50包括传输门50a，其与选择信号51的激活相同步地被导通(读取传输信号RDT0和RDT1的“或”逻辑)。当传输门50a导通时，通过2位数据总线DB0和DB1读取的并行读取数据被输出到并/串转换电路48。
并/串转换电路48包括位移寄存器48a、锁存器48b、48c和48d以及传输门48e和48f。位移寄存器48a包括两个串联的锁存器，并且与第三时钟信号的上升沿相同步响应选择信号S1的激活，改变输出选择信号S2和S3。
锁存器48b和48c分别锁存来自传输门50a的读取信号，并且把锁存的数据输出到传输门48e和48f。传输门48e和48f与选择信号S2和S3相同步地被导通，并且从锁存器48b或48c把读取数据输出到锁存器48d。也就是说，并行读取数据被转换为串行数据。锁存器48d顺序锁存该串行读取数据，并且把锁存的读取数据输出到输出缓冲器46。
输出缓冲器46包括一个缓冲器46a，其把来自并/串转换电路48的读取数据与输出控制信号DOUTC相同步地输出到数据输入/输出端DQ。
同时，数据输入部分36的输入缓冲器40包括缓冲器40a，其与输入控制信号DINC相同步地接收提供到数据输入/输出端DQ的写入数据。
串/并转换电路42包括位移寄存器42a和锁存器42b。锁存器42b锁存来自输入缓冲器40的写入数据，并且把锁存的数据输出到位移寄存器42a。位移寄存器42a包括两个串联的锁存器。位移寄存器42a的两个锁存器与第三时钟信号的上升沿相同步地接收该写入数据，并且分别把接收的数据输出到传输部分44。也就是说，串行写入数据被转换为并行数据。
传输部分44包括与选择信号S4(传输信号WRT0和WRT1的“或”逻辑)的激活相同步地导通的传输门44a。当传输门44a导通时，并行写入数据(两个位)被输出到数据总线DB0和DB1。
图7示出图6中所示的并/串转换电路48的操作。并/串转换电路48与第三时钟信号CLK3的上升沿相同步响应选择信号S1(读取传输信号RDT0或RDT1)的激活，以交替地激活选择信号S2和S3(图7(a)和(b))。由于传输门48e和48f与选择信号S2和S3的上升沿相同步地交替导通，因此并行读取数据D0和D1(或D2和D3)被转换为串行读取数据RDATA(图7(c)和(d))。
图8示出根据第一实施例的DDR-SDRAM的读取操作。在本例中，命令信号CMD和地址信号ADD被与时钟信号CLK的上升沿和下降沿相同步地提供。读取脉冲长度被设置为“4”。
首先，激活命令ACT与时钟信号CLK的第一上升沿相同步地提供到存储器组BK0(图8(a))。存储器组BK0与对应于时钟信号CLK的上升沿的第一时钟信号CLK1相同步地被激活(图8(b))。接着，激活命令ACT被与时钟信号CLK的第一下降沿相同步地提供到存储器组BK1(图8(c))。存储器组BK1与对应于时钟信号CLK的下降沿的第二时钟信号CLK2相同步地被激活(图8(d))。
接着，读取命令RD被与时钟信号CLK的第二上升沿相同步地提供到存储器组BK0(图8(e))。当读取命令RD被与时钟信号CLK的上升沿相同步地提供时，对应于存储器组BK0的存储器控制电路26(图3)与第一时钟信号CLK1相同步地工作(图8(f))。也就是说，时钟选择电路32(图4)选择内部时钟信号ICLK0(图8(g))。
存储器控制电路26与时钟信号CLK的上升沿(第一时钟信号CLK1)相同步地开始工作。存储器控制电路26与对应于时钟信号CLK的第二和第三上升沿的第一时钟信号CLK1相同步地两次激活读取参数信号RDT0(图8(h)和(i))。从存储器组BK0读取的并行读取数据D0和D1以及D2和D3被与读取传输信号RDT0相同步地传输到并/串转换电路48。
并/串转换电路48与第三时钟信号CLK3的上升沿相同步地把并行读取数据D0和D1以及D2和D3转换为串行数据(图8(j)和(k))。顺便提及，通过形成并/串转换电路48，可以使数据总线DBUS的数目大于数据输入/输出端DQ的数目。通过使SDRAM内部的数位宽度大于外部接口的数位宽度，可以使存储器组BK0和BK1的工作周期具有余量。
响应读取命令RD，输出控制电路22(图3)对于两个时钟周期的时间段激活输出控制信号DOUTC(图8(l))。然后，串行读取数据D0至D3被与时钟信号CLK的下降沿和上升沿相同步地顺序从输出缓冲器46输出(图8(m))。也就是说，当与时钟信号CLK的上升沿相同步地提供读取命令RD时，第一读取数据被与时钟信号CLK的下降沿相同步地输出(读取等待时间＝0.5个时钟周期)。
接着，与时钟信号CLK的第四下降沿相同步地把读取命令RD提供到存储器组BK1(图8(n))。当与时钟信号CLK的下降沿相同步地提供读取命令RD时，对应于存储器组BK1的存储控制电路28(图3)与第二时钟信号CLK2相同步地工作(图8(o))。也就是说，时钟选择电路34(图4)选择第二时钟信号CLK2，并且输出所选择的第二时钟信号CLK2作为内部时钟信号ICLK1(图8(p))。
存储器控制电路28开始与时钟信号CLK的下降沿(第二时钟信号CLK2)相同步地工作。存储器控制电路28与对应于时钟信号CLK的第四和第五上升沿的第二时钟信号CLK2相同步地两次激活读取参数信号RDT1(图8(q)和(r))。从存储器组BK1读取的并行读取数据D4和D5以及D6和D7被与读取传输信号RDT1相同步地传输到并/串转换电路48。
并/串转换电路48与第三时钟信号CLK3的上升沿相同步地把并行读取数据D4和D5以及D6和D7转换为串行数据(图8(s)和(t))。响应该读取命令RD，对应于两个时钟周期的时间段内输出控制电路22激活输出控制信号DOUTC(图8(u))。实际上，下一个读取命令RD被与时钟信号CLK的第六下降沿相同步地提供，因此输出控制信号DOUTC被激活，直到时钟信号CLK的第九上升沿为止。然后，与时钟信号CLK的上升沿和下降沿相同步，串行读取数据D4至D7被从输出缓冲器46顺序输出(图8(v))。也就是说，当与时钟信号CLK的下降沿相同步地提供读取命令RD时，第一读取数据被与时钟信号CLK的上升沿相同步地输出(读取等待时间＝0.5个时钟周期)。因此，根据本发明开始输出读取信号的时间响应读取命令信号RD的接收时间而改变。
接着，到存储器组BK0的读取命令RD被与时钟信号CLK的第六下降沿相同步地提供(图8(w))。类似于上文所述，存储器控制电路26与时钟信号CLK的下降沿(第二时钟信号CLK2)相同步地开始工作。存储器控制电路26与对应于时钟信号CLK的第六和第七下降沿的第二时钟信号CLK2相同步地两次激活读取传输信号RDT0(图8(x)和(y))。然后，类似于上文所述，从存储器组BK0读取的并行读取数据D8和D9以及读取数据D10和D11被转换为串行数据，并且与时钟信号CLK的上升沿和下降沿相同步地顺序输出(图8(z))。
图9示出根据第一实施例的DDR-SDRAM的写入操作。类似于图8，命令信号CMD和地址信号ADD被与时钟信号CLK的上升沿和下降沿相同步地提供。写入脉冲长度被设置为“4”。写入等待时间被设置为0.5个时钟周期。应当指出，写入脉冲长度是响应一个写入命令WR顺序接收的写入数据的数目。写入等待时间是从写入命令WR的接收到第一写入数据的接收之间的时钟周期数。
首先，分别与时钟信号CLK的第一上升沿和下降沿相同步地把激活命令ACT提供到存储器组BK0和存储器组BK1(图9(a)和(b))。响应激活命令ACT而分别激活存储器组BK0和BK1(图9(c)和(d))。
接着，与时钟信号CLK的第二上升沿相同步地把写入命令WR提供到存储器组BK0(图9(e))。当与时钟信号CLK的上升沿相同步地提供写入命令WR时，对应于存储器组BK0的存储器控制电路26(图3)与第一时钟信号CLK1相同步地工作。也就是说，时钟选择电路32(图4)选择第一时钟信号CLK1，并且把所选择的第一时钟信号CLK1作为内部时钟信号ICLK0而输出(图9(f))。
响应该写入命令WR，输入控制电路20(图3)对于两个时钟周期的时间段激活输入控制信号DINC(图9(g))。输入缓冲器40与时钟信号CLK的第二下降沿相同步地接收第一写入数据D0。串行写入数据D0和D1以及D2和D3被在串/并转换电路42中顺序地转换为并行数据，并且传送到数据总线DB0和DB1(图9(h)和(i))。顺便提及，通过形成串/并转换电路42，可以使数据总线DBUS的数目大于数据输入/输出端DQ的数目，并且允许存储器组BK0和BK1的工作周期具有余量，这类似于形成并/串转换电路48的情况。
存储器控制电路26与对应于时钟信号CLK的第三和第四上升沿的第一时钟信号CLK1相同步地两次激活写入传输信号WRT0(图9(f)和(k))。然后，写入数据D0和D1以及D2和D3被与写入传输信号WRT0相同步地传送到存储器组BK0，并且写入到存储单元(图9(l)和(m))。
接着，与时钟信号CLK的第四下降沿相同步地把写入命令WR提供到存储器组BK1(图9(n))。然后，与时钟信号CLK的下降沿相同步地提供写入命令WR，对应于存储器组BK1的存储器控制电路28(图3)与第二时钟信号CLK2相同步地工作。也就是说，时钟选择电路34(图4)选择第二时钟信号CLK2，并且输出该第二时钟信号CLK2作为内部时钟信号ICLK1(图9(o))。
响应写入命令WR，输入控制电路20在两个时钟周期的时间段内激活输入控制信号DINC(图9(p))。实际上，与时钟信号CLK的第六下降沿相同步地提供下一个写入命令WR，因此直到时钟信号CLK的第六下降沿为止才激活输入控制信号DINC。输入缓冲器40与时钟信号CLK的第五上升沿相同步地接收第一写入数据D4。因此，根据本发明，开始输入该写入数据的时序响应写入命令信号WR的接收时序而改变。串行写入数据D4和D5以及D6和D7被在串/并转换电路42中顺序转换为并行数据，并且传送到数据总线DB0和DB1(图9(q)和(r))。
存储器控制电路28与对应于时钟信号CLK的第五和第六下降沿的第二时钟信号CLK2相同步地两次激活该写入传输信号WRT1(图9(s)和(t))。然后，该写入数据D4和D5以及D6和D7被与写入传输信号WRT1相同步地传送到存储器组BK1，并且写入到存储单元(图9(u)和(v))。
接着，写入命令WR被与时钟信号CLK的第六下降沿相同步地提供到存储器组BK0(图9(w))。当与时钟信号CLK的下降沿相同步地提供写入命令WR时，对应于存储器组BK0的存储器控制电路26与第二时钟信号CLK2相同步地工作。也就是说，时钟选择电路32选择第二时钟信号CLK2，并且把所选择的第二时钟信号CLK2作为内部时钟信号ICLK0而输出(图9(x))。
存储器控制电路26与对应于时钟信号CLK的第七和第八下降沿的第二时钟信号CLK2相同步地两次激活写入传输信号WRT0(图9(y)和(z))。然后，执行对存储器组BK0的写入操作，与上文所述相类似。
从图8和图9与图1的比较可以清楚看出，根据本发明，可以把从外部提供的时钟信号CLK的频率减半，而不改变命令信号的接收速率和数据输入/输出速率。
如上文所述，根据本实施例，在读取操作中，开始输出读取数据的时序响应读取命令信号RD的接收时序而改变。另外，在写入操作中，开始输入写入数据的时序响应写入命令信号WR的接收时序而改变。因此，在与时钟信号CLK的任何边缘相同步地提供命令信号RD和WR的任何情况中，可以执行读取操作和写入操作，而不延迟数据输入/输出的时序。
命令锁存/解码器10与时钟信号CLK的两个边缘相同步地接收命令信号RD和WR，并且响应命令信号RD和WR的接收时序而改变开始存储器控制电路26和28的操作的时序，因此可以使从外部提供的时钟信号CLK的频率减半，而不改变命令信号的接收速率和数据输入/输出速率。结果，安装有DDR-SDRAM的系统的时钟同步电路的功耗与现有技术相比被减小。
在接收命令信号CMD中，时钟选择控制电路30以及时钟选择电路32和34响应时钟信号CLK的边缘而选择第一时钟信号CLK1或第二时钟信号CLK2，并且把所选择的时钟信号输出到存储器控制电路26和28。存储器控制电路26和28与所提供的时钟信号相同步地控制存储器组BK0、BK1以及数据输入/输出电路24。也就是说，根据本发明，通过选择第一时钟信号CLK1或第二时钟信号CLK2而改变读取操作和写入操作的时序。因此，几乎不需要改变在此使用的常规DDR-SDRAM的存储器控制电路、存储器组和数据输入/输出电路。因此，特别是当本发明应用于DDR类型的SDRAM(具有脉冲函数(burst function)的SDRAM)时，具有高效率。在这种情况中，几乎不需要改变存储器控制电路、存储器组和数据输入/输出电路，因此可以缩短产品的开发周期。
仅仅通过响应命令信号CMD的接收时序而切换到第一时钟信号CLK1或者切换到第二时钟信号CLK2可以改变存储器控制电路26和28开始工作的时序。也就是说，通过简单的控制可以改变存储器控制电路的工作时序。
由于命令锁存解码器10和数据输入/输出电路24与第三时钟信号CLK3的一个边缘相同步地工作，而不是与时钟信号CLK的上升沿和下降沿相同步，因此不能够简单地构成该命令锁存解码器10和数据输入/输出电路24。
由于形成并/串转换电路48和串/并转换电路42，因此可以使存储器组BK0和BK1的工作周期具有余量。结果，通过使用廉价的制造技术可以技术该半导体存储器件，并且减小半导体存储器件的制造成本。
由于存储器组BK0和BK1通过公共数据总线DBUS与数据输入/输出电路24相连接，因此可以使数据总线DBUS的写入面积最小化，并且减小DDR-SDRAM的芯片尺寸。
图10示出根据本发明的半导体存储器件的第二实施例。与相关技术和第一实施例的描述中相同的标号和符号用于指示相同的电路，并且将省略对它们的详细描述。
在本实施例中，形成时钟选择控制电路54来取代第一实施例中的时钟选择控制电路30。另外，激活命令ACT，而不是写入命令WR，被提供到输入控制电路52。剩余的结构与第一实施例中相同。
图11示出时钟选择控制电路54和时钟选择电路32和34的详细情况。时钟选择控制电路54与第一实施例的时钟选择控制电路30(图4)相同，只是被提供写入命令信号WR的NAND门的输出(节点ND12、ND13、ND16和ND17)连接到不同的目标。节点ND12连接到输出时钟使能信号C02EN的pMOS晶体管30d的栅极。节点ND13连接到输出时钟使能信号C01EN的pMOS晶体管30c的栅极。节点ND16连接到输出时钟使能信号C12EN的pMOS晶体管30g的栅极。节点ND17连接到输出时钟使能信号C11EN的pMOS晶体管30h的栅极。
在本实施例中，当提供写入命令WR时选择的时钟信号与第一实施例的信号相反。例如，当在第一时钟信号CLK1的“H”周期过程中激活解码信号BANK0和写入命令信号WR时，时钟选择电路32输出第二时钟信号CLK2作为内部时钟信号ICLK0。另外，当在第二时钟信号CLK2的“H”周期过程中激活解码信号BANK1和写入命令信号WR时，时钟选择电路34输出与第一时钟信号CLK1相同步的内部时钟信号ICLK1。
图12示出在图11中所示的时钟选择控制电路54和时钟选择电路32和34的操作。在图中的第一状态中，时钟选择电路32输出第二时钟信号CLK2作为内部时钟信号ICLK0，并且时钟选择电路34输出第一时钟信号CLK1作为内部时钟信号ICLK0。命令信号CMD和地址信号ADD被按照与图5中所示相同的时序从外部提供。
在本例中，仅仅当节点ND16与时钟信号CLK的第七上升沿相同步地变为低电平时(图12(a))，仅仅pMOS晶体管30g，而不是pMOS晶体管30h，被导通，从而时钟使能信号C11EN变为低电平，并且其电平被锁存电路30j锁存(图12(b))。接着，时钟选择电路34的CMOS传输门34b导通，并且第二时钟信号CLK2被作为内部时钟信号ICLK1而输出(图12(c))。第一至第十六时钟周期与上述图5中所示相同，只是第一时钟信号CLK1被选择作为内部时钟信号ICLK1。
图13示出根据第二实施例的DDR-SDRAM的写入操作。从外部提供的命令信号CMD和地址信号ADD与上述图9中相同。在本实施例中，在写入操作过程中的写入等待时间被设置为0时钟周期。
直到存储器组BK0和BK1被激活时为止的时序与图9中所示的相同，因此省略对它们的描述。首先，与时钟信号CLK的第二上升沿相同步地把写入命令WR提供到存储器组BK0(图13(a))。当与时钟信号CLK的上升沿相同步地提供写入命令WR时，对应于存储器组BK0的存储器控制电路26(图10)与第二时钟信号CLK2相同步地工作。也就是说，时钟选择电路32(图4)通过时钟选择控制电路54的控制而选择第二时钟信号CLK2，并且把所选择的时钟信号CLK2作为内部时钟信号ICLK0输出(图13(b))。
响应激活命令ACT，输入控制电路20(图10)激活该输入控制信号DINC(图13(c))。响应预充电命令(未示出)而使该输入控制信号DINC无效。写入数据D0被与写入命令WR同时提供(图13(d))。输入缓冲器40随后接收写入数据D0至D3。串行写入数据D0和D1以及D2和D3被在串/并转换电路42中转换为并行数据，并且发送到数据总线DB0和DB1(图13(e)和(f))。
存储器控制电路26响应时钟信号CLK的第二和第三下降沿与第二时钟信号CLK2相同步地两次激活写入传输信号WRT0(图13(g)和(h))。然后，写入数据D0和D1以及D2和D3被与写入传输信号WRT0相同步地写入到存储器组BK0(图13(i)和(j))。
接着，与时钟信号CLK的第四下降沿相同步地提供存储器组BK1(图13(k))。当与时钟信号CLK的下降沿相同步地提供写入命令WR时，对应于存储器组BK1的存储器控制电路28(图10)与第一时钟信号CLK1相同步地工作。也就是说，时钟选择电路34(图11)选择第一时钟信号CLK1，并且输出所选择的时钟信号CLK1作为内部时钟信号ICLK1(图13(l))。
串行写入数据D4和D5以及D6和D7被在串/并转换电路42中转换为并行数据，并且发送到数据总线DB0和DB1(图13(m)和(n))。存储器控制电路28与对应于时钟信号CLK的第五和第六上升沿的第一时钟信号CLK1相同步地两次激活写入传输信号WRT1(图13(o)和(p))。然后，写入数据D4和D5以及D6和D7被与写入传输信号WRT1相同步地传送到存储器组BK1，并且写入到存储单元(图13(q)和(r))。
接着，与时钟信号CLK的第六下降沿相同步地把写入命令WR提供到存储器组BK0(图13(s))。当与时钟信号CLK的下降沿相同步地提供写入命令WR时，对应于存储器组BK0的存储器控制电路26与第一时钟信号CLK1相同步地工作。也就是说，时钟选择电路32选择第一时钟信号CLK1，并且输出所选择的时钟信号CLK1，作为内部时钟信号ICLK0(图13(t))。
存储器控制电路26与对应于时钟信号CLK的第七和第八上升沿的第一时钟信号CLK1相同步地两次激活写入传输信号WRT0(图13(u)和(v))。然后，执行对存储器组BK0的写入操作，这与上文相类似。
随便提及，根据本发明的读取操作的时序与上述第一实施例的时序相同(图8)。在图8中，在提供读取命令信号RD的半个时钟周期之后开始读取数据的输出。同时，在图13中，与写入命令WR的提供同时开始写入数据的输入。也就是说，当与时钟信号CLK的相同边缘相同步地提供读取命令信号RD和写入命令WR时，提供到存储器控制电路26和28的时钟信号(CLK1或CLK2)互不相同。换句话说，存储器控制电路26和28的开始工作时间根据命令信号的类型而不同。
还可以在本实施例中获得与上述第一实施例相同的效果。另外，在本实施例中，时钟选择电路32和34根据命令信号CMD的类型(RD和WR)把第一时钟信号CLK1或第二时钟信号CLK2输出到存储器控制电路26和28。通过根据与此相类似的命令信号CMD改变存储器控制电路26和28的开始操作时序，可以自由地设置读取等待时间和写入等待时间，而相互之间没有限制。
图14示出根据本发明的半导体存储器件的第三实施例。与现有技术和第一实施例的描述中相同的数字和标号表示相同的电路和信号，并且将省略对它们的详细描述。
在本实施例中，形成数据输入/输出电路24A来取代第一实施例的数据输入/输出电路24。另外，数据输入/输出电路24A以及存储器组BK0和BK1分别由数据总线DBUS0和DBUS1所连接。剩余的结构与第一实施例中所示的相同。
数据输入/输出电路24包括一个数据输入部分36A和一个数据输出部分38A。对于数据输入部分36A，传输部分56与第一实施例的传输部分44不同。对于数据输出部分38A，传输部分58与第一实施例的传输部分50不同。
图15示出数据输入/输出电路24A的详细情况。对应于1位数据输入/输出端DQ的电路在图15中示出。数据输出部分38A的并/串转换电路48和输出缓冲器46，以及数据输入部分36A的串/并转换电路42和输入缓冲器40与第一实施例中所示的相同(图6)，因此将省略对它们的描述。
数据输出部分38A的传输部分58包括“或”门58a和传输门58b和58c。“或”门58a把读取传输信号RDT0和RDT1的“或”逻辑输出到并/串转换电路48的位移寄存器48a。传输门58b响应在存储器组BK0的读取操作过程中激活的读取传输信号RDT0而导通，并且把通过数据总线DB00和DB01(DBUS0)从存储器组BK0读取的读取数据传送到并/串转换电路48。传输门58c响应在存储器组BK1的读取操作过程中激活的读取传输信号RDT1而导通，并且把通过数据总线DB10和DB11(DBUS1)从存储器组BK0读取的读取数据传送到并/串转换电路48。通过数据总线DB00和DB10读取的读取数据被传送到并/串转换电路48锁存器48d。
数据输入部分36A的传输部分56包括传输门56a和56b。传输门56a响应在存储器组BK0的写入操作过程中激活的写入传输信号WRT0而导通，并且把从串/并转换电路42提供的并行写入数据传送到数据总线DB00和DB01。传输门56b响应在存储器组BK1的写入操作过程中激活的写入传输信号WRT1而导通，并且把从串/并转换电路42提供的并行写入数据传送到数据总线DB10和DB11。
在本实施例中也可以获得与上述第一实施例相同的效果。另外，存储器组BK0和BK1以及数据输入/输出电路24A分别由不同的数据总线DBUS0和DBUS1所连接。因此，可以使数据总线DBUS0和DBUS1的线路长度最小化，并且减小连接到数据总线DBUS0和DBUS1的晶体管的数目。因此，可以减小用于驱动数据总线DBUS0和DBUS1的功率，并且减小在操作过程中DDR-SDRAM的功耗。
顺便提及，在上述实施例中，已经说明与时钟信号CLK相同步输入/输出数据的例子。但是本发明不限于上述实施例。例如，如图16中所示，数据可以与数据选通信号DS相同步地输入/输出。在这种情况中，在半导体存储器件中形成一个数据选通端DS。该数据选通端DS在写入操作过程中与外部时钟信号CLK相同步地输入写入数据选通信号(DS)，并且在读取操作过程中与外部时钟信号CLK相同步地输出读取数据选通信号(DS)。数据输入/输出电路24与读取数据选通信号的两个边缘相同步地输出该读取数据，并且与写入数据选通信号的两个边缘相同步地输入该写入数据。因此，在用于输入/输出数据的时钟信号为数据选通信号DS的半导体存储器中，还可以减小在该系统中的时钟同步电路的功耗，这类似于第一实施例。
本发明不限于上述实施例，并且可以作出各种变型，而不脱离本发明的精神和范围。可以对部分或所有部件作出任何改进。
Claims (14)
1.一种半导体存储器件，其中包括：
命令接收器电路，用于与时钟信号的上升沿和下降沿相同步地接收一个命令信号；
数据输入/输出电路，用于与所述时钟信号的上升沿和下降沿中的一个相同步地开始读取数据的输出和写入数据的输入；
时序控制电路，用于设置由所述数据输入/输出电路在接收所述命令信号中响应所述时钟信号的边缘，分别在所述时钟信号的上升沿或下降沿开始输出读取数据的时序以及开始输入写入数据的时序；
存储单元阵列；
第一时钟发生器，其与所述时钟信号的上升沿相同步地产生第一时钟信号；
第二时钟发生器，其与时钟信号的下降沿相同步地产生第二时钟信号；
存储器控制电路，其分别与第一时钟信号或第二时钟信号相同步地开始对所述存储单元阵列的读取操作和写入操作；
时钟选择电路，其在接收命令信号中，响应时钟信号的边缘把所述第一时钟信号或所述第二时钟信号输出到所述存储器控制电路；
第三时钟发生器，其产生第三时钟信号，频率为所述时钟信号的频率的两倍，并且与所述时钟信号相同步，以及
所述命令接收器电路与所述第三时钟信号相同步地接收所述命令信号。
2.根据权利要求1所述的半导体存储器件，其中：
所述命令接收器电路接收用于执行写入操作的写入命令信号作为所述命令信号；以及
所述时序控制电路响应写入命令信号的接收时序设置开始输入写入数据的时序。
3.根据权利要求1所述的半导体存储器件，其中：
所述命令接收器电路接收用于执行读取操作的读取命令信号作为所述命令信号；以及
所述时序控制电路响应读取命令信号的接收时序设置开始输出该读取数据的时序。
4.根据权利要求1所述的半导体存储器件，其中：
所述数据输入/输出电路包括：
数据输出部分，用于响应单个命令信号，与所述时钟信号的两个边缘相同步地顺序多次输出该读取数据；以及
数据输入部分，用于响应单个命令信号，与所述时钟信号的两个边缘相同步地顺序多次输入该写入数据。
5.根据权利要求1所述的半导体存储器件，其中：
所述命令接收器电路接收读取命令信号和写入命令信号的每一个作为所述命令信号；以及
所述时钟选择电路根据所述命令信号的类型把所述第一时钟信号或所述第二时钟信号输出到所述存储控制电路。
6.根据权利要求1所述的半导体存储器件，其中进一步包括第三时钟发生器，其产生第三时钟信号，频率是所述时钟信号频率的两倍，并且与所述时钟信号相同步，以及
所述数据输入/输出电路分别与所述第三时钟信号相同步地输入该读取数据并且输出该写入数据。
7.根据权利要求6所述的半导体存储器件，其中：
所述数据输入/输入电路包括并/串转换电路，用于与所述第三时钟信号相同步地把并行读取数据转换为串行数据，并输出该转换的串行数据。
8.根据权利要求7所述的半导体存储器件，其中：
所述存储器控制电路与从所述存储单元阵列输出的读取数据的时序相同步地产生读取传输信号；以及
所述数据输入/输出电路与所述读取传输信号相同步地接收并行读取数据。
9.根据权利要求6所述的半导体存储器件，其中：
所述数据输入/输出电路包括串/并转换电路，用于与第三时钟信号相同步地把串行写入数据转换为并行数据，并且输出该转换的并行数据。
10.根据权利要求9所述的半导体存储器件，其中：
所述存储器控制电路与提供到所述存储单元阵列的写入数据的时序相同步地产生写入传输信号；以及
所述数据输入/输出电路与所述写入传输信号相同步地把串行写入数据输出到所述存储单元阵列。
11.根据权利要求1所述的半导体存储器件，其中进一步包括：多个存储器组中的每一个包含存储单元，并且它们相互独立地工作，并且：
所述存储器控制电路分别响应每个存储器组而形成。
12.根据权利要求11所述的半导体存储器件，其中：
所述存储器组通过公共数据总线与所述数据输入/输出电路相连接。
13.根据权利要求11所述的半导体存储器件，其中：
所述存储器组分别通过不同的数据总线与所述数据输入/输出电路相连接。
14.根据权利要求1所述的半导体存储器件，其中进一步包括一个数据选通端在写入操作的过程中，与外部时钟信号相同步地输入一个写入数据选通信号，并且在读取操作过程中，与外部时钟信号相同步地输出一个读取数据选通信号，其中
所述数据输入/输出电路与读取数据选通信号的两个边缘相同步地输出读取信号，并且与写入数据选通信号的两个边缘相同步地输入写入数据。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20081219 Address after: Tokyo, Japan Patentee after: Fujitsu Microelectronics Ltd. Address before: Kanagawa, Japan Patentee before: Fujitsu Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081219 |
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| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Kanagawa Patentee before: Fujitsu Microelectronics Ltd. |
|
| CP02 | Change in the address of a patent holder |
Address after: Kanagawa Patentee after: Fujitsu Microelectronics Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SUOSI FUTURE CO., LTD. Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD. Effective date: 20150515 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150515 Address after: Kanagawa Patentee after: SOCIONEXT Inc. Address before: Kanagawa Patentee before: FUJITSU MICROELECTRONICS Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050601 Termination date: 20190429 |