CN1130022C - 与时钟信号同步工作的半导体电路装置 - Google Patents

与时钟信号同步工作的半导体电路装置 Download PDF

Info

Publication number
CN1130022C
CN1130022C CN98119661A CN98119661A CN1130022C CN 1130022 C CN1130022 C CN 1130022C CN 98119661 A CN98119661 A CN 98119661A CN 98119661 A CN98119661 A CN 98119661A CN 1130022 C CN1130022 C CN 1130022C
Authority
CN
China
Prior art keywords
mentioned
signal
node
frequency
channel mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98119661A
Other languages
English (en)
Other versions
CN1224952A (zh
Inventor
伊藤孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1224952A publication Critical patent/CN1224952A/zh
Application granted granted Critical
Publication of CN1130022C publication Critical patent/CN1130022C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

同步型DRAM包括模式寄存器(15)及响应模式寄存器(15)中已设定的信号来控制CMOS输出缓冲电路(11)的驱动能力的逻辑电路(17、18)。输出缓冲电路(11)包括多个P沟道MOS晶体管(1、111、112)及N沟道MOS晶体管(2)。在模式寄存器(15)中设定对应于外部时钟信号(ECLK)频率的信号。逻辑电路(17、18)有选择地使多个P沟道MOS晶体管导通/截止。在频率低时，被导通的晶体管的个数减少，缓冲电路(11)的驱动能力降低，可抑制减幅振荡现象。

Description

与时钟信号同步工作的 半导体电路装置
技术领域
本发明涉及半导体电路装置及其使用方法，更详细地说，涉及与外部时钟信号同步工作的同步式半导体存储器。
背景技术
作为与外部时钟信号同步工作的半导体电路装置之一例，有同步动态随机存取存储器(下面，略称为“SDRAM”)。在现有的SDRAM中，设有图11中所示那样的CMOS型输出缓冲电路。
参照图11，该输出缓冲电路包括：P沟道MOS晶体管1及N沟道MOS晶体管2。把P沟道MOS晶体管1连接在接受外部电源电压EVCC的外部电源节点3与输出节点4之间，将其栅极连接到输入节点5上。把N沟道MOS晶体管2连接到接受接地电压GND的接地节点6与输出节点4之间，将其栅极连接到输入节点5上。
当把从存储单元阵列读出的L(逻辑低)电平的输出信号VOUT提供给输入节点5时，P沟道MOS晶体管1导通，N沟道MOS晶体管2截止，由此，H(逻辑高)电平的数据信号DQn从输出节点4输出。
另一方面，当把H电平的输出信号VOUT输入到输入节点5上时，与上述相反，P沟道MOS晶体管1截止，N沟道MOS晶体管2导通，由此，L电平的数据信号DQn从输出节点4输出。
SDRAM一般作为计算机系统的存储器使用，因此，根据CPU(中央处理器)的工作频率把各种频率的外部时钟信号输入到该SDRAM中。因此，通常这样来设计晶体管1及2的尺寸，在输入最高频率的外部时钟信号时使输出缓冲电路能够供给足够的电流。
但是，存在下述问题，在外部时钟信号的频率低的情况下，因输出缓冲电路的电流供给能力过大，在数据信号DQn变为H电平或L电平之前产生了减幅振荡(ringing)现象。
再者，在特开平2-92019号公报中公开了一种技术，即根据连接到数据信号输出端子上的外部电路的负载来设定模式寄存器，根据该被设定的模式寄存器使输出缓冲电路的驱动能力变化，但是，因为在模式寄存器中所设定的是对应于外部电路的“负载”的信号，故不能解决上述问题。
发明内容
本发明的目的是提供在外部时钟信号频率低的情况下也不产生减幅振荡现象的半导体电路装置及其使用方法。
根据本发明的一个方面，与时钟信号同步工作的半导体电路装置包括：输出缓冲电路及控制电路。输出缓冲电路包括输出数据信号的晶体管元件。控制电路根据时钟信号的频率的增加来控制输出缓冲电路，使晶体管元件的电流供给能力提高。
上述控制电路最好包括寄存器及提高电路。可在寄存器中设定所需信号。提高电路响应于寄存器中设定的信号，使晶体管元件的电流供给能力提高。
更为理想的是，上述晶体管元件包括并联连接在第1电源节点与输出缓冲电路的输出节点之间的多个第1导电型晶体管。上述提高电路包括驱动电路，它响应于在寄存器中设定的信号有选择地使多个第1导电型晶体管导通。上述输出缓冲电路还包括连接在第2电源节点与输出节点之间的第2导电型晶体管。
上述控制电路最好包括检测电路及提高电路。检测电路检测出时钟信号的频率，并且，根据其检测出的频率输出控制信号。提高电路响应于从检测电路输出的控制信号，使晶体管元件的电流供给能力提高。
更为理想的是，上述晶体管元件包括并联连接在第1电源节点与输出缓冲电路的输出节点之间的多个第1导电型晶体管。上述提高电路包括驱动电路，它响应于从检测电路输出的控制信号有选择地使多个第1导电型晶体管导通。上述输出缓冲电路还包括连接在第2电源节点与输出节点之间的第2导电型晶体管。
上述半导体电路装置最好还包括降压电路，该降压电路使外部电源电压降压，生成内部电源电压。上述晶体管元件包括：第1P沟道MOS晶体管及第2P沟道MOS晶体管。把第1P沟道MOS晶体管连接到接受外部电源电压的外部电源节点与输出缓冲电路的输出节点之间。把第2P沟道MOS晶体管连接在接受内部电源电压的内部电源节点与输出节点之间。上述控制电路根据时钟信号的频率使第1或第2P沟道MOS晶体管导通。上述输出缓冲电路还包括连接在接地节点与输出节点之间的N沟道MOS晶体管。
根据本发明的再一个方面，在与时钟信号同步工作的半导体电路装置中，该半导体电路装置包括：输出缓冲电路，它包含输出数据信号的晶体管元件；可以设定所需信号的寄存器；以及提高电路，它响应于在寄存器中设定的信号使晶体管元件的电流供给能力提高，这种半导体电路装置的使用方法包括：以可以在寄存器中设定所需信号的模式来设定寄存器的步骤及在寄存器中设定对应于时钟信号的频率的信号的步骤。
在上述半导体电路装置中，根据时钟信号的频率的增加来提高输出缓冲电路中晶体管元件的电流供给能力，因此，时钟信号的频率低时也使晶体管元件的电流供给能力变低，故难以产生减幅振荡现象。
还有，在寄存器中设定所需信号时，响应于该被设定的信号来改变晶体管元件的电流供给能力，因此，时钟信号的频率低时，如果在寄存器中设定对应于其低频率的信号的话，则难以产生减幅振荡现象。
还有，响应于在寄存器中被设定的信号有选择地使在电源节点与输出节点之间并联连接的多个晶体管导通，因此，在时钟信号的频率低时，如果在寄存器中设定对应于其低频率的信号的话，则多个晶体管中的若干个晶体管导通，因此，由多个晶体管构成的晶体管元件的电流供给能力变低。
还有，检测出时钟信号的频率，根据该被检测的频率的增加来提高晶体管元件的电流供给能力，因此，时钟信号的频率低时根据被检测的低频率，自动地降低晶体管元件的电流供给能力。
还有，根据时钟信号的频率使第1或第2P沟道MOS晶体管导通，因此，时钟信号的频率低时，使第1P沟道MOS晶体管截止，并且使第2P沟道MOS晶体管导通。第2P沟道MOS晶体管连接到内部电源节点上，因此，比连接在外部电源节点上的第1P沟道MOS晶体管的电流供给能力低。
附图说明
图1为示出本发明实施例1的SDRAM整体结构的框图；
图2为示出图1中所示控制电路主要部分及模式寄存器等的外围电路的结构的电路图；
图3为示出图1中所示数据输入输出缓冲器中所包括的输出缓冲电路及其控制电路的结构的电路图；
图4为示出图1～图3中所示SDRAM的工作的时序图；
图5为示出本发明实施例2的SDRAM主要部分的结构的框图；
图6为示出图5中所示SDRAM中的输出缓冲电路及其控制电路的结构的电路图；
图7为示出图5中所示时钟频率检测器的具体结构的电路图；
图8为示出图7中所示时钟频率检测器的工作的时序图；
图9为示出本发明实施例3的SDRAM中的输出缓冲电路及其控制电路的结构的电路图；
图10为示出图9中所示SDRAM中的内部电源降压电路的结构的电路图；以及
图11为示出现有的SDRAD输出缓冲电路的结构的电路图。
具体实施方式
下面，参照附图，详细说明本发明实施例。再者，对图中同一或相当部分标以同一符号，不重复其说明。
[实施例1]
图1为示出本发明实施例1的SDRAM整体结构的框图。参照图1，该SDRAM包括：存储单元阵列10，它由4个存储体#A、#B、#C、#D构成；数据输入输出缓冲器11，用于把从存储单元阵列10读出的输出信号VOUT作为数据信号DQ0～DQ15输出，并且，把输入数据信号DQ0～DQ15作为输入信号VIN写入存储单元阵列10中；时钟缓冲器12，响应于时钟允许信号CKE而导通，把外部时钟信号ECLK作为内部时钟信号ICLK输出；以及控制电路13，它响应于内部时钟信号ICLK，对存储单元阵列10及数据输入输出缓冲器11进行控制。
该SDRAM还包括：地址缓冲器14，用来把外部地址信号EA0～EA12作为内部地址信号IA0～IA12输出，并且，接受存储体选择信号BA0及BA1；可以设定各种工作模式的模式寄存器15；以及控制信号缓冲器16，它响应于各种外部控制信号(芯片选择信号/CS，行地址选通信号/RAS，列地址选通信号/CAS，写允许信号/WE，输入输出数据掩蔽信号DQM)，生成各种内部控制信号。
在表示模式寄存器15的设定指令的给定时刻输入外部控制信号时，该SDRAM就成为寄存器设定模式，控制电路13在模式寄存器15中设定从地址缓冲器14供给的内部地址信号IA0～IA12。因而，可以在该模式寄存器15中设定所需信号。
如图2中所示，控制电路13包括：指令译码器131、反相器132、13个定时反相器133以及13个锁存电路134。
指令译码器131把通过控制信号缓冲器16从外部输入的指令(由控制信号/CS、/RAS、/CAS、/WE、DQM的输入瞬间表示)译码，输出各种控制信号。这里，在表示模式寄存器15的设定指令的给定时刻控制信号输入时，指令译码器131就把输出控制信号之一即模式设定信号/MSET激活成L电平。把该模式设定信号/MSET共同提供给13个定时反相器133，还把从反相器132输出的模式设定信号MSET(模式设定信号/MSET的反相信号)共同提供给13个定时反相器133。
各定时反相器133在模式设定信号/MSET为L电平并且模式设定信号MSET为H电平时导通，把从地址缓冲器14供给的内部地址信号IA0～IA12中对应的1位信号反相，传送到对应的锁存电路134。
各锁存电路134由2个反相器134a、134b构成，把来自对应的定时反相器133的已反相的1位内部地址信号锁存起来，将该被锁存的信号供给到模式寄存器15中对应的位。因而，在模式寄存器15中设定13位内部地址信号IA0～IA12作为13位模式地址信号MA0～MA12。
可以在该模式寄存器15中设定各种工作模式。一般来说，在第0～第2位中设定用于确定脉冲串长度的模式地址信号MA0～MA2。还有，在第3位中设定用于确定顺序(sequential)模式、交替(interleave)模式等脉冲串类型的模式地址信号(未图示)。还有，在第4～第6位中设定用于确定列地址选通信号/CAS的等待时间(latency)的模式地址信号(未图示)。
通常的模式寄存器的第7及第8位不使用，但是，在本模式寄存器15的第7及第8位中设定用于确定时钟模式的模式地址信号MA7及MA8。
下表为示出模式地址信号MA7、MA8与外部时钟信号ECLK的频率之关系的真值表。[表]
    MA8     MA7   ECLK的频率
    0     0   不到83MHz
    0     1   83～90MHz
    1     0   90～125MHz
    1     1   125MHz以上
如上述表中所述，在外部时钟信号ECLK的频率不到83MHz时，作为模式地址信号MA7设定为“0”，作为模式地址信号MA8设定为“0”。还有，在外部时钟信号ECLK的频率为83MHz以上、不到90MHz时，作为模式地址信号MA7设定为“1”，作为模式地址信号MA8设定为“0”。还有，在外部时钟信号ECLK的频率为90MHz以上、不到125MHz时，作为模式地址信号MA7设定为“0”，作为模式地址信号MA8设定为“1”。还有，在外部时钟信号ECLK的频率为125MHz以上时，作为模式地址信号MA7设定为“1”，作为模式地址信号MA8设定为“1”。
数据输入输出缓冲器11包括16个图3中所示那样的CMOS型反相器，把1位输出信号VOUT反相，输出16位数据信号DQ0～DQ15。这样的反相器分别包括：晶体管元件110，它由3个P沟道MOS晶体管1、111、112形成；N沟道MOS晶体管2；以及反相器113，它把1位输出信号VOUT反相反输出1位输出信号/VOUT。
把P沟道MOS晶体管1、112、111并联连接在接受外部电源电压EVCC的外部电源节点3与输出节点4之间。把N沟道MOS晶体管连接在接受接地电压GND的接地节点6与输出节点4之间。把输出信号VOUT提供给P沟道MOS晶体管1及N沟道MOS晶体管2的栅极。这里，把P沟道MOS晶体管111的尺寸(更具体地说，栅极的宽度)设计成比P沟道MOS晶体管112的尺寸大。
该SDRAM还包括2个与非电路17、18，用于响应在模式寄存器中被设定的模式地址信号MA7、MA8，使晶体管元件110的电流供给能力变化。与非电路17接受来自反相器113的输出信号/VOUT及来自模式寄存器15的模式地址信号MA8，把与非电路17的输出信号提供给P沟道MOS晶体管111的栅极。与非电路18接受来自反相器113的输出信号/VOUT及来自模式寄存器15的模式地址信号MA7，把与非电路18的输出信号提供给P沟道MOS晶体管112的栅极。
因而，在模式地址信号MA8及MA7两者为L电平时(外部时钟信号ECLK的频率不到83MHz时)，使P沟道MOS晶体管111及112两者截止，变成截止状态，使P沟道MOS晶体管1导通。还有，在模式地址信号MA8为L电平并且模式地址信号MA7为H电平时(外部时钟信号ECLK的频率为83～90MHz时)，使P沟道MOS晶体管111截止，变成截止状态，使P沟道MOS晶体管1及112导通。还有，在模式地址信号MA8为H电平并且模式地址信号MA7为L电平时(外部时钟信号ECLK的频率为90～125MHz时)，使P沟道MOS晶体管112截止，变成截止状态，使P沟道MOS晶体管1及111导通。还有，在模式地址信号MA8及MA7两者为H电平时(外部时钟信号ECLK的频率为125MHz以上时)，使全部P沟道MOS晶体管1、111、112导通。
这里，P沟道MOS晶体管111的尺寸比P沟道MOS晶体管112的尺寸大，因此，随着外部时钟信号ECLK频率的提高，晶体管元件110的电流供给能力也提高。即，在该实施例1中，模式寄存器15及与非电路17、18使晶体管元件110的有效尺寸(更具体地说，有效的栅极宽度)根据外部时钟信号ECLK的频率而变化，由此使其电流供给能力变化。
其次，参照图4中所示的时序图，说明上述那种结构的SDRAM的工作。
如果芯片选择信号/CS、行地址选通信号/RAS、及写允许信号/WE为L电平，并且，列地址选通信号/CAS为H电平，当外部时钟信号ECLK从L电平上升到H电平时，该时刻意味着模式设定指令，因此，指令译码器131把模式设定信号/MSET激活成L电平。响应于该L电平的模式设定信号/MSET，使定时反相器133导通，因此，在模式寄存器15中设定从地址缓冲器14提供的内部地址信号IAn(n＝0～12)作为模式地址信号MAn(n＝0～12)。
在外部时钟信号ECLK的频率不到83MHz时，外部地址信号IA8及IA7均为L电平，由此，把模式地址信号MA8及MA7均设定成L电平。还有，在外部时钟信号ECLK的频率为83～90MHz时，内部地址信号IA8为L电平，并且，内部地址信号IA7为H电平，由此，把模式地址信号MA8设定成L电平，并且，把模式地址信号MA7设定成H电平。还有，在外部时钟信号ECLK的频率为90～125MHz时，内部地址信号IA8为H电平，并且，内部地址信号IA7为L电平，由此，把模式地址信号MA8设定成H电平，并且，把模式地址信号MA7设定成L电平。还有，在外部时钟信号ECLK的频率为125MHz以上时，内部地址信号IA8及IA7均为H电平，由此，把模式地址信号MA8及MA7均设定成H电平。
在把模式地址信号MA8及MA7均设定成L电平时(外部时钟信号ECLK的频率不到83MHz时)，P沟道MOS晶体管1导通，P沟道MOS晶体管111及112截止。还有，在把模式地址信号MA8设定成L电平并且把模式地址信号MA7设定成H电平时(外部时钟信号ECLK的频率为83～90MHz时)，P沟道MOS晶体管1及112导通，P沟道MOS晶体管111截止。还有，在把模式地址信号MA8设定成H电平并且把模式地址信号MA7设定成L电平时(外部时钟信号ECLK的频率为90～125MHz时)，P沟道MOS晶体管1及111导通，P沟道MOS晶体管112截止。还有，在把模式地址信号MA8及MA7均设定成H电平时(外部时钟信号ECLK的频率为125MHz以上时)，使全部P沟道MOS晶体管1、111、112导通。
P沟道MOS晶体管111的尺寸比P沟道MOS晶体管112大，因此，随着外部时钟信号ECLK频率的提高，晶体管元件110的电流供给能力也提高。因此，在外部时钟信号ECLK的频率高达125MHz以上时，晶体管元件110把足够的电流供给输出节点4，由该输出缓冲电路11输出的数据信号DQ0～DQ15能够充分跟随该高频率的外部时钟信号ECLK。另一方面，在外部时钟信号ECLK的频率低到不到83MHz时，晶体管元件110的电流供给能力降低，因此，在从该输出缓冲电路11输出的数据信号DQ1～DQ15中，难以产生减幅振荡现象。
如上所述，根据本实施例1，在模式寄存器15中设定对应于外部时钟信号的信号，根据该设定了的信号有选择地使P沟道MOS晶体管1、111、112导通，因此，根据外部时钟信号ECLK的频率来变化晶体管元件110的电流供给能力。因此，即使在外部时钟信号ECLK的频率低到不到83MHz时，在数据信号DQ0～DQ15中也难于产生减幅振荡现象。其结果，也可减小耗电。
[实施例2]
图5为示出本发明实施例2的SDRAM中的主要部分的结构的框图。参照图5，在该SDRAM中，包括时钟频率检测器20来代替图1中所示的模式寄存器15，它检测出来自时钟缓冲器12的内部时钟信号ICLK的频率，并且，根据其已检测出的频率输出控制信号CLKH及与其互补的控制信号/CLKH。该时钟频率检测器20把内部时钟信号ICLK的频率与在内部生成的基准时钟信号的频率相比较，在内部时钟信号ICLK的频率比基准时钟信号的同时，输出H电平的控制信号CLKH，并且，输出L电平的控制信号/CLKH；相反，在内部时钟信号ICLK的频率比基准时钟信号的频率低时，输出L电平的控制信号CLKH，并且，输出H电平的控制信号/CLKH。再者，下面参照图7及图8，详细说明该时钟频率检测器20的具体电路结构及其工作。
图6为示出该实施例2的SDRAM中的数据输入输出缓冲器中包括的各CMOS型反相器的结构的电路图。参照图6，该反相器10的晶体管元件114与图3中所示的晶体管元件110不同，它包括2个P沟道MOS晶体管1、115。把2个P沟道MOS晶体管1、115并联连接在外部电源节点3与输出节点4之间。
为了响应从时钟频率检测器20输出的控制信号CLKH及/CLKH从而使晶体管元件114的电流供给能力变化，该S DRAM包括传输门21和P沟道MOS晶体管22。在控制信号CLKH为H电平并且控制信号/CLKH为L电平时，传输门21导通，把从存储单元阵列读出的输出信号VOUT供给沟道MOS晶体管115的栅极。把P沟道MOS晶体管22连接在外部电源节点3与P沟道MOS晶体管115的栅极之间，晶体管22响应L电平的控制信号CLKH而导通。
因而，在控制信号CLKH为H电平并且控制信号/CLKH为L电平时(内部时钟信号ICLK的频率高时)，使P沟道MOS晶体管1及115导通，由此，晶体管元件114的电流供给能力提高。相反，在控制信号CLKH为L电平并且控制信号/CLKH为H电平时(内部时钟信号ICLK的频率低时)，P沟道MOS晶体管1导通，P沟道MOS晶体管115截止。这时，由传输门21把P沟道MOS晶体管115的栅极与输入节点5隔开，但P沟道MOS晶体管22导通，因此，晶体管115的栅极并未处于浮动状态，而是变成H电平，其结果，该晶体管元件114的电流供给能力降低。
因而，在本实施例2中，时钟频率检测器20及传输门21根据外部时钟信号ECLK的频率，对输出缓冲电路进行控制，使晶体管元件114的电流供给能力变化。
这样，在内部时钟信号ICLK的频率高时，晶体管元件114的电流供给能力提高，因此，由该输出缓冲电路输出的数据信号DQn能够充分跟随其高频率的内部时钟信号ICLK。相反，在内部时钟信号ICLK的频率低时，晶体管元件114的电流供给能力降低，因此，在数据信号DQn中，难以产生减幅振荡现象。其结果，也可减小耗电。
如上所述，根据本实施例2，由时钟频率检测器20检测出内部时钟信号ICLK的频率，根据该被检测的频率有选择地使P沟道MOS晶体管1及115导通，因此，根据外部时钟信号ECLK的频率自动地变化晶体管元件114的电流供给能力。其结果，消除了上述实施例1那样设定模式的麻烦。
这里，参照图7，说明时钟频率检测器20之一例。参照图7，该时钟频率检测器20包括：T触发器31；延时电路32、33、34；或非电路35、36；反相器电路37～43；以及传输门44。还有，延时电路32包括n(n为自然数)个与非电路NA1～NAn及n个反相器INV1～INVn。
在延时电路32中，把与非电路NA1的输出节点连接到反相器INV1的输入节点上，把反相器INV1的输出节点连接到与非电路NA2的一个输入节点上。同样，把与非电路NA2的输出节点连接到反相器INV2的输入节点上，把反相器INV2的输出节点连接到与非电路NA3的一个输入节点上。同样，把n个与非电路与n个反相器交替串联连接起来。把与非电路NA1的一个输入节点na连接到T触发器31的非反相输出节点Q上。还有，把第n个反相器INVn的输出节点连接到传输门44的输入节点nb上。
另一方面，把延时电路33的输出节点连接到反相器37的输入节点上，把反相器37的输出节点连接到或非电路35的一个输入节点上。把延时电路33的输入节点及或非电路35的另一输入节点分别连接到与非电路NA1的输入节点na上。同样，把延时电路34的输出节点连接到反相器38的输入节点上，把反相器38的输出节点连接到或非电路36的一个输入节点上。把延时电路34的输入节点及或非电路36的另一输入节点分别连接到或非电路35的输出节点nc上。此外，把或非电路36的输出节点连接到反相器39的输入节点nd上。把与非电路NA1～NAn的各个另一输入节点连接到反相器39的输出节点上。
还有，把形成传输门44的N沟道MOS晶体管的栅极及反相器40的输入节点分别连接到与非电路35的输出节点nc上，把反相器40的输出节点连接到形成传输门44的P沟道MOS晶体管的栅极上。把反相器41及42的输入及输出节点相互连接起来形成锁存电路45，把锁存电路45的输入节点连接到传输门44的输出节点上，锁存电路45输出控制信号CLKH，同时，通过反相器43输出控制信号/CLKH。
延时电路33、或非电路35及反相电路37形成单稳态多谐振荡器46，同样，延时电路34、或非电路36、反相器38形成单稳态多谐振荡器47。把T触发器31的输入节点T连接到时钟缓冲器12上，以接受内部时钟信号ICLK。T触发器31在输入的内部时钟信号ICLK的上升沿时，使输出信号的电平反转。
图8为示出图7中所示时钟频率检测器20的工作的时序图，参照该图8，说明时钟频率检测器20的工作。
图8中，假定延时电路32的延时时间为τ0，内部时钟信号ICLK的周期为τ。内部时钟信号ICLK上升后，与非电路NA1的节点na变成H电平，经过时间τ以后，节点na变成L电平。由于节点na从H电平下降到L电平，在或非电路35的节点nc上产生单(one shot)脉冲信号。
这里，假定τ＜τ0。节点na的H电平传送到传输门44的节点nb上之前，在节点nc上产生了H电平的单脉冲，在传输门44变成导通状态之后，门44关断变成不导通状态。因此，锁存电路45的输入变成L电平，来自时钟频率检测器20的控制信号CLKH变成H电平，控制信号/CLKH变成L电平。另一方面，在τ≥τ0时，在节点na的H电平传送到节点nb上之后，在节点nc上产生了H电平的单脉冲信号，在传输门44变成导通状态之后，门44关断变成不导通状态。因此，锁存电路45的输入变成H电平，来自时钟频率检测器20的控制信号CLKH变成L电平，控制信号/CLKH变成H电平。
即，在从时钟缓冲器12输入的内部时钟信号ICLK的频率低于给定频率时，时钟频率检测器20输出L电平的控制信号CLKH及H电平的控制信号/CLKH；在超过给定频率时，输出H电平的控制信号CLKH及L电平的控制信号/CLKH。再者，单稳态多谐振荡器47输出信号，该信号用于在通过由单稳态多谐振荡器46输出的单脉冲信号对传输门44进行通断之后，使延时电路32中留下的脉冲信号复位。
[实施例3]
图9为示出本发明实施例3的SDRAM中的主要部分的结构的电路图。参照图9，在该SDRAM中的输出缓冲电路中，包括晶体管元件116来代替图3中所示的晶体管元件110。该晶体管元件116包括2个P沟道MOS晶体管117、118。把P沟道MOS晶体管117连接在接受外部电源电压EVCC的外部电源节点3与输出节点4之间。把P沟道MOS晶体管118连接在接受比外部电源电压EVCC低的内部电源电压IVCC(由后述图10中所示的内部电源降压电路生成)的内部电源节点23与输出节点4之间。
在该SDRAM中，包括2个与非电路24、25，及反相器26，来代替图3中所示的与非电路17、18。与非电路24接受在图2中所示的模式寄存器15中已设定的模式地址信号MA8及来自反相器113的输出信号/VOUT，把与非电路24的输出信号提供给P沟道MOS晶体管117的栅极。与非电路25接受模式寄存器信号MA8的反相信号/MA8及来自反相器113的输出信号/VOUT，把与非电路25的输出信号提供给P沟道MOS晶体管118的栅极。该反相信号/MA8由接受模式地址信号MA8的反相器26生成。
在该实施例3中，在外部时钟信号ECLK的频率高时，在模式寄存器15中设定H电平的模式地址信号MA8。因而，这时P沟道MOS晶体管117导通，P沟道MOS晶体管118截止。另一方面，在外部时钟信号ECLK的频率低时，在模式寄存器15中设定L电平的模式地址信号MA8。因而，这时，P沟道MOS晶体管118导通，P沟道MOS晶体管117截止。
该SDRAM中，还包括图10中所示那样的内部电源降压电路。该内部电源降压电路包括差分放大器27和P沟道MOS晶体管28。差分放大器27在反相输入端子(-)上接受在内部生成的恒定的基准电压VREF，并且，在非反相输入端子(+)上接受内部电源电压IVCC。把P沟道MOS晶体管28连接在外部电源节点3与内部电源节点23之间，响应差分放大器27的输出信号对其进行控制。即，该差分放大器27控制P沟道MOS晶体管28，以使从内部电源节点23反馈的内部电源电压IVCC与基准电压VREF相等。将基准电压VREF设定得比外部电源电压EVCC低，因此，由该内部电源降压电路生成的内部电源电压IVCC还是比外部电源电压EVCC低。
如上述那样，在外部时钟信号ECLK的频率高时，使接受外部电源电压EVCC的P沟道MOS晶体管117导通，因此，该晶体管元件116的电流供给能力提高。另一方面，在外部时钟信号ECLK的频率低时，使接受内部电源电压IVCC的P沟道MOS晶体管118导通，因此，该晶体管元件116的电流供给能力降低。
因而，在本实施例3中，模式寄存器15，与非电路24、25及反相器26根据外部时钟信号ECLK的频率，使晶体管元件116的电流供给能力变化。
如上所述，根据本实施例3，在外部时钟信号ECLK的频率低时，接受内部电源电压IVCC的P沟道MOS晶体管118导通，因此，晶体管元件116的电流供给能力降低，因此，在数据信号DQn中难以产生减幅振荡现象。
上面说明了本发明的各种实施例，但是，本发明在其它形态下也能实施。例如，在上述实施例1～3中，借助于对P沟道MOS这111、112、115、117、118进行控制，使晶体管元件110、114、116的电流供给能力(尺寸)变化，但是，亦可代之以把多个N沟道MOS晶体管并联连接到输出节点4与接地节点6之间，借助于对这些N沟道MOS晶体管进行控制，使晶体管元件的电流供给能力变化。

Claims (7)

1.一种与时钟信号(ECLK)同步地工作的半导体电路装置，其特征在于，包括：
输出缓冲电路(11)，它包括输出数据信号(DQn)的晶体管元件(110、114、116)；以及
控制装置(15、17、18、20、21、22、24～26)，它根据上述时钟信号(ECLK)的频率增加来控制上述输出缓冲电路(11)，使上述晶体管元件(110、114、116)的电流供给能力提高。
2.根据权利要求1中所述的半导体电路装置，其特征在于，上述控制装置(15、17、18)包括：
寄存器(15)，可以设定所需信号(MA7、MA8)；以及
提高装置(17、18)，它响应于在寄存器(15)中设定的信号(MA7、MA8)，使上述晶体管元件(110)的电流供给能力提高。
3.根据权利要求2中所述的半导体电路装置，其特征在于：
上述晶体管元件(110)包括并联连接在第1电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间的多个第1导电型晶体管(1、111、112)；
上述提高装置(17、18)包括驱动装置(17、18)，它响应于在上述寄存器(15)中设定的信号(MA7、MA8)，有选择地使上述多个第1导电型晶体管(111、112)导通；
上述输出缓冲电路(11)还包括连接在第2电源节点(6)与上述输出节点(4)之间的第2导电型晶体管(2)。
4.根据权利要求1中所述的半导体电路装置，其特征在于，上述控制装置(20、21、22)包括：
检测装置(20)，它检测出上述时钟信号(ECLK)的频率，并且，根据该被检测出的频率输出控制信号(CLKH、/CLKH)；以及
提高装置(21、22)，它响应于从上述检测装置(20)输出的控制信号(CLKH、/CLKH)，使上述晶体管元件(114)的电流供给能力提高。
5.根据权利要求4中所述的半导体电路装置，其特征在于：
上述晶体管元件(114)包括并联连接在第1电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间的多个第1导电型晶体管(1、115)；
上述提高装置(21、22)包括驱动装置(21、22)，它响应于从上述检测装置(20)输出的控制信号(CLKH、/CLKH)有选择地使上述多个第1导电型晶体管(1、115)导通；
上述输出缓冲电路(11)还包括连接在第2电源节点(6)与上述输出节点(4)之间的第2导电型晶体管(2)。
6.根据权利要求1中所述的半导体电路装置，其特征在于：
还包括降压电路(27、28)，它把外部电源电压(EVCC)降压，生成内部电源电压(IVCC)，
上述晶体管元件(116)包括：
第1P沟道MOS晶体管(117)，连接在接受上述外部电源电压(EVCC)的外部电源节点(3)与上述输出缓冲电路(11)的输出节点(4)之间；以及
第2P沟道MOS晶体管(118)，连接在接受上述内部电源电压(IVCC)的内部电源节点(23)与上述输出节点(4)之间，
上述控制装置(24～26)包括驱动装置(24～26)，驱动装置根据上述时钟信号(ECLK)的频率使上述第1或第2P沟道MOS晶体管(117、118)导通，
上述输出缓冲电路(11)还包括连接在接地节点(6)与上述输出节点(4)之间的N沟道MOS晶体管(2)。
7.一种与时钟信号同步地工作的半导体电路装置的使用方法，该半导体电路装置包括：输出缓冲电路(11)，它包含输出数据信号(DQn)的晶体管元件(110)；可以设定所需信号(MA7、MA8)的寄存器(15)；以及提高装置(17、18)，它响应于在所述寄存器(15)中设定的信号(MA7、MA8)，使上述晶体管元件(110)的电流供给能力提高，这种半导体电路装置的使用方法的特征在于，包括：
以可以在上述寄存器中设定上述所需信号的模式来设定上述寄存器的步骤；以及
在上述寄存器(15)中设定对应于上述时钟信号(ECLK)的频率的信号(MA7、MA8)的步骤。
CN98119661A 1998-01-26 1998-09-21 与时钟信号同步工作的半导体电路装置 Expired - Fee Related CN1130022C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP12541/1998 1998-01-26
JP10012541A JPH11213665A (ja) 1998-01-26 1998-01-26 半導体回路装置およびその使用方法
JP12541/98 1998-01-26

Publications (2)

Publication Number Publication Date
CN1224952A CN1224952A (zh) 1999-08-04
CN1130022C true CN1130022C (zh) 2003-12-03

Family

ID=11808205

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98119661A Expired - Fee Related CN1130022C (zh) 1998-01-26 1998-09-21 与时钟信号同步工作的半导体电路装置

Country Status (6)

Country Link
US (1) US5999483A (zh)
JP (1) JPH11213665A (zh)
KR (1) KR100381351B1 (zh)
CN (1) CN1130022C (zh)
DE (1) DE19831350B4 (zh)
TW (1) TW421915B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW280037B (en) * 1994-04-22 1996-07-01 Handotai Energy Kenkyusho Kk Drive circuit of active matrix type display device and manufacturing method
JP2000048570A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
KR100355232B1 (ko) * 2000-06-30 2002-10-11 삼성전자 주식회사 지연펄스발생회로를 구비하는 반도체 메모리 장치
JP2002175689A (ja) 2000-09-29 2002-06-21 Mitsubishi Electric Corp 半導体集積回路装置
KR100424118B1 (ko) * 2001-05-03 2004-03-24 주식회사 하이닉스반도체 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치
JP2002367376A (ja) 2001-06-12 2002-12-20 Mitsubishi Electric Corp 半導体装置
JP4726334B2 (ja) 2001-06-13 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2002373489A (ja) 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2003085974A (ja) * 2001-09-13 2003-03-20 Toshiba Corp 半導体集積回路およびメモリシステム
KR100506061B1 (ko) * 2002-12-18 2005-08-03 주식회사 하이닉스반도체 특성 조정 장치를 부가한 메모리 장치
KR100541815B1 (ko) * 2003-09-17 2006-01-11 삼성전자주식회사 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법
US7646649B2 (en) * 2003-11-18 2010-01-12 International Business Machines Corporation Memory device with programmable receivers to improve performance
KR100562655B1 (ko) * 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
JP5017443B2 (ja) * 2010-10-29 2012-09-05 株式会社東芝 メモリシステム
JP2014036371A (ja) * 2012-08-09 2014-02-24 Lapis Semiconductor Co Ltd データ同期回路及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4736119A (en) * 1987-02-04 1988-04-05 American Telephone And Telegraph Company, At&T Bell Laboratories Dynamic CMOS current surge control
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
JPH0292019A (ja) * 1988-09-28 1990-03-30 Nec Corp 相補形ｍｏｓ出力バッファ回路
DE4118804C2 (de) * 1990-06-08 1996-01-04 Toshiba Kawasaki Kk Serienzugriff-Speicheranordnung
JP2938562B2 (ja) * 1990-11-28 1999-08-23 株式会社日立製作所 位相同期回路ｉｃ
US5694074A (en) * 1994-10-31 1997-12-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit being able to generate sufficient boost potential disregarding generation of noise
JP3180003B2 (ja) * 1995-06-19 2001-06-25 シャープ株式会社 半導体記憶装置
US5796313A (en) * 1996-04-25 1998-08-18 Waferscale Integration Inc. Low power programmable ring oscillator

Also Published As

Publication number Publication date
DE19831350B4 (de) 2005-09-15
CN1224952A (zh) 1999-08-04
TW421915B (en) 2001-02-11
KR100381351B1 (ko) 2003-06-18
KR19990066781A (ko) 1999-08-16
DE19831350A1 (de) 1999-07-29
US5999483A (en) 1999-12-07
JPH11213665A (ja) 1999-08-06

Similar Documents

Publication Publication Date Title
CN1130022C (zh) 与时钟信号同步工作的半导体电路装置
CN1135566C (zh) 同步型半导体存储装置
KR100256004B1 (ko) 반도체 기억 장치 시스템 및 반도체 기억 장치
CN100340942C (zh) 半导体集成电路
CN1034373C (zh) 能预激励的升压电路器件和半导体存储器
CN1100388C (zh) 输入/输出电压检测型衬底电压发生电路
CN1042067C (zh) 半导体集成电路器件
CN1411070A (zh) 半导体存储器件
CN1627438A (zh) 半导体集成电路装置
CN1551242A (zh) 半导体存储装置
CN1591696A (zh) 半导体集成电路
CN1955746A (zh) 占空比检测电路、具备其的dll电路和半导体装置
CN1933016A (zh) 半导体存储装置
CN1448953A (zh) 半导体存储器中的自动预充电控制电路及其方法
CN1577612A (zh) 半导体存储装置和用于高频操作的模块
CN1905065A (zh) 阻抗调整电路和方法
CN1145171C (zh) 字线控制电路
CN1797606A (zh) 高频同步半导体器件中的等待时间控制装置和方法
CN1664952A (zh) 集成电路
CN1627521A (zh) 半导体集成电路器件
CN1523609A (zh) 可调整数据输出时刻的同步型半导体存储器
CN1120500C (zh) 具有选择电路的半导体存储器
CN1629982A (zh) 调节半导体存储器装置中转换速率的装置与方法
CN1716446A (zh) 输入/输出电路
CN1133170C (zh) 锁存型读出放大器电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031203

Termination date: 20091021