JP2938562B2 - 位相同期回路ｉｃ - Google Patents

位相同期回路ｉｃ

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JP2938562B2 JP2331562A JP33156290A JP2938562B2 JP 2938562 B2 JP2938562 B2 JP 2938562B2 JP 2331562 A JP2331562 A JP 2331562A JP 33156290 A JP33156290 A JP 33156290A JP 2938562 B2 JP2938562 B2 JP 2938562B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、位相同期回路ICに関し、特に、高速データ
転送型の磁気ディスク装置や、かかる磁気ディスク装置
を有する情報処理システムに好適な位相同期回路ICに関
するものである。
［従来の技術］ 従来の、たとえば、磁気ディスク装置等において、記
録データを再生するための、同期クロックを生成する位
相同期回路は、通常、第25図に示すPLL（Phase Locked
Loop）で構成されている。
図中、位相比較器１は、データ信号５と電圧制御発振
器（以下「VCO」という）４が出力するVCOクロック（同
期クロック）10の位相を比較し、データ信号５の位相が
VCOクロック10の位相より進んでいるときは、その時間
だけINC信号６を出力し、その逆に、遅れているときはD
EC7を出力する。
チャージポンプ２は、このINC信号６、DEC信号７を受
け、INC信号６に応じてチャージ動作を、DEC信号７に応
じてディスチャージ動作を行う。
ループフィルタ３は、チャージポンプ２の出力８を積
分平滑化し、VCO制御電圧９を生成する。
VCO4は、VCO制御電圧９に対応した周波数のVCOクロッ
ク10を出力する。
このように位相同期回路が動作して、VCOクロック10
の位相をデータ信号15の位相に一致させる。
PLLの応答特性を示す定数として特性周波数Wn、及び
減衰率ξがあるが、これらの定数は初期位相差φ、位相
引き込み時間Taq等の条件により決定される。
ここで、位相引き込み時間Taqは、位相同期パターン
内で位相引き込みを行わなければならないため、位相同
期パターン長を一定すると、データの転送速度に依存す
ることになる。
従来の磁気ディスク装置の位相同期回路では、位相同
期パターン内で位相同期引き込みを完了するために特性
周波数Wnを高むく、減衰率ξを小さくする。
そして、位相同期引き込み完了後は、ランダムなデー
タパターンにVCOクロック10を安定に位相同期させるた
めに位相同期引き込み過程に比べ、特性周波数Wnを低
く、減衰率ξを大きく設定する。
従来の磁気ディスク装置では、通常、磁気ディスクの
回転速度が3,600rpmで、位相同期パターン長が11バイト
程度である。
最近の記録技術等の進歩に伴い、線記録密度も年々向
上しており、現在では、26,000bpiを越える装置も製品
化されている。
ここで、回転速度3,600rpm、線記録密度26,000bpiで
5"ディスクのデータ転送粗度は15Mbpsとなる。
また、この仕様で位相同期パターン６バイトで位相を
引き込むためには、引き込み時間は約3.2μｓとなる。
位相同期回路では、VCO4の自走発振周波数をデータ転
送速度に合せた値に設定するが、回路の温度特性や電源
電圧特性等により、VCO4の自走発振周波数が設定値に対
しズレてしまったり、磁気ディスクの回転変動等により
位相同期パターンの周期が変化してしまうことを考慮し
て、位相同期が可能な引き込み周波数範囲（キャプチャ
ーレンジ）をできるだけ拡大する構成としている。
また、磁気ディスク装置では、磁気干渉などで読み出
しデータ信号の周期が期待値に対し、大きく変動してし
まうため、位相周期が可能な追従周波数範囲（ロックレ
ンジ）もまたできるだけ拡大する構成としている。
磁気ディスク装置の高速データ転送に対し、位相同期
回路の１チップLSIが市販されているが、これらの１チ
ップLSIの最大データ転送速度は15Mbps〜24Mbps（添付
データシート参照）である。
また、大型な磁気ディスク装置では、位相同期回路の
高速ECLのディスクリート部品で構成し、最大データ転
送速度36Mbpsを実現している例もある。
一方、通信機器等で用いられる高周波対応のPLL周波
数シンセサイザ等が市販されており、磁気ディスク装置
に比べ、取り扱う信号周波数が高い傾向にある。
しかし、通信機器システムでは磁気ディスク装置のよ
うな高速引き込みの必要性はなく、加えて、データ信号
品質が比較的良好なため、キャプチャーレンジ、ロック
レンジを大きく確保する必然性はない。
現在、PLL周波数シンセサイザとしては、180MHzに対
応可能なもの、また、それ以上の周波数に対応できるも
のが多く市販されている。
［発明が解決しようとする課題］ しかし、近年、情報処理システム全体に対し、高速化
の要求が増大しており、その中で、たとえば、磁気ディ
スク装置においても、大容量化に加えデータ転送速度の
高速化が大きな技術課題となっている。
そこで、データ転送速度の高速化を、磁気ディスクの
回転速度を、通常の3,600rpmより高くすることで実現す
る方法も注目されるようになった。
また、磁気ディスク装置は、一般的に書き込み周波数
が一定であるが、大容量化を図るために、磁気ディスク
の半径方向で書き込み周波数を変化させるゾーンビット
記録技術が考案され、既に、実用化されている例もあ
る。
すなわち、書き込み周波数を磁気ディスクの内外周で
変化させることにより、線記録密度をできるだけ均一に
近づけ、記憶容量を向上させるものである。この結果、
データ転送速度は、磁気ディスクの半径方向で変化し、
外周は内周に比べデータ転送速度が速くなる方向にあ
る。
このように、高速回転や新記録技術を採用すること
で、データ転送速度を高くすることが望まれる。特に、
高速回転で、かつ、新記録技術を併用すると、データ転
送速度が飛躍的に高くなる。
ところが、前記従来技術に係る位相同期回路は、磁気
ディスク装置用に、最大データ転送速度32Mbps程度対応
の１チップLSIや高速ECL等のディスクリート部品で最大
データ転送速度36Mbpsを実現したものが現状の技術では
最高水準となっており、それ以上の高速データ転送につ
いては実現されていないのが実情である。
そこで、本発明は、より高速なデータ転送速度に対応
可能な位相同期回路ICを提供することを目的とする。
［課題を解決するための手段］ 前記目的達成のために、本発明は制御電圧に応じた周
波数の出力信号であるクロック信号を出力する電圧制御
発振器と、 外部より入力する、ECLレベルの信号である被同期信
号の入力バッファである、第１のECL入力バッファと、 前記クロック信号と、第１のECL入力バッファを介し
て得た被同期信号との位相差、および周波数差に応じ
て、前記クロック信号の位相および周波数が、被同期信
号の位相および周波数と同じとなるよう、前記制御発振
器の制御電圧値を定める電流を出力する位相同期引き込
み手段と、 前記クロック信号と、第１のECL入力バッファを介し
て得た被同期信号との位相差に応じて、前記クロック信
号の位相が、被同期信号の位相に追従するように、電圧
制御発振器の制御電圧値を定める電流を出力する位相同
期追従手段を備え、 かつ、 前記電圧制御発振器の電源系および位相同期引き込み
手段の電源系および位相同期追従手段の電源系のいずれ
とも電気的に分離した第１のECL入力バッファの電源系
に接続する外部電源端子と、前記電圧制御発振器のグラ
ンド系および位相同期引き込み手段のグランド系および
位相同期追従手段のグランド系のいずれとも電気的に分
離した前記第１のECL入力バッファのグランド系に接続
する外部グランド端子とを有することを特徴とする第１
の位相同期回路ICを提供する。
また、本発明は、前記目的達成のために、制御電圧に
応じた周波数の出力信号であるクロック信号を出力する
電圧制御発振器と、 外部より入力する、ECLレベルの信号である被同期信
号の入力バッファである、第１のECL入力バッファと、 前記クロック信号と、第１のECL入力バッファを介し
て得た被同期信号との位相差および周波数差に応じたタ
イミング信号を出力する周波数位相比較器と、周波数位
相比較器が出力するタイミング信号に応じた電流を出力
するチャージポンプと、 前記クロック信号と、第１のECL入力バッファを介し
て得た被同期信号との位相差に応じたタイミング信号を
出力する位相比較器と、位相比較器が出力するタイミン
グ信号に応じた電流を出力する平滑なフィルタと、を備
え、 第１のECL入力バッファの電源系を、少なくとも、前
記電圧制御発振器の電源系および前記チャージポンプの
電源系および平滑フィルタの電源系のいずれとも電気的
に分離し、第１のECL入力バッファのグランド系を、少
なくとも、前記電圧制御発振器のグランド系および前記
チャージポンプのグランド系および平滑フィルタのグラ
ンド系のいずれとも電気的に分離して設けたことを特徴
とする第２の位相同期回路ICを提供する。
なお、この第２の位相同期回路ICにおいては、前記ク
ロック信号をECLレベルの信号として外部に出力するECL
出力バッファを備え、 ECL出力バッファの電源系を、前記電圧制御発振器の
電源系および前記チャージポンプの電源系および平滑フ
ィルタの電源系および前記第１のECL入力バッファの電
源系および前記周波数位相比較器の電源系および前記位
相比較器の電源系のいずれとも電気的に分離して、ECL
出力バッファのグランド系を、少なくとも、前記電圧制
御発振器のグランド系および前記チャージポンプのグラ
ンド系および平滑フィルタのグランド系および前記第１
のECL入力バッファのグランド系のいずれとも電気的に
分離して設けてもよい。
また、この場合、さらに、外部よりECLレベルの信号
であるクロック信号を入力し、前記周波数位相比較器お
よび位相比較器が用いるクロック信号出力する第２のEC
L入力バッファを備え、第２のECL入力バッファの電源系
を、少なくとも、前記電圧制御発振器の電源系および前
記チャージポンプの電源系および平滑フィルタの電源系
および前記出力バッファの電源系のいずれとも電気的に
分離し、第２のECL入力バッファのグランド系を、少な
くとも、前記電圧制御発振器のグランド系および前記チ
ャージポンプのグランド系および平滑フィルタのグラン
ド系および前記出力バッファのグランド系のいずれとも
電気的に分離して設けるようにしてもよい。
なお、前記第１のECL入力バッファの電源系および第
２のECL入力バッファの電源系は、周波数位相比較器の
電源系および位相比較器の電源系と分離して、前記第１
のECL入力バッファのグランド系および第２のECL入力バ
ッファのグランド系は、周波数位相比較器のグランド系
および位相比較器のグランド系と分離して設けることが
好ましく、また、ECL出力バッファのグランド系は、周
波数位相比較器のグランド系および位相比較器のグラン
ド系と分離して設けることが好ましい。
また、この第２の位相同期ICにおいて、前記チャージ
ポンプの出力電流レベルを切り換える第１切り換え手段
と、前記平滑フィルタの出力電流レベルを切り換える第
２切り換え手段と、前記平滑フィルタの出力電流もしく
はチャージポンプの出力電流を、該電流に応じた電圧制
御発振器の制御電圧に変換する、外付け回路であるルー
プフィルタの出力する制御電圧のレベルを切り換える第
３の切り換え手段とのうちの１つの切り換え手段を、す
くなくとも備え、かつ、備えた切り換え手段への切り換
えの指示を格納するレジスタを備えるようにしてもよ
い。
また、前記クロック信号を分周する分周器を備え、前
記周波数位相比較器は、分周されたクロック信号と、第
１のECL入力バッファを介して得た被同期信号との位相
差および周波数差に応じたタイミング信号を出力し、前
記位相比較器は、分周しない前記クロック信号と、第１
のECL入力バッファを介して得た被同期信号との位相差
に応じたタイミング信号を出力するようにしてもよい。
また、複数の前記第１のECL入力バッファと、複数の
前記第１のECL入力バッファの出力する信号のうち１つ
の信号を被同期信号として選択するセレクタとの備え、
かつ、複数の第１のECL入力バッファの、それぞれの電
源系の相互に分離して、複数の第１のECL入力バッファ
の、それぞれのグランド系を相互に分離して設けるよう
にしてもよい。
また、本発明は、特に、１−7RLL記録符号方式や、２
−7RLL記録符号方式や、その他の記録符号方式によりデ
ータを記録する記録媒体よりの読み出しデータ信号を被
同期信号とする前記位相同期回路ICであって、 少なくとも、データ転送速度40Mbpsから80Mbpsの範囲
内の、いずれか１の転送速度のデータ信号に対し、位相
同期が可能な引き込み周波数範囲（キャプチャーレン
ジ）を±５％以上、追従周波数範囲（ロックレンジ）±
５％以上、確保していることを特徴とする位相同期回路
ICを提供する。
なお、前記前記各位相同期ICにおいては、各電源系は
対応するグランド系に対し、全て同じ電圧値の電源の供
給を受けるようにし、単一電圧電源の位相同期ICとする
のが望ましい。これにより、位相同期ICの利用が容易と
なるからである。
また、併せて、本発明は、磁気ディスク等の記憶媒体
と、該記憶媒体よりの読み出しデータ信号を被同期信号
とする前記位相同期回路ICとを有することを特徴する記
憶装置を提供する。
また、さらに、本発明は、この記憶装置と、該記憶装
置を用いて情報を処理する情報処理装置とを有すること
を特徴とする情報処理システムをも提供する。
［作 用］ 本発明に係る第１の位相同期回路ICによれば、第１の
ECL入力バッファにより、ECLレベルの信号を被同期信号
とすることができ、かつ、第１のECL入力バッファの電
源系に接続する外部電源端子を、前記電圧制御発振器の
電源系および位相同期引き込み手段の電源系および位相
同期追従手段の電源系のいずれとも電気的に分離し、ま
た、前記第１のECL入力バッファのグランド系に接続す
る外部グランド端子を、電圧制御発振器のグランド系お
よび位相同期引き込み手段のグランド系および位相同期
追従手段のグランド系のいずれとも電気的に分離して設
けているので、これらの電源系、グランド系よりの干渉
を排除することができ、ジッタを極力押さえ、高速な被
同期信号に対し良好に位相同期することができる。
また、本発明に係る第２の位相同期回路ICによれば、
外部より入力する、ECLレベルの信号である被同期信号
の入力バッファである。第１のECL入力バッファを備
え、この第１のECL入力バッファの電源系を、少なくと
も、前記電圧制御発振器の電源系および前記チャージポ
ンプの電源系および平滑フィルタの電源系のいずれとも
電気的に分離し、第１のECL入力バッファのグランド系
を、少なくとも、前記電圧制御発振器のグランド系およ
び前記チャージポンプのグランド系および平滑フィルタ
のグランド系のいずれとも電気的に分離しているので、
これらの電源系、グランド系よりの干渉を排除すること
ができ、ジッタを極力押さえ、高速な被同期信号に対し
良好に位相同期することができる。
また、それぞれのECL入力バッファ、ECL出力バッフ
ァ、位相比較器や周波数位相比較器等のデジタル系回
路、電圧制御発振器やチャージポンプや平滑フィルタ等
のアナログ系回路、の電源系、グランド系を、極力、相
互間で分離しているので、各ECLバッファ、デジタル系
回路、および、アナログ系回路の間の干渉を排除するこ
とができ、高速な位相同期動作を行うことができる。
すなわち、少なくとも、データ転送速度40Mbpsから80
Mbpsの範囲内の、いずれか１の転送速度のデータ信号に
対しても、各回路の間の干渉を排除しつつ、位相同期が
可能な引き込み周波数範囲（キャプチャーレンジ）を±
５％以上、追従周波数範囲（ロックレンジ）を±５％以
上、確保して良好に位相同期動作を行うことができる。
［実施例］ 以下、本発明に係る位相同期回路ICの一実施例を説明
する。
第１図は本実施例に係る位相同期回路IC105の第１の
構成を示すブロック図である。
図示するように、本実施例に係る位相同期回路ICは、
データ信号106とVCOクロック107の入力バッファであるE
CL入力バッファ113、高速位相同期引き込み手段101、前
記安定位相同期追従手段102、高速位相同期引き込み手
段101の電流出力108、または、前記安定位相同期追従手
段102の電流出力109を電圧に変換するループフィルタ10
3、該ループフィルタ103の電圧に応じた周波数のクロッ
クであるVCOクロック107を発生するVCO104、VCOクロッ
ク07の出力バッファであるECL出力バッファ114より成
る。
位相同期回路IC105は、リードゲート信号111が有効の
場合にデータ信号106にVCOクロック107を位相同期する
ように動作するものであり、ゲイン切換信号112に応
じ、位相同期引き込み動作、または、位相同期追従動作
に切換わる。
位相同期引き込み動作では、データ信号106の位相同
期パターンにVCOクロック107を高速に引き込ますため
に、高速位相同期引き込み手段101を用い、また、位相
同期追従動作では、データ信号106のランダムデータパ
ターンにVCOクロック107を安定に追従させるために、安
定位相同期追従手段102を用いる。
次に、本実施例に係る位相同期回路ICの第２の構成を
第２に、その周辺構成と共に示す。
図示するように、この構成は、先に第１図に示した構
成に加え、PLLおよびこれらの各ブロックに対してゲイ
ンや定数等の切換選択情報を蓄えるレジスタ201、該レ
ジスタの切換選択信号207、208、209、210該レジスタ20
1の書き込みを行なうためのマイコンバス211、全体の演
算処理を行なうCPU203、全体の制御を行なうHDC（ハー
ドディスクコントローラ）206、CPU203のプログラムお
よび最適定数などのデータが記憶されているRAM204また
はROM205を備える。
前記レジスタ201の出力制御信号である切換選択信号2
07、208、209、210はPLLの応答特性を変更したり、各回
路ブロックの回路特性を最適化するためのものであり、
ウィンドウマージンロスを低減し、高速データ転送を実
現する上で重要な役割をはたす。
なお、この構成は、データ転送および記憶容量向上の
ため、書き込み周波数を書き込み位置に応じて変化させ
るゾーンビット記録技銃を用いている高速データ転送型
のシステムに用いるのに特に好適である。
以下、前記第１図、第２図に示した前記高速位相同期
引き込み手段101について説明する。
この高速位相同期引き込み手段の構成を第３図に示
す。
図示するように、高速位相同期引き込み手段は、周波
数位相比較器301のチャージポンプ302で構成することが
できる。
第４図に、この周波数位相比較器301の構成を示す。
図示するように、周波数位相比較器301は、分周回路4
01、フリップフロップ402、403、NAND404で構成され
る。
この回路の動作を説明する。
分周回路401は、データ信号106の位相同期パターンと
同じ周波数になるようにVCOクロック107を分周し、分周
クロック405を出力する。
この分周比は、位相同期引き込み時のデータ信号パタ
ーン（位相同期パターン）により決まり、記録符号方式
により異なる。
たとえば、１−7RLLCでは、３分周、２−7RLLCでは４
分周する。
この周波数位相比較器は、データ信号106とVCOクロッ
ク107の位相差に応じてINC信号303、DEC信号304を出力
する。
データ信号106の位相がVCOクロック107よりも進んで
いる場合は、まずデータ信号106の立ち上がりでINC信号
393が立ち上がり、その後分周クロック405が立ち上がる
タイミングでDEC信号304が立ち上がるとともにNAND404
の出力406が“L"レベルになり、フリップフロップ402、
403がリセットされ、INC信号303およびDEC信号304が立
ち下がる。
逆にデータ信号106の位相がVCOクロック107よりも遅
れている場合は、まず分周クロック405の立ち上がりでD
EC信号304が立ち上がり、その後データ信号106が立ち上
がるタイミングでINC信号303が立ち上がるとともにNAND
404の出力406が“L"レベルになり、フリップフロップ40
2、403がリセットされ、INC信号303およびDEC信号304が
立ち下がる。
ここで、分周回路401を１−7RLLCに対応する３分周回
路を例にとり、その構成を第５図ａに、その分周論理の
真理値表を第５図ｂに示す。
図示するように、分周回路401は、フリップフロップ5
01、502、NEND503、504、インバータ505、506で構成さ
れる。
この回路、フリップフロップの出力を入力にフィード
バックするカウンタ回路であるため、高速動作を考慮し
た設計が必要であり、特にフィードバックゲートの段数
に注意を要する 具体的に、NRZ符号による磁気ディスク装置におい
て、データ転送速度80Mbpsに対応する場合を考えてみる
と、クロックはその１、５倍の速度が必要であるから、
キャプチャレンジ（VCO発振レンジ）を±20％確保する
とするとVCOクロック107の最大周波数は、144Hzとな
る。
このVCOクロック107の周期Twは約7nsであり、この周
期Twよりも短かい時間で入力へのフィードバックを完了
させなければならないので、つぎのように不等式を満足
するように回路を構成する必要がある。
Tw＞ＴSU＋TdQ＋Tdl・・・＋Tdn ＴSUはフリップフロップのセットアップ時間、 TdQはフリップフロップのＱ出力ゲート遅延時間、Tdl〜
Tdnはフィードバックゲートの総ゲート遅延時間であ
る。ゲート長２μｍのBiCMOSプロセスでLSI化すると、 ＴSU＋TdQ≒5ns Tdn≒1ns であるから、フィールドバックゲートの段数ｎは ｎ≦２ となる。
ここで、第６図にチャージポンプでの位相比較特性を
示す。
横軸はデータ信号とVCOクロックの入力位相差を、縦
軸はチャージポンプの平均出力電流を示す。
図示するように、本実施例に係る位相同期回路によれ
ば、通常の位相比較器では、±πしかできない位相比較
範囲が分周比倍される（ここでは３倍）ため、ミスロッ
クしにくく、キャプチャレンジが広い。
第７図は、チャージポンプ302の出力する一定電流の
値を切り換えるために、チャージポンプ302に備えられ
るゲイン切換回路701を示したものであり、複数のアナ
ログスイッチ702、抵抗R11〜R1n抵抗R21〜R2nで構成さ
れる。なお、チャージポンプのゲインは、ゲイン切換回
路701より供給される基準電流（INC電流およびDEC電
流）に比例するものである。
抵抗R11〜R1nはINC側基準電流を、また、抵抗R21〜R
2nはDEC側基準電流を、それぞれ任意に設定するための
ものであり、このようにｎ通りの抵抗値を用意し、レジ
スタ201から送られる制御信号208でアナログスイッチ70
2を切換えることにより、ｎ通りの前記基準電流がINC側
とDEC側でそれぞれ独立に得られ、ｎ通りのゲイン切換
ができる。
また、回路のアンバランス等により、INC側電流と、D
EC側電流が同じにならず、その結果、位相差に対し、出
力電流にオフセットが生じてしまい、ウィンドウマージ
ンロスが問題になる。この場合には、抵抗R11〜R1n、R
21〜R2nの値を変更することで、簡単に対応でき、ウィ
ンドウマージンロスが大幅に低減できる。
第８図に、このゲイン切換段数ｎを２としたチャージ
ポンプ302の内部回路構成例を示す。
以下、安定位相同期追従手段102（第１図、第２図参
照）について説明する。
第９図に安定位相同期追従手段102の構成を示す。
図示するように、安定位相同期追従手段102は位相比
較器901と平滑フィルタ902で構成される。
この位相比較器901は第10図ａに示す回路で実現でき
る。
この回路はデータ信号106とVCOクロック107a（負極
性）とVCOクロック107b（正極性）により、TD、TS、TC
の３つの信号を出力する。
これらの信号のタイミングチャートを第10図ｂに示
す。
平滑フィルタ902は第11図に示す回路で実現できる。
この回路は、位相比較器901の出力するTD、TS、TCの
信号をサンプルホールドして、そのホールド電圧に応じ
た電流を出力する。
すなわち、A1を用いた積分器に、TDにより充電をした
値をTSによりサンプルホールドする。そしてTC期間に放
電する。
ところで、積分器を充電させる電流I2はサンプルホー
ルドされた値を帰還させることにより決定するが、高速
動作させる場合、この帰還による遅延時間が無視できな
くなる。そこで、本実施例では、遅延回路によるTDを、
この時間分遅延させている。遅延回路には論理ゲートを
用いることができる。
以上、この位相比較器901と平滑フィルタ902による位
相比較出力109は、チャージポンプと異なり、リップル
が非常に少なくフィルタ電圧を安定にできるため、ロッ
クレンジが広く、安定した位相同期追従性が得られる。
第12図は、前記平滑フィルタ902の出力する一定電流
の値を切り換えるためのゲイン切換回路1201を示したも
のであり、複数のアナログスイッチA1202、複数のアナ
ログスイッチB1203、MOSトランジスタM11〜M1n、MOSト
ランジスタM12〜M2nで成る。
なお、平滑フィルタ902のゲインは、ゲイン切換回路1
201より供給される基準電流（INC側電流およびDEC側電
流）に比例するものである。
MOSトランジスタM11〜M1nはINC側基準電流を、またM
21〜M2nはDEC側基準電流をそれぞれ任意に設定するため
のものであり、この構成によりｎ通りのゲイン切換がIN
C側とDEC側で独立にできる。
本構成によれば、出力電流109のオフセットを回路動
作に影響なく、キャンセルすることができ、ウィンドウ
マージンを最大にすることができる。
以下、本実施例に係るループフィルタ103（第１図、
第２図参照）について説明する。
第13図に、ループフィルタ103の構成を示す。
図中、M11からM22はアナログスイッチであり、セレク
タ1301によりON/OFFする。セレクタ1301はゲイン切り替
え信号112とレジスタからの制御信号209によりアナログ
スイッチを第13図ｂに示すように切り替える。
このように動作することにより、前記新記録方式であ
るゾーンビット記録時に磁気ディスクの内周側と外周側
で最適なループフィルタを設定できる。
なお、ループフィルタ103を構成する抵抗素子やコン
デンサは位相同期回路ICの外付け回路としてもよい。
また、データ転送速度80Mbpsに対応させるため、アナ
ログスイッチのON抵抗は50Ω以下にする。
以下、VCO104（第１図、第２図参照）について説明す
る。
第14図にVCO104の構成を示す。
図示するように、VCO104は電圧電流変換器1401、電流
制御発振器1402、デジタル・アナログ変換器1403より構
成される。
図中、制御電圧110は、電圧電流変換器1401に入力さ
れ、制御電流1404に変換される。
この制御電流1404は、電流制御発振器1402に入力さ
れ、VCOクロック107の周波数を制御する。
一方、デジタルア・アナログ変換器1403は基準抵抗R
EXで生成される電流を基準に制御信号による指示210に
従い自走周波数を設定する基準電流1405を生成し、電流
制御発振器1402へ入力する。
たとえば、磁気ディスク装置において80Mbps転送を実
現する場合、記録符号を前記１−7RLLでは、取り扱うVC
Oクロック周波数は120MHzとなり、さらにキャプチャレ
ンジ±20％を見込めば144MHzとなる。そこで、このよう
な高速な信号であるデータ信号106、VCOクロック107
の、信号レベルをECLとすることが必要となる。
ここで、データ信号106、VCOクロック107の、信号レ
ベルをECLとするために必要なECL入力バッファ113（第
１図参照）の構成を第15図に、ECL出力バッファ114の構
成を第16図に示す。
第15図において、ECL入力バッファ1701の入力はECLで
あり、出力は、内部回路に接続されるため、ここでは、
MOSレベルに変換している。
第16図においては、ECL出力バッファ1801の入力は、
内部回路からの出力信号が接続されるため、MOSレベル
であり、出力はECLとなっている。
ところで、ICは、ウエハ状態で針当てによる製品検査
（プローブ検査）が行われるが、振幅の小さいECL出力
バッファでは、ノイズマージンが少なく高速なVCO発振
周波数を安定して測定することは困難である。
そこで、第17図に示すように、分周回路1503で周波数
を落し、出力振幅の大きいTTLバッファ1504を設けるこ
とで安定した測定を可能にする。
この分周回路1503は第18図に示す回路で実現できる。
第18図に示した回路では、フリップフロップ1601、16
02により、４分周している。これにより、たとえば、磁
気ディスク装置において、データ転送速度80Mbpsの場合
の120MHzのVCO発振周波数を30MHzに下げることができ、
TTLレベルでも問題ない周波数として、安定した周波数
測定が可能である。
また、プローブ検査時は、テストパッドTPAD1を“L"
レベルにすることにより、フリップフロップ1601、1602
が動作可能となり、TPAD2に分周されたVCOクロックが出
力される。
非検査時は、TPAD1がオープンであるから、分周回路
は動作せず、消費電力の増加はない。また、TPAD1、TPA
D2はプローブ検査時にのみ使用するので、Pin出力する
必要はないのでこの回路によるPinの増加もない。
さて、以上示してきた各回路ブロックを１チップの半
導体に集積するには、各回路間の相互干渉が高速化の障
害となる。
そこで、回路相互干渉に伴なうジッタ、たとえは、VC
OクロックのジッタやPLLジッタを極力おさえ込むことが
重要である。
特に、このジッタ低減には、回路の配置、配線と電源
の供給方法、グランド（以下「GND」と記す）の取り方
等が問題となる。
ここで、第19図に、本実施例に係る位相同期回路ICに
おける各回路ブロックと電源供給およびGNDの関係を示
す。
なお、リードゲート信号111、ゲイン切換信号112は制
御信号であり、さほどの高速性は必要ないためTTLレベ
ルとし、TTL入力バッファ1903、TTL出力バッファ1094を
設ける。
第19図に示したように、本実施例では、電源およびGN
Dを、アナログ系回路（VCO104、ループフィルタ103、チ
ャージポンプ302、平滑フィルタ902）と、デジタル系回
路（周波数位相比較器301、位相比較器901、TTL入力バ
ッファ1903、TTL出力バッファ1904）と、ECL入力バッフ
ァ113と、ECL出力バッファに分離して確保した。
なお、第19図に示した例では、電源供給ピン数が５
本、GNDのピン数が５本であるが、これに限定する必要
はなく、各系の電源が分離されておればよい。
また、電源およびGNDを第20図に示すように確保して
もよい。
第20図に示した構成は、第19図に示した構成と異な
り、VCO140、チャージポンプ302平滑フィルタ902の電
源、GNDをそれぞれ独立に分離して確保するようにした
ものである。
また、なるべくならば、ECL入力バッファの電源、GND
は、それぞれ独立であることが望ましいのであるが、IC
のピン数の制限等により、これを望めない場合は、ECL
出力バッファ114のGNDを前記TTLバッファ等のデジタル
系回路のGNDと共通化するようにしてもよい。
なぜならば、ECL出力バッファ114の出力レベルは、電
源レベルより定まるので、GNDと共通化による影響は小
さいからである。
この方式によったレイアウト例を第21図に示す。な
お、このレイアウトは、前記ループフィルタを構成する
抵抗素子とコンデンサを外付け回路とし、その切り換え
回路のみを内蔵した位相同期回路ICのものを示してい
る。
また、さらに、これも望めない場合は、これに代え
て、ECL入力バッファ113の電源、GNDを、それぞれ、前
記デジタル系の電源GNDと共通化するようにしてもよ
い。
なぜならば、先に説明してきたように、本実施例に係
る位相同期回路によれば、そのロジック量は、さほど大
きなものとはならないため、デジタル系との共通化によ
るECL入力バッファの影響は小さいと考えられるからで
ある。
なお、第19図、第20図において、WCLK用入力バッファ
1905として示したのは、本実施例に係る位相同期回路IC
を、磁気ディスク用位相同期回路ICとして製作した場合
に、データ読み出し過程以外では、データ信号の代わり
に書き込みクロックを入力するのに用いるためのもので
ある。これについては後述する。
なお、以上の実施例においては、VCOクロック107を、
一旦、ICの外部へ出力し、これを再度入力する形式の位
相同期回路ICについて示した。
次に、これ以外の態様の位相同期回路ICについて示
す。
第22図に示したものは、VCOクロック117を帰還をIC内
で行うものである。
この場合VCOクロック117用のECL入力バッファは必要
ない。なお、図示した例では、VCOクロックに代えてテ
スト用のクロックを入力可能とした。
第23図に示したものは、磁気ディスク装置用の位相同
期ICであって、復号回路を内蔵したものである。
この場合は、VCOクロック117を外部に出力する必要が
ないので、VCOクロック117用のECL入力バッファ、ECL出
力バッファは必要ない。ただし、復号した読み出しデー
タ、および、これに同期したリードクロックを出力する
ECL出力バッファが必要となる。また、WCLK信号の入力
端子と、WCLK用ECL入力バッファを設け、位相同期回路
にデータ信号と切換入力可能とする。
なお、第22図に示したものと同様、VCOクロックに代
えてテスト用のクロックを入力可能としてもよい。
さて、ここで、前述したWCLK用ECL入力バッファを用
いた書き込みクロックの入力について説明する。
本実施例に係る位相同期回路ICを磁気ディスク用とし
た場合、位相同期回路は、磁気ディスクよりのデータに
同期したクロックを生成し、このデータの読み出しに用
いられる。
しかし、そのために、磁気ディスク装置において書き
込み中には、位相同期回路への入力がないこととなり、
VCOの発振周波数は大きくはずれ、次の読み出し開始
時、再引き込みが困難になる。
そこで、本実施例においては、書き込み中は、書き込
みに用いる。読み出しと同じ周波数をもつ書き込みクロ
ックを入力し、この周波数にVCOを発振させておくので
ある。
なお、磁気ディスクよりのデータ転送速度が固定値で
ある場合には、書き込みクロックに代えて、備えた発振
器よりと固定周波数信号を入力するようにしてもよい
が、このようにすると、ディスクの径方向によって、転
送速度が異なる前記ゾーンビット記録方式を用いる場合
は複数の発振器を備えなくてはならなくなる。
したがい、前記ゾーンビット記録方式を用いる場合
は、書き込みクロックを入力するのが、より望ましい。
この場合、読み出し開始前のシーク動作中は、そのゾー
ンの転送周波数に相当する書き込みクロックが入力され
ることになる。
次に、第24図に、本実施例に係る位相同期回路を用い
た磁気ディスク装置を備えた情報処理システムの構成を
示す。
本システムは、ホストコンピュータ2001と磁気ディス
ク装置2002よりなり、磁気ディスク装置2002は、磁気デ
ィスク2004、磁気ディスクを制御するコントローラ201
0、磁気ヘッド2003、磁気ヘッドからの読み出し信号を
増幅するリード・ライトアンプ2006、増幅した信号波形
を整形する波形整形2007、前記PLL2008、コード変換200
9、および、装置全体を制御するCPU2012を備えている。
以上説明してきた、本実施例に係る位相同期回路ICに
よれば、たとえば、記憶装置よりのリードデータを被同
期信号であるデータ信号とした場合、データ転送速度40
Mbps〜80Mbpsにおいて、少なくともキャプチャレンジを
±５％、ロックレンジを±５％以上確保でき、高速かつ
安定に動作できる位相同期回路を提供することができ
る。
すなわち、80Mbpsの場合のデータ転送速度データ信号
の最大周波数40MHZ、かつ、最大VCOクロック周波数160M
HZを中心としても、少なくともキャプチャレンジを±５
％、ロックレンジを±５％以上確保でき、高速かつ安定
に動作できる。
したがって、記憶装置における記録符号方式を１−7R
LLとした場合でも、データ転送速度40Mbps〜80Mbpsにお
いて、追従動作時のデータ信号の周波数は４〜30M
HZを、最大VCOクロック周波数120MHZを中心とするの
で、キャプチャレンジを±５％、ロックレンジを±５％
以上確保でき、高速かつ安定に動作できる。
また、記憶装置における記録符号方式を２−7RLLとし
た場合でも、データ転送速度40Mbps〜80Mbpsにおいて、
追従動作時のデータ信号の周波数は５〜26.6MHZを、最
大VCOクロック周波数160MHZを中心とするのでキャプチ
ャレンジを±５％、ロックレンジを±５％以上確保で
き、高速かつ安定に動作できる。
［発明の効果］ 以上のように、本発明によれば、より高速なデータ転
送速度に対応可能な位相同期回路ICを提供することがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例に係る位相同期回路ICの第１
の構成を示すブロック図、第２図は位相同期回路ICの第
２の構成を示すブロック図、第３図は高速位相同期引き
込み手段、第４図は周波数位相比較機の構成を示すブロ
ック図、第５図ａは分周回路の構成を示す回路図、第５
図ｂは分周回路の動作を示す説明図、第６図はチャージ
ポンプの位相比較特性を示す説明図、第７図はチャージ
ポンプに備えられるゲイン切換回路の構成を示すブロッ
ク図、第８図はチャージポンプの構成を示す回路図、第
９図は安定位相同期追従手段の構成を示すブロック図、
第10図ａは位相比較器の構成を示す回路図、第10図ｂは
位相比較器および平滑フィルタの動作を示すタイミング
チャート、第11図は平滑フィルタの構成を示す回路図、
第12図は平滑フィルタの出力する一定電流の値を切り換
えるためのゲイン切換回路も構成をお示すブロック図、
第13図ａはループフィルタの構成を示すブロック図、第
13図ｂはループフィルタの動作を示す説明図、第14図は
VCOの構成を示すブロック図、第15図はECL入力バッファ
の構成を示す回路図、第16図はECL出力バッファの構成
を示す回路図、第17図はVCO出力周辺の構成を示すブロ
ック図、第18図はVCO出力の検査に用いる分周回路の構
成を示す回路図、および本実施例に係るPLLの構成を示
すブロック図、第19図および第20図は位相同期回路ICに
おける各回路ブロックへの電源、GNDの供給の方式を示
すブロック図、第21図は位相同期回路ICのレイアウト例
を示す説明図、第22図、第23図は位相同期回路ICの他の
構成を示すブロック図、第24図は位相同期回路ICを磁気
ディスクに後入た情報処理システムの構成を示すブロッ
ク図、第25図は従来の技術に係る位相同期回路の構成を
示すブロック図である。 101……高速位相同期引き込み手段、102……安定位相同
期追従手段、103……ループフィルタ、104……VCO、113
……ECL入力バッファ、114……ECL出力バッファ、201…
…レジスタ、301……周波数位相比較器、302……チャー
ジポンプ、901……位相比較器、902……平滑フィルタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大井 深 神奈川県小田原市国府津2880番地 株式 会社日立製作所小田原工場内 (72)発明者 浦上 憲 群馬県高崎市西横手町111番地 株式会 社日立製作所半導体設計開発センタ内 (72)発明者 立山 強 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭55−80923（ＪＰ，Ａ) 特開 昭59−23926（ＪＰ，Ａ) 特開 平１−282926（ＪＰ，Ａ) 特開 昭62−92521（ＪＰ，Ａ) 特開 昭62−216528（ＪＰ，Ａ) 特開 平４−111687（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14 G11B 20/14 351

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】制御電圧に応じた周波数の出力信号である
    クロック信号を出力する電圧制御発振器と、 外部より入力する、ECLレベルの信号である被同期信号
    の入力バッファである、第１のECLバッファと、 前記クロック信号と、第１のECL入力バッファを介して
    得た被同期信号との位相差、および周波数差に応じて、
    前記クロック信号の位相および周波数が、被同期信号の
    位相および周波数と同じとなるよう、電圧制御発振器の
    制御電圧値を定める電流を出力する位相同期引き込み手
    段と、 前記クロック信号と、第１のECL入力バッファを介して
    得た被同期信号との位相差に応じて、前記クロック信号
    の位相が、被同期信号の位相に追従するように、電圧制
    御発振器の制御電圧値を定める電流を出力する位相同期
    追従手段を備え、 かつ、 前記電圧制御発振器の電源系および位相同期引き込み手
    段の電源系および位相同期追従手段の電源系のいずれと
    も電気的に分離した第１のECL入力バッファの電源系に
    接続する外部電源端子と、前記電圧制御発振器のグラン
    ド系および位相同期引き込み手段のグランド系および位
    相同期追従手段のグランド系のいずれとも電気的に分離
    した前記第１のECL入力バッファのグランド系に接続す
    る外部グランド端子とを有することを特徴とする位相同
    期回路IC。
  2. 【請求項２】制御電圧に応じた周波数の出力信号である
    クロック信号を出力する電圧制御発振器と、 外部より入力する、ECLレベルの信号である被同期信号
    の入力バッファである、第１のECL入力バッファと、 前記クロック信号と、第１のECL入力バッファを介して
    得た被同期信号との位相差および周波数差に応じたタイ
    ミング信号を出力する周波数位相比較器と、周波数位相
    比較器が出力するタイミング信号に応じた電流を出力す
    るチャージポンプと、 前記クロック信号と、第１のECL入力バッファを介して
    得た被同期信号との位相差に応じたタイミング信号を出
    力する位相比較器と、位相比較器が出力するタイミング
    信号に応じた電流を出力する平滑フィルタと、を備え、 第１のECL入力バッファの電源系を、少なくとも、前記
    電圧制御発振器の電源系および前記チャージポンプの電
    源系および平滑フィルタの電源系のいずれとも電気的に
    分離し、第１のECL入力バッファのグランド系を、少な
    くとも、前記電圧制御発振器のグランド系および前記チ
    ャージポンプのグランド系および平滑フィルタのグラン
    ド系のいずれとも電気的に分離して設けたことを特徴と
    する位相同期回路IC。
  3. 【請求項３】請求項２記載の位相同期回路ICであって、 前記クロック信号をECLレベルの信号として外部に出力
    するECL出力バッファを備え、 ECL出力バッファの電源系を、前記電圧制御発振器の電
    源系および前記チャージポンプの電源系および平滑フィ
    ルタの電源系および前記第１のECL入力バッファの電源
    系および前記周波数位相比較器の電源系および前記位相
    比較器の電源系のいずれとも電気的に分離して、ECL出
    力バッファのグランド系を、少なくとも、前記電圧制御
    発振器のグランド系および前記チャージポンプのグラン
    ド系および平滑フィルタのグランド系および前記第１の
    ECL入力バッファのグランド系のいずれとも電気的に分
    離して設けたことを特徴とする位相同期IC。
  4. 【請求項４】請求項３記載の位相同期回路ICであって、 外部よりECLレベルの信号であるクロック信号を入力
    し、前記周波数位相比較器および位相比較器が用いるク
    ロック信号を出力する第２のECL入力バッファを備え第
    ２のECL入力バッファの電源系を、少なくとも、前記電
    圧制御発振器の電源系および前記チャージポンプの電源
    系および平滑フィルタの電源系および前記出力バッファ
    の電源系のいずれとも電気的に分離し、第２のECL入力
    バッファのグランド系を、少なくとも、前記電圧制御発
    振器のグランド系および前記チャージポンプのグランド
    系および平滑フィルタのグランド系および前記出力バッ
    ファのグランド系のいずれとも電気的に分離した設けた
    ことを特徴とする位相同期回路IC。
  5. 【請求項５】請求項２または３記載の位相同期回路ICで
    あって、 前記第１のECL入力バッファの電源系を、周波数位相比
    較器の電源系および位相比較器の電源系と分離して、前
    記第１のECL入力バッファのグランド系を、周波数位相
    比較器のグランド系および位相比較器のグランド系と分
    離した設けたことを特徴とする位相同期回路IC。
  6. 【請求項６】請求項４記載の位相同期回路であって、 前記第１のECL入力バッファの電源系および第２のECL入
    力バッファの電源系を、周波数位相比較器の電源系およ
    び位相比較器の電源系と分離して、前記第１のECL入力
    バッファのグランド系および第２のECL入力バッファの
    グランド系を、周波数位相比較器のグランド系および位
    相比較器のグランド系と分離して設けたことを特徴とす
    る位相同期回路IC。
  7. 【請求項７】請求項３、４または６記載の位相同期回路
    ICであって、 ECL出力バッファのグランド系を、周波数位相比較器の
    グランド系および位相比較器のグランド系と分離して設
    けたことを特徴とする位相同期回路IC。
  8. 【請求項８】請求項２、３、４、５、６または７記載の
    位相同期回路ICであって、 前記チャージポンプの出力電流レベルを切り換える第１
    切り換え手段と、前記平滑フィルタの出力電流レベルを
    切り換える第２切り換え手段と、前記平滑フィルタの出
    力電流もしくはチャージポンプ出力電流を、該電流に応
    じた電圧制御発振器の制御電圧に変換する、位相同期回
    路ICの外付け回路であるループフィルタの出力旅する制
    御電圧のレベルを切り換える第３の切り換え手段とのう
    ちの１つの切り換え手段を、すくなくとも備え、かつ、
    備えた切り換え手段への切り換えの支持を格納するレジ
    スタを備えたことを特徴とする位相同期IC。
  9. 【請求項９】請求項２、３、４、５、６、７または８記
    載の位相同期ICであって、 前記クロック信号を分周する分周器を備え、前記周波数
    位相比較器は、分周されたクロック信号と、第１のECL
    入力バッファを介して得た被同期信号との位相差および
    周波数差に応じたタイミング信号を出力し、前記位相比
    較器は、分周しない前記クロック信号と、第１のECL入
    力バッファを介して得た被同期信号との位相差に応じた
    タイミング信号を出力することを特徴とする位相同期回
    路IC。
  10. 【請求項１０】請求項１、２、３、４、５、６、７、８
    または９記載の位相同期回路ICであって、 複数の前記第１のECL入力バッファと、複数の前記第１
    のECL入力バッファの出力する信号のうち１つの信号を
    被同期信号として選択するセレクタとを備え、かつ、複
    数の第１のECL入力バッファの、それぞれの電源系を相
    互に分離して、複数の第１のECL入力バッファの、それ
    ぞれのグランド系を相互に分離して設けたことを特徴と
    する位相同期回路IC。
  11. 【請求項１１】記憶媒体よりの読み出しデータ信号を被
    同期信号とする請求項１、２、３、４、５、６、７、
    ８、９または10記載の位相同期回路ICであって、 少なくとも、データ転送速度40Mbpsから80Mbpsの範囲内
    の、いずれか１の転送速度のデータ信号に対し、位相同
    期が可能な引き込み周波数範囲（キャプチャーレンジ）
    を±５％以上、追従周波数範囲（ロックレンジ）を±５
    ％以上、確保していることを特徴とする位相同期回路I
    C。
  12. 【請求項１２】１−7RLL記録符号方式によりデータを記
    録する記憶媒体よりの読み出しデータ信号を被同期信号
    とする請求項１、２、３、４、５、６、７、８、９また
    は10記載の位相同期回路ICであって、 データ転送速度40Mbpsから80Mbpsの範囲内の、いずれか
    １の転送速度のデータ信号に対し、位相同期が可能な引
    き込み周波数範囲（キャプチャーレンジ）を±５％以
    上、追従周波数範囲（ロックレンジ）を±５％以上、確
    保していることを特徴とする位相同期回路IC。
  13. 【請求項１３】２−7RLL記録符号方式によりデータを記
    録する記憶媒体よりの読み出しデータ信号を被同期信号
    とする請求項１、２、３、４、５、６、７、８、９また
    は10記載の位相同期信号回路ICであって、 データ転送速度40Mbpsから80Mbpsの範囲内の、いずれか
    １の転送速度のデータ信号に対し、位相同期が可能な引
    き込み周波数範囲（キャプチャーレンジ）を±５％以
    上、追従周波数範囲（ロックレンジ）を±５％以上、確
    保していることを特徴とする位相同期回路IC。
  14. 【請求項１４】請求項１、２、３、４、５、６、７、
    ８、９、10、11、12または13記載の位相同期ICであっ
    て、 前記各電源系は対応するグランド系に対し、全て同じ電
    圧値の電源の供給を受けることを特徴とする単一電圧電
    源の位相同期IC。
  15. 【請求項１５】記憶媒体と、該記憶媒体より読み出しデ
    ータ信号を被同期信号とする請求項１、２、３、４、
    ５、６、７、８、９、10、11、12、13、または14記載の
    位相同期回路ICとを有することを特徴とする記憶装置。
  16. 【請求項１６】請求項15記載の記憶装置であって、前記
    記憶媒体は磁気ディスクであることを特徴とする記憶装
    置。
  17. 【請求項１７】請求項15または16記載の記憶装置と、該
    記憶装置を用いて情報を処理する情報処理装置とを有す
    ることを特徴とする情報処理システム。
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