JPH0879060A - クロック発生回路および調整可能リング発振器回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 周波数調整可能なリング発振器構造を提供す
る。 【構成】 デジタルリング発振器３２は、少なくとも１
つの反転ゲート５２、および反転ゲートの出力および入
力の間に接続される一連のタップされたデジタルトラン
スミッションゲートからなる複数の遅延のプログラム可
能な遅延線を有する回路ループを含む。マルチプレクサ
８８はタップ選択信号に従って一連のタップから選択す
る。クロックモニタ回路６２が接続されて、クロック出
力を安定した基準クロッキング信号と比較して、デジタ
ルクロックサイクルカウントを発生させる。プログラム
されたマイクロコントローラは、デジタルクロックサイ
クルカウントおよび所望のクロック出力周波数設定点の
関数としてタップ選択値を発生する。同期回路はデジタ
ルリング発振器３２が出力する後続の調整可能なクロッ
キング信号の論理状態に対して、同期化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルエレクトロニク
ス回路のためのクロックジェネレータに関する。より特
定的には、本発明は大規模応用の特定集積回路アレイ内
で繰返すための周波数調整可能なデジタルリング発振器
回路構造に関する。

【０００２】

【従来の技術】多様な電気的および電子的デジタル装置
は、内部処理を同期させるためおよび／または制御する
ための複数の内部クロックを必要とする。装置の一例と
してはハードディスクドライブがあり、これは一般にホ
ストコンピュータシステムで用いられるユーザデータブ
ロックのランダムアクセスストレージおよび検索を与え
る。ディスクドライブにおいて、組込みディスクドライ
ブコントローラとして機能するマイクロプロセッサの動
作を制御するためにあるクロックが与えられてもよい。
ディスクスピンドル速度を調整するために別のクロック
を用いることもできる。さらに、キャッシュバッファメ
モリアレイに入力するおよび出力するデータ転送動作を
制御するために他のクロックが必要となるかもしれな
い。（これについて、実際のデータ転送速度より遅い制
御されたリフレッシュレートで定期的なリフレッシュを
必要とするダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）を用いることにより、このクロッキング状態はさ
らに複雑になるかもしれない）。さらに、埋込サーボ情
報の非同期ピーク検出のために別のクロックを用いるか
もしれない。さらなるクロックを用いて、ディスクホス
トインタフェースバス構造を介してディスクドライブと
ホストコンピュータとの間のデータ転送速度を調整する
必要があるかもしれない。

【０００３】様々な処理を正しく機能させるために一連
のクロックが必要であるが、ディスクドライブの設計は
ますますその大きさおよびコストを減らす傾向にある。
ドライブ機能を１つまたはいくつかの応用に特有の集積
回路（ＡＳＩＣ）半導体チップに集積化することは、大
きさおよびコストが減少されたディスクドライブ設計に
おいて使用できるクリスタルまたは水晶発振器モジュー
ルのような外部コンポーネントがますます少なくなるこ
とを意味する。さらに、データ転送速度が４０から１０
０メガビット以上のような高い速度に上がるにつれ、オ
ンボード水晶発振器回路をＡＳＩＣ技術で実現するのは
ますます困難となり、必要である回路基板の領域は専有
されるという望ましくない結果となり、アウトボードの
密閉型自己保有発振器モジュールはコストを犠牲にして
のみ利用できる。

【０００４】安定した基準水晶発振器に基づいて、単一
のＡＳＩＣ内で複数のクロックを発生するための従来的
アプローチはある。しかし、これらのアプローチは複雑
である。一例として、「プログラム可能マルチプル発振
器回路」と題されたパートン（Patton）ＩＩＩらへの米
国特許第４，９９８，０７５号を挙げる。この特許が記
載する配置では、ストアされたプログラムは各所望の周
波数に対応する値を含む。この値は各出力周波数から取
出された実際の値と比較され、周波数を与える電圧制御
発振器を調整するために用いられる。

【０００５】当該技術分野においてデジタルリング発振
器が知られている。リング発振器は相互接続されたデジ
タルゲートの輪からなり、少なくとも１つのインバータ
ゲートを含み、場合によってはそのリング内に奇数の数
のインバータゲートを含む。特定のＡＳＩＣ設計および
／またはレイアウトのゲート信号伝播遅延を測定するた
め、またはＡＳＩＣを伝播する信号のゲート遅延を較正
するために、リング発振器回路はテスト回路としてＡＳ
ＩＣ内においてよく用いられている。リング発振器テス
ト回路はゲート遅延を測定するための既知の方法である
ので、これらは先行技術においてその目的のために用い
られてきた。

【０００６】遅延回路における遅延周期を測定するため
の調整可能なリング発振器回路の一例は、「リング発振
器の動作を与えるために選択することができる複数の遅
延線の１つを有する遅延回路」と題されたプルサイファ
（Pulsipher ）らの米国特許第５，０８７，８４２号に
記載されている。この特許に記載される回路の目的は制
御されたまたは較正された遅延線を提供することであ
る。この回路は自己の遅延線の実際の遅延を決定するた
めにリング発振器回路を用いる。発振器リングの実際の
遅延がわかると、別の遅延線がデジタルアナログ変換器
を介して水晶制御マイクロプロセッサによって調整され
る。その実施例にある図４は、遅延線調整は８−１マル
チプレクサを介して遅延タップを選択することによって
行なうことができることを示唆している。

【０００７】先行技術のリング発振器の別の一例は、
「同調リング発振器」と題されたルイス（Lewis ）への
米国特許第５，０４８，８１１号に記載されている。こ
の特許はディスクドライブメーカに譲渡され、調整可能
なリング発振器がたとえば、１回転ごとに１つのディス
クインデックス信号のようなディスクスピンドル回転信
号の周波数に調整される、ディスクドライブスピンドル
周波数モニタ配置を記載する。その遅延線アーキテクチ
ャは、タップと同じ数の制御信号を必要とする一連のト
ランスミッションゲートを含む。

【０００８】先行技術リング発振器回路のさらなる一例
は、「適応型事前書込補償装置および方法」と題される
ホルシンガ（Holsinger ）への米国特許第５，２４１，
４２９号に記載されている。同じディスクドライブメー
カに譲渡されたこの特許は、事前書込補償回路を記載
し、この事前書込補償回路を含む同じＡＳＩＣ内に形成
されるリング発振器回路構造によって較正される。

【０００９】デジタルリング発振器回路の例を以下に挙
げる。「電流制御リング発振器を用いたＰＬＬクロック
シンセサイザ」と題されるユーセフィ−エレゼイ（Yous
efi-Elezei）への米国特許第５，１３６，２００号、
「プログラム可能リング発振器」と題されたネイドルフ
（Neidorff）への米国特許第４，５１７，５３２号、
「完全に統合された高速電圧制御リング発振器」と題さ
れるウォーカ（Walker）への米国特許第４，８８４，０
４１号、「チャルブポンプおよび電圧制御発振器の線形
組合せを有する可変周波数システム」と題されるシアラ
ー（Shearer ）への米国特許第５，１２６，６９２号、
「統合差分電圧制御リング発振器」と題されたムルグラ
ブ（Mulgrav ）ジュニアへの米国特許第５，１９１，３
０１号、および「マルチ周波数リング発振器」と題され
たキルシュ（Kerrsh）ＩＩＩへの米国特許第５，２０
８，５５７号。

【００１０】リング発振器回路は一般に理解されるが、
そのパフォーマンスは少なくとも３つの重要なＡＳＩＣ
許容差、すなわち電源電圧変動、ＡＳＩＣ温度変動、お
よびチップごとのＡＳＩＣ処理変動を受ける。これらの
変動により、リング発振器は回路処理および事象のタイ
ミング、制御、または調整のためのクロックとして用い
るのに、不安定すぎてかつ周波数ドリフトの影響を受け
ると考えられている。

【００１１】したがって、デジタルエレクトロニクス装
置に複数の周波数調整クロッキング信号の１つを与える
ために、ＡＳＩＣ内で用いられる調整可能なリング発振
器回路が必要であるという問題がまだ解決されていな
い。デジタルエレクトロニクス装置とはたとえばハード
ディスクドライブであり、リング発振器は電圧、温度お
よび／または処理の変動によりもたらされる周波数ドリ
フトを補償するために、動作の際にグリッチまたは割込
発振がなく調整された周波数を維持するために容易に調
整できるものでなければならない。

【００１２】

【発明の概要および目的】本発明の１つの目的は、先行
技術の欠点および制限を克服する態様で、応用の特定集
積回路内において周波数を調整することができるリング
発振器構造を提供することである。

【００１３】本発明の他の目的は、発振器の波形を乱す
ことなく発振している際に発振器の遅延洗濯を調整する
ことができる、周波数調整可能リング発振器を提供する
ことである。

【００１４】本発明の別の目的は、複数の異なるクロッ
キング信号を必要とする制御環境において、１つ以上の
周波数調整可能リング発振器および１つの水晶制御基準
発振器を提供することである。

【００１５】本発明のさらなる目的は、ハードディスク
ドライブのような大容量記憶装置の多様な機能で必要と
なる様々なクロックの周波数に対してプログラム可能な
制御を提供することである。

【００１６】本発明のさらなる別の目的は、応用に特定
のＶＬＳＩ回路における複数の機能をクロッキングする
ための複数の外部水晶制御クロック発振器を提供するよ
り安価である、低いコストの外部水晶基準発振器と組合
せられた１つ以上の周波数プログラム可能リング発振器
構造を提供することである。

【００１７】本発明のさらなる目的は、応用に特定のＶ
ＬＳＩ回路の高速機能を周波数調整可能リング発振器ク
ロック信号で制御し、他の低速機能を正確な水晶制御発
振器クロック信号で制御することである。

【００１８】本発明のさらなる別の目的は、増分周波数
調整がグリッチなしで行なわれ、かつもたらされるクロ
ッキング信号の割込がない態様で、リング発振器構造の
周波数調整を制御するためのグレーコード制御を確立か
つ適用することである。

【００１９】本発明のさらなる他の目的は、比較的低い
コストで応用に特有の集積回路設計内において「ライブ
ラリ」機能として容易に含むことができ、外部高周波数
水晶発振器モジュールでのコストおよび領域要件よりは
るかに低いコストおよび回路基板領域でもって調整可能
高周波数クロックの実現を可能にする、汎用周波数調整
可能発振器配置を低いコストで開発することである。

【００２０】本発明のさらなる目的は、発振器構造を含
む集積回路構造に関連する電圧、温度、および処理の変
化に関連する遅延素子許容差を訂正するような態様で、
調整可能リング発振器構造の周波数調整を制御すること
である。

【００２１】本発明の別の目的は、ハードディスクドラ
イブのような大容量記憶装置の埋込まれたマイクロプロ
セッサを用いて、基準発振器回路に基づいて、１つ以上
の組込まれた周波数調整可能リング発振器回路の周波数
を監視、規制、および調整し、それにより大容量記憶装
置を制御するのに用いる複数の異なるクロックを実現す
ることである。

【００２２】本発明の原理に係るクロック発生回路は、
安定した基準クロッキング信号を出力する基準クロック
と、少なくとも１つの反転ゲート、ならびに反転ゲート
の出力および入力の間の経路において、直列に接続され
るデジタルトランスミッションゲートから形成される複
数の遅延からなるプログラム可能な遅延線を含む直列回
路ループのデジタルリング発振器とを備え、複数のデジ
タルトランスミッションゲートに沿って一連のタップが
あり、さらに現行の調整可能なクロッキング信号を提供
するためのクロック出力を含む。この新しいクロック発
生回路において、プログラム可能な遅延線は、タップ選
択値に従って一連のタップからタップを選択する第１の
マルチプレクサと、クロック出力を安定基準クロッキン
グ信号と比較しかつ各比較に対してデジタルクロックサ
イクルカウントを生成するために接続されたクロックモ
ニタ回路と、デジタルクロックサイクルカウントを受取
るよう接続され、デジタルクロックサイクルカウントお
よび所望のクロック出力周波数設定点の関数として、第
１のマルチプレクサのタップ選択を制御するために新し
いタップ選択値を発生および出力するためのプログラム
されたマイクロコントローラと、第１のマルチプレクサ
に与えられた新しいタップ選択値を、現在の調整可能な
クロッキング信号に対応して、かつ新しいタップ選択値
の付与の後にデジタルリング発振器から出力される後の
調整可能なクロッキング信号の論理状態に同期化するた
めの同期化手段とを含む。

【００２３】好ましい形において、クロック発生回路は
粗い遅延調整を行なうための第１のマルチプレクサが接
続されている第１の遅延線を含み、さらに直列回路ルー
プ内の第１の遅延線と直列である複数のデジタルトラン
スミッションゲートと微細な遅延調整を与えるために第
２の遅延線に沿ったタップに接続される第２のマルチプ
レクサとからなる第２の遅延線を含む。本発明のこの局
面において、同期回路は第１のマルチプレクサにおいて
タップ選択を制御するための第１の制御経路と、第２の
マルチプレクサにおいてタップ選択を制御するための第
２の制御経路とを含む。

【００２４】本発明の関連する局面において、クロック
発生回路はさらにプログラムされたマイクロコントロー
ラと同期回路との間の制御経路においてグレーコードの
エンコード回路を含み、制御値をグレーコードとしてコ
ード化してプログラム可能な遅延線を制御し、制御のイ
ンターバルの間は隣接するタップ位置のみが選択され、
それにより第１の遅延線に沿ったタップスイッチングの
結果として、調整可能なクロッキング信号にグリッチが
もたらされるといういかなる可能性をも排除する。

【００２５】本発明のさらなる局面において、調整可能
なリング発振器回路は大規模デジタル集積回路内におい
て複数の機能の１つとして形成される。リング発振器は
外部基準周波数共振手段およびプログラムされたデジタ
ルマイクロプロセッサを含んで、調整可能なリング発振
器回路の周波数の調整を制御する。集積回路は、安定基
準クロッキング信号を発生および出力するための外部基
準周波数共振器に接続された基準クロックと、少なくと
も１つの反転ゲート、ならびに反転ゲートの出力および
入力の間の経路において直列に接続されるデジタルトラ
ンスミッションゲートから形成される複数の遅延からな
るプログラム可能遅延線、ならびに現在の調整可能なク
ロッキング信号を与えるためのリング発振器クロック出
力からなる直列回路ループとを含み、複数のデジタルト
ランスミッションゲートに沿って直列のタップがあり、
さらにタップ選択制御値に従って直列のタップから選択
する第１のマルチプレクサと、クロック出力を安定基準
クロッキング信号と比較するよう接続され、各比較に対
してデジタルクロックサイクルカウントを発生するため
のクロックモニタ回路と、プログラムされたデジタルマ
イクロプロセッサからのタップ選択制御値を、現在の調
整可能なクロッキング信号とタップ選択の後にデジタル
リング発振器によって出力される後続の調整可能なクロ
ッキング信号の論理状態と同期化させるために、タップ
スイッチング制御信号を発生するための同期回路と、集
積回路をプログラムされたデジタルプロセッサに接続す
るためのインタフェースとを含む。マイクロプロセッサ
は、デジタルクロックサイクルカウントを周期的に受取
り、インタフェースを介して第１マルチプレクサのタッ
プ選択を制御するためのタップ選択制御値を発生して同
期回路へ与え、タップ選択制御値は、デジタルクロック
サイクルカウントおよび所望のクロック出力周波数設定
点の関数として、マイクロプロセッサによって生成され
る。

【００２６】本発明の上記の目的および他の目的、利
点、局面、および特徴は、添付の図面に関連して、好ま
しい実施例の詳細な説明を考慮すると、よりよく理解す
ることができるであろう。

【００２７】

【好ましい実施例の詳細な説明】本発明の局面および利
点をよりよく理解するために、図１にハードディスクド
ライブとして知られる、回転磁気ディスクデータ記憶装
置が示される。ハードディスクドライブ１０は、埋込デ
ィスクドライブコントローラとして機能するオンボード
のプログラムされたデジタルマイクロプロセッサ２６を
含む。ハードディスクドライブは他の集積回路チップ
（ＡＳＩＣ）を含み、ドライブエレクトロニクスＡＳＩ
Ｃ２８、ＤＲＡＭキャッシュバッファチップ３０、モー
タドライバチップ２０、プリアンプ／ヘッド選択／書込
ドライバチップ２２、および読出／書込チャネルチップ
２４を含む。ディスクドライブ１０内にいくつかのドラ
イブに関連する機能があり、これらの機能を制御かつタ
イミングをとるために異なる周波数を有するいくつかの
異なるクロック信号がある。

【００２８】コストおよび印刷回路基板の領域を節約す
るため、ディスクドライブ１０は水晶発振器３６と組合
せた１個の圧電クリスタル装置１１を用いて、たとえば
４０ＭＨｚのような１つの安定した基準周波数を発生す
る。水晶発振器回路３６はディスクドライブエレクトロ
ニクスＡＳＩＣ２８の１つの機能として形成される。少
なくとも１つの、および必要なら、複数の、リング発振
器３２をドライブエレクトロニクスＡＳＩＣ２８内に含
めて、１つまたは複数の周波数調整可能クロックを発生
することができる。これらの発振器の１つ、発振器３２
Ａが、図１において詳細に示され、他の発振器３２Ｂお
よび３２Ｃの各々は、エレクトロニクスＡＳＩＣ２８の
アーキテクチャ内の単一のブロックとして示される。発
振器３２Ａはここに詳細に記載され、その構造および機
能は他の発振器３２Ｂおよび３２Ｃと同様である。より
多くのクロックが必要なら、他の発振器を容易に加える
ことができる。ゲートの数が減少された設計において、
各発振器３２はドライブエレクトロニクスＡＳＩＣ２８
のゲートを約５８９個必要とし、以降で示す応用に特有
の機能を与えるために構成されるこのようなゲートは現
在では約３０，０００個含まれる。集積回路の処理がさ
らに向上するにつれ、より高い集積度およびゲートの数
を含むＡＳＩＣは、本発明の範囲内にある。発振器回路
３２Ａの構造および機能を説明する前に、ハードディス
クドライブ１０のアーキテクチャの概略を示す。

【００２９】ディスクドライブ１０は回転データストレ
ージディスク１２を含み、これはその主要表面上に、適
するたとえば薄膜磁気コーティングを有する。各データ
表面は複数の同心データトラックを定義するが、必要な
ら単一の螺旋トラックを用いることができる。ディスク
１２はスピンモータ１４によって一定の所定角速度で回
転され、スピンモータ１４はディスク１２を基部（示さ
れていない）に対して回転できるよう装着する回転スピ
ンドルアセンプリの一体的部分として形成できる。スラ
イダを含む適するデータトランスデューサヘッド１６は
適切なジンバルおよび負荷ビームに装着され、関連する
データストレージ表面に対して予めロードされる。この
予めロードされた力は、ウィンチェスタフライングヘッ
ド技術において一般的であるように、ディスクがヘッド
に相対して回転される場合に形成されるエアベアリング
によって克服される。各ヘッド１６およびその負荷ビー
ムはたとえば回転ボイスコイルアクチュエータ１８に固
定されて、トラック追従の際は各選択されたデータトラ
ック位置（複数のヘッドがある場合は「シリンダ」と呼
ぶ）と一体的に位置づけられ、回転ボイスコイルアクチ
ュエータ構造１８によって、出発トラックから行先トラ
ックに移動させられる。スピンモータ１４および回転ボ
イスコイルアクチュエータ１８はモータコントロールチ
ップ２０の直接の制御下にあり、エレクトロニクスＡＳ
ＩＣ２８のモータ制御回路（図１においては図示されて
いない）および、またはマイクロプロセッサ２６によっ
て与えられる信号からアナログ駆動電流を生成する。

【００３０】プリアンプ／書込ドライバ／ヘッド選択回
路２２は各ヘッド１６に接続され、読出または書込の際
に特定のヘッドを選択するよう働き、読出の際にアナロ
グ信号をプリアンプし、書込動作の際にはデジタル書込
信号をヘッドに送る。読出／書込チャネルＡＳＩＣ２４
は回路２２に接続され、書込の際に書込事前補償を与
え、読出の際にデータクロックを回復し、かつ入来アナ
ログ信号のピークを検出する。プログラムされたマイク
ロプロセッサ２６はディスクドライブ１０のすべての活
動を管理し、バス構造５０を介してドライブエレクトロ
ニクスＡＳＩＣ２８内のマイクロプロセッサインタフェ
ース３４と直接接続される。マイクロプロセッサインタ
フェース３４によってマイクロプロセッサ２６は、以下
で簡単に記載する態様において、各リング発振器２８内
のサンプルレジスタ６４およびクロック制御レジスタ５
８を含めてオンボードレジスタに直接アクセスすること
ができる。。マイクロプロセッサインタフェース３４に
よって、マイクロプロセッサ２６はさらにバス構造４８
を介してモータドライバ回路２０、プリアンプ／ヘッド
選択ＡＳＩＣ２２、および読出／書込チャネル２４への
アクセスを可能にする。

【００３１】ディスクドライブエレクトロニクスＡＳＩ
Ｃ２８は３つのリング発振器３２Ａ、３２Ｂ、および３
２Ｃ、マイクロプロセッサ／ＡＳＩＣインタフェース３
４、水晶発振器３６、ＤＲＡＭバッファコントローラ３
８、エンコーダ／デコーダ（ＥＮＤＥＣ）と並直列変換
器／直並列変換器（ＳＥＲＤＥＳ）とを含むシーケンサ
４０、およびホストインタフェースバスコントローラ４
２を含む。バスコントローラ４２はＳＣＳＩもしくはＡ
Ｔバス、またはＰＣＭＣＩのような、バス構造５１を介
して、ホストコンピュータシステムのバスレベルインタ
フェースにディスクドライブが直接接続できるようにす
る。選択されたデータ表面のデータトラック内に組込ま
れたサーボセクタから選択ヘッド１６によって読出され
たサーボ制御パターンを検出するためのサーボパターン
検出器４４も設けられている。ディスクドライブの構造
および機能のさらなる記載は、「高容量サブマイクロウ
ィンチェスタ固定ディスクドライブ」と題されるマチャ
ド（Machado ）らへの米国特許第５，２５５，１３６号
にあり、ここに引用により援用される。

【００３２】リング発振器クロッキング回路３２Ａ、３
２Ｂおよび３２Ｃも好ましくはディスクエレクトロニク
スＡＳＩＣ２８内に含まれるが、ディスクドライブ１０
の他のＡＳＩＣに統合することもできる。各回路３２は
たとえば４０ＭＨｚの１個の水晶発振器回路（外部クリ
スタル１１に接続される）からの経路３７を介して基準
クロックを受取る。発振器３２ＡはＤＲＡＭバッファコ
ントローラ３８に調整可能な５０−６０ＭＨｚのクロッ
ク信号を与え、発振器３２Ｂは調整可能な３２ＭＨｚの
クロックをマイクロコントローラ２６に与え、発振器３
２Ｃは、インタフェースバスコントローラ４２に別の調
整可能なクロックを与えるが、これはディスクホストバ
ス転送速度に依存する。

【００３３】シーケンサ回路４０およびホストバスイン
タフェースコントローラ回路４２は、ＤＲＡＭキャッシ
ュバッファ３０につながるデータバス４３に直接接続さ
れる。ＤＲＡＭキャッシュバッファ３０をアドレス指定
するためのアドレス信号は、ＤＲＡＭキャッシュバッフ
ァ３０をアドレス指定するだけでなく、そのメモリセル
を周期的にリフレッシュするために用いられる、行アド
レス選択（ＲＡＳ）信号および列アドレス選択（ＣＡ
Ｓ）信号を含むが、これらの信号はＤＲＡＭバッファコ
ントローラ３８によってアドレス／リフレッシュバス４
５を介してＤＲＡＭバッファ３０に与えられる。図１に
おいては、ＤＲＡＭバッファコントローラ３８のリフレ
ッシュクロック（Ｒ）は、リング発振器３２Ａから出力
される調整可能な５０−６０ＭＨｚの信号では動作しな
いことに注意しなければならない。リフレッシュクロッ
クＲは、コントローラ３８内のリフレッシュカウンタへ
の経路３７上の、たとえば４０ＭＨｚのクリスタルクロ
ックのような安定した基準クロックによって与えられ、
それによりＤＲＡＭキャッシュバッファ３０は既知の正
確なインターバルでリフレッシュされ、そのストレージ
セルがキャッシュバッファメモリ３０を実現している特
定チップの許容差の範囲内（すなわち早すぎず、遅すぎ
ず）でリフレッシュされることを確実にする。図１にお
いてコントローラ３８を介してＤＲＡＭをリフレッシュ
するために、水晶によって制御された基準周波数が示さ
れるが、本発明に従った調整可能な周波数リング発振器
をＤＲＡＭリフレッシュのために用いることができる。
ただし、発振器はそのリフレッシュウィンドウ内におい
て確実に動作するのに十分な周波数調整を有しなければ
ならない。

【００３４】図１で示されるように、経路５３上のイネ
ーブル信号はＮＡＮＤ機能５２の１つの入力に与えられ
るが、ＮＡＮＤ５２は経路５４にＣＬＯＣＫ＿ＯＵＴ信
号を出力する。この信号は調整可能な遅延線５５に送ら
れる。調整可能な遅延線の出力５６はＮＡＮＤ構造５２
の第２の入力にフィードバックされる。ＮＡＮＤゲート
構造５２は信号変換の少なくとも１つの段を与える（イ
ンバータ段の奇数の倍数でもよい）。遅延線５５は発振
を維持するために必要な遅延を与える。こうして、図１
の配置はリング発振器を構成する。図１において、イン
バータゲート５２は２入力ＮＡＮＤゲートとして示さ
れ、入力５３はゲート５２を通してフィードバック発振
を可能にするためのイネーブル制御線を与える。線５３
を立上げることは、ゲート５２内にエッジ状態を作り、
それによって調整可能な遅延線５５によって与えられる
遅延によって大部分決定されるレートでもって、ループ
のフィードバック発振をトリガする。

【００３５】リング発振器の特定の一例である３２Ａに
おいて、クロック出力線５４はたとえば５０から６０Ｍ
Ｈｚの範囲内において、プログラム可能／調整可能な周
波数を与える。この信号はＤＲＡＭバッファコントロー
ラをクロッキングするために用いられ、これによって効
率のよい高い周波数でもってＤＲＡＭ３０に対するユー
ザデータブロックの入力および出力転送がクロック動作
され、全体のユーザデータブロック転送速度を向上させ
る。

【００３６】調整可能な遅延線構造５５の調整は、マイ
クロ／ＡＳＩＣインタフェース構造３４およびクロック
制御レジスタ５８を介して、マイクロコントローラ２６
の直接の制御下にある。サンプルレジスタ６４にある実
際のタイミングサンプルに基づいて、マイクロプロセッ
サ２６はクロック制御レジスタ５８に対してクロック周
波数調整値を周期的に計算しかつ与える。グレーコード
エンコーダ６０はクロック制御ラッチ５８にある制御値
をグレーコード化された制御に変え、この値は経路６１
を介して与えられて、発振を止めることなく、かつ経路
５４のクロック出力に望ましくないグリッチをもたらす
ことなく、遅延構造５５の実際の遅延を調整する。遅延
構造５５が経路６１によって与えられた制御値によって
調整されると、リング発振器３２の周波数は変わる。こ
れから記載する他の回路は実際のクロッキング周波数を
モニタし、マイクロコントローラ２６への制御フィード
バックを与える。

【００３７】周波数モニタ構造は６ビット（６４で割
る）カウンタ６２を含み、経路５４のリング発振器出力
クロックによってクロッキングされるよう接続されたク
ロック入力を有する。カウンタ６２からの出力は、サン
プルレジスタ６４の入力として与えられる。サンプルレ
ジスタ６４はクロック線７２上の制御を介して周期的な
インターバルでクロック動作され、クロッキングされた
場合に、カウンタ６２のその時のカウントはデジタルク
ロックサイクルカウントとして、サンプルレジスタ６４
にロードされ、そこで保持される。デジタルクロックサ
イクルカウントがサンプルレジスタ６４にロードされて
からしばらくして、６ビットカウンタは経路７４上の信
号によってリセットされる。

【００３８】マイクロコントローラ２６はマイクロコン
トローラインタフェース３４を介してサンプルレジスタ
６４への直接アクセス経路を有し、それによって各々の
ラッチされたデジタルクロックサイクルカウントを周期
的に得て、所定の周波数制御粒度範囲内において、デジ
タルクロックサイクルカウントと予めロードされたクロ
ック出力周波数設定点との差異をとることによって差異
値を計算することができる。次に、差異値は、マイクロ
コントローラ２６によって新しいタップ選択値に変換さ
れる。この新しいタップ選択値はインタフェース３４を
介してクロック制御レジスタ５８にロードされ、デジタ
ルクロックサイクルカウントとクロック出力周波数設定
点との間で平衡（すなわち差異値はゼロである）を保つ
ために、調整可能遅延線５５のタップを調整するために
用いられる。差異値がゼロの場合、タップ調整は不要で
あり、新しいタップ選択値は出力されない。カウンタ６
２の実際の大きさは、ロールオーバすることなく、調整
可能な範囲内においてどの値にも達することができるよ
う十分大きくなければならない。カウンタ６２が２倍ま
たは３倍にクロッキングされた場合にロールオーバを防
ぐために、最上位ビットの位置は一旦セットされると
「固定」され、これはカウンタが経路７４上の信号を介
してリセットされるまで固定される。下位５ビットの位
置はロールオーバするが、一旦セットされると最も高位
のビット位置はその論理値を維持し、それによってロー
ルオーバ状態の場合に、カウンタ６２が得た誤ったクロ
ックサイクルカウントを大幅に減らす。これにより、マ
イクロプロセッサが誤ってその正しい公称範囲から非常
に高い周波数にＣＬＯＣＫ＿ＯＵＴ周波数を調整しよう
とするのを妨げる。

【００３９】５ビット（３２で割る）カウンタ６８は、
水晶発振器３６から、クロック経路３７を介して正確な
４０ＭＨｚの水晶制御クロック信号を受取る。カウンタ
６８は、その最大カウント値に達するごとにゼロにロー
ルオーバするよう接続される。５ビットカウンタ６８が
ロールオーバするごとに、その出力はデータシンクロナ
イザ回路７０に渡される。データシンクロナイザ回路７
０はカウントロールオーバ値を経路５４上のリング発振
器出力信号と同期させて、同期化されたロールオーバ出
力制御を生成する。これは直接サンプルレジスタ６４に
渡されて、そのとき６ビットカウンタ６２にあるカウン
トをラッチさせる。

【００４０】データシンクロナイザ７０は７つのフリッ
プフロップを含み、サンプル制御信号を経路５４上のＣ
ＬＯＣＫ＿ＯＵＴ信号と同期させる。データシンクロナ
イザ７０の目的は、６ビットのＣＬＯＣＫ＿ＯＵＴカウ
ンタ６２が達したカウントをサンプルレジスタ６４に転
送させ、マイクロプロセッサ２６によって後で読出され
るようセーブするための制御を与えることである。たと
えば、５０ＭＨｚを生成するためには、理想的なカウン
トは４０である。５０ＭＨｚにおいて、基準カウンタ６
８が４０ＭＨｚ基準クロックである３２カウントのロー
ルオーバカウント値に達したときに、サンプルカウンタ
６２は４０のカウントに達する。サンプルカウンタ６２
が達する実際のカウント値は４０より大きい、小さい、
または４０であるかもしれず、基準カウンタロールオー
バで達した実際のカウント値はサンプルレジスタ６４で
捕捉され、クロック３２Ａをポーリングする際にマイク
ロプロセッサ２６によって読出されるために保持され
る。

【００４１】そのカウント値がクロックサンプルレジス
タ６４に転送されかつそこで保持されると、カウンタリ
セット信号が経路７４を介して同期回路７０より出力さ
れ、６ビットカウンタ６２をクリアし、経路５４の次の
入来リング発振器クロックパルスでもってゼロからのカ
ウントを開始させる。除数としての３２の値は、所望の
リング周波数（５０−６０ＭＨｚ）に鑑み選択される。
経路３７上の４０ＭＨｚのＲＥＦ＿ＣＬＯＣＫを３２個
カウントするインターバルにおいて、リング発振器の６
ビットカウンタ６２が達するカウントの数は、たとえば
ステップ当り０．５ナノ秒の周波数調整ステップ分解能
（粒度）を得る。好ましくは、経路５４上の公称周波数
出力ＣＬＯＣＫ＿ＯＵＴは５０−６０ＭＨｚ±５％であ
る。この周波数調整許容差が選択されるのは、遅延線に
沿った調整ステップはその数（粒状）が限定されている
ので、リング発振器周波数を無限の精度で制御するのは
実際的ではないからである。

【００４２】上記で説明したように、マイクロプロセッ
サ２６内に実施される制御アルゴリズムは、サンプルレ
ジスタ６４から引出された各クロックサイクルカウント
値から、ＣＬＯＣＫ＿ＯＵＴ信号が公称の周波数（「設
定点」）より上または下であるかどうかを決定する。リ
ング発振器３２は必要ならポーリングおよび調整される
必要がある、すなわち信頼できる動作を確実にするため
に１秒当り１回調整する必要があるが、実際には、マイ
クロプロセッサ２６はたとえば３５ミリ秒ごとにサンプ
ルレジスタ６４からクロックサイクルカウント値を引出
す。マイクロプロセッサ２６が行なう特定の計算は従来
的なものであり、詳細には説明しない。ただし、これら
の計算はサーボ制御ループ内においてヘッド位置を制御
するタスク、またはホストバス５２、ホストインタフェ
ースバスコントローラ４２、ＤＲＡＭキャッシュバッフ
ァ３０、シーケンサ４０、読出／書込チャネル２４、お
よびプリアンプ／ヘッド選択回路２２を介してディスク
１２とホストとの間のデータブロックの転送を管理する
タスクなどのように、他のより重要なタスクで占められ
ていない場合、マイクロプロセッサ２６によって一般的
に行なわれるいくつかの背景的なルーチンの１つである
ことに注意しなければならない。

【００４３】実際のクロック周波数が公称値より大きけ
れば、新しいタップ選択値が生成されてマイクロプロセ
ッサ２６によってクロック制御レジスタ５８に書込まれ
る。レジスタ５８の新しい値は遅延線５５を長くしてク
ロック周波数を遅らせるためにタップの選択を調整す
る。実際のクロック周波数が公称値より小さければ、異
なるタップ選択値が計算されてクロックレジスタ５８に
書込まれ、遅延線を短くしかつクロック周波数をスピー
ドアップするためのタップを選択する。制御アルゴリズ
ムは、リング発振器が利用できる最も低い周波数（すな
わち最も遅いリング）から発振を開始させ、次に１度に
１タップステップで増分することにより、進行中の発振
周波数の増加を命令する。リング発振器３２に対して２
つの制御目的がある。１つは、発振器が受入れられる周
波数より高い周波数に切換わらないようにすることであ
る。なぜならクロック動作された回路がエラーとなるか
らである。さらに、タップ選択はグリッチを発生しては
ならない。なぜならグリッチもクロック動作された回路
を故障させるからである。

【００４４】マイクロプロセッサ２６は、経路５４のＣ
ＬＯＣＫ＿ＯＵＴクロック信号に対して非同期的に動作
することは、当業者にとって理解される。この２つの処
理において非同期性があるので、マイクロプロセッサ２
６はサンプルカウンタ６４が更新される瞬間にそのサン
プルカウンタ６４を読出そうと試みることは考えられ
る。このような衝突を避けるために、サンプルレジスタ
６４内においてパイプラインアーキテクチャが設けられ
ている。この配置は、制御ループにおいて１つのサンプ
ル遅れが起こることを意味する。マイクロプロセッサ２
６がシステムリセットの後初めてサンプルレジスタ６４
を読出すと、その値は捨てられる。しかし、サンプルレ
ジスタ６４を読出す処理によってパイプラインが整えら
れ、有効なカウントが捉えられ保持される。マイクロプ
ロセッサ２６が次のサンプリングインターバルでサンプ
ルレジスタ６４を読出すと、その保持された値が読出さ
れ、サンプルレジスタ６４はクリアされて次のサンプル
のために準備が整う。したがって、マイクロプロセッサ
２６が読出すサンプルインターバルと実際のサンプルの
間に、常に１つのサンプル遅れがある。

【００４５】図２を参照して、調整可能遅延線構造５５
が詳細に示される。図２において、経路６１のグレーコ
ード化された制御の３つの上位ビット値［４：２］は、
第１の同期回路８０を通り、グレーコード化制御値のこ
れらの上位ビット値は経路８２を通して入ってくるＭＵ
Ｘ８ＣＫ信号と同期させる。ＭＵＸ８ＣＫクロッキング
信号は、８：１マルチプレクサ８８の出力経路９０に接
続される４倍単位遅延（４×Ｄ）８６の出力として生成
される。同期化された上位ビット値は、８個の利用でき
るタップ（０−７）の１つを選択するために、マルチプ
レクサ８８に与えられる。図２で示されるように、タッ
プはグレーコード化制御と一致して選択され、第３の物
理的なタップ（一般に２の参照番号がつけられている）
を選択するためには、「三」に対するグレーコード化２
進パターン（１１ｂ）によってそのタップが選択され
る。同様に、５番目のタップは「六」の２進パターンに
よって選択され、６番目のタップは「七」の２進パター
ンによって選択され、７番目のタップは「五」の２進パ
ターンによって選択され、８番目のタップは「四」の２
進パターンによって選択される。

【００４６】経路６１上のグレーコード化制御の２つの
下位ビット値［１：０］は第２の異なる同期回路９２を
通り、グレーコード化制御のこれらの下位ビット値は経
路９４を通して入来するＭＵＸ４ＣＫ信号と同期化され
る。ＭＵＸ４ＣＫクロッキング信号は、マルチプレクサ
８８の出力経路９０に接続される３倍単位遅延（３×
Ｄ）９８の出力として生成される。同期化された下位ビ
ット値は、４：１マルチプレクサ１００の４入力のうち
の１つを選択するために与えられ、マルチプレクサ１０
０の出力は上記で説明したように、リング発振器フィー
ドバック経路５６を与える。８：１マルチプレクサ８８
の場合のように、４：１マルチプレクサのタップはグレ
ーコードと一致して接続される。したがって、３番目の
タップは「三」の２進パターンによって選択され、４番
目のタップは「二」の２進グレーコード化パターンによ
って選択される。

【００４７】さらに、ＭＵＸＳＥＬ［４：０］の最下位
の２ビット位置は異なる同期回路９２を通り、これは
４：１ＭＵＸの出力から３倍の遅延によって生成される
ＭＵＸ４ＣＫと同期される。４：１マルチプレクサ１０
０は、たとえばタップ３からタップ０にスイッチングさ
れるよう形成される。これらのタップは明らかに隣接す
るタップではない。遅延Ｄの各ユニットによってタップ
選択が進められると、４：１マルチプレクサ１００内で
タップ選択を制御するカウント制御値の下位２ビット
は、たとえばタップ０、タップ１、タップ２、３、０、
１、２、などと複数回ロールオーバする。それぞれのロ
ールオーバは、８：１マルチプレクサ８８の４×Ｄ遅延
タップが現行のタップから隣接するタップにスイッチさ
れると起こる。４：１マルチプレクサのタップ３および
タップ０での遅延は隣接していない。なぜなら遅延タッ
プ３は遅延Ｄの３つのユニットを有し、遅延０は遅延Ｄ
のユニットを有しないからである。４：１マルチプレク
サ１００の出力が３つの完全な遅延（３×Ｄ）によって
遅延されて経路９４上にクロックＭＵＸ４ＣＫを発生さ
せるなら、経路５４の出力されるリング発振器クロッキ
ング信号にグリッチを引起こすことなく、４：１マルチ
プレクサの一方端（たとえばタップ３）から他方端（た
とえばタップ０）に実際的にはスイッチングする。これ
は、マルチプレクサ８８およびマルチプレクサ１００の
両方のゼロタップでの発振器リングを通る伝播遅延は、
遅延バーニアとして働く、４：１マルチプレクサ１００
によって選択される１ユニット遅延線１０２、２ユニッ
ト遅延線１０４、および３ユニット遅延線１０６によっ
て与えられるユニット遅延よりはるかに大きいからであ
る。同じ条件は８：１マルチプレクサ８８に対しては当
てはまらない。なぜなら遅延１１０−１２２によって与
えられる３２の遅延ユニットは、ゼロタップが選択され
たリング遅延構造を通る伝播遅延より大きいからであ
る。

【００４８】４：１マルチプレクサ１００に沿って４つ
のタップがあるので、３つの直列接続される遅延ユニッ
ト（Ｄ）素子１０２、１０４、および１０６がある。
４：１マルチプレクサ１００の４つのタップは、このＤ
直列遅延ネットワークのノード間および端部に接続され
る。同様に、８：１マルチプレクサ８８に沿って８個の
タップがあるので、７個の直列接続される４倍ユニット
遅延（４×Ｄ）１１０、１１２、１１４、１１６、１１
８、１２０および１２２があり、８個のタップはこの４
×Ｄ直列遅延ネットワークの間のノードおよび端部に接
続される。したがって、当業者なら、４：１マルチプレ
クサ１００は微細なまたは増分（バーニア）遅延調整を
与え、８：１マルチプレクサ８８は粗い遅延調整を与
え、各々の調整の増分は４：１マルチプレクサ１００の
４倍である。

【００４９】リング発振器ＮＡＮＤ構造５２は図２にお
いては多少異なって示される。このより詳細な図におい
て、リング発振器を形成するのに接続される論理素子
は、デジタルインバータ１０８と、８：１マルチプレク
サ８８（および０から７の遅延素子４×Ｄ）と、４：１
マルチプレクサ１００（０から３ユニット遅延素子Ｄ）
と、最初のフィードバック発振をトリガするためにフィ
ードバック経路５６および経路５３のイネーブル信号を
合わせるＡＮＤゲート１２４とを含む。リング内におい
てＯＲゲート１２６も示され、回路を通して連続する静
的テストを可能にする。連続テスト目的のために、テス
トイン値が、ＯＲゲート１２６の入力に繋がる線１２５
を介して与えられる。リング発振器３２Ａからの出力
は、ＯＲゲート１２６の出力から経路５４を介して与え
られる。ＯＵＴ＿ＣＬＫ経路５４にはユニット遅延素子
１２８も接続され、これはインバータ段１０８の入力に
接続され、フィードバック経路を完成させる。ユニット
遅延１０８は、リング発振器ループは、信号が遅延１２
８、インバータ１０８、マルチプレクサ８８（遅延１１
０−１２２なし）、マルチプレクサ１００（遅延１０２
−１０６なし）、ＡＮＤゲート１２４およびＯＲゲート
１２６を通るよりも早く発振できないことを意味する。
最も長い遅延経路は、８：１マルチプレクサ８８が４×
Ｄ１２２の出力での８番目のタップを選択する場合およ
び４：１マルチプレクサ１００が遅延Ｄ１０６の出力で
の４番目のタップを選択する場合に与えられ、それによ
りインバータ１０８と直列に合計３２ユニットの遅延が
与えられる。

【００５０】図３は、従来的な設計に従う４：１マルチ
プレクサ１００の構造を示す。図３のマルチプレクサで
は、５ビット制御バス９６の２つの下位制御線［１］お
よび［０］は、それぞれインバータ段１３０および１３
２に入る。この場合、３つの２：１マルチプレクサ論理
ユニットがある。第１のユニットは２つのＡＮＤゲート
１３４および１３６とＯＲゲート１３８とを含む。第２
のユニットは２つのＡＮＤゲート１４０および１４２と
ＯＲゲート１４４とを含む。第３のユニットは２つのＡ
ＮＤゲート１４６および１４８と、ＯＲゲート１５０と
を含む。第１および第２の２：１マルチプレクサユニッ
トは第３のマルチプレクサユニットに接続され、ＯＲゲ
ート１５０からの出力は４：１出力経路５６を与える。
制御ワードの最下位ビット位置［０］は第１および第２
の２：１マルチプレクサ論理ユニットの両方の入力選択
を制御するが、経路９６の制御ワードの次のビット位置
［１］は第３の２：１マルチプレクサユニットを制御
し、これははじめの２つのユニットの出力のどちらかを
選択し、出力５６を与える。８：１マルチプレクサ８８
は同様に２つの４：１マルチプレクサとさらなる出力
２：１論理ユニットを含んでもよい。

【００５１】調整可能な遅延線機能５５は遅延線の入力
を駆動させる組込まれた遅延線の多くの段の１つを選択
し、遅延ループを閉じる。ある時点において、経路５４
のリング発振器３２Ａの出力が、たとえばＤＲＡＭバッ
ファコントローラ３８によってクロックとして用いられ
ている間、調整可能な遅延機能５５内に起こる温度また
は電圧によって誘起された遅延変化に対応するために、
ループ遅延を調整する必要がある。本発明の目的は、現
行の出力波形周期から新しい波形周期に遷移することに
より、この周波数の遷移の間に他の第３の波形周期（グ
リッチ）を生成しないことによって、遅延機能５５の調
整を可能にすることである。

【００５２】本発明は２つの技術の組合せを用いること
によってこの目的を達成する。まず、調整するべき調整
可能な遅延線の現在の出力が、マルチプレクサ８８およ
び１００の制御線の変化を同期化させるために用いられ
る。タップの変更が、既知のまたは制限された調整増分
によって、より小さい遅延またはより大きい遅延におい
て、隣接する遅延段のみで行なわれるという制約が与え
られると、マルチプレクサ８８および１００への制御線
の同期化された遷移は、３つの可能な遅延選択（すなわ
ち、現行のタップ、隣接するより長い線のタップ、およ
び隣接するより短い線のタップ）が既知の状態にある場
合に起こることができる。

【００５３】第２に、２ｎから１マルチプレクサ回路の
従来的な設計によって、各選択制御線を平行に１つ以上
の２：１マルチプレクサユニットに接続する。本発明に
よって、他の出力に対して他の入力状態を不注意に渡す
ことなく、対象の入力の状態間での選択遷移を可能にす
る。制御線がマルチプレクサに対する変化として１タッ
プごとに１本の線の遷移に制約されているのなら、遅延
出力５６に向かう経路内においては１つの２：１マルチ
プレクサ選択ユニットが変化する。さらに、特定の２：
１機能の入力が既知であり、かつ望ましい状態にあるこ
とがわかっているのなら、所望されない出力はそこから
は出ない。本発明のリング発振器設計では、連続数値が
１ビットの遷移（グレーコード制御）によってのみ分け
られている制御ワードに変換されるようなコードに二進
タップ選択コードをコード化することにより、この制約
が達成される。８：１マルチプレクサ８８に対して３ビ
ット制御が必要であり、かつ４：１マルチプレクサ１０
０に対して２ビットの制御のみが必要であるので、クロ
ック制御レジスタ５８にストアされる５ビット制御ワー
ドは、次のようなグレーコードに従って、８：１マルチ
プレクサ８８内におけるタップ選択を制御する３つの高
位ビットと、４：１マルチプレクサ１００内におけるタ
ップ選択を制御する２つの下位ビットとに分けられる。

【００５４】

【数１】 グレーコードは特定のマルチプレクサアーキテクチャに
従って選択される。言い換えると、マルチプレクサは１
本だけの制御線の状態が変わると、関係する遷移は電気
的に隣接するマルチプレクサユニット間のみであるとい
うアーキテクチャを持たなければならない。

【００５５】図４は、経路５４の高い周波数リング発振
器ＣＬＯＣＫ＿ＯＵＴ信号と、水晶発振器からの経路３
７の低い周波数ＲＥＦ＿ＣＬＯＣＫ信号との間の非同期
性を示す。図４の丸で囲まれた部分は、３つの制御信号
ＸＳＡＭＰ１、ＳＡＭＰ１およびＳＡＭＰＣＬＲＮを示
す。これら３つの制御はサンプルレジスタ６４がサンプ
ルカウント、たとえば３８（１６進）を得るのに必要な
タイミングを与え、その後で６ビットサンプルカウンタ
６２がクリアされる。したがって、ＳＡＭＰ１は同期回
路７０からの制御経路７２を介して与えられて、サンプ
ルレジスタ６４に現行のカウントをラッチさせ、ＳＡＭ
ＰＣＬＲＮは経路７４を介して与えられてカウンタ６２
をクリアする。サンプルカウントがサンプルレジスタ６
４にラッチされると、その値はマイクロプロセッサ２６
によって読出される。図５は図４の波形（ＲＥＦ＿ＣＬ
ＯＣＫを除く）をより長い時間軸で示し、カウントをサ
ンプルレジスタ６４にラッチする周期が示される。カウ
ントはマイクロプロセッサ２６によってポーリングさ
れ、訂正値が計算されて用いられる。

【００５６】図６において丸で囲まれた領域はＣＬＯＣ
Ｋ＿ＯＵＴ信号の最大周波数調整を示し、周波数が最も
遅い設定から最も速い設定に変わる。この例において、
調整はたとえば１度に１調整ステップで行なわれ、最大
範囲の調整を得るにはいくつかのタップ選択調整サイク
ルが起こる。遅延線５５を調整するためのタップ選択値
がクロック制御レジスタ５８にロードされた後で、タッ
プ選択が起こる。タップ選択値がクロック制御レジスタ
にロードされると、ＣＨＡＮＧＥ制御が自動的に生成さ
れ、アサートされる。次に、後の図９に関連して示され
る論理回路に従って、マルチプレクサテープゲートウィ
ンドウＭ４Ｇが生成される。８：１マルチプレクサ８８
の出力での４×Ｄ遅延８６は、８：１マルチプレクサ８
８の出力論理状態が、隣接するより長い遅延タップにス
イッチングされた場合に存在する出力の論理レベルと一
致するまで実際のタップ選択スイッチング動作を遅らせ
るために、「最悪遅延」として与えられる。言い換える
と、「最悪遅延」８６を与えなければ、リング内におい
てより長い遅延経路でスイッチングした場合、出力は一
瞬一方のレベルに立上がってすぐ他方の正しいレベルに
スイッチングし、望ましくない高い周波数パルスまたは
スパイク（「グリッチ」）をもたらす。８：１マルチプ
レクサ８８の現在の論理状態が、４×Ｄ最悪遅延８６に
よって確実にされるように２つの隣接タップ位置の論理
状態と一致する場合、タップ選択が起こり、これはたと
えば図７および図８の８ｔｏ１ｓｅｌ［２：０］波形図
で表わされる縦の棒およびゼロ（「｜０」）によって示
される１から０へのバス変化として示される。

【００５７】同様に、出力線９０での３×Ｄ遅延９８
は、そのいずれかのタップ位置へのスイッチングが行な
われるのなら、４：１マルチプレクサの出力論理状態が
結果の出力と一致するのを確実にするために与えられて
いる。４：１マルチプレクサのどのタップでも選択され
得る。なぜなら、微細なバーニア４：１遅延線１００に
よって与えられる３つの可能なユニット遅延周期は、粗
の調整遅延線８８の４×Ｄ周期内に起こる増分的遅延を
もたらすからである。３×Ｄ遅延は、タップのスイッチ
ングが８：１マルチプレクサ８８で起こった後に４：１
マルチプレクサのタップ選択が起こるようにする。これ
は、図７および図８の４ｔｏ１ｓｅｌ［１：］波形図に
おいて０から２（「｜２」）の表示によるバス変化によ
って示される。しかし、８：１の粗の遅延マルチプレク
サ８８と４：１の微細なバーニアマルチプレクサ１００
とは互いに独立しているので、両マルチプレクサにおけ
るスイッチングは同時に行なわれ得る。現在の状態およ
び新しいタップの状態が一致する場合、経路５４のＣＬ
ＯＣＫ＿ＯＵＴ信号において新しいエッジ（図６におい
て「新しいエッジ」と記される）が起こり、より速い
（または遅い）クロッキング速度での反復方形波クロッ
キング波形の始まりを示す。

【００５８】図７および図８は望ましくないグリッチの
発生を防ぐために、タップの調整がアサートされる前に
調整可能な遅延線構造５５内において存在すると決定さ
れる論理状態を示す。図７において、書込信号ＷＳＢＦ
ＲＨが真となる場合に、マイクロプロセッサ２６による
クロック制御レジスタ５８への書込が起こる。図７の例
では、クロック制御レジスタ５８は０４（十六進）の値
を持っていたが、ＷＳＢＦＲＨのアサートの後、０３
（十六進）の値を持つ。これにより、タップ調整信号が
クロック制御レジスタ５８によって出力される。次に、
タップ調整値（０４（ｈ）から０３（ｈ））はグレーコ
ード論理６０によって新しい値（０４（ｈ）から０２
（ｈ））によってグレーコードされ、さらにＣＨＡＮＧ
Ｅ制御信号のアサートを引起こす。このＣＨＡＮＧＥ制
御信号はＭＵＸ４クロック（これはＣＬＯＣＫ＿ＯＵＴ
信号の論理的反転である）と同期化される。これにより
信号Ｍ４Ｇが発生され、８：１マルチプレクサ８８およ
び４：１マルチプレクサ１００のタップ値の変更を可能
にする。変更される前に、制御経路８４の８：１マルチ
プレクサタップ値は１（ｈ）であり、その変更により０
（ｈ）に変わる。同様に、変更の前に制御経路９６上の
４：１マルチプレクサのタップ値は０（ｈ）であり、そ
の後２（ｈ）となる。（１から０の遷移は単一ビットの
変化であり、０から２ビットの変化も、単一ビットのグ
レーコード化変化をもたらす）。

【００５９】本発明の動作をうまく行なうには、現行の
タップ位置、１つ長いタップ位置、および１つ短いタッ
プ位置のクロック波形がすべて同じレベルにある（また
は同じレベルに遷移する）ことであり、タップスイッチ
ングの瞬間に平衡状態にあるよう、マルチプレクサのタ
ップ変更が行なわれる必要がある。これらのレベルはハ
イまたはローであるが、ＣＬＯＣＫ＿ＯＵＴ信号のレベ
ルまたは所望のレベルにある。こうして、影響を受ける
マルチプレクサの内部回路経路を介して、現行のタップ
から次のタップへの遷移は、常に２つの望ましい出力の
１つをもたらす。言い換えると、もしタップのスイッチ
ング時を制御しなければ、波形はたとえば現行のタップ
で立上がり、その信号がまだローであるときにより長い
タップにスイッチングし、次に再びより長いタップで立
上がって、望ましくないハイ・ロー・ハイ遷移（「グリ
ッチ」）をもたらすかもしれない。

【００６０】したがって、図８において、図７の丸で囲
まれたスイッチング領域でのより拡大された時間軸を示
す波形のグループに対して、２本の縦の破線が記されて
いる。左の縦の破線は経路８２のＭＵＸ８ＣＫクロック
の立上がり縁と一致する。スイッチ値によって影響を受
ける８：１マルチプレクサ８８の３つのタップは、ｄｌ
ｙ［０］、ｄｌｙ［１］およびｄｌｙ［２］である。こ
れらのレベルは、左の縦の破線のときはすべて論理ハイ
のレベルにある。これらのレベルがハイまたはローのど
ちらであるかは重要でないが、ＭＵＸ８ＣＫ信号の立上
がり縁においては同じレベルであることが重要である。

【００６１】４：１マルチプレクサ１００について、図
８において右の縦の破線は経路９６のＭＵＸ４ＣＫ信号
と一致することを示す。このグラフでは、ＭＵＸ４ＣＫ
の立上がり縁時では、４：１マルチプレクサ１００の４
つのタップ位置のｄｌｙｘ［０−３］は論理ハイであ
り、４：１マルチプレクサ１００のタップ間のスイッチ
ングは、経路５４のリング発振器ＣＬＯＣＫ＿ＯＵＴ信
号ストリームにおいてグリッチをもたらさない。

【００６２】完全に同期しているシステムにおいて、ク
ロック制御レジスタ５８は、出力において有効なタップ
選択値を与えるだけのクロックドレジスタとして実現さ
れる。このような構成において、レジスタ５８の下流に
あるすべての回路は無効なデータに対して保護される必
要はない。この好ましい実施例においては、レジスタ５
８はＡＳＩＣ２８でのゲートの数を減らすために、「透
明な」レジスタとして実現される。ゲートの数が減らさ
れた構造を用いるには、制御ゲート機構を設けなければ
ならない。図７および図８においてＭ４Ｇとして示され
るＭＵＸ４ＧＡＴＥ信号は必要な制御ゲート機構を与
え、同期回路８０および９２のどちらかの実現を形成す
るゲート回路内に発生する。この回路の一例は図９に示
される。

【００６３】図９において、マイクロプロセッサ２６が
クロック制御レジスタ５８にタップ制御値を書込むと、
制御ＷＳＢＦＲＨ信号がアサートされてレジスタ５８を
可能化する。図７および図８に示されるこのＷＳＢＦＲ
Ｈ信号はフリップフロップ１６０もクロッキングする。
フリップフロップ１６０からの出力は図７および図８で
示されるＣＨＡＮＧＥ信号を与える。ＣＨＡＮＧＥは、
図７および図８においてｏｕｔｃｌｋとして示されるＣ
ＬＯＣＫ＿ＯＵＴ信号に対しても非同期化される。２つ
のフリップフロップ１６２および１６４が縦に並んで接
続され、同期Ｍ４ＧＣＫ信号によって共通にクロッキン
グされる。フリップフロップ１６２および１６４は図９
で示されるように接続され、フリップフロップ１６４の
反転出力がフィードバックされてフリップフロップ１６
０をリセットする。フリップフロップ１６４の非反転出
力はＭＵＸ４ＧＡＴＥ信号を与える。この信号はＡＮＤ
ゲート１６８においてＭＵＸ８ＣＫ信号と組合せられて
同期制御信号を発生する。この同期制御信号はラッチ１
７０をイネーブルするために用いられ、ラッチ１７０は
８：１マルチプレクサ８８のタップ選択値を制御経路８
９を介して渡す。同様のＡＮＤゲートおよびラッチが、
ＭＵＸ４ＧＡＴＥおよびＭＵＸ４ＣＫ信号を同期化させ
るために与えられ、それにより制御経路９６を介して
４：１マルチプレクサ１００へのバーニアタップ選択値
の通過を同期化させる。

【００６４】本発明の実施例を記載することにより、本
発明の目的が十分に達成されたことが理解されるであろ
う。さらに、本発明の精神および範囲から逸脱すること
なく、本発明の構成ならびに多様に異なる実施例および
応用において、様々な変更が可能であることは当業者に
よって理解されるであろう。ここに示される開示および
記載はあくまでも一例であり、いかなる意味においても
本発明を限定する意図はない。

【図面の簡単な説明】

【図１】本発明の原理に係る周波数調整可能なリング発
振器を含むハードディスクドライブのブロック図であ
る。

【図２】図１のリング発振器内の調整可能な遅延線構造
のより詳細なブロック図である。

【図３】図２の調整可能な遅延線構造内における従来的
な４：１マルチプレクサエレメントのより詳細なブロッ
ク図である。

【図４】基準クロック周波数より高い周波数でのリング
発振器クロック出力信号の動作および図１のリング発振
器回路のサンプルレジスタの動作を共通の時間軸に基づ
いて示す一連の波形図である。

【図５】図４のグラフの時間軸より長い共通の時間軸に
基づき、サンプルレジスタのサンプリング機能の周期を
示す一連の波形図である。

【図６】図１のリング発振器クロック出力として、第１
のより遅い周波数から第２のより速い周波数へのグリッ
チのないスイッチングを示す、共通の時間軸に基づく一
連の波形図である。

【図７】グリッチを防ぎかつ図１のリング発振器からの
クロック出力の割込がない態様で、図２の調整可能な遅
延線の同期制御を示す、共通の時間軸に基づく一連の波
形図である。

【図８】図７の時間軸より短い共通の時間軸に基づい
て、かつ一部の拡大をなす、一連の波形図である。

【図９】図７および図８に示される波形の１つとして示
される、ＭＵＸ４ＧＡＴＥ信号を発生するための論理ブ
ロック図である。

【符号の説明】

１０ ハードディスクドライブ ２０ モータドライブチップ ２６ マイクロプロセッサ ２８ ドライブエレクトロニクスＡＳＩＣ ３０ ＤＲＡＭキャッシュバッファチップ ２２ プリアンプ／ヘッド選択書込ドライバチップ ２４ 読出／書込チャネルチップ １１ 圧電クリスタル装置 ３６ 水晶発振器 ３２Ａ，３２Ｂ，３２Ｃ リング発振器 １２ 回転データ記憶ディスク １４ スピンモータ １６ トランスデューサヘッド １８ 回転ボイスコイルアクチュエータ ３４ マイクロプロセッサインタフェース ５０ バス構造 ６４ サンプルレジスタ ５８ クロック制御レジスタ ４０ シーケンサ ４２ ホストインタフェースバスコントローラ ５１ バス構造 ４４ サーボパターン検出器 ４３ データバス ５５ 遅延線 ５２ ＮＡＮＤゲート構造 ５４ クロック出力線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・イー・リッチモンド アメリカ合衆国、95117 カリフォルニア 州、サン・ホゼ、レキシントン・ドライ ブ、1446 (72)発明者 ウィリアム・アール・エイキン・ジュニア アメリカ合衆国、95037 カリフォルニア 州、モーガン・ヒル、ライト・アベニュ、 250

Claims (16)

【特許請求の範囲】
1. 【請求項１】 安定基準クロッキング信号を出力する基
   準クロックと、 少なくとも１個の反転ゲートと、前記反転ゲートの出力
   および入力間の経路において直列に接続されるデジタル
   トランスミッションゲートから形成される複数の遅延か
   らなるプログラム可能遅延線と、現在の調整可能なクロ
   ッキング信号を与えるためのクロック出力とからなる直
   列回路ループを含むデジタルリング発振器とを備え、前
   記複数のデジタルトランスミッションゲートに沿った一
   連のタップがあり、 前記プログラム遅延線はタップ選択値に従って一連のタ
   ップから選択するための少なくとも第１のマルチプレク
   サを含み、 クロック出力を安定基準クロッキング信号と比較して各
   比較に対してデジタルクロックサイクルカウントを発生
   するよう接続されるクロックモニタ回路と、 前記デジタルクロックサイクルカウントを受取り、前記
   デジタルクロックサイクルカウントと所望のクロック出
   力周波数設定点との関数として、前記第１のマルチプレ
   クサのタップ選択を制御するための新しいタップ選択値
   を発生しかつ出力するように接続されるプログラムされ
   たマイクロコントローラ手段と、 前記第１のマルチプレクサに与えられる新しいタップ選
   択値を、現在の調整可能なクロッキング信号に対して、
   かつ前記新しいタップ選択値の付与の後でデジタルリン
   グ発振器によって出力される後続の調整可能クロッキン
   グ信号の論理状態に対して、同期化するための同期手段
   とをさらに備える、クロック発生回路。
2. 【請求項２】 前記プログラムされたマイクロコントロ
   ーラと前記同期手段との間の制御経路において、プログ
   ラム可能な遅延線手段を制御するためのグレーコードと
   して制御値をコード化するための、グレーコードエンコ
   ード回路をさらに備える、請求項１に記載のクロック発
   生回路。
3. 【請求項３】 前記基準クロックは水晶共振器と前記水
   晶共振器に接続される水晶発振器とを含み、前記安定基
   準クロッキング信号を発生および出力する、請求項１に
   記載のクロック発生回路。
4. 【請求項４】 前記基準クロックは４×の周波数で安定
   デジタル基準周波数信号を発生し、前記リング発振器は
   ５ｘ±ｉの周波数を有するデジタル信号として前記クロ
   ック出力を発生し、ここでｘは整数であり、ｉはグレー
   コード化制御値に応答する前記プログラム可能遅延線手
   段の周波数調整の範囲に等しい、請求項３に記載のクロ
   ック発生回路。
5. 【請求項５】 前記プログラム可能な遅延線は、前記第
   １のマルチプレクサが接続されて粗の遅延調整を与える
   第１の遅延線を含み、さらに直列回路ループ内の第１の
   遅延線と直列に複数のデジタルトランスミッションゲー
   トからなる第２の遅延線と、前記第２の遅延線に沿って
   タップに接続され微細な遅延調整を与える第２のマルチ
   プレクサとを含み、前記同期手段は前記第１のマルチプ
   レクサにおけるタップ選択を制御するための第１の制御
   経路を与え、かつ前記第２のマルチプレクサにおいてタ
   ップ選択を制御するための第２の制御経路を与える、請
   求項１に記載のクロック発生回路。
6. 【請求項６】 前記デジタルトランスミッションゲート
   から形成される複数の遅延の各々は、単位遅延Ｄのｎ倍
   の遅延を与えるための一連のデジタルトランスミッショ
   ンゲートを含み、ここでｎは整数倍であり、前記第２の
   遅延線のタップ間の各遅延インターバルは単位遅延Ｄを
   与える、請求項５に記載のクロック発生回路。
7. 【請求項７】 前記クロックモニタ回路は、前記クロッ
   ク出力の調整可能なクロッキング信号によってクロック
   動作される第１のカウンタと、所定のサンプルカウント
   をカウントするために、前記安定デジタル基準周波数信
   号によってクロック動作される第２のカウンタと、サン
   プルレジスタクロッキング信号を与えるためにサンプル
   カウントによってクロック動作される同期回路と、前記
   第１のカウンタに接続され、前記サンプルレジスタクロ
   ッキング信号に応答して第１のカウンタが達したカウン
   トをラッチングするためのサンプルレジスタとを含み、
   前記サンプルレジスタはラッチされたカウントをデジタ
   ルクロックサイクルカウントとして、プログラムされた
   マイクロコントローラ手段に与える、請求項１に記載の
   クロック発生回路。
8. 【請求項８】 デジタルトランスミッションゲートから
   形成される複数の遅延からなるプログラム可能な遅延線
   と、一連のタップからタップを選択する第１のマルチプ
   レクサと、前記同期手段とを含む前記デジタルリング発
   振器直列回路ループは、応用の特定集積回路内において
   回路として形成され、さらに前記応用特定集積回路が前
   記マイクロプロセッサと動作的に相互接続されることを
   可能にするマイクロプロセッサインタフェース手段を含
   む、請求項１に記載のクロック発生回路。
9. 【請求項９】 １つのマイクロプロセッサによって制御
   される複数個のデジタルリング発振器をさらに備え、各
   リング発振器は、デジタルトランスミッションゲートか
   ら形成される複数の遅延からなるプログラム可能遅延線
   と、一連のタップ間で選択するための第１のマルチプレ
   クサと、前記同期手段とを含む前記デジタルリング発振
   器直列回路ループを含んで、前記応用特定集積回路内に
   形成される、請求項８に記載のクロック発生回路。
10. 【請求項１０】 タップ選択値を保持しかつ前記マイク
    ロプロセッサインタフェース手段を介して前記マイクロ
    プロセッサと動作的に接続されるクロック制御レジスタ
    をさらに備え、これにより前記マイクロプロセッサが前
    記タップ選択値をクロック制御レジスタに書込むと、前
    記同期手段は動作して前記第１のマルチプレクサのタッ
    プ選択を、現在の調整可能なクロッキング信号に対し
    て、および新しいタップ選択値の付与の後前記デジタル
    リング発振器によって出力されるべき後続の調整可能な
    クロッキング信号の論理状態に対して、同期化させる、
    請求項８に記載のクロック信号。
11. 【請求項１１】 大規模デジタル集積回路内の複数の機
    能の１つとして形成される調整可能なリング発振器回路
    であって、外部基準周波数共振器手段とプログラムされ
    たデジタルマイクロプロセッサとを含み、前記調整可能
    なリング発振器回路の周波数調整を制御し、前記大規模
    デジタル集積回路は、 前記外部基準周波数共振器に接続され、安定基準クロッ
    キング信号を発生および出力するための基準クロック
    と、 少なくとも１つの反転ゲートと、前記反転ゲートの出力
    および入力間の経路において直列に接続されるデジタル
    トランスミッションゲートから形成される複数の遅延か
    らなるプログラム可能な遅延線と、現在の調整可能なク
    ロッキング信号を与えるためのリング発振器クロック出
    力とからなる直列回路とを備え、前記複数のデジタルト
    ランスミッションゲートに沿って一連のタップがあり、 タップ選択制御値に従って、一連のタップ間から選択す
    るための少なくとも第１のマルチプレクサと、 前記クロック出力を前記安定基準クロッキング出力と比
    較して、各比較に対してデジタルクロックサイクルカウ
    ントを発生するためのクロックモニタ回路と、 前記プログラムされたデジタルマイクロプロセッサから
    のタップ選択制御信号を、現在の調整可能なクロッキン
    グ信号に対して、および前記タップ選択の後、前記デジ
    タルリング発振器から出力される後続の調整可能なクロ
    ッキング信号の論理状態に対して、同期させるために、
    タップスイッチング制御信号を発生するための同期回路
    と、 前記集積回路を前記プログラムされたデジタルマイクロ
    プロセッサに接続するためのインタフェースとをさらに
    備え、 前記プログラムされたデジタルマイクロプロセッサは前
    記インタフェースを介して前記大規模集積回路に接続さ
    れ、前記デジタルクロックサイクルカウントを周期的に
    受取るようプログラムされ、かつ前記インタフェースを
    介して前記第１のマルチプレクサのタップ選択を制御す
    るための前記タップ選択制御信号を発生して前記同期回
    路に与え、前記タップ選択制御値は、前記デジタルクロ
    ックサイクルカウントおよび所望のクロック出力周波数
    設定点の関数として前記マイクロプロセッサによって生
    成される、調整可能なリング発振器回路。
12. 【請求項１２】 前記外部基準周波数共振器は水晶を含
    む、請求項１１に記載の調整可能なリング発振器回路。
13. 【請求項１３】 前記クロックモニタ回路は、前記リン
    グ発振器クロック出力の調整可能なクロッキング信号に
    よってクロック動作される第１のカウンタと、前記安定
    デジタル基準クロッキング信号によってクロック動作さ
    れ、所定のサンプルカウントにカウントするための第２
    のカウンタと、サンプルレジスタクロッキング信号を与
    えるためにサンプルカウントによってクロック動作され
    る同期回路と、前記第１のカウンタに接続され、前記サ
    ンプルレジスタクロッキング信号に応答して前記第１の
    カウンタが達したカウントをラッチングするためのサン
    プルレジスタとを含み、前記サンプルレジスタは前記ラ
    ッチされたカウントを、デジタルクロックサイクルカウ
    ントとして、前記インタフェースを介して前記プログラ
    ムされたマイクロコントローラ手段に与える、請求項１
    １に記載の調整可能なリング発振器回路。
14. 【請求項１４】 前記プログラム可能な遅延線は縦続接
    続される複数のトランスミッションゲートのグループの
    第１の遅延線を含み、各グループは単位遅延周期Ｄの整
    数倍に等しい遅延を与え、そこに前記第１のマルチプレ
    クサが接続されて粗の遅延調整を与え、前記直列回路ル
    ープ内の前記第１の遅延線と直列に複数のデジタルトラ
    ンスミッションゲートから形成される第２の遅延線をさ
    らに含み、前記第２の遅延線はタップ間に単位遅延周期
    Ｄを与えるために配置され、微細な遅延調整を与えるた
    めに、前記第２の遅延線に沿ってタップに接続される第
    ２のマルチプレクサを含み、前記同期手段は前記第１の
    マルチプレクサにおけるタップ選択を制御するための第
    １の同期化された制御経路を与え、かつ前記第２のマル
    チプレクサにおけるタップ選択を制御するための第２の
    同期化された制御経路を与える、請求項１１に記載の調
    整可能なリング発振器回路。
15. 【請求項１５】 前記同期回路は複数のフリップフロッ
    プを含み、第１のフリップフロップは前記プログラムさ
    れたマイクロプロセッサが与えるタップ選択制御値と同
    期してクロック動作され、少なくとも第２のフリップフ
    ロップは現在の調整可能なクロッキング信号と同期して
    クロック動作されて、タップスイッチング制御信号を発
    生し、前記タップスイッチング制御信号によって制御さ
    れ、前記第１のマルチプレクサへの前記タップ選択制御
    値をゲート動作させるための制御ゲートとを含む、請求
    項１１に記載の調整可能なリング発振器回路。
16. 【請求項１６】 前記第１のマルチプレクサに付与する
    前に、タップ選択制御値をグレーコード化されたタップ
    選択制御値にグレーコード化するためのグレーコード論
    理回路をさらに備え、前記第１のマルチプレクサは前記
    グレーコード化されたタップ選択制御値のグレーコード
    に従って隣接するタップを選択するよう接続される、請
    求項１１に記載の調整可能なリング発振器回路。