CN111868831B - 用于调整相位混合器电路的设备及方法 - Google Patents

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Abstract

本发明揭示用于调整相位混合器电路的设备及方法。一种实例设备包含移位寄存器，其包含彼此串联耦合的多个寄存器。所述多个寄存器被分组为寄存器的第一群组及寄存器的第二群组。寄存器的所述第一群组包含第一及第二寄存器。寄存器的所述第二群组包含第三寄存器。寄存器的所述第一群组中的所述第一及第二寄存器经配置以共同接收寄存器的所述第二群组中的所述第三寄存器的输出，使得所述第一及第二寄存器两者响应于移位时钟而存储所述第三寄存器的所述输出。

Description

用于调整相位混合器电路的设备及方法
背景技术
许多高速电子系统以临界时序要求操作，所述临界时序要求规定对产生相对于某一参考信号拥有精确时序关系的周期性时钟波形的需求。计算集成电路的经改进性能及在相同板上包含数个计算装置的增长趋势呈现关于同步所有组件的时间帧的挑战。
虽然系统中的所有组件的操作应高度同步，即，所有组件的经内部产生时钟的显著边缘之间的最大时间偏斜应最小化，但不足以将系统的外部时钟馈送到所有组件。这是因为不同芯片可具有不同制造参数，当与例如环境温度、电压及处理变化的额外因素结合在一起时，所述制造参数可导致经相应芯片产生时钟的大相位差。
可通过使用例如数字延迟锁定环路(DDLL)电路的时序电路检测相同频率的时钟信号之间的相位差并产生与所述相位差相关的数字信号来实现同步。在初始化期间，DDLL电路可需要相对大数目的时钟循环来进行同步。可结合DLL电路使用开环拓扑，例如测量控制延迟(MCD)电路，其中时序测量直接控制可变延迟。MCD电路展现快速锁定能力(例如，在初始化之后的1到4个时钟循环内)。MCD电路产生初始测量，且DDLL接替以维持锁定并跟踪随着时间的变化。
作为在初始化之后获得锁定条件的过程的部分，在最初设定粗略延迟之后调整精细延迟。归因于调整精细延迟的方式，精细延迟调整可需要比所期望的时间更多的时间。因此，可期望减少用于调整延迟以获得锁定条件的时间。
发明内容
本发明揭示用于调整相位混合器电路的设备及方法。在本发明的方面中，一种设备包含移位寄存器，其包含彼此串联耦合的多个寄存器。所述多个寄存器被分组为寄存器的第一群组及寄存器的第二群组。寄存器的所述第一群组包含第一及第二寄存器，且寄存器的所述第二群组包含第三寄存器。寄存器的所述第一群组中的所述第一及第二寄存器经配置以共同接收寄存器的所述第二群组中的所述第三寄存器的输出，使得所述第一及第二寄存器两者响应于移位时钟而存储所述第三寄存器的所述输出。
在本发明的另一方面中，一种设备包含相位混合器电路及移位寄存器。所述相位混合器电路经配置以接收第一及第二时钟并基于所述第一及第二时钟提供输出时钟，其中所述第一与第二时钟相对于彼此具有相位差。所述移位寄存器经配置以将控制信号提供到所述相位混合器电路以调整所述输出时钟的延迟。所述移位寄存器包含串联耦合的多个寄存器，所述多个寄存器中的每一寄存器经配置以接收移位时钟且进一步经配置以存储相应数据值，并基于经存储的所述相应值提供所述控制信号中的相应一者。所述移位寄存器经配置以在第一模式中响应于所述移位时钟每次由一个以上寄存器改变由所述多个寄存器存储的所述相应数据值，且经配置以在第二模式中响应于所述移位时钟每次由一个寄存器改变经存储用于所述多个寄存器的所述相应值。
在本发明的另一方面中，一种方法包含：在相位混合器电路的正常操作期间通过最小延迟调整来调整所述相位混合器电路的延迟，及在所述相位混合器电路的初始化期间通过大于所述最小延迟调整来调整所述相位混合器电路的所述延迟。
在本发明的另一方面中，一种方法包含：改变由多个移位寄存器存储的数据值，其中所述数据值在第一操作模式期间由所述多个移位寄存器的移位寄存器的群组改变，且其中所述数据值在第二操作模式期间由所述多个移位寄存器的个别移位寄存器改变。
附图说明
图1是根据本发明的实施例的设备的框图。
图2是根据本发明的实施例的时钟产生器电路的框图。
图3是用于时钟产生器电路的典型初始化操作的流程图。
图4是根据本发明的实施例的可调整延迟电路的框图。
图5是根据本发明的实施例的精细相位调整电路的框图。
图6是根据本发明的实施例的相位混合器电路的框图。
图7是根据本发明的实施例的驱动器电路的示意图。
图8-1及8-2是根据本发明的实施例的移位寄存器电路的示意图。
图9是根据本发明的实施例的移位寄存器的示意图。
图10A-1到10D-2图解说明根据本发明的各种实施例的移位寄存器电路的操作的各种实例。
图11-1及11-2图解说明根据本发明的各种实施例的移位寄存器电路的实例操作。
图12-1及12-2是根据本发明的实施例的移位寄存器电路的示意图。
图13A-1到13G-2图解说明根据本发明的各种实施例的移位寄存器电路的操作的各种实例。
具体实施方式
下文陈述某些细节以提供对本发明的实例的充分理解。然而，所属领域的技术人员将明了，可在不具有这些特定细节的情况下实践本发明的实例。此外，本文中所描述的特定实例不应理解为将本发明的范围限制于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明的实施例模糊。另外，例如“耦合(couples)”及“经耦合(coupled)”的术语意指两个组件直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件而耦合。
图1是根据本发明的实施例的设备的框图。所述设备可为半导体装置100，且将被称为半导体装置100。在一些实施例中，举例来说，半导体装置100可包含但不限于DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100包含存储器阵列150。存储器阵列150包含多个库，每一库包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。对字线WL的选择由行解码器140执行，且对位线BL的选择由列解码器145执行。感测放大器(SAMP)位于其对应位线BL且连接到至少一个相应局部I/O线对(LIOT/B)，所述局部I/O线对(LIOT/B)又经由充当开关的传送门(TG)而耦合到至少一个相应主要I/O线对(MIOT/B)。
半导体装置100可采用多个外部端子，其包含：耦合到命令总线及地址总线以接收命令COM及地址ADD及BADD的命令端子及地址端子、用以接收时钟CLKT及CLKB的时钟端子、用以提供或接收选通时钟DQS及DQSB的选通时钟端子、数据端子DQ及DM，及电力供应端子VDDQ及VSSQ。
地址端子可被供应有(举例来说)来自存储器控制器的地址ADD及库地址BADD。供应到地址端子的地址ADD及库地址BADD经由地址输入电路102而传送到地址解码器112。地址解码器112接收地址且将经解码行地址XADD供应到行解码器140及将经解码列地址YADD供应到列解码器145。地址解码器112还接收库地址且将经解码库地址BADD供应到行解码器140、列解码器145。
命令端子可被供应有来自(举例来说)存储器控制器的命令COM。命令可作为内部命令信号经由命令输入电路105而提供到命令解码器115。命令解码器115包含用以解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器115可提供用以选择字线的行命令信号及用以选择位线的列命令信号。
当接收读取命令且行地址及列地址被适时供应有读取命令时，从存储器阵列150中由行地址及列地址指定的存储器单元读取读取数据。读取命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得读取数据经由读取/写入放大器155而从数据端子DQ输出到外部，且选通时钟DQS及DQSB从选通时钟端子提供到外部。
当接收写入命令且行地址及列地址被适时供应有此命令时，则根据提供到选通时钟端子的DQS及DQSB选通时钟而将写入数据供应到数据端子DQ。数据掩模可提供到数据端子DM以在数据被写入到存储器时掩蔽数据的部分。写入命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得写入数据由输入/输出电路160中的数据接收器接收且经由输入/输出电路160及读取/写入放大器155而供应到存储器阵列150。写入数据被写入由行地址及列地址指定的存储器单元中。
时钟端子及数据时钟端子被供应有外部时钟。外部时钟CLKT及CLKB被供应到输入缓冲器120。CLKT与CLKB时钟互补。输入缓冲器120基于CLKT及CLKB时钟产生内部时钟ICLK。ICLK时钟被提供到内部时钟产生器122。
内部时钟产生器122基于ICLK时钟提供各种内部时钟。内部时钟可用于对各种内部电路的操作进行定时。举例来说，可将时钟提供到输入/输出电路160以为输入/输出电路160的操作进行定时，以在数据端子DQ上提供或接收数据。内部时钟产生器122还可基于ICLK时钟提供选通时钟DQS及DQSB。DQS及DQSB时钟可由半导体装置100提供，并由其它装置用来为数据DQ的接收进行定时，举例来说用于读取操作。输入/输出缓冲器162接收被提供到半导体装置100的选通时钟，举例来说用于写入操作，且提供选通时钟，举例来说用于读取操作。输入/输出缓冲器162将内部选通时钟提供到输入/输出电路160以控制写入数据的输入时序，并接收内部选通时钟以提供为外部选通时钟。
电力供应端子被供应有电力供应电位VDDQ及VSSQ。电力供应电位VDDQ及VSSQ被供应到输入/输出电路160。电力供应电位VDDQ及VSSQ用于输入/输出电路160，使得由输入/输出电路160产生的电力供应噪声不传播到其它电路块。
图2是根据本发明的实施例的时钟产生器电路200的框图。在本发明的一些实施例中，时钟产生器电路200可包含于图1的内部时钟产生器122中。在此些实施例中，ICLK时钟被作为输入时钟CLKS提供到时钟产生器电路200。
时钟产生器电路200可为延迟锁定环路(DLL)电路。时钟产生器电路200包含接收输入时钟CLKS并提供输出时钟DLLR的可调整延迟线210，所述输出时钟DLLR相对于CLKS时钟具有延迟。可调整延迟线210包含将延迟提供到CLKS时钟的粗略延迟线及精细相位调整电路(未展示)。粗略延迟线可包含经控制以以单位延迟时间调整延迟的串联耦合的单位延迟级。举例来说，单位延迟时间可通过激活单位延迟级来添加并通过解除激活单位延迟级来移除。精细相位调整电路可经控制以提供比单位延迟级更精细的时钟时序调整(例如，精细延迟)。
由可调整延迟线210提供的延迟由相位信息Phase Info控制，所述Phase Info由相位检测器电路220提供。Phase Info表示CLKS时钟与反馈时钟FB之间的相位差。FB时钟基于DLLR时钟，举例来说，相对于DLLR时钟具有延迟。FB时钟相对于DLLR时钟的延迟可与电路(例如，信号缓冲器电路、信号线、时钟树电路等)的传播延迟相关，DLLR时钟在被提供到根据DLLR时钟操作的电路之前通过所述电路传播。由于DLLR时钟的时序被可调整延迟线210调整，因此FB时钟的时序也被调整。可调整延迟线210经调整以减少CLKS与FB时钟之间的相位差。
Phase Info被提供到平均滤波器230，其对Phase Info执行低通滤波。平均滤波器230将经滤波Phase Info作为控制信号Shift提供到可调整延迟线210。通过对Phase Info进行低通滤波，可调整延迟线210的延迟被更平滑的调整，而不是随着Phase Info的每一改变而调整。
在操作中，调整可调整延迟线210直到CLKS与FB时钟同相，如由Phase Info所指示(由Shift信号所表示)。在CLKS与FB时钟同相且Shift信号对于若干个时钟循环保持不变之后，相位锁定滤波器240将无效(例如，低逻辑电平)控制信号Unlocked提供到锁定控制电路250。继而，锁定控制电路250提供有效(例如，高逻辑电平)控制信号SyncLock，其指示CLKS与FB时钟同相且已实现“锁定”条件。SyncLock信号被提供到提供控制信号DllFPOnF及DllPDOnF的功率控制电路260，所述控制信号DllFPOnF及DllPDOnF可用于控制时钟产生器电路200以在实现锁定条件之后进入低功率操作条件从而减少电力消耗。
为时钟产生器电路200实现锁定条件可为耗时的，举例来说，花费CLKS时钟的数百个时钟循环。在时钟产生器电路200初始化之后，举例来说，当最初加电或复位之后，情况尤其如此。
图3是用于时钟产生器电路，举例来说，时钟产生器电路200的典型初始化操作300的流程图。
在步骤310处，复位时钟产生器电路(例如，加电、复位等)以开始初始化。在步骤320处，在测量初始化操作期间测量时钟产生器电路的环路延迟以确定初始延迟设定，如由Measure Signal所表示。当提供FB时钟时，时钟产生器电路的环路延迟可为CLKS时钟通过时钟产生器电路的电路的传播延迟。举例来说，参考图2的时钟产生器电路200，环路延迟可包含CLKS时钟在作为FB时钟返回到相位检测器电路220之前通过时钟路径的以最小延迟设定的可调整延迟线210及其它电路的传播延迟。
当完成步骤320的测量初始化操作时，断言Measure Signal，并在步骤330处可调整延迟电路的粗略延迟被设定为初始延迟且在数个时钟循环内被进一步调整。在粗略延迟调整的时钟循环之后，断言控制信号InternalLock以指示粗略延迟调整的完成，且接着在步骤340处在数个时钟循环内调整可调整延迟电路的精细延迟。在精细延迟调整的时钟循环之后，断言控制信号SyncInitLock以指示精细延迟调整的完成。在图3中所展示的实施例中，粗略延迟在CLKS时钟的32个时钟循环内调整且精细延迟在CLKS时钟的64个时钟循环内调整。然而，用于粗略延迟调整及/或精细延迟调整的时钟循环的数目可大于或小于针对本发明的其它实施例所展示的。
在步骤340之后断言SyncInitLock信号的情况下，计数被复位且在步骤350处测量若干个时钟循环以确定是否已实现时钟产生器电路的锁定条件。当时钟循环的计数在断言SyncInitLock信号的同时已达到计数阈值时，视为已实现锁定条件。对时钟循环的数目进行计数及确定是否达到计数阈值可由滤波器电路(例如，称为“PhaseNotEqual：步骤350处的滤波器电路)执行。一旦达到计数阈值，便在步骤360处断言SyncLock信号以指示锁定条件。然而，如果在计数达到阈值之前解除断言SyncInitLock信号(指示归因于CLKS与FB时钟之间的相位差而调整精细延迟)，那么复位计数。因此，当计数达到阈值时，存在已实现锁定条件的保证。在图3中所展示的实施例中，在视为实现锁定条件之前，计数阈值是128个时钟循环。然而，针对计数阈值的时钟循环的数目可大于或小于针对本发明的其它实施例所展示的。
与在复位之后递增地调整粗略延迟相比，如先前参考图3所描述，将粗略延迟设定为初始延迟通常减少时钟产生器电路实现锁定条件的时间。然而，当以单位延迟进一步粗略地调整初始粗略延迟而致使PhaseInfo(及Shift)信号在添加与移除单位延迟之间进行搜索时，InternalLock信号的断言可被延迟。也就是说，可调整延迟电路的单位延迟可为太大步长，而不能为粗略延迟调整提供均衡。
图4是根据本发明的实施例的可调整延迟电路400的框图。在本发明的一些实施例中，可调整延迟电路400可包含在图2的可调整延迟电路210中。
可调整延迟电路400包含粗略延迟线410及精细相位调整电路420。粗略延迟线410包含多个单位延迟级，展示其中的单位延迟级412(0)到412(2)。单位延迟级412中的每一者在被激活时提供单位延迟时间。在本发明的一些实施例中，单位延迟级的单位延迟时间由串联耦合的逻辑门提供，所述逻辑门在被激活时可由串联耦合的反相器电路表示，如在图4中所展示。精细相位调整电路420接收由单位延迟级412(0)提供的时钟O及由单位延迟级412(1)提供的时钟E。归因于单位延迟级412(1)的单位延迟时间，E时钟相对于O时钟而经相移。
精细相位调整电路420基于O及E时钟提供输出时钟DLLR。举例来说，O及E时钟由精细相位调整电路420加权及组合以提供DLLR时钟。O及E时钟的加权由控制信号MIX控制。DLLR时钟的时序可通过改变O及E时钟的加权来调整。举例来说，DLLR时钟的时序可在O时钟与E时钟的相位差内调整，所述相位差在图4中展示为对应于单位延迟级的一个单位延迟时间。DLLR时钟的调整范围在O时钟与E时钟之间的相位差内。作为其中O及E时钟被均匀地加权的实例，精细相位调整电路420提供具有在O时钟与E时钟之间的相位差之间的一半处的时序的DLLR时钟。
图5是根据本发明的实施例的精细相位调整电路500的框图。在本发明的一些实施例中，精细相位调整电路500可包含在图4的精细相位调整电路420中。
精细相位调整电路500包含相位混合器电路510及移位寄存器520。相位混合器电路510接收输入时钟O及E。O与E时钟之间具有相位差。O与E时钟之间的相位差可通过使E时钟相对于O时钟具有延迟来提供。O及E时钟可由举例来说具有单位延迟级的粗略延迟线来提供，且O与E时钟可具有对应于单位延迟级的延迟的相位差。相位混合器电路510组合如由控制信号SHFT加权的O及E时钟以提供输出时钟DLLR。SHFT信号由移位寄存器520提供。在本发明的一些实施例中，SHFT信号可为多位信号。移位寄存器520基于控制信号MIX提供SHFT信号，所述控制信号MIX指示O及E时钟的加权以提供DLLR时钟。移位寄存器520可在其中举例来说在正常操作期间递增地调整由相位混合器电路510提供的延迟的模式中操作。递增延迟调整提供最小延迟调整。另外，移位寄存器520可在其中举例来说在包含精细相位调整电路500的时钟产生器电路的初始化之后/在其初始化期间在比当递增地调整时更大的步长中调整由相位混合器电路510提供的延迟的模式中操作。更大步长的延迟调整提供比最小延迟调整更大的调整。
图6是根据本发明的实施例的相位混合器电路600的框图。在本发明的一些实施例中，相位混合器电路600可包含在图5的相位混合器电路510中。
相位混合器电路600包含驱动器电路610及驱动器电路620。驱动器电路610接收输入时钟O并将输出时钟DRVO提供到输出节点630。当提供DRVO时钟时，驱动器电路610的驱动强度由控制信号SHFT控制。驱动器电路620接收输入时钟E并将输出时钟DRVE提供到输出节点630。当提供DRVE时钟时，驱动器电路620的驱动强度由SHFT信号控制。在输出节点630处提供输出时钟DLLR。DLLR时钟是DRVO与DRVE时钟的组合。举例来说，DRVO与DRVE时钟在输出节点630处组合在一起以提供DLLR时钟。
DLLR时钟的时序可通过在分别提供DRVO及DRVE时钟中改变O时钟及E时钟的加权来调整。改变加权导致改变相应驱动器电路610及620的驱动强度。用于DLLR时钟的时序调整范围对应于O时钟与E时钟之间的相位差。针对O及E时钟的加权可经改变以在由O与E时钟之间的相位差提供的范围内调整DLLR时钟的时序。举例来说，当O时钟及E时钟被相等地加权时，驱动器电路610与620的驱动器强度相等，且所得DLLR时钟具有相对于O时钟的，为O时钟与E时钟之间的相位差的一半的时序。当O时钟具有全加权且E时钟不具有加权时，驱动器电路610处于最大驱动强度且驱动器电路620处于最小驱动强度，从而导致DLLR时钟与O时钟几乎同相。相反地，当E时钟具有全加权且O时钟不具有加权时，驱动器电路610处于最小驱动强度且驱动器电路620处于最大驱动强度，从而导致DLLR时钟与E时钟几乎同相。
图7是根据本发明的实施例的驱动器电路700的示意图。在本发明的一些实施例中，驱动器电路700可包含在驱动器电路610及/或驱动器电路620中。驱动器电路700接收输入时钟INCK及控制信号SHFT。SHFT信号可包含多个控制信号。在其中驱动器电路700包含在驱动器电路610及/或驱动器电路620中的实施例中，INCK时钟可为O时钟或E时钟。
驱动器电路700包含信号驱动器电路710(0)到710(9)，其每一者接收INCK时钟。信号驱动器电路710(0)到710(9)中的每一者接收包含在SHFT信号中的控制信号中的相应一者。举例来说，信号驱动器电路710(0)接收SHFT(0)信号，信号驱动器电路710(1)接收SHFT(1)信号，信号驱动器电路710(2)接收SHFT(2)信号等等。信号驱动器电路710(0)到710(9)中的每一者由有效相应SHFT信号(例如，有效高逻辑电平)激活。当被激活时，信号驱动器电路710将INCK时钟驱动到在其处提供输出时钟的共同输出节点(图7中未展示)。信号驱动器电路710被“线OR”耦合到共同输出节点。
在其中驱动器电路700包含在驱动器电路610及/或驱动器电路620中的实施例中，输出时钟可为DRVO时钟或DRVE时钟。所得输出时钟以与被激活的信号驱动器电路710(0)到710(9)的数目相关的驱动强度来驱动。举例来说，当激活更多信号驱动器电路710时，输出时钟以更大驱动强度来驱动，且相反地，当激活更少信号驱动器电路710时，以更小驱动强度来驱动。因此，驱动强度可由SHFT信号控制。改变信号驱动器电路的驱动强度致使输出时钟的时序改变。
在操作中，当对应SHFT信号指示“1”时，激活驱动器电路710中的每一者。在其中驱动器电路700包含在驱动器电路610及驱动器电路620两者中的实施例，驱动器电路中的一者根据真实SHFT信号操作，且其它驱动器电路根据SHFT信号的补码操作。举例来说，当10个位为“0000011111”时(如由SHFT信号所表示)，在第一驱动器电路中，第一到第五个信号驱动器电路不被激活且第六到第十个信号驱动器电路被激活，而在第二驱动器电路中第一到第五个信号驱动器电路被激活且第六到第十个信号驱动器电路不被激活。驱动器电路610与620的驱动强度相等且所得DLLR时钟变得加权为奇数：50％，偶数50％。当10个位为“0000111111”时(如由SHFT信号所表示)，在驱动器电路中的一者中六个信号驱动器电路被激活，且在另一驱动器电路中四个信号驱动器电路被激活。当位全部为“1”时，驱动器电路中的一者中的所有信号驱动器电路被激活，且另一驱动器电路中的所有信号驱动器电路不被激活。驱动器电路700展示为包含10个信号驱动器电路。然而，本发明的其它实施例可包含更多或更少信号驱动器电路。
图8-1及8-2是根据本发明的实施例的移位寄存器电路800的示意图。在本发明的一些实施例中，移位寄存器电路800可包含在图5的移位寄存器电路520中。
移位寄存器电路800包含移位寄存器810(0)到810(9)。移位寄存器810(0)到810(9)经串联耦合且接收各种控制信号及时钟。移位寄存器810(0)到810(9)接收控制移位寄存器的移位方向的控制信号SRight及SRightF。也就是说，SRight及SRightF信号控制从移位寄存器的哪个节点接收数据。举例来说，有效SRight信号(例如，高逻辑电平)、无效SRightF信号(例如，低逻辑电平)控制移位寄存器810以接收提供到移位寄存器810的输入节点QR或mQR的数据，并响应于移位时钟FSclkD及FSclkDF将数据值提供到输出节点Q(例如，左Q节点及右Q节点)。无效SRight信号(例如，低逻辑电平)及无效SRightF信号(例如，高逻辑电平)控制移位寄存器810以接收提供到移位寄存器810的输入节点QL或mQL节点的数据，并响应于FSclkD及FSclkDF时钟将数据提供到左Q节点及右Q节点。FSclkD与FSclkDF时钟互补。
选择将哪个输入数据(例如，在QR及QL节点处接收的数据或在mQR及mQL节点处接收的数据)提供到左及右Q节点由控制信号EnFineShiftF控制。举例来说，有效EnFineShiftF信号(例如，低逻辑电平)控制移位寄存器810(0)到810(9)以提供来自相应QR及QL节点的数据，而无效EnFineShiftF信号(例如，高逻辑电平)控制移位寄存器810(0)到810(9)以提供来自相应mQR及mQL节点的数据。
复位信号RstF也被提供到移位寄存器810(0)到810(9)。有效RstF信号(例如，低逻辑电平)控制移位寄存器810(0)到810(9)以复位到已知数据值，所述已知数据值基于到相应移位寄存器810(0)到810(9)的输入数据值。
移位寄存器810(0)在其QR及mQR节点处提供来自反相器电路802的输出。反相器电路802具有耦合到低逻辑电平电力供应的输入，从而致使反相器电路802将高逻辑电平输入提供到移位寄存器810(0)。移位寄存器810(1)在其QR节点处接收来自移位寄存器810(0)的左Q节点的输出；移位寄存器810(2)在其QR节点处接收来自移位寄存器810(1)的左Q节点的输出；移位寄存器810(3)在其QR节点处接收来自移位寄存器810(2)的左Q节点的输出；且移位寄存器810(4)在其QR节点处接收来自移位寄存器810(3)的左Q节点的输出。移位寄存器810(4)的左Q节点将其输出提供到移位寄存器810(5)的QR节点及缓冲器814。移位寄存器810(0)在其QL节点处接收来自移位寄存器810(1)的右Q节点的输出；移位寄存器810(1)在其QL节点处接收来自移位寄存器810(2)的右Q节点的输出；移位寄存器810(2)在其QL节点处接收来自移位寄存器810(3)的右Q节点的输出；且移位寄存器810(3)在其QL节点处接收来自移位寄存器810(4)的右Q节点的输出。移位寄存器810(4)在其QL节点处接收来自移位寄存器810(5)的右Q节点的输出。来自移位寄存器810(5)的右Q节点的输出也经由缓冲器812提供到移位寄存器810(0)到810(4)的mQL节点。
移位寄存器810(9)在其QL及mQL节点处提供来自反相器电路804的输出。反相器电路804具有耦合到高逻辑电平电力供应的输入，从而致使反相器电路804将低逻辑电平输入提供到移位寄存器810(9)。移位寄存器810(8)在其QL节点处接收来自移位寄存器810(9)的右Q节点的输出；移位寄存器810(7)在其QL节点处接收来自移位寄存器810(8)的右Q节点的输出；移位寄存器810(6)在其QL节点处接收来自移位寄存器810(7)的右Q节点的输出；且移位寄存器810(5)在其QL节点处接收来自移位寄存器810(6)的右Q节点的输出。移位寄存器810(5)的右Q节点将其输出提供到移位寄存器810(4)的QL节点及缓冲器812，如先前所描述。另外，移位寄存器810(9)在其QR节点处接收来自移位寄存器810(8)的左Q节点的输出；移位寄存器810(8)在其QR节点处接收来自移位寄存器810(7)的左Q节点的输出；移位寄存器810(7)在其QR节点处接收来自移位寄存器810(6)的左Q节点的输出；且移位寄存器810(6)在其QR节点处接收来自移位寄存器810(5)的左Q节点的输出。移位寄存器810(5)在其QR节点处接收来自移位寄存器810(4)的左Q节点的输出。来自移位寄存器810(4)的左Q节点的输出也经由缓冲器814提供到移位寄存器810(5)到810(9)的mQR节点。
移位寄存器810(0)到810(9)中的每一者进一步将输出从其相应右Q节点提供到相应寄存器820(0)到820(9)。来自右Q节点的输出由相应寄存器820(0)到820(9)存储，所述寄存器各自提供相应控制信号SHFT(0)到SHFT(9)。SHFT(0)到SHFT(9)信号可包含在控制信号SHFT中。在本发明的一些实施例中，SHFT(0)到SHFT(9)信号包含在可提供到(举例来说)相位混合器以在提供输出时钟DLLR中控制输入时钟(例如，O时钟及E时钟)的加权的SHFT信号中。
缓冲器812及814在图8-1及8-2中展示为包含串联耦合的反相器电路。然而，在本发明的其它实施例中，也可使用包含替代或额外电路的缓冲器。
如下文将更详细描述，移位寄存器电路800可经控制以每次向左(例如，朝向移位寄存器810(9))或向右(例如，朝向移位寄存器810(0))将数据移位到一个寄存器。数据值由个别移位寄存器改变。移位寄存器电路800还可经控制以每次向左或向右将数据移位到一个以上寄存器。数据值由移位寄存器的群组改变。移位寄存器电路800具有移位寄存器级810(0)到810(9)，所述移位寄存器级被划分为移位寄存器的两个群组，以向左或向右针对移位寄存器的两个不同群组提供数据的移位。移位寄存器电路800的移位寄存器的两个群组为：(1)移位寄存器810(0)到810(4)，及(2)移位寄存器810(5)到810(9)。每次针对一个寄存器或多个寄存器的移位操作的控制由EnFineShiftF信号提供。下文将参考图10A-1到10D-2描述根据本发明的各种实施例的移位寄存器电路800的操作。
图9是根据本发明的实施例的移位寄存器900的示意图。在本发明的一些实施例中，移位寄存器900可包含在图8-1及8-2的移位寄存器810中的一或多者中。
移位寄存器900包含移位级910，以及多路复用器电路920及930。移位级910包含反相器电路912及916，以及NOR逻辑门914。移位级910进一步包含时控反相器电路902、904及906，以及NAND逻辑门908，其每一者被提供移位时钟FSclkD及FSclkDF。FSclkD与FSclkDF时钟互补。当被激活时，时控反相器电路902、904及906，以及NAND逻辑门908经激活以提供输出，所述输出为输入的补码。当FSclkD时钟改变为低时钟电平(且FSclkDF时钟改变为高时钟电平)时，时控反相器电路902及NAND逻辑门908被激活，且当FSclkD时钟改变为高时钟电平(且FSclkDF时钟改变为高时钟电平)时，时控反相器电路904及906被激活。
反相器电路912及时控NAND逻辑门908被提供复位信号RstF。有效RstF信号(例如，低逻辑电平)用于将移位寄存器900复位到已知数据值。无效RstF信号(例如，高逻辑电平)提供移位寄存器900的正常操作。当RstF信号无效时，NOR逻辑门914有效地操作为用于时控反相器电路902的输出的反相器电路，且时控NAND逻辑门908操作为时控反相器电路。因此，当RstF信号无效时，时控反相器电路904及NOR逻辑门914操作为第一时控锁存器电路，且时控NAND逻辑门908及反相器电路916操作为第二时控锁存器电路。
在操作中，假定RstF信号无效，当FSclkD时钟改变为低时钟电平(且FSclkDF时钟改变为高时钟电平)时，在时控反相器902的输入处的数据值作为补码提供到第一时控锁存器。当FSclkD时钟改变为高时钟电平(且FSclkDF时钟改变为低时钟电平)时，原始数据值的补码由第一时控锁存器锁存。原始数据值由NOR逻辑门914提供到时控反相器电路906，所述时控反相器电路也由高时钟电平FSclkD时钟激活。经激活时控反相器电路906将原始数据值的补码提供到第二时控锁存器。当FSclkD时钟再次改变为低时钟电平时，第二时控锁存器锁存互补数据值，且反相器电路916将原始数据值提供到Q节点作为移位寄存器900的输出。总之，移位级910在FSclkD时钟的下降时钟边缘上于其输入处锁存数据值，并通过移位级910移位数据值以使其在FSclkD时钟的下一下降时钟边缘上提供于其Q节点处。移位级910在图9中展示为像移位级910那样的“复位”型触发器。因此，当移位级910接收有效复位信号RstF时，移位级910在节点Q处设定“0”。移位级910还可被修改为“设定”型触发器使得当移位级910接收有效复位信号RstF时，移位级910在节点Q处设定“1”。举例来说，NOR逻辑门914替换为NAND逻辑门，且时控NAND逻辑门908替换为时控NOR逻辑门以修改移位级910以作为设定型触发器操作。在另一实例中，反相器电路可包含在移位级910的输入及输出处以提供设定型触发器。
多路复用器电路920包含多路复用器922及924。多路复用器922被提供来自mQL及QL节点的数据，且多路复用器924被提供来自mQR及QR节点的数据。多路复用器电路920由控制信号EnFineShiftF控制以将来自QL及QR节点或来自mQL及mQR节点的数据提供为输出。举例来说，当EnFineShiftF信号有效(例如，低逻辑电平)时，多路复用器电路920提供来自QL及QR节点的数据，且当EnFineShiftF信号无效(例如，高逻辑电平)时，提供来自mQL及mQR节点的数据。多路复用器电路930被提供来自多路复用器922(来自mQL或QL节点的数据)及来自多路复用器924(来自mQR或QR节点的数据)的输出。多路复用器电路930由控制信号SRight及SRightF控制以将来自多路复用器922或多路复用器924的数据提供为输出。
在操作中，多路复用器电路920由EnFineShiftF信号控制以提供选自提供到QL及QR节点的数据或提供到mQL及mQR节点的数据的输出，且多路复用器930由SRight及SRightF信号控制以将选自提供到左输入节点中的一者的数据或提供到右输入节点中的一者的数据的输出提供到移位级910。通过使用EnFineShiftF信号，以及SRight及SRightF信号，提供到输入QL、QR、mQL或mQR中的一者的数据被提供到移位级910以供锁存及移位。
将参考图10A-1到10D-2描述根据本发明的实施例的移位寄存器电路800的操作。如先前所描述，移位寄存器电路800可经控制以每次向左或向右将数据移位到一个以上寄存器。数据值由移位寄存器的群组改变。EnFineShiftF信号为高逻辑电平以控制移位寄存器电路800以此方式操作。图10A-1到10D-2图解说明根据本发明的各种实施例的移位寄存器电路800以此方式的操作。
图10A-1及10A-2展示在有效RstF信号的复位之后的移位寄存器电路800的条件。RstF信号被选通到低逻辑电平，其致使移位寄存器810(0)到810(9)复位到已知数据值。当RstF信号返回到高逻辑电平时，初始数据值由移位寄存器810(0)到810(9)存储，如在图10A-1及10A-2中所展示。举例来说，移位寄存器810(0)到810(4)经复位且存储高逻辑数据值(例如，“1”)(例如，移位寄存器810(0)到810(4)包含配置为设定型触发器的移位级)，且移位寄存器810(5)到810(9)经复位且存储低逻辑数据值(例如，“0”)(例如，移位寄存器810(5)到810(9)包含配置为复位型触发器的移位级)。
因此，如由图10A-1及10A-2所展示，在有效RstF信号对移位寄存器电路800的复位之后，移位寄存器810(0)到810(4)设定为“1”且移位寄存器810(5)到810(9)设定为“0”。由寄存器820(0)到820(9)提供的对应SHFT信号包含SHFT(0)到SHFT(4)作为“1”及SHFT(5)到SHFT(9)作为“0”。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路(例如，图5的相位混合器电路510)的本发明的实施例中，在移位寄存器电路800的复位之后，提供到相位混合器电路的时钟(例如，O时钟及E时钟)被相等地加权，且所得DLLR时钟具有由相位混合器电路提供的精细延迟的总范围的一半(50％)的精细延迟。
图10B-1及10B-2展示当经控制以在移位寄存器810(0)到810(4)存储“1”数据值且移位寄存器810(5)到810(9)存储“0”数据值(例如，图10A-1及10A-2中所展示的条件)之后每次向左(例如，朝向移位寄存器810(9))将数据移位到一个以上寄存时的移位寄存器电路800的条件。EnFineShiftF处于高逻辑电平，且因此来自mQR节点的数据输入由移位寄存器810(0)到810(4)锁存且来自mQL节点的数据输入由移位寄存器810(5)到810(9)锁存。移位寄存器810(5)到810(9)由SRight及SRightF信号控制以在相应Q节点处输出mQR节点处的数据。因此，由移位寄存器810(4)存储并通过缓冲器814提供到移位寄存器810(5)到810(9)的mQR节点的“1”数据值经锁存以将所有移位寄存器810(5)到810(9)设定为存储“1”数据。由移位寄存器810(5)到810(9)锁存的“1”数据值致使对应SHFT(5)到SHFT(9)信号改变为“1”，其导致移位寄存器电路800提供全部为“1”的SHFT(0)到SHFT(9)信号。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者具有全加权且另一时钟不具有加权(例如，O时钟具有全加权(100％)且E时钟不具有加权(0％))，且所得DLLR时钟具有基于全加权时钟的时序(例如，基于O时钟的时序而不是E时钟的时序)。
图10C-1及10C-2展示当经控制以在所有移位寄存器810(0)到810(9)存储“1”数据(例如，如在图10B-1及10B-2中所展示的条件)之后每次向右(例如，朝向移位寄存器810(0))将数据移位到一个以上寄存器时的移位寄存器电路800的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器810(0)到810(9)。移位寄存器810(5)到810(9)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由反相器804提供并提供到移位寄存器810(5)到810(9)的mQL节点的“0”数据值经锁存以将所有移位寄存器810(5)到810(9)设定为存储“0”数据。由移位寄存器810(5)到810(9)锁存的“0”数据值致使对应SHFT(5)到SHFT(9)信号改变为“0”，其导致移位寄存器电路800提供SHFT(0)到SHFT(4)作为“1”及SHFT(5)到SHFT(9)作为“0”。
如先前所描述，在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供包含具有一半为“1”且另一半为“0”的SHFT(0)到SHFT(9)信号的SHFT信号致使相位混合器电路相等地加权输入时钟(例如，O时钟及E时钟)，从而导致DLLR时钟具有由相位混合器电路提供的精细延迟的总范围的一半(50％)的精细延迟。
图10D-1及10D-2展示当经控制以在移位寄存器810(0)到810(4)存储“1”数据且移位寄存器810(5)到810(9)存储“0”数据(例如，图10A-1、10A-2、10C-1及10C-2中所展示的条件)之后每次向右(例如，朝向移位寄存器810(0))将数据移位到一个以上寄存器时的移位寄存器电路800的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器810(0)到810(9)。移位寄存器810(0)到810(4)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由移位寄存器810(5)存储并通过缓冲器812提供到移位寄存器810(0)到810(4)的mQL节点的“0”数据值经锁存以将所有移位寄存器810(0)到810(4)设定为存储“0”数据。由移位寄存器810(0)到810(4)锁存的“0”数据值致使对应SHFT(0)到SHFT(4)信号改变为“0”，其导致移位寄存器电路800提供全部为“0”的SHFT(0)到SHFT(9)信号。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者不具有加权且另一时钟具有全加权(例如，O时钟不具有加权(0％)且E时钟具有全加权(100％))，且所得DLLR时钟具有基于全加权时钟的时序(例如，基于E时钟的时序而不是O时钟的时序)。
如由图10A-1到10D-2的实例所图解说明，移位寄存器电路800可经控制以每次向左或向右将数据移位到一个以上寄存器。在特定实例中，数据每次在移位寄存器810(0)到810(9)的两个群组之间移位。数据值由移位寄存器的群组改变。如先前所描述，移位寄存器级810(0)到810(9)被划分为移位寄存器的两个群组，以向左或向右提供到移位寄存器的两个不同群组的数据的移位：(1)移位寄存器810(0)到810(4)；及(2)移位寄存器810(5)到810(5)。以此方式，由精细相位调整电路提供的精细延迟可经迅速调整以提供三种不同精细延迟中的一者，而非限于每次由一个移位寄存器810递增地调整。在移位寄存器电路800的实例中，精细延迟可在以下各项之间被迅速地调整：(1)第一及第二时钟各50％权重；(2)第一时钟100％及第二时钟0％；及(3)第一时钟0％及第二时钟100％。与递增精细延迟调整相比，迅速调整精细延迟可在初始化期间提供时钟产生器电路的更快锁定。
将参考图11-1及11-2描述根据本发明的实施例的移位寄存器电路800的操作。如先前所描述，移位寄存器电路800可经控制以每次向左(例如，朝向移位寄存器810(9))或向右(例如，朝向移位寄存器810(0))将数据移位到一个寄存器。数据值由个别移位寄存器改变。EnFineShiftF信号为低逻辑电平以控制移位寄存器电路800以此方式操作。图11-1及11-2图解说明根据本发明的实施例的移位寄存器电路800以此方式的实例操作。
图11-1及11-2展示当经控制以在移位寄存器810(0)到810(4)存储“1”数据且移位寄存器810(5)到810(9)存储“0”数据之后每次向左(例如，朝向移位寄存器810(9))将数据移位到一个寄存器时的移位寄存器电路800的条件。EnFineShiftF处于低逻辑电平使得QR及QL节点被输入到移位寄存器810(0)到810(9)。在图11-1及11-2中，移位寄存器810(5)由SRight及SRightF信号控制以在相应Q节点处输出QR节点处的数据。因此，由移位寄存器810(4)存储并从移位寄存器810(5)的左Q节点提供到QR节点的“1”数据值经锁存以将移位寄存器810(5)设定为存储“1”数据。由移位寄存器810(5)锁存的“1”数据值致使对应SHFT(5)信号改变为“1”，其导致移位寄存器电路800提供SHFT(0)到SHFT(5)作为“1”及SHFT(6)到SHFT(9)作为“0”。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供包含具有“1”的SHFT(0)到SHFT(5)信号及具有“0”的SHFT(6)到SHFT(9)的SHFT信号致使相位混合器电路将第一时钟加权60％及将第二时钟加权40％(例如，O时钟加权60％且E时钟40％)以提供具有更多地基于第一时钟的时序，特定来说，由相位混合器电路提供的相对于第一时钟的精细延迟的总范围的40％(例如，时序比第二时钟更接近第一时钟)的DLLR时钟。每次向左或向右到一个移位寄存器的数据的额外递增移位可如先前所描述地通过使EnFineShiftF信号处于低逻辑电平且使用SRight及SRightF信号控制移位方向来执行(例如，控制应用数据的哪个节点用于提供输出)。
如由图11-1及11-2所图解说明，移位寄存器电路800还可经控制以每次向左或向右将数据移位到一个寄存器以递增地改变SHFT(0)到SHFT(9)信号。数据值由个别移位寄存器改变。递增改变提供最小延迟调整。在具有10个移位寄存器以提供10个别控制信号的移位寄存器电路800中，由一个移位寄存器每次向左或向右移位数据致使精细延迟以精细延迟的总范围的10％的增量改变。也就是说，延迟可通过精细延迟的总范围的最少10％来调整。通过提供可每次将数据移位到一个移位寄存器(例如，先前参考图11-1及11-2所描述)及也每次将数据移位到一个以上寄存器(例如，先前参考图10A-1到10D-2所描述)的移位寄存器电路，由精细相位调整电路提供的精细延迟可例如在初始化之后在正常操作期间被递增地调整，以及例如在时钟产生器电路的初始化期间被迅速调整。
图12-1及12-2是根据本发明的实施例的移位寄存器电路1200的示意图。在本发明的一些实施例中，移位寄存器电路1200可包含在图5的移位寄存器电路520中。
移位寄存器电路1200包含移位寄存器1210(0)到1210(9)。移位寄存器1210(0)到1210(9)经串联耦合且接收各种控制信号及时钟。移位寄存器1210(0)到1210(9)接收控制移位寄存器从哪个节点接收数据的控制信号SRight及SRightF。举例来说，有效SRight信号(例如，高逻辑电平)及无效SRightF信号控制移位寄存器1210接收提供到移位寄存器1210的输入节点QR或mQR的数据，并响应于移位时钟FSclkD及FSclkDF将数据提供到输出节点Q(例如，左Q节点及右Q节点)。无效SRight信号(例如，低逻辑电平)及有效SRightF信号控制移位寄存器1210接收提供到移位寄存器1210的输入节点QL或mQL节点的数据，并响应于FSclkD及FSclkDF时钟将数据提供到左Q节点及右Q节点。FSclkD与FSclkDF时钟互补。
选择将哪个输入数据(例如，在QR及QL节点处接收的数据或在mQR及mQL节点处接收的数据)提供到左及右Q节点由控制信号EnFineShiftF控制。举例来说，有效EnFineShiftF信号(例如，低逻辑电平)控制移位寄存器1210(0)到1210(9)提供来自相应QR及QL节点的数据，而无效EnFineShiftF信号(例如，高逻辑电平)控制移位寄存器1210(0)到1210(9)提供来自相应mQR及mQL节点的数据。
复位信号RstF也被提供到移位寄存器1210(0)到1210(9)。有效RstF信号(例如，低逻辑电平)控制移位寄存器1210(0)到1210(9)复位到已知数据值，所述已知数据值基于到相应移位寄存器1210(0)到1210(9)的输入数据。
移位寄存器1210(0)在其QR及mQR节点处被提供来自反相器电路1202的输出。反相器电路1202具有耦合到低逻辑电平电力供应的输入，从而致使反相器电路1202将高逻辑电平输入提供到移位寄存器1210(0)的QR节点及移位寄存器1210(0)及1210(1)的mQR节点。移位寄存器1210(1)在其QR节点处接收来自移位寄存器1210(0)的左Q节点的输出；移位寄存器1210(2)在其QR节点处接收来自移位寄存器1210(1)的左Q节点的输出；移位寄存器1210(3)在其QR节点处接收来自移位寄存器1210(2)的左Q节点的输出；且移位寄存器1210(4)在其QR节点处接收来自移位寄存器1210(3)的左Q节点的输出。移位寄存器1210(4)的左Q节点将其输出提供到移位寄存器1210(5)的QR节点及缓冲器1214。来自移位寄存器1210(1)的左Q节点的输出也通过缓冲器1211提供到移位寄存器1210(2)到1210(4)的mQR节点。
另外，移位寄存器1210(0)在其QL节点处接收来自移位寄存器1210(1)的右Q节点的输出；移位寄存器1210(1)在其QL节点处接收来自移位寄存器1210(2)的右Q节点的输出；移位寄存器1210(2)在其QL节点处接收来自移位寄存器1210(3)的右Q节点的输出；且移位寄存器1210(3)在其QL节点处接收来自移位寄存器1210(4)的右Q节点的输出。移位寄存器1210(2)的右Q节点的输出也通过缓冲器1213提供到移位寄存器1210(1)及1210(0)的mQL节点。移位寄存器1210(4)在其QL节点处接收来自移位寄存器1210(5)的右Q节点的输出。来自移位寄存器1210(5)的右Q节点的输出也经由缓冲器1212提供到移位寄存器1210(2)到1210(4)的mQL节点。
移位寄存器1210(9)在其QL及mQL节点处被提供来自反相器电路1204的输出。反相器电路1204具有耦合到高逻辑电平电力供应的输入，从而致使反相器电路1204将低逻辑电平输入提供到移位寄存器1210(9)及移位寄存器1210(9)及1210(8)的mQL节点。移位寄存器1210(8)在其QL节点处接收来自移位寄存器1210(9)的右Q节点的输出；移位寄存器1210(7)在其QL节点处接收来自移位寄存器1210(8)的右Q节点的输出；移位寄存器1210(6)在其QL节点处接收来自移位寄存器1210(7)的右Q节点的输出；且移位寄存器1210(5)在其QL节点处接收来自移位寄存器1210(6)的右Q节点的输出。移位寄存器1210(8)的右Q节点的输出也经由缓冲器1215提供到移位寄存器1210(5)到1210(7)的mQL节点。
另外，移位寄存器1210(9)在其QR节点处接收来自移位寄存器1210(8)的左Q节点的输出；移位寄存器1210(8)在其QR节点处接收来自移位寄存器1210(7)的左Q节点的输出；移位寄存器1210(7)在其QR节点处接收来自移位寄存器1210(6)的左Q节点的输出；且移位寄存器1210(6)在其QR节点处接收来自移位寄存器1210(5)的左Q节点的输出。移位寄存器1210(5)在其QR节点处接收来自移位寄存器1210(4)的左Q节点的输出。来自移位寄存器1210(4)的左Q节点的输出也经由缓冲器1214提供到移位寄存器1210(5)到1210(7)的mQR节点。来自移位寄存器1210(7)的左Q节点的输出也通过缓冲器1216提供到移位寄存器1210(8)及1210(9)的mQR节点。
移位寄存器1210(0)到1210(9)中的每一者进一步将输出从其相应右Q节点提供到相应寄存器1220(0)到1220(9)。来自右Q节点的输出由相应寄存器1220(0)到1220(9)存储，所述寄存器各自提供相应控制信号SHFT(0)到SHFT(9)。SHFT(0)到SHFT(9)信号可包含在控制信号SHFT中。在本发明的一些实施例中，SHFT(0)到SHFT(9)信号包含在可提供到(举例来说)相位混合器以在提供输出时钟DLLR中控制输入时钟(例如，O时钟及E时钟)的加权的SHFT信号中。
缓冲器1211到1216在图12-1及12-2中展示为包含串联耦合的反相器电路。然而，在本发明的其它实施例中，也可使用包含替代或额外电路的缓冲器。
如下文将更详细描述，移位寄存器电路1200可经控制以每次向左(例如，朝向移位寄存器1210(9))或向右(例如，朝向移位寄存器1210(0))将数据移位到一个以上寄存器。数据值由移位寄存器的群组改变。移位寄存器电路1200还可经控制以每次向左或向右将数据移位到一个寄存器。数据值由个别移位寄存器改变。与图8-1及8-2的移位寄存器电路800相比，移位寄存器电路1200具有移位寄存器级1210(0)到1210(9)，所述移位寄存器级被划分为移位寄存器的四个群组，以向左或向右针对移位寄存器的四个不同群组而不是就图8-1及8-2的移位寄存器电路800来说的移位寄存器的两个不同群组提供数据的移位。移位寄存器电路1200的移位寄存器的四个群组为：(1)移位寄存器1210(0)及1210(1)；(2)移位寄存器1210(2)到1210(4)；(3)移位寄存器1210(5)到1210(7)；及(4)移位寄存器1210(8)及1210(9)。每次针对一个寄存器或多个寄存器的移位操作的控制由EnFineShiftF信号提供。
将参考图13A-1到13G-2描述根据本发明的实施例的移位寄存器电路1200的操作。如先前所描述，移位寄存器电路1200可经控制以每次向左或向右将数据移位到一个以上寄存器。数据值由移位寄存器的群组改变。EnFineShiftF信号为高逻辑电平以控制移位寄存器电路1200以此方式操作。图13A-1到13G-2图解说明根据本发明的各种实施例的移位寄存器电路1200以此方式的操作。
图13A-1及13A-2展示在有效RstF信号的复位之后的移位寄存器电路1200的条件。RstF信号被选通到低逻辑电平，其致使移位寄存器1210(0)到1210(9)复位到已知数据值。当RstF信号返回到高逻辑电平时，初始数据值由移位寄存器1210(0)到1210(9)存储，如在图13A-1及13A-2中所展示。举例来说，移位寄存器1210(0)到1210(4)经复位且存储高逻辑数据值(例如，“1”)(例如，移位寄存器1210(0)到1210(4)包含配置为设定型触发器的移位级)，且移位寄存器1210(5)到1210(9)经复位且存储低逻辑数据值(例如，“0”)(例如，移位寄存器1210(5)到1210(9)包含配置为复位型触发器的移位级)。
因此，如由图13A-1及13A-2所展示，在有效RstF信号对移位寄存器电路1200的复位之后，移位寄存器1210(0)到1210(4)被设定为“1”且移位寄存器1210(5)到1210(9)被设定为“0”。由寄存器1220(0)到1220(9)提供的对应SHFT信号包含SHFT(0)到SHFT(4)作为“1”及SHFT(5)到SHFT(9)作为“0”。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路(例如，图5的相位混合器电路510)的本发明的实施例中，在移位寄存器电路1200的复位之后，提供到相位混合器电路的时钟(例如，O时钟及E时钟)被相等地加权且所得DLLR时钟具有由相位混合器电路提供的精细延迟的总范围的一半(50％)的精细延迟。
图13B-1及13B-2展示当经控制以在移位寄存器1210(0)到1210(4)存储“1”数据且移位寄存器1210(5)到1210(9)存储“0”数据(例如，如在图13A-1及13A-2中所展示的条件)之后每次向左(例如，朝向移位寄存器1210(9))将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平，且因此来自mQR节点的数据输入由移位寄存器1210(0)到1210(4)锁存，且来自mQL节点的数据输入由移位寄存器1210(5)到1210(9)锁存。移位寄存器1210(5)到1210(7)由SRight及SRightF信号控制以在相应Q节点处输出mQR节点处的数据。因此，由移位寄存器1210(4)存储并通过缓冲器1214提供到移位寄存器1210(5)到1210(7)的mQR节点的“1”数据值经锁存以将所有移位寄存器1210(5)到1210(7)设定为存储“1”数据。然而，移位寄存器1210(8)及1210(9)继续存储“0”数据。由移位寄存器1210(5)到1210(7)锁存的“1”数据值致使对应SHFT(5)到SHFT(7)信号改变为“1”，其导致移位寄存器电路1200提供为“1”的SHFT(0)到SHFT(7)信号及为“0”的SHFT(8)及SHFT(9)信号。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者具有大约4/5加权且另一时钟具有大约1/5加权(例如，O时钟具有80％加权且E时钟具有20％加权)。所得DLLR时钟具有基于80％及20％加权的时序(例如，大部分基于O时钟的时序)。
图13C-1及13C-2展示当经控制以在移位寄存器1210(0)到1210(7)存储“1”数据且移位寄存器1210(8)及1210(9)存储“0”数据(例如，如在图13B-1及13B-2中所展示的条件)之后每次向左将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器1210(0)到1210(9)。移位寄存器1210(8)及1210(9)由SRight及SRightF信号控制以在相应Q节点处输出mQR节点处的数据。因此，由移位寄存器1210(7)存储并通过缓冲器1216提供到移位寄存器1210(8)及1210(9)的mQR节点的“1”数据值经锁存以将移位寄存器1210(8)及1210(9)设定为存储“1”数据。由移位寄存器1210(8)及1210(9)锁存的“1”数据值致使对应SHFT(8)及SHFT(9)信号改变为“1”，其导致移位寄存器电路1200提供全部为“1”的SHFT(0)到SHFT(9)信号。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者具有全加权且另一时钟不具有加权(例如，O时钟具有全加权(100％)且E时钟不具有加权(0％))，且所得DLLR时钟具有基于全加权时钟的时序(例如，基于O时钟的时序而不是E时钟的时序)。
图13D-1及13D-2展示当经控制以在所有移位寄存器120(0)到1210(9)存储“1”数据(例如，如在图13C-1及13C-2中所展示的条件)之后每次向右(例如，朝向移位寄存器1210(0))将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器1210(0)到1210(9)。移位寄存器1210(8)及1210(9)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由反相器1204提供并提供到移位寄存器1210(8)及1210(9)的mQL节点的“0”数据值经锁存以将移位寄存器1210(8)及1210(9)设定为存储“0”数据。由移位寄存器1210(8)及1210(9)锁存的“0”数据值致使对应SHFT(8)及SHFT(9)信号改变为“0”，其导致移位寄存器电路1200提供SHFT(0)到SHFT(7)作为“1”及SHFT(8)及SHFT(9)作为“0”。
如先前所描述，在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者具有大约4/5加权且另一时钟具有大约1/5加权(例如，O时钟具有80％加权且E时钟具有20％加权。所得DLLR时钟具有基于80％及20％加权的时序(例如，大部分基于O时钟的时序)。
图13E-1及13E-2展示当经控制以在移位寄存器1210(0)到1210(7)存储“1”数据且移位寄存器1210(8)及1210(9)存储“0”数据(例如，图13B-1、13B-2、13D-1及13D-2中所展示的条件)之后每次向右将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器1210(0)到1210(9)。移位寄存器1210(5)到1210(7)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由移位寄存器1210(8)存储并通过缓冲器1215提供到移位寄存器1210(5)到1210(7)的mQL节点的“0”数据值经锁存以将移位寄存器1210(5)到1210(7)设定为存储“0”数据。由移位寄存器1210(5)到1210(7)锁存的“0”数据值致使对应SHFT(5)到SHFT(7)信号改变为“0”，其导致移位寄存器电路1200提供SHFT(0)到SHFT(4)作为“1”及SHFT(5)到SHFT(9)作为“0”。
如先前所描述，在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供包含具有一半为“1”且另一半为“0”的SHFT(0)到SHFT(9)信号的SHFT信号致使相位混合器电路相等地加权输入时钟(例如，O时钟及E时钟)，从而导致DLLR时钟具有由相位混合器电路提供的精细延迟的总范围的一半(50％)的精细延迟。
图13F-1及13F-2展示当经控制以在移位寄存器1210(0)到1210(4)存储“1”数据且移位寄存器1210(5)到1210(9)存储“0”数据(例如，图13A-1、13A-2、13E-1及13E-2中所展示的条件)之后每次向右(例如，朝向移位寄存器1210(0))将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器1210(0)到1210(9)。移位寄存器1210(2)到1210(4)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由移位寄存器1210(5)存储并通过缓冲器1212提供到移位寄存器1210(2)到1210(4)的mQL节点的“0”数据值经锁存以将移位寄存器1210(2)到1210(4)设定为存储“0”数据。由移位寄存器1210(2)到1210(4)锁存的“0”数据值致使对应SHFT(2)到SHFT(4)信号改变为“0”，其导致移位寄存器电路1200提供SHFT(0)及SHFT(1)作为“1”及SHFT(2)到SHFT(9)作为“0”。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者具有大约1/5加权且另一时钟具有大约4/5加权(例如，O时钟具有20％加权且E时钟具有80％加权。所得DLLR时钟具有基于20％及80％加权的时序(例如，大部分基于E时钟的时序)。
图13G-1及13G-2展示当经控制以在移位寄存器1210(0)及1210(1)存储“1”数据且移位寄存器1210(2)到1210(9)存储“0”数据(例如，图13F-1及13F-2中所展示的条件)之后每次向右将数据移位到一个以上寄存器时的移位寄存器电路1200的条件。EnFineShiftF处于高逻辑电平使得mQR及mQL节点被输入到移位寄存器1210(0)到1210(9)。移位寄存器1210(0)及1210(1)由SRight及SRightF信号控制以在相应Q节点处输出mQL节点处的数据。因此，由移位寄存器1210(2)存储并通过缓冲器1213提供到移位寄存器1210(0)及1210(1)的mQL节点的“0”数据值经锁存以将移位寄存器1210(0)及1210(1)设定为存储“0”数据。由移位寄存器1210(0)及1210(1)锁存的“0”数据值致使对应SHFT(0)及SHFT(1)信号改变为“0”，其导致移位寄存器电路1200提供全部为“0”的SHFT(0)到SHFT(9)信号。
在其中SHFT(0)到SHFT(9)信号被提供到相位混合器电路的本发明的实施例中，提供到相位混合器电路的时钟中的一者不具有加权且另一时钟具有全加权(例如，O时钟不具有加权(0％)且E时钟具有全加权(100％))，且所得DLLR时钟具有基于全加权时钟的时序(例如，基于E时钟的时序而不是O时钟的时序)。
如由图13A-1到13G-2的实例所图解说明，移位寄存器电路1200可经控制以每次向左或向右将数据移位到一个以上寄存器。数据值由移位寄存器的群组改变。在特定实例中，每次数据被移位到移位寄存器1210(0)到1210(9)的群组。如先前所描述，移位寄存器级1210(0)到1210(9)被划分为移位寄存器的四个群组以向左或向右提供到移位寄存器的四个不同群组的数据的移位：(1)移位寄存器1210(0)及1210(1)；(2)移位寄存器1210(2)到1210(4)；(3)移位寄存器1210(5)到1210(7)；及(4)移位寄存器1210(8)及1210(9)。以此方式，由精细相位调整电路提供的精细延迟可经迅速调整以提供五种不同精细延迟中的一者，而非每次由一个移位寄存器1210递增地调整。在移位寄存器电路1200的实例中，精细延迟可在以下各项之间被迅速地调整：(1)第一及第二时钟各50％权重；(2)第一时钟80％及第二时钟20％；(3)第一时钟100％及第二时钟0％；(4)第一时钟20％及第二时钟80％；及(5)第一时钟0％及第二时钟100％。与递增精细延迟调整相比，通过精细延迟的非序列步骤迅速调整精细延迟可在初始化期间提供时钟产生器电路的更快锁定。与移位寄存器电路800相比，移位寄存器电路1200具有以更大精确度促进精细延迟的迅速调整的额外特征。
如先前所描述，移位寄存器电路1200还可经控制以每次向左(例如，朝向移位寄存器1210(9))或向右(例如，朝向移位寄存器1210(0))将数据移位到一个寄存器。数据值由个别移位寄存器改变。EnFineShiftF信号为低逻辑电平以控制移位寄存器电路1200以此方式操作。用以每次向左或向右将数据移位到一个寄存器的移位寄存器电路1200的操作类似于如先前参考图11-1及11-2所描述的操作。
具有10个移位寄存器以提供10个别控制信号，每次由一个移位寄存器向左或向右移位数据的移位寄存器电路1200致使精细延迟以精细延迟的总范围的10％的增量改变。也就是说，延迟可以精细延迟的总范围的最少10％来调整。通过提供每次可将数据移位到一个移位寄存器(例如，先前参考图11-1及11-2所描述)及也每次将数据移位到一个以上寄存器(例如，先前参考图13A-1到13G-2所描述)的移位寄存器电路，由精细相位调整电路提供的精细延迟可例如在初始化之后在正常操作期间被递增地调整，以及例如在时钟产生器电路的初始化期间被迅速地调整。
根据前述内容将了解，尽管本文中已出于图解说明目的描述本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明的范围不应限于本文中所描述的具体实施例中的任一者。

Claims (20)

1.一种用于时钟同步的设备，其包括：
移位寄存器，
所述移位寄存器包括彼此串联耦合的多个寄存器，
所述多个寄存器被分组为寄存器的第一群组及寄存器的第二群组，寄存器的所述第一群组包括第一及第二寄存器，寄存器的所述第二群组包括第三寄存器，
寄存器的所述第一群组中的所述第一及第二寄存器经配置以共同接收寄存器的所述第二群组中的所述第三寄存器的输出，使得所述第一及第二寄存器两者响应于移位时钟而存储所述第三寄存器的所述输出。
2.根据权利要求1所述的设备，其中所述多个寄存器中的每一者经配置以接收启用信号，当所述启用信号被启用时，所述启用信号启用所述第一及第二寄存器以存储所述寄存器的所述第二群组中的所述第三寄存器的值。
3.根据权利要求2所述的设备，其中所述寄存器的所述第二群组经配置以共同接收所述寄存器的所述第一群组中的第四寄存器的输出，使得所述寄存器的所述第二群组响应于移位时钟而存储所述第四寄存器的所述输出的值。
4.根据权利要求3所述的设备，其中所述多个寄存器中的每一者经配置以接收控制信号，所述控制信号启用以控制是所述寄存器的所述第一群组存储所述值还是所述寄存器的所述第二群组存储所述值。
5.根据权利要求4所述的设备，其中所述多个寄存器中的每一者经配置以接收复位信号，所述复位信号将初始值设定到所述多个寄存器中的每一者中。
6.根据权利要求5所述的设备，其中当所述启用信号被停用时，所述寄存器的所述第一群组中的仅一个寄存器经配置以响应于所述移位时钟而存储所述第三寄存器的所述输出的所述值。
7.一种用于时钟同步的设备，其包括：
相位混合器电路，其经配置以接收第一及第二时钟并基于所述第一及第二时钟提供输出时钟，其中所述第一与第二时钟相对于彼此具有相位差；及
移位寄存器电路，其经配置以将控制信号提供到所述相位混合器电路以调整所述输出时钟的延迟，所述移位寄存器电路包含串联耦合的多个寄存器，所述多个寄存器中的每一寄存器经配置以接收移位时钟且进一步经配置以存储相应数据值，并基于经存储的所述相应数据值提供所述控制信号中的相应一者，所述移位寄存器电路经配置以在第一模式中响应于所述移位时钟每次由一个以上寄存器改变由所述多个寄存器存储的所述相应数据值，且经配置以在第二模式中响应于所述移位时钟每次由一个寄存器改变经存储用于所述多个寄存器的所述相应数据值。
8.根据权利要求7所述的设备，其中所述多个寄存器包括：
移位寄存器的第一群组及移位寄存器的第二群组，
其中移位寄存器的所述第一群组经配置以共同接收来自移位寄存器的所述第二群组中的移位寄存器的所述相应数据值，且
其中移位寄存器的所述第二群组经配置以共同接收移位寄存器的所述第一群组中的移位寄存器的所述相应数据值。
9.根据权利要求8所述的设备，其中所述多个寄存器进一步包括：
移位寄存器的第三群组，
其中移位寄存器的所述第三群组经配置以共同接收来自移位寄存器的所述第二群组中的第二移位寄存器的所述相应数据值，且
其中移位寄存器的所述第二群组经配置以共同接收移位寄存器的所述第三群组中的移位寄存器的所述相应数据值。
10.根据权利要求8所述的设备，其中移位寄存器的所述第一群组中的第二移位寄存器经配置以接收来自移位寄存器的所述第一群组中的所述移位寄存器的所述相应数据值，且进一步经配置以将移位寄存器的所述第一群组中的所述第二移位寄存器的所述相应数据值提供到移位寄存器的所述第一群组中的所述移位寄存器。
11.根据权利要求7所述的设备，其中所述相位混合器电路包括：
第一驱动器电路，其经配置而以基于来自所述移位寄存器的所述控制信号的驱动强度将所述第一时钟提供到输出节点；及
第二驱动器电路，其经配置而以基于来自所述移位寄存器的所述控制信号的驱动强度将所述第二时钟提供到所述输出节点。
12.根据权利要求7所述的设备，其中所述多个寄存器中的寄存器包括：
移位级，其经配置以接收所述移位时钟且经配置以响应于所述移位时钟而将输入节点处的数据值移位到输出节点；
第一多路复用器电路，其经配置以接收第一、第二、第三及第四数据值节点处的数据值并响应于第一多路复用器控制信号提供来自所述第一及第三数据值节点或来自所述第二及第四数据值节点的所述数据值；及
第二多路复用器电路，其经配置以接收由所述第一多路复用器提供的所述数据值并响应于第二多路复用器控制信号将由所述第一多路复用器提供的所述数据值中的一者提供到所述移位级的所述输入节点。
13.一种用于时钟同步的方法，其包括：
在相位混合器电路的正常操作期间通过最小延迟调整来调整所述相位混合器电路的延迟；及
在所述相位混合器电路的初始化期间通过大于所述最小延迟调整来调整所述相位混合器电路的所述延迟，其中通过大于所述最小延迟调整来调整所述相位混合器电路的所述延迟是由多个串联耦合的移位寄存器提供的。
14.根据权利要求13所述的方法，其中通过所述最小延迟调整来调整所述相位混合器电路的延迟包括：激活或解除激活包含在所述相位混合器电路中的一个信号驱动器电路。
15.根据权利要求13所述的方法，其中通过大于所述最小延迟调整来调整所述相位混合器电路的延迟包括：同时激活或解除激活包含在所述相位混合器电路中的多个信号驱动器电路。
16.根据权利要求13所述的方法，其中通过所述最小延迟调整来调整所述相位混合器电路的所述延迟包括：每次针对多个串联耦合的移位寄存器改变一个移位寄存器的数据值，且其中通过大于所述最小延迟调整来调整所述相位混合器电路的所述延迟包括：针对所述多个串联耦合的移位寄存器改变移位寄存器的群组的数据值。
17.一种用于时钟同步的方法，其包括：
改变由多个移位寄存器存储的数据值，
其中所述数据值在第一操作模式期间由所述多个移位寄存器中的移位寄存器的群组改变，且
其中所述数据值在第二操作模式期间由所述多个移位寄存器中的个别移位寄存器改变，且其中所述多个移位寄存器经串联耦合。
18.根据权利要求17所述的方法，其中所述多个移位寄存器中的移位寄存器的第一群组包含所述多个移位寄存器的一半且所述多个移位寄存器中的移位寄存器的第二群组包含所述多个移位寄存器的另一半。
19.根据权利要求17所述的方法，其中所述数据值由个别移位寄存器通过改变所述多个移位寄存器中的邻近移位寄存器的所述数据值来改变。
20.根据权利要求17所述的方法，其进一步包括：将所述多个移位寄存器中的移位寄存器的第一群组设定为第一数据值，及将所述多个移位寄存器中的移位寄存器的第二群组设定为第二数据值，所述第二数据值不同于所述第一数据值。
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