CN110827875B - 具有时序调整机构的电子装置 - Google Patents

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Abstract

本发明涉及一种具有时序调整机构的电子装置。一种电子装置包含：可变延迟电路，其经配置以调整可变延迟输入的延迟以用于产生输出信号；决策电路，其耦合到所述可变延迟，所述决策电路经配置以：产生用于所述可变延迟电路的起始信号以开始测量粗糙延迟，产生用于所述可变延迟电路的停止信号以停止测量所述粗糙延迟，及至少部分基于测量所述粗糙代码产生反相决策信号；及输入选择电路，其耦合到所述可变延迟电路及所述决策电路，所述输入选择电路经配置以在产生所述可变延迟输入时基于所述反相决策信号控制时钟输入的相位。

Description

具有时序调整机构的电子装置
技术领域
所揭示实施例涉及电子装置，且特定来说，涉及具有时序调整机构的半导体装置。
背景技术
电子装置，例如半导体装置、存储器芯片(例如，动态随机存取存储器(DRAM)装置)、微处理器芯片及成像器芯片，可包含一或多个时序电路。举例来说，所述电子装置，例如半导体裸片，在经配置以处理外部及内部时钟信号的输入/输出(IO)电路中可包含一或多个延迟锁相环(DLL)。DLL通常操作以从输入信号(例如，时钟信号)产生稳定输出信号。DLL可基于控制/调整外部提供的输入信号的相位(例如，时间延迟)产生输出信号。
DLL可包含延迟线，其经配置以对输入信号的相位提供可变调整。然而，在传统DLL中，延迟线可消耗相对较大的功率量，有功功率及待机功率两者。此外，延迟线可为主要时钟抖动源。在一些传统设计中，延迟线可对IO电路的总功耗提供相对较大(例如，相对于DLL或时钟电路内的其它组件)的影响。功耗可以较低数据速率增加，这是因为较长延迟线可经激活以支持较低数据速率。
发明内容
本发明的一方面提供一种电子装置，其包括：可变延迟电路，其经配置以调整可变延迟输入的延迟以用于产生输出信号；决策电路，其耦合到所述可变延迟电路，所述决策电路经配置以：产生用于所述可变延迟电路的起始信号以开始测量粗糙延迟，产生用于所述可变延迟电路的停止信号以停止测量所述粗糙延迟，及至少部分基于测量所述粗糙延迟产生反相决策信号；及输入选择电路，其耦合到所述可变延迟电路及所述决策电路，所述输入选择电路经配置以：接收时钟输入，及基于所述反相决策信号，在产生所述可变延迟输入时控制所述时钟输入的相位。
本发明的另一方面提供一种延迟锁相环(DLL)初始化电路，其包括：输入选择电路，其经配置以产生匹配输入信号或作为输入信号的反相的信号；可变延迟线，其耦合到所述输入选择电路，所述可变延迟线经配置以将可变延迟量添加到来自所述输入选择电路的所述信号；及决策电路，其耦合到所述输入选择电路及所述可变延迟线，所述决策电路经配置以：基于所述输入信号及所述输入信号的处理结果的反馈产生起始信号及停止信号，及基于用于控制来自所述输入选择电路的所述信号的相位的所述输入信号产生反相决策信号，其中：所述起始信号及所述停止信号用于测量粗糙延迟，所述反相决策信号控制所述输入选择电路的操作，所述粗糙延迟及所述反相决策信号提供用于所述DLL的初始时序。
本发明的另一方面提供一种操作电子装置的方法，所述方法包括：基于来自延迟锁相环(DLL)外的源的输入时钟信号产生时钟参考信号；基于起因于允许所述时钟参考信号首先行进穿过所述电子装置或其部分的模型延迟信号产生起始信号；基于在产生所述起始信号之后发生的所述时钟参考信号中的转换产生停止信号；测量所述起始信号与所述停止信号之间的粗糙代码，其中所述粗糙代码表示用于产生输出信号的所述时钟参考信号的转换之间的偏移持续时间；及根据用于产生所述停止信号的所述时钟参考信号的所述转换的方向产生反相决策信号，其中所述反相决策信号用于控制用于产生所述输出信号的所述时钟参考信号的相移。
附图说明
图1是根据本发明的实施例的存储器装置的框图。
图2是根据本发明的实施例的实例时钟分布电路的框图。
图3是根据本发明的实施例的初始化过程的框图。
图4是根据本发明的实施例的电子装置的电路图。
图5是根据本发明的实施例的电子装置的电路图。
图6说明根据本发明的实施例的时序信号的详细实例。
图7说明根据本发明的实施例的DLL初始化的时序图。
图8说明根据本发明的实施例的操作电子系统的实例方法。
图9是根据本发明的实施例的包含电子装置的系统的示意图。
具体实施方式
本文揭示的技术涉及电子装置(例如，半导体级装置、存储器装置等)、具有电子装置的系统及初始化信号的时序对准/调整过程的电子装置的操作或制造的相关方法。在一些实施例中，电子装置，例如图1中说明的存储器装置(例如，DRAM)，可包含经配置以处理时钟信号的IO电路。举例来说，电子装置可包含时钟输入电路或内部时钟电路，所述内部时钟电路经配置以基于外部提供的时钟信号产生一或多个内部信号(例如，时钟信号)。时钟电路可包含DLL，其包含经配置以在产生所述内部信号时对所述输入信号提供可变调整的可变延迟线。
时钟电路可包含初始化电路，其经配置以初始地确定调整量，例如针对输入信号的相位，针对DLL及/或其中的可变延迟线的调整量。在确定调整量时，电子装置可在可变延迟线之前使输入信号反相而非使输入信号延迟超过180度相移。基于使输入信号反相及将相移限制到小于180度，电子装置在产生内部信号时可降低或最小化可变延迟线的长度。在一些实施例中，电子装置可经配置以在DLL初始化过程期间确定反相决策。换句话来说，在DLL初始化过程期间(例如使用DLL初始化电路)，可在电子装置内部进行时输入时钟信号反相的决策。因此，电子装置可确定准确延迟量(例如，最小化可变延迟线长度的量)而无需增加电路大小。因而，作为DLL初始化过程的部分，确定反相决策可降低由可变延迟线消耗的功率而不会增加设计复杂性。
图1是根据本发明的实施例的存储器装置100(例如，半导体存储器装置，例如DRAM装置)的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个库(例如，图1的实例中的库0到15)，且每一库可包含多个字线(WL)、多个位线(BL)及布置在字线与位线的相交点处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容性、磁阻、铁电、相变或类似物。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可经提供用于对应位线BL且连接到至少一个相应本地I/O线对(LIOT/B)，所述至少一个相应本地I/O线对又可经由转移栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移栅极可用作开关。存储器阵列150还可包含板线及用于管理其操作的对应电路。
存储器装置100可采用多个外部端子，其包含分别耦合到命令总线及地址总线以接收命令信号182(CMD)及地址信号184(ADDR)的命令及地址端子。存储器装置可进一步包含接收芯片选择信号186(CS)的芯片选择端子、接收时钟信号CK及CKF的时钟端子、接收数据时钟信号WCK及WCKF的数据时钟端子、数据端子DQ、RDQS、DBI及DMI、电力供应器端子VDD、VSS、VDDQ及VSSQ。
命令端子及地址端子可从外部供应有地址信号184及库地址信号。地址信号184及供应到地址端子的库地址信号可经由命令/地址输入电路105转移到地址解码器110。地址解码器110可接收地址信号及将经解码行地址信号(XADD)供应到行解码器140，及将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收库地址信号(BADD)及将库地址信号供应到行解码器140及列解码器145两者。
命令及地址端子可从存储器控制器供应有命令信号182(CMD)、地址信号184(ADDR)及芯片选择信号186(CS)。命令信号182可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。选择信号186可用于选择存储器装置100以响应于提供到命令及地址端子的命令182及地址184。当有效芯片选择信号186提供到存储器装置100时，可解码命令182及地址184且可执行存储器操作。命令信号182可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令(例如，选择字线的行命令信号及选择位线的列命令信号)的电路。内部命令信号还可包含输出及输入激活命令，例如时控命令CMDCK。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由存储器装置100接收到的刷新命令的计数或由存储器装置100执行的自刷新操作的计数)的一或多个寄存器117。
当读取命令经发布且行地址及列地址及时供应有读取命令时，读取数据可从通过这些行地址及列地址标示的存储器阵列150中的存储器单元读取。读取命令可由命令解码器115接收，命令解码器115可将内部命令提供到输入/输出电路160，使得读取数据可从数据端子DQ、RDQS、DBI及DMI经由读取/写入放大器155及输入/输出电路160根据RDQS时钟信号输出。读取数据可在由可编程于存储器装置100中(例如，在模式寄存器(在图1中未展示)中)的读取延时信息RL定义的时间提供。读取延时信息RL可依据CK时钟信号的时钟循环来定义。举例来说，读取延时信息RL可为当提供相关联的读取数据时在读取命令由存储器装置100接收之后CK信号的时钟循环的数目。
当写入命令经发布且行地址及列地址及时供应有所述命令时，写入数据可根据WCK及WCKF时钟信号供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器115接收，命令解码器115可将内部命令提供到输入/输出电路160，使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入于由行地址及列地址标示的存储器单元中。写入数据可在由写入延时WL信息定义的时间提供到数据端子。写入延时WL信息可编程于存储器装置100中，例如，在模式寄存器(在图1中未展示)中。写入延时WL信息可依据CK时钟信号的时钟循环来定义。举例来说，写入延时信息WL可为当接收相关联的写入数据时在由存储器装置100接收写入命令之后CK信号的时钟循环的数目。
电力供应器端子可供应有电力供应器电势VDD及VSS。这些电力供应器电势VDD及VSS可供应到内部电压产生器电路170。内部电压产生器电路170可基于电力供应器电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似物。内部电势VPP可用于行解码器140中，内部电势VOD及VARY可用于存储器阵列150中包含的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
电力供应器端子还可供应有电力供应器电势VDDQ。电力供应器电势VDDQ可与电力供应器电势VSS一起供应到输入/输出电路160。在本发明的实施例中，电力供应器电势VDDQ可为与电力供应器电势VDD相同的电势。在本发明的另一实施例中，电力供应器电势VDDQ可为与电力供应器电势VDD不同的电势。然而，专用电力供应器电势VDDQ可用于输入/输出电路160，使得由输入/输出电路160产生的电力供应器噪声不会传播到其它电路块。
时钟端子及数据时钟端子可供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路120。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且同时在相反时钟电平之间转换。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转换为高时钟电平时，互补时钟信号从高时钟电平转换为低时钟电平，且当时钟信号从高时钟电平转换为低时钟电平时，互补时钟信号从低时钟电平转换为高时钟电平。
时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK及CKF信号及WCK及WCKF信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。举例来说，时钟输入电路120可包含DLL，其经配置以在产生内部时钟信号中调整外部时钟信号的相位。内部时钟信号ICLK可供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号ICLK及时钟启用信号CKE提供各种相位及频率可控内部时钟信号。举例来说，内部时钟电路130可包含时钟路径(在图1中未展示)，其接收内部时钟信号ICLK及将各种时钟信号提供到命令解码器115。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160且可用作用于确定读取数据的输出时序及写入数据的输入时序的时序信号。IO时钟信号可以多个时钟频率提供，使得数据可以不同数据速率从存储器装置100输出及输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低功耗时，较低时钟频率可为合意的。内部时钟信号ICLK还可供应到时序产生器135，且因此可产生各种内部时钟信号。
在一些实施例中，时钟输入电路120可包含初始化电路，其经配置以初始地确定针对DLL的相位调整(例如，时间延迟)量。举例来说，初始化电路可确定对外部输入时钟提供相位调整的可变延迟线的长度。初始化电路可进一步经配置以确定是否将输入信号反相为DLL作为初始化过程的部分。换句话来说，在确定可变延迟线长度时，初始化电路可进行决策以将外部输入时钟反相而非使信号延迟超过180度。
存储器装置100可连接到能够将存储器用于临时或永久信息存储的数个电子装置的任一者或其组件。举例来说，存储器装置100的主机装置可为计算装置，例如桌上型或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)或其某一组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频及/或视频记录仪、车辆、家用电器、玩具或数种其它产品中的任一者。在一个实施例中，主机装置可直接连接到存储器装置100，尽管在其它实施例中，主机装置可间接连接到存储器装置(例如，经过网络连接或通过中间装置)。
图2说明实例时钟分布电路(例如，初始化电路、DLL或其组合)200。时钟分布电路200可经配置以初始化DLL。举例来说，时钟分布电路200可确定初始相位调整或延迟量(例如，可变延迟线的长度)。在一些实施例中，时钟分布电路200可包含于图1的时钟输入电路120中。
时钟分布电路200可包含输入缓冲器202、可变延迟电路206(例如，可变延迟线)、输出缓冲器210、延迟模型212、延迟处理电路214等。输入缓冲器202经配置以从时钟分布200外部的源接收一或多个输入信号，例如外部输入时钟(CK)222及/或其反相(CK#)。输入缓冲器202可耦合到经配置以对输入时钟222提供可变延迟量的可变延迟电路206。可变延迟电路206可产生一或多个输出信号226，例如内部时钟信号(例如，数据选通(DQS)信号或其反相(DQS#))。
可变延迟电路206可基于来自输入缓冲器202的输出(例如，输入延迟信号232)、其处理结果、可变延迟电路206的反馈输出(例如，可变延迟输出234)、其处理结果或其组合产生输出信号226。举例来说，输入缓冲器202可导致输入时钟222延迟及产生输入延迟信号232。可变延迟电路206可基于使输入延迟信号232进一步延迟产生可变延迟输出234。可变延迟电路206可基于可变延迟输出234的反馈确定针对输入延迟信号232的可变延迟量。可变延迟输出234的反馈可受延迟模型212处理/影响。延迟模型212可表示与环路外的电路相关联的延迟，所述电路例如输入缓冲器202、输出缓冲器210、时钟分布网络(输入缓冲器202之后的CK RX树及可变延迟电路206之后的CK树)等。根据延迟模型212的经处理/受影响输出可为模型延迟信号236，其可由延迟处理电路214处理。延迟处理电路214(例如，相位检测器、修整调整电路等)可接收及比较模型延迟信号236及输入延迟信号232。举例来说，延迟处理电路214可确定模型延迟信号236及输入延迟信号232的相对位置/时序。延迟处理电路214可根据所述比较产生可变控制信号238，且可变延迟电路206可基于可变控制信号238控制延迟量。
由时钟分布电路200引入的整体延迟可为锁定之后的时序持续时间242(N·tCK)。锁定之后的时序持续时间242(N·tCK)可为输入时钟222的周期(tCK)的倍数(N)。锁定之后的时序持续时间242还可为第一持续时间244(tD1)、第二持续时间246(tD2)、固有延迟248(tID)、可变线延迟250(tDLL)等的和/组合。举例来说，锁定之后的时序持续时间242可表示为：
N·tCK＝tD1+tD2+tID+tDLL 方程式(1)。
第一持续时间244可为由输入缓冲器202及输入缓冲器202之后的CK RX树引起/引入的延迟。第二持续时间246可为由CK树及输出缓冲器210引起/引入的延迟。第一持续时间244及第二持续时间246的总延迟可匹配与延迟模型212相关联的模型延迟252(tModel)。举例来说，模型延迟252可表示为：
tModel＝tD1+tD2 方程式(2)。
固有延迟248可为由可变延迟电路206固有地引起/引入的延迟。举例来说，固有延迟248可为来自可变延迟电路206的所需的最小延迟量。可变线延迟250可为由可变延迟电路206另外引起/引入的延迟持续时间。
图3说明初始化过程300。初始化过程300可初始化图2的可变延迟电路206(例如，DLL)。初始化过程300可使用移位寄存器304(例如，一组锁存器或触发器)初始化可变延迟线302(例如，可变延迟电路206)等。在一些实施例中，初始化过程300可由图2的时钟分布电路200或可变延迟电路206实施。
初始化过程300可包含接收起始信号312及停止信号314。起始信号312可为用于起始初始化过程300的输入时钟222的边缘(例如，上升边缘)。起始信号312可插入到可变延迟线302中。一旦插入，起始信号312就可传播通过可变延迟线302中的级直到停止信号314到达。随着起始信号312传播，可分接级的值/位置且将其传递到移位寄存器304。当停止信号314到达时，起始信号传播量可捕获于移位寄存器304中。举例来说，初始化过程300可使用起始信号312及停止信号314类似于秒表那样操作。
初始化逻辑(在图3中未展示)可产生表示DLL的测量阶段的测量信号316。测量信号316在测量过程期间可为高，所述测量过程可用于关闭开关，使得可变延迟线302分接值可传递通过且在停止信号314到达时变成由移位寄存器304锁存。测量信号316可用于确定用于DLL锁定过程的初始延迟值。
图4是根据本发明的实施例的电子装置400(例如，半导体裸片/装置，例如针对动态随机存取存储器(DRAM))的电路图。电子装置400可包含时钟分布电路、DLL、初始化电路等。
图4可说明包含时钟分布电路的电子装置400，所述时钟分布电路另外经配置以在DLL初始化过程期间进行输入反相决策。电子装置400可包含使输入时钟信号反相而非配置可变延迟线以将输入信号相移超过180度的电路。电子装置400可包含与初始化过程(例如，初始地确定相移或可变延迟线的长度的过程)的确定成整体的此电路。
电子装置400可包含输入缓冲器402、输入选择器电路404、可变延迟电路406、输出缓冲器410、延迟模型412、决策电路414(例如，延迟及反相处理电路)等。输入缓冲器402、输入选择器电路404、可变延迟电路406、输出缓冲器410、延迟模型412或其实施方案、决策电路414等可直接或间接电耦合到彼此。举例来说，输入缓冲器402的输出部分/端口可直接耦合(例如，使用连接器，例如导线、迹线、总线等)到输入选择器电路404及/或决策电路414的输入部分/端口。输入选择器电路404的输出部分/端口可直接耦合到可变延迟电路406及/或决策电路414。可变延迟电路406的输出可直接耦合到输出缓冲器410及/或延迟模型412或其实施方案。实施延迟模型412之后的输出可直接耦合到决策电路414。
输入缓冲器402可从电子装置400外部的源接收一或多个输入信号462，例如外部输入时钟(CK)及/或其反相(CK#)。输入缓冲器402可产生时钟参考信号471(CLK_REF)，其可相较于输入信号462延迟第一持续时间444(tD1)。时钟参考信号471可传递到输入选择器电路404。
输入选择器电路404可经配置以确定是否要使用所提供的信号或其经反相版本。举例来说，输入选择器电路404可基于各种输入/处理结果(例如，起始信号466、时钟启用482(ClkEn)、反相决策信号486等)产生起始启用信号472(例如，对应于时钟参考信号471)或经反相信号473(例如，起始启用信号472、时钟参考信号471等的反相)。输入选择器电路404的经产生输出(例如，起始启用信号472或经反相信号473)可对应于相较于时钟参考信号471的固有延迟448(tID)。固有延迟448可包含来自输入选择器电路404的延迟、来自可变延迟406的延迟(例如，当粗糙代码等于0时)等。输入选择器电路404的输出作为输入提供到可变延迟电路406。
可变延迟电路406可经配置以对输入信号462提供可变延迟量及产生可变延迟输出474。可变延迟电路406可根据来自初始化电路的粗糙代码值调整/延迟传播信号的时序。举例来说，粗糙代码值(例如，可变延迟输出474)可基于根据来自决策电路414的停止信号468锁存粗糙代码值的移位寄存器(例如，图3的移位寄存器304)产生。所得可变延迟输出474可对应于相较于输入选择器电路404的输出的可变线延迟450(tDLL)。可变延迟输出474可提供到使用输入产生一或多个输出信号464(例如数据选通(DQS)或其反相(DQS#))的输出缓冲器410，所述输出信号464相较于输入信号462延迟/锁定。可变延迟输出474还可通过反馈环路经进一步处理且被提供为用于产生输出信号464的经处理输入。举例来说，可变延迟输出474可作为输入被提供到延迟模型412。
延迟模型412可表示与DLL(例如，可变延迟电路206)外的时钟路径中的电路(例如，输入缓冲器402、输入选择器电路404、输出缓冲器410等)相关联的时序延迟。延迟模型412可产生对应于模型延迟452(tModel)的模型延迟信号475(CK_FB)。模型延迟452可表示对应于DLL外的电路的延迟。举例来说，模型延迟452可基于由输入缓冲器402引起的第一持续时间444及由输出缓冲器410引起的第二持续时间446(tD2)。模型延迟信号475可路由到决策电路414。
决策电路414可一起接收时钟参考信号471与模型延迟信号475。决策电路414可产生起始信号466、停止信号468、反相决策信号486等，其用于控制针对DLL的时序调整/延迟。举例来说，决策电路414可经配置以选择信号同步到/对应于(例如，360°偏移)首先到达决策点处的输入信号或其反相(例如，180°偏移)。因此，决策电路414可产生反相决策信号486。
作为说明性实例，针对第一迭代/传播通过反馈环路，决策电路414可使用模型延迟信号475(例如基于锁存及/或延迟模型延迟信号475)产生起始信号466。第一迭代/传播可对应于信号的180°偏移/延迟，例如针对反相信号。后续迭代/传播通过反馈环路可对应于信号的360°偏移/延迟，例如针对同步输入信号。决策电路414可比较同步信号或经反相信号中的哪一者首先到达。基于两个信号的首先到达者，决策电路414可产生停止信号468。
电子装置400可进一步包含初始化电路420。初始化电路420可耦合(例如，经由直接连接)到输入选择器电路404、决策电路414等。初始化逻辑电路420可经配置以产生控制逻辑信号(例如，时钟启用482、测量信号484等)。
电子装置400可进一步包含时序计数器430。时序计数器430可耦合(例如，经由直接连接)到决策电路414。时序计数器430可经配置以计数/测量针对时钟参考信号471的完成信号周期/循环的倍数(N)。因此，电子装置400可产生对应于相对于输入信号462的锁定之后的时序442的输出信号464。锁定之后的时序442可基于时钟周期(tCK)的倍数(N)，如方程式(1)中表示。
图5是根据本发明的实施例的电子装置500的电路图。图5可说明图4的电子装置400的详细实例。在一些实施例中，电子装置500可包含图4的输入选择器电路404，其进一步包含第一输入选择器502及第二输入选择器504。
第一输入选择器502可经配置以控制用于可变延迟电路(例如，图4的可变延迟电路406、VDL等)的输入类型。举例来说，第一输入选择器502可选择图4的时钟参考信号471或图4的起始信号466作为到可变延迟电路的输入。第一输入选择器502可基于图4的时钟启用482进行选择。举例来说，时钟启用482的‘0’值/状态可用于选择时钟参考信号471，且所述时钟启用的‘1’值/状态可用于选择起始信号466。
第二输入选择器504可经配置以控制用于可变延迟电路的输入的相位。第二输入选择器504可使到可变延迟电路的输入反相(例如，180°相移)。举例来说，第二输入选择器504可使图4的起始启用信号472穿过或使起始启用信号472反相以产生图4的经反相信号473。第二输入选择器504可基于图4的反相决策信号486控制相位。举例来说，第二输入选择器504可在反相决策信号486为低或‘0’时维持相位或输出同步信号(例如，相对于图4的时钟参考信号471及/或输入信号462)。而且，第二输入选择器504可在反相决策信号486为高/1时输出经反相信号473。
在一些实施例中，电子装置500可包含图4的决策电路414，其进一步包含经配置以调整传入信号、产生起始信号466、产生图4的停止信号468、产生反相决策信号486等的电路/模块/装置/等。举例来说，决策电路414可包含修整电路532、起始产生器534、时序处理电路538等。
修整电路532可经配置以调整传入信号。举例来说，修整电路532可调整时钟参考信号471，例如用于产生停止信号468及/或反相决策信号486。修整电路532可通过参考修整582(tREF)修整时钟参考信号471。而且，修整电路532可调整模型延迟信号475，例如用于产生起始信号466。修整电路532可通过反馈修整584(tFB)修整模型延迟信号475。所得信号可被标记可用于起始N计数器(例如，图4的时序计数器430)的内部起始信号(例如，START0)。
起始产生器534可经配置以产生起始信号466。起始产生器534可基于内部起始信号产生起始信号466。在一些实施例中，起始产生器534可包含起始锁存器及起始缓冲器。起始锁存器可向内部起始信号引入锁存器持续时间586(例如，延迟)。此后，起始缓冲器可引入测量持续时间588(例如，另一延迟)。结果(例如，起始锁存器的输出)可为起始信号466。如图5中说明，电子装置500可基于时钟启用482的对应值(例如，高或逻辑值‘1’)输出起始信号466作为图4的起始启用信号472。
时序处理电路538可经配置以产生停止信号468及反相决策信号486。时序处理电路538可包含用于产生停止信号468及反相决策信号486的预处理电路。举例来说，时序处理电路538可包含经配置以产生不同内部信号的第一电路(例如，第一多路复用器，例如用于减小延迟/工作循环失配，及第一锁存器)及第二电路(例如，第二多路复用器，例如用于减小延迟/工作循环失配，及第二锁存器)。第一电路可经配置以产生与时钟参考信号471同步的同步内部停止590(STOP_360)。在一些实施例中，第一电路可基于触发时钟参考信号471或其经修整结果的上升边缘产生同步内部停止590。而且，第二电路可经配置以产生与时钟参考信号471反相(例如，180°偏移)的经反相内部停止592(STOP_180)。第二电路可基于触发时钟参考信号471或其经修整结果的下降边缘产生经反相内部停止592。第一及第二电路可在起始信号466产生之后产生内部停止信号。
在一些实施例中，时序处理电路538可包含经配置以产生停止信号468的停止产生器550。停止产生器550可包含停止决策机构(例如，OR门)，其经配置以比较两个内部停止信号(例如，同步内部停止590及经反相内部停止592)且使用两者中的最快者产生停止信号468。
在一些实施例中，时序处理电路538可包含经配置以产生反相决策信号486的反相决策电路560。反相决策电路560可包含一组决策计时器(例如，第一及第二触发器)，其经配置以取样同步内部停止590的上升边缘处的经反相内部停止592的值(例如，在第一触发器处)及使结果与时钟参考信号471重新同步(例如，在第二触发器处)。最终同步值释放到反相决策机构(例如，AND门)，其经配置以在测量信号484转低时(例如，在初始化完成之后)释放最终值作为反相决策信号486。反相决策信号486可传递到输入选择器电路404的第二多路复用器，其可基于反相决策信号486选择起始启用信号472或经反相信号473作为其输出。
针对初始化过程，电子装置(例如，图4的电子装置400)可通过时钟接收器(例如，输入缓冲器402)接收输入信号462(CK/CK#)，所述时钟接收器可在第一持续时间444(tD1)之后产生时钟参考信号471。基于时钟参考信号471，电子装置可在固有延迟448及模型延迟452之后产生模型延迟信号475。模型延迟信号475可由修整电路532处理，且此后，模型延迟信号475的上升边缘可触发起始信号466通过起始产生器534中的锁存器。此外，时钟参考信号471可由修整电路532处理，且接着，触发两个内部停止信号(例如，经反相内部停止592(STOP_180)及同步内部停止590(STOP_360))通过锁存器。时序处理电路538可产生上文所论述的经反相内部停止592、同步内部停止590、反相决策信号486及停止信号468等。
图6说明根据本发明的实施例的时序信号的详细实例。图6可说明与起始信号466、停止信号468等相关联的延迟及/或测量误差。图6可进一步说明在初始化过程期间沿不同路径/迭代的信号流。
图4的电子装置可从图4的时钟参考信号471产生起始信号466及/或停止信号468。针对产生停止信号468，电子装置400可在锁定之后的时序442(例如，时钟参考信号471的多个周期(N·tCK))之后基于时钟参考信号471产生。电子装置400可对时钟参考信号471应用正及负延迟修整(例如，来自修整电路532的tREF及tFB)。
电子装置400可基于图4的固有延迟448、图4的模型延迟452、反馈修整584(tFB)、锁存器持续时间586(tLatch)、测量持续时间588(tMeas)等产生起始信号466。电子装置400可基于参考修整582(tREF)、锁定之后的时序442(N·tCK)或失踪参考信号471的多个周期、锁存器持续时间586(tLactch)、选通持续时间594(tStrb)等产生停止信号468。起始信号466与停止信号468之间所测量的持续时间可基于从时钟参考信号471的多个周期去除固有延迟448及模型延迟452。举例来说，起始信号466与停止信号468之间所测量的持续时间(例如，粗糙延迟代码)可表示为：
起始-停止＝N·tCK-tID-tModel 方程式(3)。
测量误差值(例如，起始信号466与停止信号468之间所测量的持续时间中的误差)可表示为：
误差＝(tREF+tStrb)-(tFB+tMeas) 方程式(4)。
在一些实施例中，参考修整582可对应于(例如，例如通过具有相等持续时间)反馈修整584。在一些实施例中，测量持续时间588可对应于(例如，例如通过具有相等持续时间)选通持续时间594。误差可通过修整其之间的延迟失配最小化。
图7说明根据本发明的实施例的用于DLL初始化的时序图700。时序图700可说明信号(例如时钟参考信号471、模型延迟信号475、起始信号466、同步内部停止590(STOP_360)、经反相内部停止592(STOP_180)、停止信号468、反相决策信号486、测量信号484等)之间的关系。
作为初始条件，时钟启用482及/或反相决策信号486可初始化为‘0’或低以选择第一路径(例如，非反相信号路径)。而且，延迟代码可设置为‘0’或低以校准前向时钟路径中的固有延迟448。初始化过程可在DLL经启用且复位信号702被释放时起始。
基于复位信号702，时钟参考信号471可变为经启用/有效。时钟参考信号471可起始/启动图4的时序计数器430(例如，N测量计数器)，产生起始信号466，将时钟启用482设置为高等。而且，对时钟参考信号471的反应/响应(例如，将时钟启用482设置为高)可启用时钟参考信号471以沿图4的可变延迟电路406行进。电子装置(例如，电子装置400/400或其中的初始化控制逻辑)可等待直到停止信号468到达，在此时，可确定及存储粗糙延迟代码及N测量计数器。完整的初始化时间可由测量计数器控制，且初始化可在计数器为满时完成。因此，DLL可设置反相决策值及加载所保存的粗糙延迟代码。
如图7中说明，起始信号466可由模型延迟信号475触发，例如在延迟周期或数个循环之后(例如，如图6中说明)。一旦起始信号466触发，时钟参考信号471的跟随边缘可触发内部停止信号。举例来说，时钟参考信号471的下降边缘可触发经反相内部停止592，且时钟参考信号471的上升边缘可触发同步内部停止590。关于两个内部停止信号，首先到达者(例如，针对图7中说明的场景为经反相内部停止592)可触发停止信号468。在停止信号468经启用的情况下，测量信号484的变化(例如，变低)可触发反相决策信号486。
图8说明根据本发明的实施例的操作电子系统(例如，图4的电子装置400及/或图5的电子装置500)的实例方法800。方法800可用于初始化DLL。举例来说，方法800可包含计算粗糙代码(例如，信号中的转换边缘之间的延迟持续时间)及图4的反相决策信号486。
在框802处，可启用DLL。可暂停DLL，直到复位信号释放，例如，由决策框804及框806表示。在框808处，当复位信号释放时，电子装置可开始初始化过程。
在框810处，电子装置可存取用于初始化过程的初始值。在一些实施例中，电子装置可存取所存储的初始值。在一些实施例中，电子装置可将一或多个参数复位为初始值。举例来说，电子装置可在开始初始化过程时将粗糙代码、图4的反相决策信号486、时钟启用482等设置为‘0’。
在框812处，电子装置可允许图4的输入信号462传播通过初始化电路，借此如上文论述那样产生模型延迟信号475。而且，电子装置可基于模型延迟信号475或其处理结果(例如，START0信号)起始图4的时序计数器430(例如，N测量计数器)。
在框814处，电子装置可基于模型延迟信号475产生图4的起始信号466。举例来说，电子装置可针对模型延迟信号475基于修整(例如，通过tFB)、锁存、缓冲等如上文论述那样产生起始信号466。而且，电子装置可基于产生起始信号466设置时钟启用482(例如，高或‘1’)。
在决策框816处，电子装置可等待直到停止信号468产生。举例来说，在产生起始信号466之后，电子装置可基于时钟参考信号471产生图5的经反相内部停止592及图5的同步内部停止590。如上文论述，电子装置可基于在起始信号466之后出现的时钟参考信号471的下降边缘产生经反相内部停止592。而且，电子装置可基于上升边缘产生同步内部停止590。电子装置可根据首先出现的经反相内部停止592或同步内部停止590产生停止信号468。
在框818处，电子装置可停止各种时间测量。举例来说，基于停止信号468，电子装置可计算粗糙代码(例如，起始信号466与停止信号468之间的持续时间)及/或停止时序计数器430。
在决策框820处，电子装置可等待直到测量计数器为满(例如，直到测量/初始化信号转低，如图7中说明)。当测量计数器为满时，例如在框822处，电子装置可加载用于DLL的粗糙代码。而且，在框822处，电子装置可加载用于DLL的反相决策信号486。电子装置可基于取样同步内部停止590的上升边缘处的经反相内部停止592产生反相决策信号486，且接着，如上文论述那样将取样结果重新同步到时钟参考信号471。在框826处，电子装置可使用所加载的粗糙代码及反相决策信号486开始DLL锁定过程。在DLL锁定过程期间，电子装置可针对DLL进行更精细调整以产生输出信号464。
基于时钟参考信号471及两个内部停止信号产生反相决策信号486及使用反相决策信号486反相或维持第二输入选择器504处的传入信号的反相决策电路560允许在初始化期间将框反相特征添加到DLL及确定框反相特征。所得过程/电路可允许相同电路/初始化进行反相决策以及DLL的初始化。进行使用相同初始化电路使传入信号反相的决策至少提供降低的复杂性、降低的设计风险、减少的锁定时间、在产生最短延迟线长度时的提高的保真度且降低的功率。
图9是根据本发明的实施例的包含电子装置的系统的示意图。具有上文参考图2到8描述的特征的半导体装置中的任一者可并入到无数更大及/或更复杂系统中的任何者中，其代表性实例是图9中示意性地展示的系统990。系统990可包含处理器992、存储器994(例如，SRAM、DRAM、快闪存储器及/或其它存储器装置)、输入/输出装置996及/或其它子系统或组件998。上文参考图2到8描述的半导体组合件、装置及装置封装可包含于图9中展示的元件中的任何者中。所得系统990可经配置以执行多种多样的合适的计算、处理、存储、感测、成像及/或其它功能中的任何者。因此，系统990的代表性实例包含(无限制)计算机及/或其它数据处理器，例如桌上型计算机、膝上型计算机、因特网设备、手持式装置(例如，掌上计算机、可穿戴式计算机、蜂窝或移动电话、个人数字助理、音乐播放器等)、平板计算机、多处理器系统、基于处理器或可编程的消费性电子器件、网络计算机及迷你计算机。系统990的额外代表性实例包含灯、相机、交通工具等。关于这些及其它实例，系统990可容置于单个单元中或遍及多个经互连单元分布，例如，通过通信网络。系统990的组件可因此包含本地及/或远程存储器存储装置及多种多样的合适计算机可读媒体中的任何者。
如本文使用，术语“处理”包含操纵信号及数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、组装、转移及/或操纵数据结构。术语数据结构包含布置为位、字或代码字、块、文件、输入数据、系统产生数据(例如计算得到的或产生的数据)及程序数据的信息。
充分详细地描述上述实施例以使所属领域的技术人员能够制作及使用实施例。然而，相关领域的技术人员应理解，所述技术可具有额外实施例且所述技术可无需上文参考图2到9描述的实施例的细节中的若干者实践。
从前述内容应了解，本文出于说明目的描述了本发明的特定实施例，但可在不脱离本发明的情况下做出各种修改。另外，特定实施例的上下文中描述的本发明的某些方面在其它实施例中可组合或消除。此外，虽然在那些实施例的上下文中描述了与某些实施例相关联的优点，但其它实施例也可展现此类优点。并非所有实施例都必须展现此类优点以落在本发明非范围内。因此，本发明及相关联的技术可涵盖本文未明确展示或描述的其它实施例。

Claims (26)

1.一种电子装置，其包括：
可变延迟电路，其经配置以调整可变延迟输入的延迟以用于产生输出信号；
决策电路，其耦合到所述可变延迟电路，所述决策电路经配置以：
产生用于所述可变延迟电路的起始信号以开始测量粗糙延迟，
产生用于所述可变延迟电路的停止信号以停止测量所述粗糙延迟，及
至少部分基于测量所述粗糙延迟产生反相决策信号；及
输入选择电路，其耦合到所述可变延迟电路及所述决策电路，所述输入选择电路经配置以：
接收时钟输入，及
基于所述反相决策信号，在产生所述可变延迟输入时控制所述时钟输入的相位。
2.根据权利要求1所述的电子装置，其中所述输入选择电路经配置以将与所述时钟输入同步或与所述时钟输入相移180°的所述可变延迟输入发送到所述可变延迟电路中。
3.根据权利要求1所述的电子装置，其中所述输入选择电路包含反相机构，所述反相机构经配置以发送起始启用信号或经反相信号作为所述可变延迟输入，其中所述起始启用信号与所述时钟输入同步，且所述经反相信号是对应于180°相移的所述时钟输入的经反相形式。
4.根据权利要求3所述的电子装置，其中所述反相机构是多路复用器，其经配置以：
接收所述起始启用信号及所述起始启用信号的所述经反相形式作为所述经反相信号；
接收所述反相决策信号；及
根据所述反相决策信号发送所述起始启用信号或所述经反相信号。
5.根据权利要求2所述的电子装置，其进一步包括：
输入缓冲器，其耦合到所述输入选择电路及所述决策电路，所述输入缓冲器经配置以基于从延迟锁相环DLL外的源接收到的输入信号产生时钟参考信号，其中所述时钟参考信号是到所述输入选择电路的所述时钟输入；
其中所述决策电路包含：
修整电路，其耦合到所述输入缓冲器，所述修整电路经配置以基于修整所述时钟参考信号产生经修整参考信号。
6.根据权利要求5所述的电子装置，其中所述决策电路包含：
第一电路，其耦合到所述修整电路，所述第一电路经配置以产生与所述时钟参考信号同步的同步内部停止；及
第二电路，其耦合到所述修整电路，所述第二电路经配置以产生与所述时钟参考信号相位偏移180°的经反相内部停止。
7.根据权利要求6所述的电子装置，其中：
所述第一电路包含第一多路复用器及第一锁存器，所述第一锁存器经配置以基于所述时钟参考信号或所述经修整参考信号的上升边缘产生所述同步内部停止；且
所述第二电路包含第二多路复用器及第二锁存器，所述第二锁存器经配置以基于所述时钟参考信号或所述经修整参考信号的下降边缘产生所述经反相内部停止。
8.根据权利要求7所述的电子装置，其中所述决策电路进一步包含停止产生器，所述停止产生器耦合到所述第一电路及所述第二电路，所述停止产生器经配置以根据首先到达停止决策机构的所述同步内部停止或所述经反相内部停止产生所述停止信号。
9.根据权利要求8所述的电子装置，其中所述停止决策机构是OR门。
10.根据权利要求7所述的电子装置，其中所述决策电路进一步包含反相决策电路，所述反相决策电路包括：
决策时序电路，其耦合到所述第一电路及所述第二电路，所述决策时序电路经配置以取样所述经反相内部停止且使所述经反相内部停止重新同步；及
反相决策机构，其耦合到所述决策时序电路，所述反相决策机构经配置以基于所述决策时序电路的输出产生所述反相决策信号。
11.根据权利要求10所述的电子装置，其中所述决策时序电路经配置以：
基于取样所述同步内部停止的上升边缘处的所述经反相内部停止产生第一内部输出；及
基于使所述第一内部输出与所述时钟参考信号同步产生第二内部输出。
12.根据权利要求11所述的电子装置，其中所述决策时序电路包含：
第一触发器，其经配置以产生所述第一内部输出；及
第二触发器，其经配置以产生所述第二内部输出。
13.根据权利要求10所述的电子装置，其进一步包括：
初始化逻辑，其经配置以产生表示测量阶段的持续时间的测量信号；且
其中：
所述反相决策机构经配置以基于所述决策时序电路的输出产生所述反相决策信号，其中所述输出在测量完成时释放。
14.根据权利要求13所述的电子装置，其中所述反相决策机构包含AND门，所述AND门经配置以基于所述测量信号及所述决策时序电路的所述输出产生所述反相决策信号。
15.根据权利要求6所述的电子装置，其中：
所述修整电路进一步经配置以基于修整模型延迟信号产生经修整反馈信号，所述模型延迟信号产生于延迟模型，所述延迟模型表示与所述可变延迟电路外的时钟路径中的电路相关联的时序延迟；且
所述决策电路包含起始产生器，所述起始产生器经配置以基于所述经修整反馈信号产生所述起始信号。
16.根据权利要求15所述的电子装置，其中所述起始产生器包含起始锁存器及起始缓冲器。
17.根据权利要求15所述的电子装置，其中所述起始产生器对应于匹配与所述停止信号相关联的选通持续时间的粗糙延迟。
18.根据权利要求15所述的电子装置，所述电子装置包括动态随机存取存储器DRAM。
19.一种延迟锁相环DLL初始化电路，其包括：
输入选择电路，其经配置以产生匹配输入信号或作为输入信号的反相的信号；
可变延迟线，其耦合到所述输入选择电路，所述可变延迟线经配置以将可变延迟量添加到来自所述输入选择电路的所述信号；及
决策电路，其耦合到所述输入选择电路及所述可变延迟线，所述决策电路经配置以：
基于所述输入信号及所述输入信号的处理结果的反馈产生起始信号及停止信号，及
基于用于控制来自所述输入选择电路的所述信号的相位的所述输入信号产生反相决策信号，
其中：
所述起始信号及所述停止信号用于测量粗糙延迟，
所述反相决策信号控制所述输入选择电路的操作，
所述粗糙延迟及所述反相决策信号提供用于所述DLL的初始时序。
20.根据权利要求19所述的DLL初始化电路，其中所述输入选择电路包含选择多路复用器，所述选择多路复用器经配置以选择起始启用信号或经反相信号以产生所述信号，其中所述起始启用信号与所述输入信号同步，且所述经反相信号是所述输入信号的经反相形式。
21.根据权利要求19所述的DLL初始化电路，其中所述决策电路包含：
第一电路，其经配置以基于所述起始信号之后的时钟参考信号的上升边缘产生同步内部停止；
第二电路，其经配置以基于所述起始信号之后的所述时钟参考信号的下降边缘产生经反相内部停止；
OR门，其经配置以根据首先到达所述OR门的所述同步内部停止或所述经反相内部停止产生所述停止信号；
一组触发器，其经配置以取样所述同步内部停止的上升边缘处的所述经反相内部停止及使经取样值与所述时钟参考信号同步；及
AND门，其经配置以根据所述组触发器的输出及测量信号产生所述反相决策信号。
22.一种操作电子装置的方法，所述方法包括：
基于来自延迟锁相环DLL外的源的输入时钟信号产生时钟参考信号；
基于起因于允许所述时钟参考信号首先行进穿过所述电子装置或其部分的模型延迟信号产生起始信号；
基于在产生所述起始信号之后发生的所述时钟参考信号中的转换产生停止信号；
测量所述起始信号与所述停止信号之间的粗糙代码，其中所述粗糙代码表示用于产生输出信号的所述时钟参考信号的转换之间的偏移持续时间；及
根据用于产生所述停止信号的所述时钟参考信号的所述转换的方向产生反相决策信号，其中所述反相决策信号用于控制用于产生所述输出信号的所述时钟参考信号的相移。
23.根据权利要求22所述的方法，其进一步包括根据所述粗糙代码及所述反相决策信号从用于所述DLL的所述输入时钟信号产生所述输出信号。
24.根据权利要求23所述的方法，其中产生所述输出信号包含：
根据所述反相决策信号选择与所述时钟参考信号同步的信号或所述时钟参考信号的经反相形式；及
根据所述粗糙代码使所述所选择的信号延迟。
25.根据权利要求22所述的方法，其中产生所述停止信号包含，在产生所述起始信号之后：
基于所述时钟参考信号的上升边缘产生同步内部停止；
基于所述时钟参考信号的下降边缘产生反相内部停止；及
基于首先出现的所述同步内部停止或所述反相内部停止产生所述停止信号。
26.根据权利要求25所述的方法，其中产生所述反相决策信号包含：
取样所述同步内部停止的上升边缘处的所述反相内部停止；及
使所述取样的结果与所述时钟参考信号重新同步。
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