KR960003108A - 주파수 조정 링 발진기 - Google Patents

Abstract

클럭 발생 회로는 안정된 기준 클럭 신호를 발생시키는 기준 클럭부를 포함한다.디지틸 링 발진기는 하나 이상의 인버터 게이트를 갖는 직렬 루프 회로 및 인버터 게이트의 출력과 입력 사이에 접속되어 있는 일련의 탭형 디지탈 송신 게이트로 형성된 다수 지연부의 프로그램가능 지연선을 포함한다.멀티플렉서는 탭 선택 신호에 따라 일련의 탭 사이에서 선택한다.클럭 모니터링 회로는 디지탈 클럭 싸이클 횟수를 발생시키기 위해 클럭 출력을 안정된 기준 클럭 신호와 비교하도록 접속되어 있다.프로그램된 마이크로프로세서는 디지탈 클럭싸이클 횟수와 소망의 클럭 출력 주파수 설정치의 함수로서 탭 선택값을 발생시킨다.그리고,동기화 회로는 상기 멀티플렉에 인가된 탭 선택값을 현재의 조정가능 클럭 신호 및 석세서의 논리 상태,즉 클리치나 발진 중단없이 탭 선택에 따라 디지탈 링 발진기에 의해 생성되는 조정가능 클럭 신호와 동기화시킨다.

Description

주파수 조정 링 발진기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 주파수 조정 링 발진기(frequency-adjustable ring oscillator)를 포함하는 하드 디스크 드라이브의 블럭도.

Claims (16)

1. 안정된 기준 클럭 신호를 발생시키는 기준 클럭부,하나 이상의 인버터 게이트의 직렬 루프 회로,인버터 게이트의 출력 및 입력 사이의 경로에 직렬 접속된 디티지탈 송신 게이트로 형성되어 있는 다수의 지연부로 구성되며 상기 다수의 디지탈 송신 게이트를 따라 일련의 탭이 존재함과 함께 탭선택값에 따라 일련의 탭중에서 선택하기 위해 적어도 제1멀티플렉서를 포함하는 프로그램 지연선,및 현재의 조정가능 클럭 신호를 제공하는 링 발진기 클럭출력부를 포함하는 디지탈 링 발진기(digital ring oscillator),클럭 출력을 안정된 기준 클럭 신호와 비교하고 각 비교에 대해 디지탈 클럭 싸이클 횟수(digital clock cycle count)를 발생시키도록 접속된 클럭 모니터링 회로,디지탈 클럭 싸이클 횟수를 수신하고 디지탈 클럭 싸이클 횟수와 소망의 클럭 출력 주파수 설정치의 함수로서 상기 제1멀티플렉서의 탭 선택을 제어하기 위한 새로운 탭 선택값을 발생시키도록 접속된 프로그램된 마이크로컨트롤러 수단,및 제1멀티플렉서에 인가된 새로운 탭 선택 제어값을 현재의 조정가능 클럭 신호 및 석세서(successor)의 논리 상태,즉 새로운 탭 선택값의 인가에 따라 디지탈링 발진기에 의해 보내지는 조정가능 클럭 신호와 동기화시키기 위한 동기화 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로(clock generation circuit).
2. 제1항에 있어서,프로그램가능 지연선 수단을 제어하기 위해 그레이 코드(Gray code)로써 제어값을 인코딩하기 위한 동기화 수단과 프로그램된 마이크로컨트롤러 사이의 제어 경로에 그레이 코드 인코딩 회로를 부가로 포함하는 것을 특징으로 하는 클럭 발생 회로.
3. 제1항에 있어서,상기 기준 클럭부는 안정된 기준 클럭 신호를 생성하고 전송하기 위해 수정 공진기와 상기 수정 공진기에 접속된 수정 발진기를 포함하는 것을 특징으로 하는 클럭 발생 회로.
4. 제3항에 있어서,상기 기준 클럭부는 안정된 디지탈 기준 주파수 신호를 4x의 주파수로 발생시키고,상기 링 발진기는 클럭 출력을 5x±i의 주파수를 갖는 디지탈 신호로서 발생시키며,여기서 X는 정수이고 i는 그레이 코드화 제어값을 대응하여 프로그램가능 지연선 수단의 주파수 조정 법위와 동일한 것을 특징으로 하는 클럭 발생 회로.
5. 제1항에 있어서,상기 프로그램가능 지연선은 상기 제1멀티플렉서가 조악한 지연 조정(coarse delay adjustment)을 제공하도록 접속되는 제1지연선을 포함하고,직렬 루프 회로 내에서 제1지연선과 직렬관계에 있는 다수의 디지탈 송신 게이트로 형성되어 있는 제2지연선 및 미세한 지연 조정(fine delay adjustment)을 제공하기 위해 상기 제2지연선을 따라 탭들(taps)에 접속된 제2멀티플렉서를 부가로 포함하며,상기 동기화 수단은 상기 제1멀티플렉서에서 탭 선택을 제어하기 위한 제1제어 경로 및 상기 제2멀티플렉서에서 탭 선택을 제어하기 위한 제2제어 경로를 제공하는 것을 특징으로 하는 클럭 발생 회로.
6. 제5항에 있어서,디지탈 송신 게이트로 형성되어 있는 상기 다수의 지연부의 각각은 단위 지연 D의 n배 지연을 제공하도록 일련의 디지탈 송신 게이트를 포함하며,여기서 n은 정수 배수(integral multiple)이고 제2지연선의 탭들 사이의 각 지연 간격은 단위 지연 D을 제공하는 것을 특징으로 하는 클럭 발생 회로.
7. 제1항에 있어서,상기 클럭 모니터링 회로는 클럭 출력부의 조정가능 클럭 신호에 의해 클럭되는 제1카운터,소정의 샘플 계수값으로 계수하기 위해 안정된 디지탈 기준 주파수 신호에 의해 클럭되는 제2카운터,샘플 레지스터 클럭 신호를 제공하기 위해 샘플 계수값에 의해 클럭되는 동기화 회로(sync circuit),및 샘플 레지스터 클럭 신호에 대응하여 상기 제1카운터에 의해 도달된 계수값을 래치(latch)하기 위해 상기 제1카운터에 접속되며 디지탈 클럭 싸이클 횟수로서 래치된 계수값을 프로그램된 마이크로컨트롤러 수단에 제공하는 샘플 레지스터를 구비하는 것을 특징으로 하는 클럭 발생 회로.
8. 제1항에 있어서,상기 디지탈 링 발진기의 직렬 루프 회로는 디지탈 송신 게이트로 형성되어 있는 다수의 지연부로 구성된 프로그램가능 지연선,일련의 탭중에서 선택하기 위한 제1멀티플렉서,및 ASIC(application specific integrated circuit)내의 회로로서 형성되어 있고 ASIC을 마이크로프로세서와 작동가능하게 상호접속 시키기 위해 마이크로프로세서 인터페이스 수단을 부가로 포함하는 동기화 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.
9. 제8항에 있어서,단일 마이크로프로세서에 의해 제어되는 다수의 디지탈 링 발진기를 더 포함하며,각각의 링 발진기는 디지탈 송신 게이트로 형성되어 있는 다수의 지연부로 구성된 프로그램가능 지연선,일련의 탭중에서 선택하기 위한 제1멀티플렉서,및 상기 동기화 수단을 포함하는 디지탈 링 발진기의 직렬 루프 회로를 포함하는 ASIC내에 형성되어 있는 것을 특징으로 하는 클럭 발생 회로.
10. 제8항에 있어서,상기 탭 선택값을 보존하며 마이크로프로세서 인터페이스 수단을 통해 상기 마이크로프로세서에 작동가능하게 접속되어 있는 클럭 제어 레지스터를 부가로 포함하며,마이크로프로세서가 탭 선택값을 상기 클럭 제어 레지스터에 기록할 때 상기 동기화 수단은 상기 제1멀티플렉서의 탭 선택을 현재의 조정가능 클럭신호 및 석세서의 논리 상태,즉 새로운 탭 선택값의 인가에 따라 디지탈 링 발진기에 의해 보내지는 조정가능 클럭 신호와 동기화시키기 위해 작동가능하게 되는 것을 특징으로 하는 클럭 발생 회로.
11. 대규모 집적회로 내에 다수의 기능부 중의 하나로서 형성되며 조정가능 링 발진기 회로의 주파수 조정을 제어하기 위한 프로그램된 디지탈 마이크로프로세서와 외장형 기준 주파수 공진기를 포함하는 조정가능 링 발진기 회로(adjustable ring oscillator circuit)에 있어서,상기 디지탈 대규모 집적회로는,안정된 기준 클럭 신호를 발생 및 전송하기 위해 상기 외장형 기준 주파수 공진기에 접속된 기준 클럭부,하나 이상의 인버터 게이트로 구성된 직렬 루프 회로,상기 인버터 게이트의 출력 및 입력 사이의 경로에 직렬 접속된 디지탈 송신 게이트로 형성되어 있는 다수의 지연부로 구성되며 상기 다수의 디지탈 송신 게이트를 따라 일련의 탭이 존재하는 프로그램가능 지연선,및 현재의 조정가능 클럭 신호를 제공하는 링 발진기 클럭 출력부,탭 선택 제어값에 따라 일련의 탭 중에서 선택하기 위한 적어도 제1멀티플렉서,클럭을 안정된 기준 클럭 신호와 비교하고 각 비교에 대해 디지탈 클럭 싸이클 횟수를 발생시키도록 접속된 클럭 모니터링 회로,프로그램된 디지탈 마이크로프로세서로부터의 탭 선택 제어값을 현재의 조정 가능 클럭 신호 및 석세서의 논리 상태,즉 탭 선택에 따라 디지탈 링 발진기에 의해 보내지는 조정가능 클럭신호와 동기화 하기 위해 탭 스위칭 제어 신호를 발생시키는 동기화 회로,및 상기 집적회로를 상기 프로그램된 디지탈 마이크로프로세서와 접속시키는 인터페이스부를 포함하며,상기 프로그램된 디지탈 마이크로프로세서는 상기 인터페이스부를 통해 대규모 집적회로에 접속되며,상기 디지탈 클럭 싸이클 횟수를 수신하고 상기 제1멀티플렉서의 탭 선택을 제어하기 위한,상기 디지탈 클럭 싸이클 횟수와 소망의 클럭 출력 주파수 설정치의 함수로서 마이크로프로세서에 의해 주어지는 탭 선택 제어값을 발생시켜서 인터페이스부를 경유해서 동기화 회로로 공급하도록 주기적으로 프로그램되는 것을 특징으로 하는 조정가능 링 발진기 회로.
12. 제11항에 있어서,상기 외장형 기준 주파수 공진기는 수정을 포함하는 것을 특징으로 하는 조정가능 링 발진기 회로.
13. 제11항에 있어서,상기 클럭 모니터링 회로는 상기 링 발진기를 클럭 출력부의 조정가능 클럭 신호에 의해 클럭되는 제1카운터,소정의 샘플 계수값으로 계수하기 위해 안정된 디지탈 기준 주파수 클럭 신호에 의해 클럭되는 제2카운터,샘플 레지스터 클럭 신호를 제공하기 위해 샘플 계수값에 의해 동기화 회로,및 상기 샘플 레지스터 클럭 신호에 대응하여 상기 제1카운터에 의해 도달된 계수값을 래치하기 위해 상기 제1카운터에 접속되며 디지탈 클럭 싸이클 횟수로서 래치된 계수값을 상기 인터페이스부를 통해 상기 프로그램된 마이크로컨트롤러 수단에 제공하는 샘플 레지스터를 구비하는 것을 특징으로 하는 조정가능 링 발진기 회로.
14. 제11항에 있어서,상기 프로그램가능 지연선은 병렬 접속된 다수의 송신 게이트로 구성되며 단위 지연 주기 D의 정수 배수와 동일한 지연을 제공하는 그룹중에 존재하며,상기 제1멀티플렉서가 조악한 지연 공정을 제공하도록 접속되는 제1지연선을 포함하고,직렬 루프 회로 내에서 상기 제1지연선과 직렬관계에 있으며 탭들 사이에서 단위 지연 주기 D를 제공하도록 배치된 다수의 디지탈 송신 게이트로 형성되어 있는 제2지연선 및 미세한 지연 조정을 제공하기 위해 상기 제2지연선을 따라 탭들에 접속된 제2멀티플렉서르 부가로 포함하며,상기 동기화 수단은 상기 제1멀티플렉서에서 탭 선택을 제어하기 위한 제1의 동기화된 제어 경로 및 상기 제2멀티 플렉서에서 탭 선택을 제어하기 위한 제2의 동기화된 제어 경로를 제공하는 것을 특징으로 하는 조정가능 링 발진기 회로.
15. 제11항에 있어서,상기 동기화 회로는 상기 프로그램된 마이크로프로세서에 의해 공급된 탭 선택 제어값과 동기적으로 클럭으로 제1플립플롭 및 탭 스위칭 제어 신호를 발생시키기 위해 현재의 조정가능 클럭 신호와 동기적으로 클럭되는 적어도 제2플립플롭의 다수의 플립플롭,및 상기 탭 선택 제어값을 상기 제1멀티플렉서로 게이팅하기 위한 탭 스위칭 제어 신호에 의해 제어되는 제어 게이트를 포함하는 것을 특징으로 하는 조정가능 링 발진기 회로.
16. 제11항에 있어서,상기 탭 선택 제어값을 상기 제1멀티플렉서로 인가하기 전에 그레이 코드화 탭 선택 제어값으로 그레이 코딩하기 위한 그레이 코드 회로를 부가로 포함하며,상기 제1멀티플렉서는 상기 그레이 코드화 탭 선택 제어값의 그레이 코드에 따라 인접 탭을 선택하도록 접속되어 있는 것을 특징으로 하는 조정가능 링 발진기 회로.

    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.