JP2002232404A - データ伝送システム及びデータ伝送方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 マスターデバイスとスレーブデバイスとの間
でデータを伝送する際のセットアップ時間及びホールド
時間のマージンが大きいシステムを提供する。 【解決手段】 スレーブデバイス３０は、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＯＵＴを生成するクロック信号生成
部３２と、位相調整回路と、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＯＵＴに応答して伝送データ信号を出力する出力
回路３３_１〜３３_ｍと、タイミング基準信号出力回路３
４とを含む。マスタデバイス１０は、マスタ側クロック
信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、
それに応答して伝送データ信号をサンプリングする入力
回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側
クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ
^{ＯＵ Ｔ}を生成してスレーブ側クロック信号ＣＬＫ_Ｓ
^ＯＵＴの位相を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送システ
ムに関する。本発明は、特に、データバスを介して複数
のデバイスの間でデータを伝送するデータ伝送システム
に関する。

【０００２】

【従来の技術】複数のデバイスの間のデータ伝送は、デ
ータバスを介して行われることがある。このようなデー
タ伝送では、データをサンプリングする際のセットアッ
プ時間及びホールド時間のマージンが確保されること
と、高速にデータが転送されることとが重要である。セ
ットアップ時間及びホールド時間のマージンが確保さ
れ、更に、高速にデータが伝送することを目的とした高
速バスシステムが、公開特許公報（特開平１１−８５６
６７）に知られている。

【０００３】公知のその高速バスシステムは、図１０に
示されているように、マスタデバイス５０１_１と、スレ
ーブデバイス５０１_２とを備えている。マスタデバイス
５０１_１とスレーブデバイス５０１_２とは、２本のクロ
ックライン（クロックバス）５２１、５２２と、データ
ライン（データバス）５２３とに接続されている。クロ
ックライン５２１、５２２の端部には、それぞれ、抵抗
５２４、５２５が接続されている。データライン５２３
の端部は、抵抗５２６を介して、基準電圧源５２７に接
続されている。

【０００４】図１１は、スレーブデバイス５０１_２の構
成を示す。スレーブデバイス５０１ _２は、受信エッジ生
成回路５０２と、データサンプラ５０３と、送信クロッ
ク生成回路５０４と、データ出力回路５０５とを含む。
受信エッジ生成回路５０２は、クロック信号ｔｃｌｋＭ
をデータのサンプリングに適した内部クロック信号Ｒｃ
ｌｋＢに変換する。データサンプラ５０３は、内部クロ
ック信号ＲｃｌｋＢのクロックエッジにより、クロック
信号ｔｃｌｋＭと同じサイクルでデータのサンプリング
を行う。

【０００５】公知のその高速バスシステムは、以下に述
べられる過程により、マスタデバイス５０１_１とスレー
ブデバイス５０１_２の間のデータの通信を行う。

【０００６】マスタデバイス５０１_１からスレーブデバ
イス５０１_２にデータＤａｔａを送信する場合、マスタ
デバイス５０１_１は、クロックライン５２１を介して、
クロック信号ｔｃｌｋＭをスレーブデバイス５０１_２に
出力する。更に、マスタデバイス５０１_１は、クロック
信号ｔｃｋｌＭに同期して、データＤａｔａをデータラ
イン５２２に出力する。スレーブデバイス５０１_２は、
クロック信号ｔｃｌｋＭに基づいて、データＤａｔａの
サンプリングを行う。

【０００７】同様に、スレーブデバイス５０１_２からマ
スタデバイス５０１_１にデータＤａｔａを送信する場
合、スレーブデバイス５０１_２は、クロックライン５２
２を介して、クロック信号ｔｃｌｋＳをマスタデバイス
５０１_１に出力する。スレーブデバイス５０１_２は、ク
ロック信号ｔｃｋｌＳに同期して、データＤａｔａをデ
ータライン５２２に出力する。マスタデバイス５０１_１
は、クロック信号ｔｃｌｋＳに基づいて、データＤａｔ
ａのサンプリングを行う。

【０００８】このような動作を行う公知のその高速バス
システムでは、マスタデバイス５０１_１とスレーブデバ
イス５０１_２のうちのデータの送信側のデバイスは、送
信されるデータＤａｔａとともに、データＤａｔａの送
信に使用したクロック信号ｔｃｌｋＭ（ｔｃｌｋＳ）
を、マスタデバイス５０１_１とスレーブデバイス５０１
_２のうちのデータの受信側のデバイスに与える。更に、
受信側のそのデバイスは、そのクロック信号ｔｃｌｋＭ
（ｔｃｌｋＳ）を使用して、データＤａｔａのサンプリ
ングを行う。これにより、セットアップ時間及びホール
ド時間のマージンが確保され、高速にデータが転送され
る。

【０００９】しかし、公知のその高速バスシステムで
は、スレーブデバイス５０１_２が複数設けられた場合、
そのスレーブデバイス５０１_２の特性のばらつきが、そ
のまま、セットアップ時間及びホールド時間のマージン
の減少に結びつく。例えば、マスタデバイス５０１_１か
らスレーブデバイス５０１_２にデータＤａｔａを転送す
るときを考える。このとき、前述されているように、ス
レーブデバイス５０１_２に含まれる受信エッジ生成回路
５０２は、クロック信号ｔｃｌｋＭを、データＤａｔａ
のサンプリングに適した内部クロック信号ＲｃｌｋＢに
変換する。複数のスレーブデバイス５０１_２に含まれる
受信エッジ生成回路５０２の特性がばらつくと、そのば
らつきに応じて、複数のスレーブデバイス５０１_２がデ
ータＤａｔａをサンプリングするタイミングもばらつく
ことになる。このため、そのバラツキの程度によって
は、一部のスレーブデバイス５０１_２において、セット
アップ時間及びホールド時間のマージンが確保されない
事態が発生し得る。

【００１０】更に、公知のその高速バスシステムでは、
動作温度及び電源電圧のような動作条件の変化により、
マスタデバイス５０１_１とスレーブデバイス５０１_２と
の特性に変動が発生し得る。この変動により、データＤ
ａｔａをサンプリングする際のセットアップ時間及びホ
ールド時間のマージンが減少する。例えば、マスタデバ
イス５０１_１からスレーブデバイス５０１_２にデータＤ
ａｔａを転送するときを考える。受信エッジ生成回路５
０２の特性は、動作条件の変化により変動する。従っ
て、受信エッジ生成回路５０２が生成する内部クロック
信号ＲｃｌｋＢの立ち上がり（立ち下がり）タイミング
も、動作条件の変化により変動する。内部クロック信号
ＲｃｌｋＢの立ち上がり（立ち下がり）タイミングが変
動することにより、データＤａｔａをサンプリングする
際のセットアップ時間及びホールド時間のマージンが減
少する。

【００１１】マスターデバイスとスレーブデバイスとの
間でデータの転送を行う場合、スレーブデバイスの特性
のばらつきによってセットアップ時間及びホールド時間
のマージンが減少しないことが望まれる。

【００１２】また、マスターデバイスとスレーブデバイ
スとの間でデータの転送を行う場合、動作条件の変化に
よってセットアップ時間及びホールド時間のマージンが
減少しないことが望まれる。

【００１３】

【発明が解決しようとする課題】本発明の目的は、マス
ターデバイスとスレーブデバイスとの間でデータの転送
を行うデータ伝送システムであって、データを伝送する
際のセットアップ時間及びホールド時間のマージンが大
きいデータ伝送システムを提供することにある。

【００１４】本発明の他の目的は、マスターデバイスと
スレーブデバイスとの間でデータの転送を行うデータ伝
送システムであって、スレーブデバイスの特性のばらつ
きによってセットアップ時間及びホールド時間のマージ
ンが減少しにくいデータ伝送システムを提供することに
ある。

【００１５】本発明の更に他の目的は、マスターデバイ
スとスレーブデバイスとの間でデータの転送を行うデー
タ伝送システムであって、動作条件の変化によってセッ
トアップ時間及びホールド時間のマージンが減少しにく
いデータ伝送システムを提供することにある。

【００１６】

【課題を解決するための手段】その課題を解決するため
の手段は、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の複数の実
施の形態のうちの、少なくとも１つの実施の形態を構成
する技術的事項、特に、その実施の形態に対応する図面
に表現されている技術的事項に付せられている参照番
号、参照記号等に一致している。このような参照番号、
参照記号は、請求項記載の技術的事項と実施の形態の技
術的事項との対応・橋渡しを明確にしている。このよう
な対応・橋渡しは、請求項記載の技術的事項が実施の形
態の技術的事項に限定されて解釈されることを意味しな
い。

【００１７】本発明によるデータ伝送システムは、スレ
ーブデバイス（３０）と、マスタデバイス（１０）と、
第１バス線（５１）と、第２バス線（５５_１）と、第３
バス線（５３）とを備えている（図２参照）。スレーブ
デバイス（３０）は、スレーブ側クロック信号（ＣＬＫ
_Ｓ ^ＯＵＴ）を生成するスレーブ側クロック信号生成部
（３１、４０）と、スレーブ側クロック信号（ＣＬＫ_Ｓ
^ＯＵＴ）の位相を制御する位相調整回路（４１）と、ス
レーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して伝
送データ信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）を出力す
る出力部（３３_１〜３３_ｍ）と、スレーブ側クロック信
号（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して、タイミング基準信号
（Ｓ_ＰＨ ^Ｓ→Ｍ）を出力するタイミング基準信号生成部
（３４）とを含む。マスタデバイス（１０）は、マスタ
側クロック信号（ＣＬＫ_Ｍ）を生成するマスタ側クロッ
ク信号生成部（１１）と、マスタ側クロック信号（ＣＬ
Ｋ_Ｍ）に応答して、第１バス線（５１）を介して伝送さ
れる伝送データ信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）を
サンプリングする入力部（１２_１〜１２_ｍ）と、第２バ
ス線（５５）により伝送されるタイミング基準信号（Ｓ
_ＰＨ ^Ｓ→Ｍ）とマスタ側クロック信号（ＣＬＫ_Ｍ）とに
基づいて位相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）を生成す
る位相比較回路（１８、１９）とを含む。位相調整回路
（４１）は、第３バス線（５３）を介して伝送される位
相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）に応答してスレーブ
側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）の位相を調整する。

【００１８】当該データ伝送システムでは、タイミング
基準信号（Ｓ_ＰＨ ^Ｓ→Ｍ）とマスタ側クロック信号（Ｃ
ＬＫ_Ｍ）とに基づいて位相調整指示信号（Ｓ_ＡＤＪ
^ＯＵＴ）が生成され、その位相調整指示信号（Ｓ_ＡＤＪ
^ＯＵＴ）に基づいてスレーブ側クロック信号（ＣＬＫ_Ｓ
^ＯＵＴ）の位相が調整される。これにより、入力部（１
２ _１〜１２_ｍ）が、伝送データ信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ
_Ｄｍ ^Ｓ→Ｍ）をサンプリングする際のセットアップ時間
及びホールド時間のマージンが大きくなる。

【００１９】このとき、タイミング基準信号生成部（３
４）は、位相調整用データ（Ｄ_ＰＨ ^Ｓ）を入力とし、位
相調整用データ（Ｄ_ＰＨ ^Ｓ）をスレーブ側クロック信号
（ＣＬＫ_Ｓ ^ＯＵＴ）に応答してサンプリングしてタイミ
ング基準信号（Ｓ_ＰＨ ^Ｓ→Ｍ）を生成することが好まし
い。

【００２０】また、マスタデバイス（１０）は、更に位
相シフト回路（１７）を含み、位相シフト回路（１７）
は、マスタ側クロック信号（ＣＬＫ_Ｍ）を受け、マスタ
側クロック信号（ＣＬＫ_Ｍ）を所定の時間だけシフトし
て位相比較回路（１８、１９）に供給することが好まし
い。

【００２１】このとき、当該データ伝送システムは、ｎ
の値を制御する制御回路（２６）を更に備え、スレーブ
デバイス（１３０）は、位相調整用データ生成部（４
９）を更に含むことが好ましい（図９参照）。ここで位
相調整用データ生成部（４９）は、スレーブ側クロック
信号（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して、ｎ回（ｎは自然
数）連続して出力される毎に異なる２つの値が繰り返さ
れるように位相調整用データ（Ｄ_ＰＨ ^Ｓ）を生成するも
のであり、制御回路（２６）は、ｎの値を制御するもの
である。

【００２２】更にこのとき、制御回路（２６）は、第１
期間に、ｎをｎ^ＩＮＩ（ｎ^ＩＮＩは、２以上の自然数）
と定め、且つ、前記第１期間の後の第２期間に、ｎを前
記ｎ ^ＩＮＩよりも小さいｎ^ＳＴＤ（ｎ^ＳＴＤは自然数）
と定めることが好ましい。

【００２３】更にこのとき、第１期間は、当該データ伝
送システムの起動時に開始されることが好ましい。

【００２４】また、タイミング基準信号生成部（３４）
は、出力部（３３_１〜３３_ｍ）と、実質的に同一の回路
構成を有することが好ましい。

【００２５】また、第１バス線（５１）と、第２バス線
（５５_１）とは、実質的に同一の配線長であることが望
ましい。

【００２６】また、本発明のデータ伝送システムは、ス
レーブデバイス（３３０）と、マスタデバイス（３１
０）と第４バス線（５１_ｍ）と、第５バス線（５３）と
を備えている（図１１参照）。スレーブデバイス（３３
０）は、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）を
生成するスレーブ側クロック信号生成部（３１、４０）
と、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）の位相
を制御する位相調整回路（３９）と、伝送データ（Ｄ_ｍ
^Ｓ）と位相調整用データ（Ｄ_ＰＨ ^Ｓ）とのうちのいずれ
かを選択して選択データ（８１の出力）を出力するデー
タ切替回路（８１）と、スレーブ側クロック信号（ＣＬ
Ｋ_Ｓ ^ＯＵＴ）に応答して、選択データ（８１の出力）を
サンプリングし、出力信号（３３_ｍの出力）を出力する
出力部（３３_ｍ）とを含む。マスタデバイス（３１０）
は、マスタ側クロック信号（ＣＬＫ _Ｍ）を生成するマス
タ側クロック信号生成部（１１）と、マスタ側クロック
信号（ＣＬＫ_Ｍ）を所定の時間だけシフトしてシフトマ
スタ側クロック信号（１７の出力）を出力する位相シフ
ト回路（１７）と、シフトマスタ側クロック信号（１７
の出力）とマスタ側クロック信号（ＣＬＫ_Ｍ）とのうち
のいずれか一方を選択して選択クロック信号（７１の出
力）を出力するクロック信号切替回路（７１）と、選択
クロック信号（７１の出力）に応答して、第４バス線
（５１_ｍ）を介して伝送される出力信号（３３_ｍの出
力）をサンプリングする入力部（１２_ｍ’）とを含む。
選択データ（８１の出力）として位相調整用データ（Ｄ
_ＰＨ ^Ｓ）が選択されたとき、選択クロック信号（７１の
出力）としてシフトマスタ側クロック信号（１７の出
力）が選択されるとともに、入力部（１２_ｍ’）は、選
択クロック信号（７１の出力）と出力信号（３３_ｍの出
力）とに基づいて位相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）
を出力する。位相調整回路（３９）は、第５バス線（５
３）を介して伝送される位相調整指示信号（Ｓ_ＡＤＪ
^ＯＵＴ）に基づいて、スレーブ側クロック信号（ＣＬＫ
_Ｓ ^ＯＵＴ）の位相を調整する。

【００２７】また、上述の複数のデータ伝送システムに
おいて、更に、クロックバス（５４）を備え、スレーブ
側クロック信号生成部（３１、４０）とマスタ側クロッ
ク信号生成部（１１）とには、クロックバス（５４）を
介してクロック信号（ＣＬＫ）が供給されることが望ま
しい（図２、図９、図１０、図１１参照）。

【００２８】本発明のデータ伝送システムは、ｎ（ｎ
は、２以上の自然数）個のスレーブデバイス（３０_１〜
３０_ｎ）と、マスタデバイス（１０）と、データバス
（５１）と、制御バス（５３）と、タイミング基準信号
伝送バス（５５_１）とを備えている（図１参照）。ｎ個
のスレーブデバイス（３０_１〜３０_ｎ）のそれぞれは、
スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）を生成する
スレーブ側クロック信号生成部（３１、４０）と、スレ
ーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）の位相を調整す
る位相調整回路（３９）と、スレーブ側クロック信号
（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して伝送データ信号（Ｓ_Ｄ１
^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）を出力する出力部（３３_１〜３
３_ｍ）と、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）
に応答してタイミング基準信号（Ｓ_ＰＨ ^Ｓ→Ｍ）を出力
するタイミング基準信号生成部（３４）とを含む（図２
参照）。マスタデバイス（１０）は、マスタ側クロック
信号（ＣＬＫ_Ｍ）を生成するマスタ側クロック信号生成
部（ＣＬＫ_Ｍ）と、マスタ側クロック信号（ＣＬＫ_Ｍ）
に応答して、データバス（５１）を介して伝送されるｎ
個のスレーブデバイス（３０_１〜３０_ｎ）の伝送データ
信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_{Ｄ ｍ} ^Ｓ→Ｍ）をサンプリングす
る入力部（１２_１〜１２_ｍ）と、タイミング基準信号伝
送バス（５５）を介して伝送されるｎ個のスレーブデバ
イス（３０_１〜３０ _ｎ）からのタイミング基準信号（Ｓ
_ＰＨ ^Ｓ→Ｍ）のそれぞれとマスタ側クロック信号（ＣＬ
Ｋ_Ｍ）とに基づいて、ｎ個のスレーブデバイス（３０_１
〜３０_ｎ）へ位相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）を出
力する位相比較回路（１８、１９）とを含む。ｎ個のス
レーブデバイス（３０_１〜３０_ｎ）における位相調整回
路（３９）のそれぞれは、制御バス（５３）を介して前
記ｎ個のスレーブデバイスのそれぞれに時分割で伝送さ
れる位相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）に応答して
（ＣＬＫ_Ｓ ^ＯＵＴ）の位相を調整する。

【００２９】また、マスタデバイス（１０）は、更に位
相シフト回路（１７）を含み、位相シフト回路（１７）
は、マスタ側クロック信号（ＣＬＫ_Ｍ）を受け、マスタ
側クロック信号（ＣＬＫ_Ｍ）を所定の時間だけシフトし
て位相比較回路（１８、１９）に供給することが好まし
い。

【００３０】このとき、当該データ伝送システムは、ｎ
の値を制御する制御回路（２６）を更に備え、スレーブ
デバイス（１３０）は、位相調整用データ生成部（４
９）を更に含むことが好ましい（図９参照）。ここで位
相調整用データ生成部（４９）は、スレーブ側クロック
信号（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して、ｎ回（ｎは自然
数）連続して出力される毎に異なる２つの値が繰り返さ
れるように位相調整用データ（Ｄ_ＰＨ ^Ｓ）を生成するも
のであり、制御回路（２６）は、ｎの値を制御するもの
である。

【００３１】本発明によるデータ伝送システムは、ｎ個
のスレーブデバイス（３３０）と、マスタデバイス（３
１０）と第４バス線（５１_ｍ）と、第５バス線（５３）
とを備えている（図１、図１１参照）。ｎ個のスレーブ
デバイス（３３０）のそれぞれは、スレーブ側クロック
信号（ＣＬＫ_Ｓ ^ＯＵＴ）を生成するスレーブ側クロック
信号生成部（３１、４０）と、スレーブ側クロック信号
（ＣＬＫ_Ｓ ^ＯＵＴ）の位相を制御する位相調整回路（３
９）と、伝送データ（Ｄ_ｍ ^Ｓ）と位相調整用データ（Ｄ
_ＰＨ ^Ｓ）とのうちのいずれかを選択して選択データ（８
１の出力）を出力するデータ切替回路（８１）と、スレ
ーブ側クロック信号（ＣＬＫ_Ｓ ^ＯＵＴ）に応答して、選
択データ（８１の出力）をサンプリングし、出力信号
（３３_ｍ’の出力）を出力する出力部（３３_ｍ’）とを
含む。マスタデバイス（３１０）は、マスタ側クロック
信号（ＣＬＫ_Ｍ）を生成するマスタ側クロック信号生成
部（１１）と、マスタ側クロック信号（ＣＬＫ_Ｍ）を所
定の時間だけシフトしてシフトマスタ側クロック信号
（１７の出力）を出力する位相シフト回路（１７）と、
シフトマスタ側クロック信号（１７の出力）とマスタ側
クロック信号（ＣＬＫ_Ｍ）とのうちのいずれか一方を選
択して選択クロック信号（７１の出力）を出力するクロ
ック信号切替回路（７１）と、選択クロック信号（７１
の出力）に応答して、第４バス線（５１_ｍ）を介して伝
送される出力信号（３３_ｍ’の出力）をサンプリングす
る入力部（１２_ｍ’）とを含む。選択データ（８１の出
力）として位相調整用データ（Ｄ_ＰＨ ^Ｓ）が選択された
とき、選択クロック信号（７１の出力）としてシフトマ
スタ側クロック信号（１７の出力）が選択されるととも
に、入力部（１２_ｍ’）は、選択クロック信号（７１の
出力）と出力信号（３３_ｍの出力）とに基づいて位相調
整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）を出力する。ｎ個のスレ
ーブデバイス（３３０）における位相調整回路（３９）
のそれぞれは、制御バス（５３）を介してｎ個のスレー
ブデバイス（３３０）のそれぞれに時分割で伝送される
位相調整指示信号（Ｓ_ＡＤＪ ^ＯＵＴ）に応答して（ＣＬ
Ｋ_Ｓ ^ＯＵＴ）の位相を調整する。

【００３２】本発明によるデータ伝送システムは、マス
タデバイス（１０）とスレーブデバイス（３０）と、第
１バス線（５２）と、第２バス線（５５_２）とを備えて
いる（図２参照）。マスタデバイス（１０）は、マスタ
側クロック信号（ＣＬＫ_Ｍ）を生成するマスタ側クロッ
ク信号生成部（１１）と、マスタ側クロック信号（ＣＬ
Ｋ_Ｍ）に応答して伝送データ信号（Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ
_Ｄｍ ^Ｍ→Ｓ）を出力する出力部（１５_１〜１５_ｍ）と、
マスタ側クロック信号（ＣＬＫ_Ｍ）に応答してタイミン
グ基準信号（Ｓ_ＰＨ ^Ｍ→Ｓ）を生成するタイミング基準
信号生成部（１６）とを含む。スレーブデバイス（３
０）は、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）を生
成するスレーブ側クロック信号生成部（３１、４２）
と、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）に応答し
て、第１バス線（５２）を介して伝送される伝送データ
信号（Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓ）をサンプリングす
る入力部（３７_１〜３７_ｍ）と、第２バス線（５５_２）
を介して伝送されるタイミング基準信号
（Ｓ_ＰＨ ^Ｍ→Ｓ）とスレーブ側クロック信号（ＣＬＫ_Ｓ
^ＩＮ）とに基づいて位相調整指示信号（Ｓ_ＡＤＪ ^ＩＮ）
を出力する位相比較回路（３８）と、スレーブ側クロッ
ク信号（ＣＬＫ_Ｓ ^ＩＮ）の位相を制御する位相調整回路
（４１）とを含む。位相調整回路（４１）は、位相調整
指示信号（Ｓ_ＡＤＪ ^ＩＮ）に応答してスレーブ側クロッ
ク信号（ＣＬＫ_Ｓ ^ＩＮ）の位相を調整する。当該データ
伝送システムでは、マスタ側クロック信号（ＣＬＫ_Ｍ）
に基づいて、タイミング基準信号（Ｓ_ＰＨ ^Ｍ→Ｓ）が生
成され、そのタイミング基準信号（Ｓ_ＰＨ ^Ｍ→Ｓ）に基
づいて位相調整指示信号（Ｓ_ＡＤＪ ^ＩＮ）が生成され、
更に位相調整指示信号（Ｓ_ＡＤＪ ^ＩＮ）に基づいて、ス
レーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）の位相が調整さ
れることにより、データを伝送する際のセットアップ時
間及びホールド時間のマージンが大きくなる。

【００３３】タイミング基準信号生成部（２０）は、前
記マスタ側クロック信号を所定の時間だけシフトしてシ
フトクロック信号（ＣＬＫ_Ｍ２）を出力する位相シフト
回路（２０）を備えていることが好ましい。

【００３４】このとき、タイミング基準信号生成部（２
０）は、更に、位相調整用データ（Ｄ_ＰＨ ^Ｍ）を入力と
し、位相調整データ（Ｄ_ＰＨ ^Ｍ）をシフトクロック信号
（ＣＬＫ_Ｍ２）に応答してサンプリングしてタイミング
基準信号（Ｓ_ＰＨ ^Ｍ→Ｓ）を生成するタイミング基準信
号出力部（２１）を備えていることが望ましい。

【００３５】このとき、マスタデバイス（１１０）は、
更に、シフトクロック信号（ＣＬＫ _Ｍ２）に応答して、
ｎ回（ｎは自然数）連続して出力される毎に異なる２つ
の値が繰り返されるように位相調整用データ
（Ｄ_ＰＨ ^Ｍ）を生成する位相調整用データ生成部（２
７）と、ｎを制御する制御回路（２６）とを含むことが
望ましい。

【００３６】更にこのとき、制御回路（２６）は、第１
期間に、ｎをｎ^ＩＮＩ（ｎ^ＩＮＩは、２以上の自然数）
と定め、且つ、第１期間の後の第２期間に、ｎを前記ｎ
^{ＩＮ Ｉ}よりも小さいｎ^ＳＴＤ（ｎ^ＳＴＤは自然数）と定
めることが望ましい。

【００３７】更にこのとき、第１期間は、当該データ伝
送システムの起動時から開始されることが望ましい。

【００３８】また、前記タイミング基準信号出力部（２
１）は、出力部（１５_１〜１５_ｍ）と、実質的に同一の
回路構成を有することが好ましい。

【００３９】また、第１バス線（５２）と第２バス線
（５５_２）とは、実質的に同一の配線長であることが好
ましい。

【００４０】本発明によるデータ伝送システムは、マス
タデバイス（３１０）と、スレーブデバイス（３３０）
と、バス線（５２_１）とを備えている（図１１参照）。
マスタデバイス（３１０）は、マスタ側クロック信号
（ＣＬＫ_Ｍ）を生成するマスタ側クロック信号生成部
（１１）と、マスタ側クロック信号（ＣＬＫ_Ｍ）を所定
の時間だけシフトしてシフトクロック信号（ＣＬ
Ｋ_Ｍ２）を出力する位相シフト回路（２０）と、シフト
クロック信号（ＣＬＫ_Ｍ２）とマスタ側クロック信号
（ＣＬＫ_Ｍ）とのいずれか一方を選択して選択クロック
信号（７３の出力）として出力するクロック切替回路
（７３）と、位相調整用データ（Ｄ_ＰＨ ^Ｍ）と伝送デー
タ（Ｄ_１ ^Ｍ）とのいずれか一方を選択データ（７２の出
力）として出力するデータ切替回路（７２）と、選択ク
ロック信号（７３の出力）に応答して選択データ（７２
の出力）をサンプリングし、出力信号（１５_１’の出
力）を出力する出力部（１５_１’）とを含む。スレーブ
デバイス（３３０）は、スレーブ側クロック信号（ＣＬ
Ｋ_Ｓ ^ＩＮ）を生成するスレーブ側クロック信号生成回路
（３１、４２）と、スレーブ側クロック信号（ＣＬＫ_Ｓ
^ＩＮ）に応答して、バス線（５２_１）を介して出力信号
（１５_１’の出力）が入力される入力部（３７_１’）
と、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）の位相を
制御する位相調整回路（４１）とを含む。位相調整用デ
ータ（Ｄ_ＰＨ ^Ｍ）が選択データ（７２の出力）として選
択されるとき、選択クロック信号（７３の出力）として
シフトクロック信号（ＣＬＫ_Ｍ２）が選択されるととも
に、入力部（３７_１’）は、出力信号（１５_１’の出
力）とスレーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）とに基
づいて位相調節指示信号（Ｓ_ＡＤＪ ^ＩＮ）を生成する。
位相調整回路（４１）は位相調節指示信号（Ｓ _ＡＤＪ
^ＩＮ）に応答してスレーブ側クロック信号（ＣＬＫ_Ｓ
^ＩＮ）の位相を調整する。

【００４１】このとき、当該データ伝送システムは、更
に、クロックバス（３４）を備え、マスタ側クロック信
号生成部（１１）及びスレーブ側クロック信号生成部
（３１、４２）には、クロックバス（３４）を介してク
ロック信号（ＣＬＫ）が供給されることが望ましい。

【００４２】また、本発明のデータ伝送システムは、マ
スタデバイス（１０）と、ｎ（ｎは２以上の自然数）個
のスレーブデバイス（３０_１〜３０_ｍ）と、データバス
（５２）と、タイミング基準信号伝送バス（５５_２）と
を備えている（図１参照）。マスタデバイス（１０）
は、マスタ側クロック信号（ＣＬＫ_Ｍ）を生成するマス
タ側クロック信号生成部（１１）と、マスタ側クロック
信号（ＣＬＫ_Ｍ）に応答して伝送データ信号（Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓ）を出力する出力部（１５_１〜１
５_ｍ）と、マスタ側クロック信号（ＣＬＫ_Ｍ）に応答し
てタイミング基準信号（Ｓ_ＰＨ ^Ｍ→Ｓ）を生成するタイ
ミング基準信号生成部（１６）とを含む（図２参照）。
ｎ個のスレーブデバイス（３０_１〜３０_ｍ）のそれぞれ
は、スレーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）を生成す
るスレーブ側クロック信号生成部（３１、４２）と、ス
レーブ側クロック信号（ＣＬＫ_Ｓ ^ＩＮ）に応答して、デ
ータバス（５２）を介して伝送される伝送データ信号
（Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓ）をサンプリングする入
力部（３７_１〜３７_ｍ）と、タイミング基準信号伝送バ
ス（５５_２）を介して伝送されるタイミング基準信号
（Ｓ_ＰＨ ^Ｍ→Ｓ）とスレーブ側クロック信号（ＣＬＫ_Ｓ
^ＩＮ）とに基づいて位相調整指示信号（Ｓ_ＡＤＪ ^ＩＮ）
を出力する位相比較回路（３８）と、スレーブ側クロッ
ク信号（ＣＬＫ_Ｓ ^ＩＮ）の位相を制御する位相調整回路
（４１）とを含む。ｎ個のスレーブデバイス（３０_１〜
３０_ｍ）における位相比較回路（３８）は、それぞれ、
タイミング基準信号伝送バス（５５_２）を介して時分割
に伝送されるタイミング基準信号（Ｓ_{Ｐ Ｈ} ^Ｍ→Ｓ）に応
答して位相調整指示信号（Ｓ_ＡＤＪ ^ＩＮ）を出力する。
ｎ個のスレーブデバイス（３０_１〜３０_ｍ）における位
相調整回路（４１）は、それぞれ、位相調整指示信号
（Ｓ_ＡＤＪ ^ＩＮ）に基づいて、スレーブ側クロック信号
（ＣＬＫ_Ｓ ^ＩＮ）の位相を調整する。

【００４３】本発明によるデータ伝送システムは、スレ
ーブ側クロック信号（ＣＬＫ_Ｓ ^{ＯＵ Ｔ}）に同期して伝送
データ信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）を出力する
スレーブデバイス（３０）と、伝送データ信号（Ｓ_Ｄ１
^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）を、マスタ側クロック信号（Ｃ
ＬＫ_Ｍ）が示すマスタ側サンプリングタイミングでサン
プリングするマスタデバイス（１０）とを含むデータ伝
送システムである。当該データ伝送システムにおいて、
スレーブデバイス（３０）は、伝送データ信号（Ｓ_Ｄ１
^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）が遷移するデータ遷移タイミン
グとマスタ側サンプリングタイミングとが、所定のタイ
ミング差になるように、スレーブ側クロック信号（ＣＬ
Ｋ_Ｓ ^ＯＵＴ）の位相を調整する。

【００４４】本発明によるデータ伝送システムは、マス
タ側クロック信号（ＣＬＫ_Ｍ）が示すマスタ側サンプリ
ングタイミングで伝送データ信号（Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ
_Ｄｍ ^{Ｓ →Ｍ}）を出力するマスタデバイス（１０）と、ス
レーブ側クロック信号（ＣＬＫ _Ｓ ^ＩＮ）が示すスレーブ
側サンプリングタイミングで伝送データ信号（Ｓ_Ｄ１ ^Ｓ
→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ）をサンプリングするスレーブデバ
イス（３０）とを含むデータ伝送システムである。当該
データ伝送システムにおいて、マスタデバイス（１０）
は、マスタ側サンプリングタイミングから所定のタイミ
ング差だけずれた目標タイミングを示すタイミング基準
信号（Ｓ_ＰＨ ^Ｍ→Ｓ）を出力する。スレーブデバイス
（３０）は、スレーブ側サンプリングタイミングと目標
タイミングとが実質的に一致するようにスレーブ側クロ
ック信号（ＣＬＫ_Ｓ ^ＩＮ）の位相を調整する。

【００４５】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明による実施の形態のデータ伝送システムを説明す
る。

【００４６】実施の第１形態：図１は、本発明の実施の
第１形態のデータ伝送システムの構成を示す。当該デー
タ伝送システムは、マスタデバイス１０と、ｎ個のスレ
ーブデバイス３０_１〜３０_ｎとを備えている。スレーブ
デバイス３０_１〜３０_ｎは、総称して、スレーブデバイ
ス３０と記載される。マスタデバイス１０とスレーブデ
バイス３０とは、いずれも、入力バス５１と、出力バス
５２と、レジスタ入出力バス５３と、クロックライン５
４と、タイミング基準信号伝送バス５５とに接続されて
いる。クロックライン５４には、クロック発生回路５６
が接続されている。クロック発生回路５６は、クロック
ライン５４にクロック信号ＣＬＫを供給する。

【００４７】図２は、マスタデバイス１０と、スレーブ
デバイス３０の構成を示す。マスタデバイス１０は、内
部クロック発生回路１１、ｍ個の入力回路１２_１〜１２
_ｍ、タイミング比較回路１３、レジスタ入出力回路１
４、ｍ個の出力回路１５_１〜１５_ｍ、及びタイミング基
準信号発生回路１６を含む。タイミング比較回路１３
は、半データシフト回路１７と分周回路１８と位相比較
用入力回路１９とを含む。タイミング基準信号発生回路
１６は、半データシフト回路２０とタイミング基準信号
出力回路２１とを含む。

【００４８】内部クロック発生回路１１は、クロックラ
イン５４に接続され、クロック信号ＣＬＫが入力されて
いる。内部クロック発生回路１１は、クロック信号ＣＬ
Ｋを使用して、クロック信号ＣＬＫと実質的に同一の周
波数を有するマスタ側クロック信号ＣＬＫ_Ｍを発生す
る。

【００４９】入力回路１２_１〜１２_ｍ、タイミング比較
回路１３、及びレジスタ入出力回路１４は、スレーブデ
バイス３０が出力するデータを受け取る処理を行う回路
群である。入力回路１２_１〜１２_ｍ、タイミング比較回
路１３、及びレジスタ入出力回路１４は、マスタ側デー
タ入力系１０Ａと総称される。

【００５０】出力回路１５_１〜１５_ｍとタイミング基準
信号発生回路１６とは、スレーブデバイス３０にデータ
を出力する処理を行う回路群である。出力回路１５_１〜
１５ _ｍとタイミング基準信号発生回路１６とは、マスタ
側データ出力系１０Ｂと総称される。

【００５１】スレーブデバイス３０は、初段アンプ３１
と、スレーブ側出力用クロック生成回路３２と、出力回
路３３_１〜３３_ｍと、タイミング基準信号出力回路３４
と、レジスタ入出力回路３５と、スレーブ側入力用クロ
ック生成回路３６と、ｍ個の入力回路３７_１〜３７
_ｍと、タイミング比較回路３８とを含む。スレーブ側入
力用クロック生成回路３６は、カウンタ４１と遅延回路
４２とを含む。タイミング比較回路３８は、分周回路４
３と、位相比較用入力回路４４とを含む。

【００５２】初段アンプ３１は、クロックライン５４に
接続されている。初段アンプ３１は、クロック信号ＣＬ
Ｋを使用して、クロック信号ＣＬＫと実質的に同一の周
波数を有するスレーブ側クロック信号ＣＬＫ_Ｓを発生す
る。スレーブ側クロック信号ＣＬＫ_Ｓとマスタ側クロッ
ク信号ＣＬＫ_Ｍとは、実質的に同一の周波数を有するこ
とになる。

【００５３】スレーブ側出力用クロック生成回路３２
と、出力回路３３_１〜３３_ｍと、タイミング基準信号出
力回路３４と、レジスタ入出力回路３５とは、マスタデ
バイス１０にデータを伝送する処理を行う回路群であ
る。スレーブ側出力用クロック生成回路３２と、出力回
路３３_１〜３３_ｍと、タイミング基準信号出力回路３４
と、レジスタ入出力回路３５とは、スレーブ側データ出
力系３０Ａと総称される。

【００５４】スレーブ側入力用クロック生成回路３６
と、入力回路３７_１〜３７_ｍと、タイミング比較回路３
８とは、マスタデバイス１０が出力するデータを受け取
る処理を行う回路群である。スレーブ側入力用クロック
生成回路３６と、入力回路３７ _１〜３７_ｍと、タイミン
グ比較回路３８とは、スレーブ側データ入力系３０Ｂと
総称される。

【００５５】まず、マスタデバイス１０とスレーブデバ
イス３０とに含まれる各回路のうち、スレーブデバイス
３０からマスタデバイス１０にデータを伝送する動作に
関連する回路群であるスレーブ側データ出力系３０Ａと
マスタ側データ入力系１０Ａとについて説明する。

【００５６】スレーブ側データ出力系３０Ａのスレーブ
側出力用クロック生成回路３２は、スレーブ側クロック
信号ＣＬＫ_Ｓを遅延して、スレーブ側クロック信号ＣＬ
Ｋ_Ｓ ^ＯＵＴを生成する。スレーブ側出力用クロック生成
回路３２は、カウンタ３９と遅延回路４０とを含む。カ
ウンタ３９は、カウンタ値Ｃ_１を保持する。遅延回路４
０は、カウンタ３９が保持するカウンタ値Ｃ_１に対応す
る遅延時間だけスレーブ側クロック信号ＣＬＫ_Ｓを遅延
し、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴとして出力
する。遅延回路４０は、カウンタ値Ｃ_１が大きいほど、
遅延時間を大きくする。スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴは、出力回路３３_１〜３３_ｍに供給される。

【００５７】出力回路３３_１〜３３_ｍは、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＯＵＴに同期してそれぞれデータＤ
_１ ^Ｓ〜Ｄ_ｍ ^Ｓをサンプリングし、それぞれデータ信号Ｓ
_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍを出力する。データＤ_１ ^Ｓ〜
Ｄ_ｍ ^Ｓは、スレーブデバイス３０からマスタデバイス１
０に伝送されるべきデータである。データＤ_１ ^Ｓ〜Ｄ _ｍ
^Ｓは、”０”又は”１”のいずれかの値をとる。出力回
路３３_１〜３３_ｍは、”０”であるデータＤ_１ ^Ｓ〜Ｄ_ｍ
^Ｓをサンプリングした場合、データ信号Ｓ
_Ｄ１ ^Ｓ→Ｍを”Ｌ”レベルにし、”１”であるデータＤ
_１ ^Ｓ〜Ｄ_ｍ ^Ｓをサンプリングした場合、データ信号Ｓ
_Ｄ１ ^Ｓ→Ｍを”Ｈ”レベルにして出力する。データ信号
Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍが”Ｈ”レベルと”Ｌ”レ
ベルとの間を遷移するタイミングは、スレーブ側クロッ
ク信号ＣＬＫ_Ｓ ^ＯＵＴの立ち下がりエッジのタイミング
に対して出力回路３３_１〜３３_ｍの遅延時間Δｔ_１だけ
遅れたタイミングである。

【００５８】データＤ_１ ^Ｓ〜Ｄ_ｍ ^Ｓが”０”と”１”と
が交互に繰り返されている場合、データ信号Ｓ_Ｄ１
^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍは、”Ｈ”レベルと”Ｌ”レベル
の間を一定の時間間隔で遷移する。その時間間隔を、出
力回路３３_１〜３３_ｍの出力周期と定義する。この定義
に従えば、出力回路３３_１〜３３_ｍの出力周期は、スレ
ーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの立ち下がりエッジ
の時間間隔に等しい。

【００５９】出力回路３３_１〜３３_ｍは、それぞれデー
タ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍを、それぞれ出力端
子４５_１〜４５_ｍに出力する。出力端子４５_１〜４５_ｍ
は、入力バス５１に含まれる入力バス信号線５１_１〜５
１_ｍに、それぞれ接続されている。入力バス信号線５１
_１〜５１_ｍは、それぞれデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ
_Ｄｍ ^Ｓ→Ｍを、マスタデバイス１０に伝送する。マスタ
デバイス１０は、入力端子２２_１〜２２_ｍを有する。入
力端子２２_１〜２２_ｍは、それぞれ、入力バス信号線５
１_１〜５１_ｍに接続されている。入力端子２２_１〜２２
_ｍには、それぞれ、データ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ
^Ｓ→Ｍが入力される。

【００６０】入力回路１２_１〜１２_ｍは、スレーブデバ
イス３０からマスタデバイス１０に送信される伝送デー
タＤ_１ ^Ｓ〜Ｄ_ｍ ^Ｓを受け取る。入力回路１２_１〜１２_ｍ
は、マスタ側クロック信号ＣＬＫ_Ｍが指示するサンプリ
ングタイミングで、入力端子２２_１〜２２_ｍに入力され
るデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリン
グする。入力回路１２_１〜１２_ｍは、マスタ側クロック
信号ＣＬＫ_Ｍの立ち下がりエッジをトリガとしてデータ
信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングする。

【００６１】マスタ側クロック信号ＣＬＫ_Ｍと、前述の
スレーブ側クロック信号ＣＬＫ_Ｓ ^{Ｏ ＵＴ}とは、いずれ
も、クロック信号ＣＬＫに基づいて生成され、それらの
周期は一致する。従って、入力回路１２_１〜１２_ｍがデ
ータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングす
るサンプリング周期は、出力回路３３_１〜３３_ｍの出力
周期と一致する。入力回路１２_１〜１２_ｍがデータ信号
Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^{Ｓ →Ｍ}をサンプリングするサンプ
リング周期と、出力回路３３_１〜３３_ｍの出力周期が一
致することは、スレーブデバイス３０からマスタデバイ
ス１０にデータを適切に伝送する上で重要である。ここ
で、入力回路１２_１〜１２_ｍがデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ
〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングするサンプリング周期、
即ち、出力回路３３_１〜３３_ｍの出力周期を、以下では
周期Ｔ_Ｓ→Ｍと表記する。

【００６２】また、スレーブデバイス３０からマスタデ
バイス１０にデータを適切に伝送する場合、入力回路１
２_１〜１２_ｍがデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍ
をサンプリングする際のマスタ側クロック信号ＣＬＫ_Ｍ
に対するセットアップ時間ｔ _ｓ及びホールド時間ｔ_ｈの
マージンが確保されることが望ましい。そこで、当該デ
ータ伝送システムでは、セットアップ時間ｔ_ｓ及びホー
ルド時間ｔ_ｈのマージンを確保するために、スレーブ側
クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相が、以下に述べられ
るようにして調整される。

【００６３】スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴは、タイミング基準信号出力回路３４に供給さ
れる。タイミング基準信号出力回路３４は、スレーブ側
クロック信号ＣＬＫ_Ｓ ^ＯＵＴの立ち下がりエッジをトリ
ガとして位相調整用データＤ_ＰＨ ^Ｓをサンプリングし、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを出力する。位相調整
用データＤ_ＰＨ ^Ｓは、”０”と”１”とが、交互に繰り
返されたデータである。位相調整用データＤ_ＰＨ ^Ｓをサ
ンプリングして生成されたタイミング基準信号Ｓ_ＰＨ
^{Ｓ→ Ｍ}は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの２
分の１の周波数を有する信号になる。タイミング基準信
号出力回路３４は、タイミング基準信号Ｓ
_ＰＨ ^Ｓ→Ｍを、出力端子４６に出力する。出力端子４６
は、タイミング基準信号伝送バス５５に含まれるタイミ
ング基準信号伝送バスライン５５_１に接続されている。
タイミング基準信号伝送バスライン５５_１は、タイミン
グ基準信号Ｓ_ＰＨ ^Ｓ→Ｍをマスタデバイス１０に伝送す
る。マスタデバイス１０は、入力端子２３を有する。入
力端子２３は、タイミング基準信号伝送バスライン５５
_１に接続されている。入力端子２３には、タイミング基
準信号Ｓ_ＰＨ ^Ｓ→Ｍが入力される。

【００６４】タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを生成す
るタイミング基準信号出力回路３４は、データ信号Ｓ
_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをそれぞれ出力する出力回路
３３_１〜３３_ｍと、実質的に同一の回路構成を有する。
更に、タイミング基準信号伝送バスライン５５_１と、入
力バス信号線５１_１〜５１_ｍとは、実質的に同一の配線
長を有し、同一の遅延時間を有する。

【００６５】これにより、入力端子２２_１〜２２_ｍにお
いて、データ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ _Ｄｍ ^Ｓ→Ｍが”Ｌ”
レベルと”Ｈ”レベルとの間を遷移する遷移タイミング
と、入力端子２３において、タイミング基準信号Ｓ_ＰＨ
^Ｓ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する
遷移タイミングとが、実質的に一致することになる。図
３は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴ、データ
信号Ｓ_Ｄ１ ^Ｓ→Ｍ及びタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ
の波形を示す。実質的に同一の構成を有するタイミング
基準信号出力回路３４と出力回路３３_１〜３３_ｍとは、
実質的に同一の遅延時間Δｔ_１を有する。データ信号Ｓ
_Ｄ１ ^Ｓ→Ｍ及びタイミング基準信号Ｓ_{Ｐ Ｈ} ^Ｓ→Ｍは、そ
れぞれ出力端子４５_１、出力端子４６において、いずれ
も、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの立ち下が
りエッジから遅延時間Δｔ_１だけ遅れて”Ｌ”レベル
と”Ｈ”レベルの間を遷移する。更に、タイミング基準
信号伝送バスライン５５_１と、入力バス信号線５１_１と
は、実質的に、同一の遅延時間Δｔ_２を有する。入力バ
ス信号線５１_１により入力端子２２_１に伝送されるデー
タ信号Ｓ_Ｄ１ ^Ｓ→Ｍと、タイミング基準信号伝送バスラ
イン５５_１により入力端子２３に伝送されるタイミング
基準信号Ｓ_ＰＨ ^Ｓ→Ｍとは、それぞれ入力端子２２_１、
入力端子２３において、いずれもスレーブ側クロック信
号ＣＬＫ_Ｓ ^{ＯＵ Ｔ}の立ち下がりエッジから遅延時間Δｔ
_１＋Δｔ_２だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間
を遷移する。このように、入力端子２３に入力されたタ
イミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが”Ｌ”レベルと”Ｈ”
レベルとの間を遷移する遷移タイミングは、データ信号
Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍが”Ｌ”レベルと”Ｈ”レ
ベルとの間を遷移する遷移タイミングと実質的に同一に
なる。

【００６６】タイミング比較回路１３は、タイミング基
準信号Ｓ_ＰＨ ^Ｓ→Ｍとマスタ側クロック信号ＣＬＫ_Ｍと
に基づいて、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの
位相を調整する指示をするための位相調整指示信号Ｓ
_ＡＤＪ ^ＯＵＴを生成する。位相調整指示信号Ｓ_ＡＤＪ
^ＯＵＴは、レジスタ入出力回路１４、レジスタ入出力バ
ス５３、及びレジスタ入出力回路３５を介して、スレー
ブ側出力用クロック生成回路３２のカウンタ３９に入力
される。

【００６７】カウンタ３９は、位相調整指示信号Ｓ
_ＡＤＪ ^ＯＵＴに基づいてそれが保持するカウンタ値Ｃ_１
を調整する。カウンタ３９は、位相調整指示信号Ｓ
_ＡＤＪ ^ＯＵＴが”１”であると、カウンタ値Ｃ_１を小さ
くする。カウンタ値Ｃ_１が小さくなると、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相は、早められる。カウ
ンタ３９は、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが”０”
であると、カウンタ値Ｃ_１を大きくする。カウンタ値Ｃ
_１が大きくなると、スレーブ側クロック信号ＣＬＫ_Ｓ ^Ｏ
ＵＴの位相は、遅くされる。

【００６８】スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの
位相は、マスタ側クロック信号ＣＬＫ_Ｍの立ち下がりエ
ッジのタイミングが、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ
が遷移するタイミングの中間にあるように定められる。
なぜなら、入力回路１２_１〜１２_ｍが、データ信号Ｓ
_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングする場合、図
４（ｃ）に示されているように、マスタ側クロック信号
ＣＬＫ_Ｍの立ち下がりエッジのタイミングが、タイミン
グ基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの中間に
あるようにスレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位
相が定められれば、データ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ
^Ｓ→Ｍをサンプリングする際のセットアップ時間及びホ
ールド時間のマージンが最大になるからである。

【００６９】タイミング比較回路１３は、以下のような
動作を行って、マスタ側クロック信号ＣＬＫ_Ｍの立ち下
がりエッジのタイミングが、タイミング基準信号Ｓ_ＰＨ
^{Ｓ→ Ｍ}が遷移するタイミングの中間になるように位相調
整指示信号Ｓ_ＡＤＪ ^ＯＵＴを生成する。

【００７０】タイミング比較回路１３に含まれる半デー
タシフト回路１７は、マスタ側クロック信号ＣＬＫ
_Ｍを、サンプリング周期Ｔ_Ｓ→Ｍの２分の１だけ遅延す
る。半データシフト回路１７は、マスタ側クロック信号
ＣＬＫ_Ｍの立ち下がりエッジのタイミングと、タイミン
グ基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの中間の
タイミングとのタイミング差を設定する役割を果たす。
半データシフト回路１７は、そのタイミング差が、サン
プリング周期Ｔ_Ｓ→Ｍの２分の１になるように、マスタ
側クロック信号ＣＬＫ_Ｍを、サンプリング周期Ｔ_Ｓ→Ｍ
の２分の１だけ遅延する。

【００７１】分周回路１８は、遅延されたマスタ側クロ
ック信号ＣＬＫ_Ｍを分周し、マスタ側クロック信号ＣＬ
Ｋ_Ｍの２分の１の周波数を有する分周クロック信号ＣＬ
Ｋ_{Ｍ １}を生成する。このようにして生成された分周クロ
ック信号ＣＬＫ_Ｍ１は、図４に示されているように、マ
スタ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジの中間
のタイミングで、”Ｈ”レベルと”Ｌ”レベルの間を遷
移する。

【００７２】位相比較用入力回路１９は、分周クロック
信号ＣＬＫ_Ｍ１が”Ｈ”レベルから”Ｌ”レベルに立ち
下がる時にタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍをサンプリ
ングし、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴを生成する。
位相比較用入力回路１９は、図４（ａ）に示されている
ように、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが”Ｈ”レベ
ルであるときに分周クロック信号ＣＬＫ_Ｍ１が立ち下が
ると、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴとして”１”を
出力する。位相比較用入力回路１９は、、図４（ｂ）に
示されているように、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ
が”Ｌ”レベルであるときに分周クロック信号ＣＬＫ
_Ｍ１が立ち下がると、位相調整指示信号Ｓ _ＡＤＪ ^ＯＵＴ
として”０”を出力する。このようにして生成されたタ
イミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍは、マスタ側クロック信
号ＣＬＫ_Ｍの立ち下がりエッジのタイミングが、タイミ
ング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの中間
のタイミングよりも時間的に前か後かに対応して”１”
又は”０”の値をとる。

【００７３】図４（ａ）に示されているように、タイミ
ング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの中間
のタイミングが、マスタ側クロック信号ＣＬＫ_Ｍの立ち
下がりエッジのタイミングよりも時間的に遅い場合、ス
レーブ側クロック信号ＣＬＫ _Ｓ ^ＯＵＴの位相は、早めら
れる必要がある。何故なら、マスタ側クロック信号ＣＬ
Ｋ_Ｍに対するタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍのセット
アップ時間、即ち、マスタ側クロック信号ＣＬＫ_Ｍに対
するデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍのセットアップ時間ｔ
_ｓが、ホールド時間ｔ_ｈに比べて小さくなっているから
である。この場合、位相比較用入力回路１９は、位相調
整指示信号Ｓ_ＡＤＪ ^ＯＵＴを”１”にして出力する。位
相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが”１”であるのに対応
して、カウンタ３９は、カウンタ値Ｃ_１を小さくする。
カウンタ値Ｃ_１が小さくなると、遅延回路４０の遅延時
間が小さくなり、スレーブ側クロック信号ＣＬＫ_Ｓ
^ＯＵＴの位相が早められる。

【００７４】一方、図４（ｂ）に示されているように、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミング
の中間のタイミングが、マスタ側クロック信号ＣＬＫ_Ｍ
の立ち下がりエッジのタイミングよりも時間的に遅い場
合、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相は、
遅くされる必要がある。何故なら、マスタ側クロック信
号ＣＬＫ_Ｍに対するタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍの
セットアップ時間、即ち、マスタ側クロック信号ＣＬＫ
_Ｍに対するデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍのセットアップ時間
ｔ_ｓが、ホールド時間ｔ_ｈに比べて大きくなっているか
らである。この場合、位相比較用入力回路１９は、位相
調整指示信号Ｓ_ＡＤＪ ^ＯＵＴを”０”にして出力する。
位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが”０”であるのに対
応して、カウンタ３９は、カウンタ値Ｃ_１を大きくす
る。カウンタ値Ｃ_１が大きくなると、遅延回路４０の遅
延時間が大きくなり、スレーブ側クロック信号ＣＬＫ_Ｓ
^{ＯＵ Ｔ}の位相が早められる。

【００７５】更に、図４（ｃ）に示されているように、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミング
の中間のタイミングが、マスタ側クロック信号ＣＬＫ_Ｍ
の立ち下がりエッジのタイミングと実質的に一致する場
合、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相は、
そのままに維持されることが望ましい。この場合、分周
クロック信号ＣＬＫ_Ｍ１が”Ｈ”レベルから”Ｌ”レベ
ルに立ち下がるタイミングと、タイミング基準信号Ｓ
_ＰＨ ^Ｓ→Ｍが遷移するタイミングとが一致するため、位
相比較用入力回路１９が生成する位相調整指示信号Ｓ
_ＡＤＪ ^ＯＵＴは、ランダムに”０”又は”１”になる。
位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが”０”になる確率
と、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが”１”になる確
率とは、概ね同じである。このような場合、カウンタ３
９は、カウンタ値Ｃ_１を変更しない。

【００７６】このとき、タイミング基準信号Ｓ_ＰＨ
^Ｓ→Ｍが遷移するタイミングの中間のタイミングが、マ
スタ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジのタイ
ミングと実質的に一致し、位相調整指示信号Ｓ_ＡＤＪ
^ＯＵＴがランダムに”０”又は”１”になる場合と、タ
イミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの
中間のタイミングが、マスタ側クロック信号ＣＬＫ_Ｍの
立ち下がりエッジのタイミングとずれて位相調整指示信
号Ｓ_ＡＤＪ ^ＯＵＴが”０”又は”１”となる場合とは、
区別されなくてはならない。そのためカウンタ３９は、
所定の回数だけ連続してタイミング基準信号Ｓ_ＰＨ
^Ｓ→Ｍが”０”であるとき、カウンタ値Ｃ_１を大きくす
る。更に、カウンタ３９は、所定の回数だけ連続してタ
イミング基準信号Ｓ _ＰＨ ^Ｓ→Ｍが”１”であるとき、カ
ウンタ値Ｃ_１を小さくする。

【００７７】スレーブ側出力用クロック生成回路３２
は、以上に述べられたようにして生成された位相調整指
示信号Ｓ_ＡＤＪ ^ＯＵＴに基づいて、タイミング基準信号
Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミングの中間のタイミング
が、マスタ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジ
のタイミングと実質的に一致するようにスレーブ側クロ
ック信号ＣＬＫ_Ｓ ^ＯＵＴの位相を調整する。これによ
り、入力回路１２_１〜１２ _ｍがデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ
〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングする際のセットアップ時
間及びホールド時間のマージンが最大にされ、スレーブ
デバイス３０からマスタデバイス１０にデータを伝送す
る際の信頼性が向上する。

【００７８】続いて、マスタデバイス１０からスレーブ
デバイス３０にデータを伝送する動作に関連する回路群
であるマスタ側データ出力系１０Ｂとスレーブ側データ
入力系３０Ｂとについて、図２を参照しながら説明す
る。

【００７９】出力回路１５_１〜１５_ｍは、マスタ側クロ
ック信号ＣＬＫ_Ｍに同期してそれぞれデータＤ_１ ^Ｍ〜Ｄ
_ｍ ^Ｍをサンプリングし、それぞれデータ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓを出力する。データＤ_１ ^Ｍ〜Ｄ_ｍ
^Ｍが”Ｈ”レベルと”Ｌ”レベルとの間を遷移するタイ
ミングは、マスタ側クロック信号ＣＬＫ_Ｍの立ち下がり
エッジのタイミングに対して、出力回路１５_１〜１５_ｍ
の遅延時間Δｔ_１だけ遅れたタイミングである。

【００８０】データＤ_１ ^Ｍ〜Ｄ_ｍ ^Ｍが”０”と”１”と
が交互に繰り返されている場合、データ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓは、”Ｈ”レベルと”Ｌ”レベル
の間を一定の時間間隔で遷移する。その時間間隔を、出
力回路１５_１〜１５_ｍの出力周期と定義する。この定義
に従えば、出力回路１５_１〜１５_ｍの出力周期は、マス
タ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジの時間間
隔に等しい。

【００８１】出力回路１５_１〜１５_ｍは、データ信号Ｓ
_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓを、出力端子２４_１〜２４_ｍ
に出力する。出力端子２４_１〜２４_ｍは、出力バス５２
に含まれる出力バス信号線５２_１〜５２_ｍに、それぞれ
接続されている。出力バス信号線５２_１〜５２_ｍは、そ
れぞれデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓを、スレ
ーブデバイス３０に伝送する。スレーブデバイス３０
は、入力端子４７_１〜４７_ｍを有する。入力端子４７_１
〜４７_ｍは、それぞれ、出力バス信号線５２_１〜５２_ｍ
に接続されている。出力バス信号線５２_１〜５２_ｍに
は、それぞれ、データ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓ
が入力される。

【００８２】入力回路３７_１〜３７_ｍは、マスタデバイ
ス１０からスレーブデバイス３０に送信される伝送デー
タＤ_１ ^Ｍ〜Ｄ_ｍ ^Ｍを受け取る。入力回路３７_１〜３７_ｍ
は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮが指示するサ
ンプリングタイミングで、入力端子４７_１〜４７_ｍに入
力されるデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサン
プリングする。入力端子４７_１〜４７_ｍは、スレーブ側
クロック信号ＣＬＫ_Ｓ ^ＩＮの立ち下がりエッジをトリガ
として、データ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^{Ｍ→ Ｓ}をサン
プリングする。

【００８３】スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮは、
スレーブ側入力用クロック生成回路３６によりスレーブ
側クロック信号ＣＬＫ_Ｓが遅延されることにより生成さ
れる。スレーブ側入力用クロック生成回路３６は、カウ
ンタ４１と遅延回路４２とを含む。カウンタ４１は、カ
ウンタ値Ｃ_２を保持する。遅延回路４２は、カウンタ４
１が保持するカウンタ値Ｃ_２に対応する遅延時間だけス
レーブ側クロック信号ＣＬＫ_Ｓを遅延し、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＩＮとして出力する。遅延回路４２
は、カウンタ値Ｃ_２が大きいほど、遅延時間を大きくす
る。遅延回路４２により生成されたスレーブ側クロック
信号ＣＬＫ_Ｓ ^ＩＮは、入力回路３７_１〜３７_ｍに出力さ
れる。入力回路３７_１〜３７_ｍは、スレーブ側クロック
信号ＣＬＫ_Ｓ ^ＩＮが立ち下がった時、データ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサンプリングする。

【００８４】マスタ側クロック信号ＣＬＫ_Ｍと、前述の
スレーブ側クロック信号ＣＬＫ_Ｓ ^{Ｉ Ｎ}とは、いずれも、
クロック信号ＣＬＫに基づいて生成され、それらの周期
は一致する。従って、入力回路３７_１〜３７_ｍがデータ
信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^{Ｍ →Ｓ}をサンプリングするサ
ンプリング周期は、出力回路１５_１〜１５_ｍの出力周期
と一致する。入力回路３７_１〜３７_ｍがデータ信号Ｓ
_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^{Ｍ→ Ｓ}をサンプリングするサンプリ
ング周期と、出力回路１５_１〜１５_ｍの出力周期とが一
致することは、マスタデバイス１０からスレーブデバイ
ス３０にデータを適切に伝送する上で重要である。入力
回路３７_１〜３７_ｍがデータ信号Ｓ_Ｄ１ ^{Ｍ →Ｓ}〜Ｓ_Ｄｍ
^Ｍ→Ｓをサンプリングするサンプリング周期、即ち、出
力回路１５ _１〜１５_ｍの出力周期は、以下、周期Ｔ
_Ｍ→Ｓと表記される。

【００８５】更に、マスタデバイス１０からスレーブデ
バイス３０にデータを適切に伝送するためには、入力回
路３７_１〜３７_ｍがデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ
^Ｍ→Ｓをサンプリングする際のセットアップ時間及びホ
ールド時間のマージンが確保されることが望ましい。そ
こで、当該データ伝送システムでは、セットアップ時間
及びホールド時間のマージンを確保するために、スレー
ブ側クロック信号ＣＬＫ _Ｓ ^ＩＮの位相が、以下に述べら
れるようにして調整される。

【００８６】マスタ側クロック信号ＣＬＫ_Ｍは、タイミ
ング基準信号発生回路１６に供給される。タイミング基
準信号発生回路１６は、マスタ側クロック信号ＣＬＫ_Ｍ
に基づいて、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓを生成す
る。タイミング基準信号発生回路１６は、半データシフ
ト回路２０とタイミング基準信号出力回路２１とを含
む。

【００８７】半データシフト回路２０は、マスタ側クロ
ック信号ＣＬＫ_Ｍをサンプリング周期Ｔ_Ｍ→Ｓの２分の
１だけ遅延して遅延クロック信号ＣＬＫ_Ｍ２を生成す
る。

【００８８】タイミング基準信号出力回路２１は、遅延
クロック信号ＣＬＫ_Ｍ２の立ち下がりエッジをトリガと
して位相調整用データＤ_ＰＨ ^Ｍをサンプリングし、タイ
ミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓを出力する。位相調整用デ
ータＤ_ＰＨ ^Ｍは、”０”と”１”とが、交互に繰り返さ
れたデータである。位相調整用データＤ_ＰＨ ^Ｍをサンプ
リングして生成されたタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓ
は、マスタ側クロック信号ＣＬＫ_Ｍの２分の１の周波数
を有する信号になる。後述されるように、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＩＮの位相は、このようにして生成
されたタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓに基づいて調整
される。

【００８９】タイミング基準信号出力回路２１は、タイ
ミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓを、出力端子２５に出力す
る。出力端子２５は、タイミング基準信号伝送バス５５
に含まれるタイミング基準信号伝送バスライン５５_２に
接続されている。タイミング基準信号伝送バスライン５
５_２は、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓをスレーブデ
バイス３０に伝送する。スレーブデバイス３０は、入力
端子４８を有する。入力端子４８は、タイミング基準信
号伝送バスライン５５_２に接続されている。入力端子４
８には、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが入力され
る。

【００９０】タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓを生成す
るタイミング基準信号出力回路２１は、データ信号Ｓ
_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをそれぞれ出力する出力回路
１５_１〜１５_ｍと、実質的に同一の回路構成を有する。
更に、タイミング基準信号伝送バスライン５５_２と、出
力バス信号線５２_１〜５２_ｍとは、実質的に同一の配線
長を有し、同一の遅延時間を有する。

【００９１】これにより、入力端子４８において、タイ
ミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レ
ベルとの間を遷移する遷移タイミングは、入力回路３７
_１〜３７_ｍがデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓを
サンプリングする際のセットアップ時間及びホールド時
間のマージンが最も大きくなるタイミングを示すことに
なる。

【００９２】図５は、マスタ側クロック信号ＣＬＫ_Ｍ、
データ信号Ｓ_Ｄ１ ^Ｍ→Ｓ及びタイミング基準信号Ｓ_ＰＨ
^Ｍ→Ｓの波形を示す。実質的に同一の構成を有するタイ
ミング基準信号出力回路２１と出力回路１５_１〜１５_ｍ
とは、実質的に同一の遅延時間Δｔ_１を有する。データ
信号Ｓ_Ｄ１ ^Ｍ→Ｓは、出力端子２４_１において、マスタ
側クロック信号ＣＬＫ_Ｍの立ち下がりエッジから遅延時
間Δｔ_１だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間を
遷移する。タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓは、出力端
子２５において、マスタ側クロック信号ＣＬＫ_Ｍの立ち
下がりエッジから、時間（Ｔ_Ｍ→Ｓ／２）＋Δｔ_１だけ
遅れて”Ｌ”レベルと”Ｈ”レベルの間を遷移する。Ｔ
_Ｍ→Ｓは、前述されているように、出力回路１５_１〜１
５_ｍ及び入力回路３７_１〜３７_ｍのサンプリング周期で
ある。出力端子２４_１においてデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ
が、”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミ
ングと、出力端子２５においてタイミング基準信号Ｓ
_ＰＨ ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移す
るタイミングとは、サンプリング周期Ｔ_Ｍ→Ｓ／２だけ
ずれている。

【００９３】更に、タイミング基準信号伝送バスライン
５５_２と、入力バス信号線５２_１とは、実質的に、同一
の遅延時間Δｔ_２を有する。入力バス信号線５１_１によ
り入力端子４７_１に伝送されるデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ
は、マスタ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジ
から遅延時間Δｔ_１＋Δｔ_２だけ遅れて”Ｌ”レベル
と”Ｈ”レベルとの間を遷移する。一方、タイミング基
準信号Ｓ_ＰＨ ^Ｍ→Ｓは、マスタ側クロック信号ＣＬＫ_Ｍ
の立ち下がりエッジから、時間（Ｔ_Ｍ→Ｓ／２）＋Δｔ
_１＋Δｔ_２だけ遅れて”Ｌ”レベルと”Ｈ”レベルとの
間を遷移する。従って、入力端子４７_１においてデータ
信号Ｓ_Ｄ１ ^Ｍ→Ｓが、”Ｌ”レベルと”Ｈ”レベルの間
を遷移するタイミングと、入力端子４８においてタイミ
ング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベ
ルの間を遷移するタイミングとは、サンプリング周期Ｔ
_Ｍ→Ｓ／２だけずれている。データ信号Ｓ
_Ｄ１ ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移す
るタイミングからサンプリング周期Ｔ_{Ｍ→ Ｓ}の半分だけ
ずれているタイミングで、入力回路３７_１がデータ信号
Ｓ_Ｄ１ ^{Ｍ→ Ｓ}をサンプリングすると、セットアップ時間
ｔ_ｓ及びホールド時間ｔ_ｈのマージンは、最大になる。
このように、入力端子４８においてタイミング基準信号
Ｓ_{Ｐ Ｈ} ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移
するタイミングで、入力回路３７_１〜３７_ｍがデータ信
号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサンプリングすること
により、サンプリングの際のセットアップ時間及びホー
ルド時間のマージンが最も大きくなる。

【００９４】データ信号Ｓ_Ｄ１ ^Ｍ→Ｓが、”Ｌ”レベル
と”Ｈ”レベルの間を遷移するタイミングと、タイミン
グ基準信号Ｓ_ＰＨ ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベル
の間を遷移するタイミングとのタイミング差は、半デー
タシフト回路２０の遅延時間により定まる。半データシ
フト回路２０の遅延時間がサンプリング周期Ｔ_Ｍ→Ｓの
半分であることにより、そのタイミング差は、サンプリ
ング周期Ｔ_Ｍ→Ｓの半分になる。

【００９５】図２に示されているように、タイミング比
較回路３８は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮと
タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓとに基づいて、スレー
ブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相を調整する指示を
するための位相調整指示信号Ｓ_ＡＤＪ ^ＩＮを生成し、ス
レーブ側入力用クロック生成回路３６に出力する。スレ
ーブ側入力用クロック生成回路３６のカウンタ４１は、
位相調整指示信号Ｓ_{Ａ ＤＪ} ^ＩＮに基づいて、それが保持
するカウンタ値Ｃ_２を調整する。カウンタ４１は、位相
調整指示信号Ｓ_ＡＤＪ ^ＩＮが”０”であると、カウンタ
値Ｃ_２を小さくする。カウンタ値Ｃ_２が小さくなると、
スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相は、早めら
れる。カウンタ４１は、位相調整指示信号Ｓ_ＡＤＪ
^ＯＵＴが”１”であると、カウンタ値Ｃ_２を大きくす
る。カウンタ値Ｃ_２が大きくなると、スレーブ側クロッ
ク信号ＣＬＫ_Ｓ ^ＩＮの位相は、遅くされる。

【００９６】スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位
相は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの立ち下が
りエッジのタイミングが、タイミング基準信号Ｓ_ＰＨ
^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する
タイミングに一致するように定められる。これにより、
入力回路３７_１〜３７_ｍが、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＩＮによりデータデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ
_Ｄｍ ^Ｍ→Ｓをサンプリングする際、セットアップ時間及
びホールド時間は、ともに最大になる。

【００９７】タイミング比較回路３８は、以下のような
動作を行って、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの
立ち下がりエッジのタイミングが、タイミング基準信号
Ｓ_{Ｐ Ｈ} ^Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルとの間を遷
移するタイミングに一致するように、位相調整指示信号
Ｓ_ＡＤＪ ^ＩＮを生成する。

【００９８】タイミング比較回路３８に含まれる分周回
路４３は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮを分周
し、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの２分の１の
周波数を有する分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１を生成
する。位相比較用入力回路４４は、分周クロック信号Ｃ
ＬＫ_Ｓ ^ＩＮ１が”Ｈ”レベルから”Ｌ”レベルに立ち下
がる時にタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓをサンプリン
グし、位相調整指示信号Ｓ_ＡＤＪ ^ＩＮを生成する。位相
比較用入力回路４４は、図６に示されているように、タ
イミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが”Ｈ”レベルであると
きに分周クロック信号ＣＬＫ_Ｍ１が立ち下がると、位相
調整指示信号Ｓ_ＡＤＪ ^ＩＮとして”１”を出力する。ま
た、位相比較用入力回路４４は、タイミング基準信号Ｓ
_ＰＨ ^{Ｍ→ Ｓ}が”Ｌ”レベルであるときに分周クロック信
号ＣＬＫ_Ｓ ^ＩＮ１が立ち下がると、位相調整指示信号Ｓ
_ＡＤＪ ^ＩＮとして”０”を出力する。このようにして生
成されたタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓは、スレーブ
側クロック信号ＣＬＫ_Ｓ ^{Ｉ Ｎ}の立ち下がりエッジのタイ
ミングが、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移する
タイミングよりも時間的に前か後かに対応して”１”又
は”０”の値をとる。

【００９９】図６に示されているように、タイミング基
準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングが、分周クロ
ック信号ＣＬＫ_Ｓ ^ＩＮ１の立ち下がりエッジのタイミン
グよりも時間的に遅い場合、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＩＮの位相は、遅くされる必要がある。この場
合、位相比較用入力回路４４は、位相調整指示信号Ｓ_Ａ
ＤＪ ^ＩＮを”１”にして出力する。位相調整指示信号Ｓ
_ＡＤＪ ^ＩＮが”１”であるのに対応して、カウンタ４１
は、カウンタ値Ｃ_２を増加する。カウンタ値Ｃ_２が大き
くなると、遅延回路４２の遅延時間が大きくなり、スレ
ーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相が遅くされる。
スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相は、位相調
整信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングが、分周クロ
ック信号ＣＬＫ_Ｓ ^ＩＮ１の立ち下がりエッジのタイミン
グと一致するように調節される。

【０１００】タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移す
るタイミングの中間のタイミングが、スレーブ側クロッ
ク信号ＣＬＫ_Ｓ ^ＩＮの立ち下がりエッジのタイミングよ
りも時間的に早い場合、位相比較用入力回路４４は、位
相調整指示信号Ｓ_ＡＤＪ ^ＩＮを”０”にして出力する。
Ｓ_ＡＤＪ ^ＩＮが”０”であるのに対応して、カウンタ４
１は、カウンタ値Ｃ_２を減少する。カウンタ値Ｃ_２が小
さくなると、遅延回路４２の遅延時間が小さくなり、ス
レーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相が早められ
る。これにより、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮ
の位相は、Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングが、分周
クロック信号ＣＬＫ_Ｓ ^ＩＮ１の立ち下がりエッジのタイ
ミングと一致するように調節される。

【０１０１】また、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが
遷移するタイミングが、分周クロック信号ＣＬＫ_Ｓ
^ＩＮ１の立ち下がりエッジのタイミングと実質的に一致
する場合、位相比較用入力回路４４が生成する位相調整
指示信号Ｓ_ＡＤＪ ^ＩＮは、ランダムに”０”又は”１”
になる。スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相は
そのままに維持される。

【０１０２】このとき、タイミング基準信号Ｓ_ＰＨ
^Ｍ→Ｓが遷移するタイミングが、分周クロック信号ＣＬ
Ｋ_Ｓ ^ＩＮ１の立ち下がりエッジのタイミングと実質的に
一致することにより位相調整指示信号Ｓ_ＡＤＪ ^ＩＮがラ
ンダムに”０”又は”１”になる場合と、タイミング基
準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングが、分周クロ
ック信号ＣＬＫ_Ｓ ^ＩＮ１の立ち下がりエッジのタイミン
グとずれることにより位相調整指示信号Ｓ
_ＡＤＪ ^ＩＮが”０”又は”１”となる場合とを区別する
ために、カウンタ４１は、所定の回数だけ連続してタイ
ミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが”０”であるとき、カウ
ンタ値Ｃ_２を小さくする。更に、カウンタ４１は、所定
の回数だけ連続してタイミング基準信号Ｓ
_ＰＨ ^Ｍ→Ｓが”１”であるとき、カウンタ値Ｃ_２を大き
くする。

【０１０３】スレーブ側入力用クロック生成回路３６
は、以上に述べられたようにして生成された位相調整指
示信号Ｓ_ＡＤＪ ^ＩＮに基づいて、タイミング基準信号Ｓ
_ＰＨ ^{Ｍ →Ｓ}が遷移するタイミングと分周クロック信号Ｃ
ＬＫ_Ｓ ^ＩＮ１の立ち下がりエッジのタイミングとが実質
的に一致するようにスレーブ側クロック信号ＣＬＫ_Ｓ ^Ｉ
Ｎの位相を調整する。これにより、入力回路３７_１〜３
７_ｍがデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサンプ
リングする際のセットアップ時間及びホールド時間のマ
ージンが最大にされ、マスタデバイス１０からスレーブ
デバイス３０にデータを伝送する際の信頼性が向上す
る。

【０１０４】以上に説明されたように、本実施の形態の
データ転送システムでは、スレーブデバイス３０からマ
スターデバイス１０にデータが伝送される場合、タイミ
ング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが”Ｌ”レベルと”Ｈ”レベ
ルとの間を遷移するタイミングと、マスタ側クロック信
号ＣＬＫ_Ｍとが立ち下がるタイミングとの差に基づいて
生成される位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴに基づい
て、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相が調
整される。これにより、入力回路１２_１〜１２_ｍが、デ
ータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍを、マスタ側クロ
ック信号ＣＬＫ_Ｍでサンプリングする際のセットアップ
時間及びホールド時間のマージンを最大にすることがで
きる。

【０１０５】更に、本実施の形態のデータ転送システム
では、マスタデバイス１０からスレーブデバイス３０に
データが伝送される場合、タイミング基準信号Ｓ_ＰＨ
^Ｍ→Ｓが遷移するタイミングと分周クロック信号ＣＬＫ
_Ｓ ^ＩＮ１とが立ち下がるタイミングとの差から生成され
る位相調整指示信号Ｓ_ＡＤＪ ^ＩＮに基づいて、スレーブ
側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相が調整される。これ
により、入力回路３７_１〜３７_ｍが、データ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをスレーブ側クロック信号ＣＬＫ
_Ｓ ^ＩＮでサンプリングする際のセットアップ時間及びホ
ールド時間のマージンを最大にすることができる。

【０１０６】このとき、スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴの位相の調整と、スレーブ側クロック信号ＣＬ
Ｋ_Ｓ ^ＩＮの位相の調整とは、スレーブデバイス３０毎に
独立して行われる。これにより、スレーブデバイス３０
に含まれる初段アンプ３１の特性にバラツキがあって
も、そのバラツキが、上述のセットアップ時間及びホー
ルド時間のマージンに影響することはない。更に、初段
アンプ３１の特性が、動作温度や、供給される電源電圧
の動作条件によって変動しても、その変動が上述のセッ
トアップ時間及びホールド時間のマージンに影響するこ
とはない。

【０１０７】このとき、半データシフト回路１７がマス
タデバイス１０に設けられていることにより、スレーブ
デバイス３０の特性バラツキが、入力回路１２_１〜１２
_ｍが、データ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプ
リングする際のセットアップ時間及びホールド時間のマ
ージンの劣化に結びつきにくくなる。仮に、半データシ
フト回路１７に相当する回路が、スレーブデバイス３０
のそれぞれに設けられているとする。この場合、スレー
ブデバイス３０の特性のバラツキが、そのまま、セット
アップ時間及びホールド時間のマージンの劣化に結びつ
く。このように、半データシフト回路１７がマスタデバ
イス１０に設けられていることは、セットアップ時間及
びホールド時間のマージンの確保に寄与する。

【０１０８】同様の理由から、半データシフト回路２０
がマスタデバイス１０に設けられていることが、スレー
ブデバイス３０の特性バラツキが、入力回路３７_１〜３
７_ｍが、データ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサン
プリングする際のセットアップ時間及びホールド時間の
マージンの劣化を招きにくくする。

【０１０９】スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴ及
びスレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮとの位相の調整
に使用されるタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ及びタイ
ミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓは、いずれのスレーブデバ
イス３０に伝送されるものであっても、また、いずれの
スレーブデバイス３０からマスタデバイス１０に伝送ら
れるものであっても、共通のタイミング基準信号伝送バ
ス５５を介して伝送される。各スレーブデバイス３０か
らのタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍの伝送と、各スレ
ーブデバイス３０へのタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓ
の伝送とは、時分割で行われる。

【０１１０】図７に示されているように、まず、マスタ
デバイス１０とスレーブデバイス３０_１との間で、タイ
ミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ及びタイミング基準信号Ｓ
_ＰＨ ^Ｍ→Ｓの伝送が行われ、スレーブデバイス３０_１の
スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴ及びスレーブ側
クロック信号ＣＬＫ_Ｓ ^ＩＮの位相の調整が行われる。続
いて、マスタデバイス１０とスレーブデバイス３０_２と
の間で、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍ及びタイミン
グ基準信号Ｓ_ＰＨ ^Ｍ→Ｓの伝送が行われ、スレーブデバ
イス３０_２のスレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴ及
びスレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相の調整が
行われる。以下同様に、マスタデバイス１０と他のスレ
ーブデバイス３０との間で、順次に、Ｓ_ＰＨ ^Ｓ→Ｍ及び
タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓの伝送が行われ、他の
スレーブデバイス３０のスレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴ及びスレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位
相の調整が行われる。

【０１１１】このように、各スレーブデバイス３０から
のタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍの伝送と、各スレー
ブデバイス３０へのタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓの
伝送とが、時分割で行われることは、マスターデバイス
１０と、スレーブデバイス３０との間の配線の数を減少
する点で有効である。

【０１１２】なお、本実施の形態では、上述されている
とおり、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを生成するの
に使用される位相調整用データＤ_ＰＨ ^Ｓは、”０”と”
１”とが交互に繰り返されている。ここで位相調整用デ
ータＤ_ＰＨ ^Ｓは、連続したｎ _１個の”０”と、連続した
ｎ_１個の”１”とが交互に繰り返されるものであれば、
上述の位相調整用データＤ_ＰＨ ^Ｓに限られない。ここ
で、ｎ_１は１以上の自然数である。このとき、タイミン
グ基準信号Ｓ_ＰＨ ^Ｓ→Ｍは、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＯＵＴの２×ｎ_１分の１の周波数を有することに
なる。更に、分周回路１８は、マスタ側クロック信号Ｃ
ＬＫ_Ｍを２×ｎ_１分の１の周波数に分周したものを分周
クロック信号ＣＬＫ_Ｍ１として出力する分周回路に置換
される。

【０１１３】同様に、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓ
を生成するのに使用される位相調整用データＤ
_ＰＨ ^Ｍは、”連続したｎ_２個の”０”と、連続したｎ_２
個の”１”とが交互に繰り返されるものであれば、上述
の位相調整用データＤ_ＰＨ ^Ｍに限られない。ここでｎ_２
は、１以上の自然数である。このとき、分周回路４３
は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮを２×ｎ_２分
の１の周波数に分周したものを分周クロック信号ＣＬＫ
_Ｓ ^ＩＮ１として出力する分周回路に置換される。

【０１１４】また、本実施の形態のデータ伝送システム
においては、上述されているように、マスタデバイス１
０とスレーブデバイス３０とにそれぞれ含まれる出力回
路１５_１〜１５_ｍ及び出力回路３０_１〜３０_ｍは、クロ
ック信号の立ち下がりエッジをトリガとしてデータをサ
ンプリングするとともに、それらに接続されている出力
端子へ出力する。一方、マスタデバイス１０及びスレー
ブデバイス３０に含まれる入力回路１２_１〜１２_ｍ及び
入力回路３７_１〜３７_ｍは、クロック信号の立ち下がり
エッジをトリガとして入力端子に入力された信号をサン
プリングするとともに、それらに接続されている内部回
路に、その入力信号を出力する。出力回路１５_１〜１５
_ｍ、出力回路３０_１〜３０_ｍ、入力回路１２_１〜１２_ｍ
及び入力回路３７_１〜３７_ｍは、いずれも、それらの遅
延時間を考慮に入れなければ、データのサンプリングと
そのデータの出力を同時に行う入出力回路である。出力
回路１５_１〜１５_ｍ、出力回路３０_１〜３０_ｍ、入力回
路１２_１〜１２_ｍ及び入力回路３７_１〜３７_ｍは、この
ような入出力回路に限定されない。

【０１１５】他の形態として、出力回路１５_１〜１
５_ｍ、出力回路３０_１〜３０_ｍ、入力回路１２_１〜１２
_ｍ及び入力回路３７_１〜３７_ｍには、フリップフロップ
からなるラッチ回路が使用されることが可能である。こ
の場合、出力回路１５_１〜１５_ｍ、出力回路３０_１〜３
０_ｍ、入力回路１２_１〜１２_ｍ及び入力回路３７_１〜３
７ _ｍは、クロック信号の立ち下がりエッジに同期して出
力すべき新しいデータを取り込むと同時に、既に取り込
んである前のデータを出力することになる。これは、前
述された本実施の形態において、出力回路１５_１〜１５
_ｍ、出力回路３０_１〜３０_ｍ、入力回路１２_１〜１２_ｍ
及び入力回路３７_１〜３７_ｍの遅延時間Δｔ _１が、マス
タ側クロック信号ＣＬＫ_Ｍ及びスレーブ側クロック信号
ＣＬＫ_Ｓの立ち下がりエッジの時間間隔に一致する場合
に相当する。

【０１１６】更に他の形態として、マスタデバイス１０
に含まれる入力回路１２_１〜１２_ｍ及び出力回路１５_１
〜１５_ｍ、並びに、スレーブデバイス３０に含まれる入
力回路３７_１〜３７_ｍ及び出力回路３３_１〜３３_ｍがサ
ンプリングを行うタイミングは、立ち上がりエッジと、
立ち下がりエッジの両方をトリガとすることが可能であ
る。この場合、サンプリング周期Ｔ_Ｓ→Ｍ、Ｔ
_Ｍ→Ｓは、時間的に最近接する立ち上がりエッジと立ち
下がりエッジとの時間間隔になる。更に、マスタデバイ
ス１０に含まれる入力回路１２_１〜１２_ｍ及び出力回路
１５_１〜１５_ｍ、並びに、スレーブデバイス３０に含ま
れる入力回路３７_１〜３７_ｍ及び出力回路３３_１〜３３
_ｍがサンプリングを行うタイミングは、立ち上がりエッ
ジをトリガとすることも可能である。

【０１１７】実施の第２形態：図９に示されている実施
の第２形態のデータ伝送システムは、実施の第１形態の
データ伝送システムと、同様の構成を有する。実施の第
２形態のデータ伝送システムでは、上述の実施の形態の
位相調整用データＤ_ＰＨ ^Ｓ、Ｄ_ＰＨ ^Ｍが、当該データ伝
送システムの状況に応じて可変とされる点で、実施の第
１形態のデータ伝送システムと異なる。これに伴い、マ
スタデバイス１０がマスタデバイス１１０に置換され、
更にスレーブデバイス３０がスレーブデバイス１３０に
置換される。

【０１１８】マスタデバイス１１０は、マスタデバイス
１０に、制御回路２６と位相調整用データ生成回路２７
とが追加される構成を有する。マスタデバイス１１０の
他の部分の構成は、マスタデバイス１０と同一であり、
その構成要素には同一の符号が付されている。スレーブ
デバイス１３０は、スレーブデバイス３０に、位相調整
用データ生成回路４９が追加される構成を有する。スレ
ーブデバイス１３０の他の部分の構成は、スレーブデバ
イス３０と同一であり、その構成要素には同一の符号が
付されている。

【０１１９】本実施の形態では、タイミング基準信号Ｓ
_ＰＨ ^Ｓ→Ｍを生成するためにタイミング基準信号出力回
路３４に入力される位相調整用データＤ_ＰＨ ^Ｓは、連続
したｎ_１個の”０”と、連続したｎ_１個の”１”とが交
互に繰り返されたデータである。ここでｎ_１は、自然数
である。

【０１２０】制御回路２６は、上述のｎ_１を定める。制
御回路２６は、上述のｎ_１を指定する信号である位相調
整用データ指示信号Ｓ_ＩＮＩ ^Ｓ→Ｍを生成する。位相調
整用データ指示信号Ｓ_ＩＮＩ ^Ｓ→Ｍは、レジスタ入出力
回路１４、レジスタ入出力バス５３、レジスタ入出力回
路３５を介して、位相調整用データ生成回路４９に伝送
される。位相調整用データ生成回路４９は、位相調整用
データ指示信号Ｓ_{ＩＮ Ｉ} ^Ｓ→Ｍに応答して、連続したｎ
_１個の”０”と、連続したｎ_１個の”１”とが交互に繰
り返された位相調整用データＤ_ＰＨ ^Ｓを生成し、タイミ
ング基準信号出力回路３４に出力する。

【０１２１】制御回路２６は、更に、上述のｎ_１を分周
回路１８に伝達する分周指示信号Ｓ _ＤＩＶ ^Ｓ→Ｍを生成
する。分周回路１８は、分周指示信号Ｓ_ＤＩＶ ^Ｓ→Ｍに
応答してマスタ側クロック信号ＣＬＫ_Ｍを分周し、マス
タ側クロック信号ＣＬＫ_Ｍの周波数の２×ｎ_１分の１の
周波数を有する分周クロック信号ＣＬＫ_Ｍ１を生成す
る。分周回路１８は、分周クロック信号ＣＬＫ_Ｍ１を位
相比較用入力回路１９に出力する。

【０１２２】同様に、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓ
を生成するために出力端子２１に入力される位相調整用
データＤ_ＰＨ ^Ｍは、連続したｎ_２個の”０”と、連続し
たｎ _２個の”１”とが交互に繰り返されたデータであ
る。ここでｎ_２は自然数である。

【０１２３】制御回路２６は、上述のｎ_２を定める。制
御回路２６は、上述のｎ_１を指定する信号である位相調
整用データ指示信号Ｓ_ＩＮＩ ^Ｍ→Ｓを生成して位相調整
用データ生成回路２７に出力する。位相調整用データ生
成回路２７は、位相調整用データ指示信号Ｓ_ＩＮＩ
^Ｍ→Ｓに応答して、連続したｎ_２個の”０”と、連続し
たｎ_２個の”１”とが交互に繰り返された位相調整用デ
ータＤ_ＰＨ ^Ｍを生成し、タイミング基準信号出力回路２
１に出力する。

【０１２４】制御回路２６は、更に、上述のｎ_２を分周
回路４３に伝達する分周指示信号Ｓ _ＤＩＶ ^Ｍ→Ｓを生成
する。分周指示信号Ｓ_ＤＩＶ ^Ｍ→Ｓは、レジスタ入出力
回路１４、レジスタ入出力バス５３、及びレジスタ入出
力回路３５を介して、分周回路４３に伝達される。分周
回路４３は、分周指示信号Ｓ_ＤＩＶ ^Ｍ→Ｓに応答してス
レーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮを分周し、スレーブ
側クロック信号ＣＬＫ _Ｓ ^ＩＮの周波数の２×ｎ_２分の１
の周波数を有する分周クロック信号ＣＬＫ_Ｓ ^{Ｉ Ｎ１}を生
成する。

【０１２５】制御回路２６が定めるｎ_１とｎ_２とは、い
ずれも可変である。制御回路２６は、本実施の形態のデ
ータ伝送システムが起動された直後には、ｎ_１をｎ_１
^ＩＮＩと定める。その後、所定の時間が経過すると、制
御回路２６は、ｎ_１をｎ_１ ^{ＳＴ Ｄ}に定める。このとき、
制御回路２６は、ｎ_１ ^ＳＴＤ＜ｎ_１ ^ＩＮＩ，となるよう
に、ｎ_１を定める。

【０１２６】このようにｎ_１が定められることは、以下
に述べられている技術的意義を有する。上述のｎ_１は、
それが小さいほど、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍと
マスタ側クロック信号ＣＬＫ_Ｍとの位相の比較の頻度が
大きくなり、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴが
調整されるレスポンスが良くなる。その一方で、ｎ_１が
小さいと、以下に述べられるような問題も発生し得る。

【０１２７】遅延回路４０が、スレーブ側クロック信号
ＣＬＫ_Ｓを遅延する遅延時間は、なるべく小さいことが
望ましい。なぜなら、スレーブ側クロック信号ＣＬＫ_Ｓ
^{ＯＵ Ｔ}を生成する遅延回路４０が発生し得る遅延時間
は、回路上の制約からある程度上限があるからである。

【０１２８】しかしながら、図８（ａ）に示されている
ように、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが立ち下がる
タイミングが、分周クロック信号ＣＬＫ_Ｍ１が立ち下が
るタイミングから、時間ｎ_１×Ｔ_Ｓ→Ｍよりも大きく遅
れている場合には、遅延回路４０によって不必要な遅延
時間が発生される事態が起こり得る。ここでＴ
_Ｓ→Ｍは、上述されているように、入力回路１２_１〜１
２_ｍがデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍをサンプ
リングするときのサンプリング周期である。

【０１２９】図８（ａ）は、ｎ_１＝１であるときにおい
て、タイミング基準信号Ｓ_ＰＨ ^{Ｓ→ Ｍ}が立ち下がるタイ
ミングが、分周クロック信号ＣＬＫ_Ｍ１が立ち下がるタ
イミングから、時間Ｔ_Ｓ→Ｍよりも大きく遅れている場
合に、位相調整指示信号Ｓ_{Ａ ＤＪ} ^ＯＵＴが生成される過
程を示している。この場合、タイミング基準信号Ｓ_{Ｐ Ｈ}
^Ｓ→Ｍが立ち下がるタイミングが、分周クロック信号Ｃ
ＬＫ_Ｍ１が立ち下がるタイミングから遅れているのにも
かかわらず、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴは、スレ
ーブ側出力用クロック生成回路３２にスレーブ側クロッ
ク信号ＣＬＫ_Ｓ ^ＯＵＴの位相を遅らせる指示をする”
０”となって出力される。これにより、スレーブ側クロ
ック信号ＣＬＫ_Ｓ ^ＯＵＴの位相遅れは大きくされ、本来
スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴが有すべき位相
から、ちょうど、一サンプリング周期Ｔ_Ｓ→Ｍだけ遅れ
た位相でスレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴは安定
する。このように、本来有するべき位相から、ちょう
ど、一サンプリング周期Ｔ_{Ｓ→ Ｍ}だけ遅れた位相でスレ
ーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴが安定することは、
安定するまでの時間が必要以上にかかるため好ましくな
い。

【０１３０】タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが立ち下
がるタイミングと、分周クロック信号ＣＬＫ_Ｍ１が立ち
下がるタイミングとの差が、時間ｎ_１×Ｔ_Ｓ→Ｍよりも
小さい場合には、このような事態は発生しない。例え
ば、図８（ｂ）は、ｎ_１＝２であるときにおいて、分周
クロック信号ＣＬＫ_Ｍ１が立ち下がるタイミングからの
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが立ち下がるタイミン
グの遅れが、時間Ｔ_{Ｓ→ Ｍ}よりも大きく、且つ、時間２
×Ｔ_Ｓ→Ｍよりも小さい場合に、位相調整指示信号Ｓ
_ＡＤＪ ^ＯＵＴが生成される過程を示している。この場
合、図８（ｂ）に位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴは、
スレーブ側出力用クロック生成回路３２にスレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相を進ませる指示をす
る”１”となって出力される。スレーブ側クロック信号
ＣＬＫ_Ｓ ^ＯＵＴの位相遅れは小さくされ、本来スレーブ
側クロック信号ＣＬＫ_Ｓ ^ＯＵＴが有すべき位相で安定す
る。このように、前述のｎ_１が大きくなることにより、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが立ち下がるタイミン
グと分周クロック信号ＣＬＫ_Ｍ１が立ち下がるタイミン
グとの差の許容範囲が大きくなる。タイミング基準信号
Ｓ_ＰＨ ^Ｓ→Ｍが立ち下がるタイミングと分周クロック信
号ＣＬＫ_Ｍ１が立ち下がるタイミングとの差の許容範囲
を重視する場合には、ｎ_１は大きく定められることが望
ましい。

【０１３１】本実施の形態のデータ伝送システムでは、
それが起動された直後には、ｎ_１がｎ_１ ^ＩＮＩと定めら
れ、その後、所定の時間が経過すると、ｎ_１はｎ_１
^ＩＮＩより小さいｎ_１ ^ＳＴＤに定められる。これによ
り、スレーブ側クロック信号ＣＬＫ _Ｓ ^ＩＮが調整される
レスポンスを早くすることと、タイミング基準信号Ｓ
_ＰＨ ^{Ｍ →Ｓ}が立ち下がるタイミングと分周クロック信号
ＣＬＫ_Ｓ ^ＩＮ１が立ち下がるタイミングとの差の許容範
囲を大きくすることとの両立が図られている。

【０１３２】本実施の形態のデータ伝送システムが起動
された直後では、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが立
ち下がるタイミングと分周クロック信号ＣＬＫ_Ｍ１が立
ち下がるタイミングとが大きくずれている可能性があ
る。そこで、ｎ_１は、ｎ_１ ^{ＳＴ Ｄ}よりも大きいｎ_１
^ＩＮＩに定められる。これにより、タイミング基準信号
Ｓ_{Ｐ Ｈ} ^Ｓ→Ｍが立ち下がるタイミングと分周クロック信
号ＣＬＫ_Ｍ１が立ち下がるタイミングとが大きくずれて
いることによって遅延回路４０に不必要な遅延時間が発
生することが防がれる。ｎ_１がｎ_１ ^ＩＮＩに定められた
状態で、所定の時間だけスレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴの位相が調整され、タイミング基準信号Ｓ_ＰＨ
^Ｓ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬ
Ｋ_Ｍ１が立ち下がるタイミングとは、概ね一致する状態
になる。

【０１３３】その後、制御回路２６は、ｎ_１をｎ_１
^ＩＮＩよりも小さいｎ_１ ^ＳＴＤに定める。ｎ_１がｎ_１
^ＳＴＤに定められると、スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴが調整されるレスポンスがより早くなる。この
ように、以上に説明されているように、実施の第２形態
では、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴが調整さ
れるレスポンスを早くすることと、タイミング基準信号
Ｓ_ＰＨ ^Ｓ→Ｍが立ち下がるタイミングと分周クロック信
号ＣＬＫ_Ｍ１が立ち下がるタイミングとの差の許容範囲
を大きくすることとの両立が図られている。

【０１３４】このとき、スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＯＵＴが調整されるレスポンスをより早くする観点か
ら、ｎ_１ ^ＳＴＤは、１であることが望ましい。

【０１３５】ｎ_２についても同様の議論は成立する。即
ち、スレーブ側クロック信号ＣＬＫ _Ｓ ^ＩＮが調整される
レスポンスを重視する場合には、ｎ_２が小さく定めら
れ、タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが立ち下がるタイ
ミングと分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１が立ち下がる
タイミングとの差の許容範囲を重視する場合には、ｎ_２
が大きく定められることが望ましい。

【０１３６】そこで、制御回路２６は、本実施の形態の
データ伝送システムが起動された直後には、ｎ_２をｎ_２
^ＩＮＩと定める。その後、所定の時間が経過すると、制
御回路２６は、ｎ_２をｎ_２ ^ＳＴＤに定める。このとき、
制御回路２６は、ｎ_２ ^ＳＴＤ＜ｎ_２ ^ＩＮＩ，となるよう
に、ｎ_２を定める。このようにｎ_２が定められることに
より、実施の第２形態では、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＩＮが調整されるレスポンスを早くすることと、
タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが立ち下がるタイミン
グと分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１が立ち下がるタイ
ミングとの差の許容範囲を大きくすることとの両立が図
られている。

【０１３７】このとき、スレーブ側クロック信号ＣＬＫ
_Ｓ ^ＩＮが調整されるレスポンスをより早くする観点か
ら、ｎ_２ ^ＳＴＤは、１であることが望ましい。

【０１３８】実施の第３形態：実施の第３形態のデータ
伝送システムは、実施の第１形態のデータ伝送システム
と、ほぼ同様の構成を有する。実施の第３形態のデータ
伝送システムは、実施の第１形態のマスタデバイス１０
に、シフト量調整回路２８とシフト量調整回路２９とが
追加された構成を有する。シフト量調整回路２８とシフ
ト量調整回路２９とが追加されたマスタデバイス１０
は、以後、マスタデバイス２１０と記載される。

【０１３９】実施の第３形態のデータ伝送システムの他
の部分の構成は、実施の第１形態のデータ伝送システム
と同一であり、その構成要素には、同一の符号が付され
ている。

【０１４０】シフト量調整回路２８は、シフト量Δｔ_ｄ
^Ｓ→Ｍだけマスタ側クロック信号ＣＬＫ_Ｍをシフトす
る。シフトされたマスタ側クロック信号ＣＬＫ_Ｍは、半
データシフト回路１７に入力される。マスタ側クロック
信号ＣＬＫ_Ｍは、半データシフト回路１７とシフト量調
整回路２８とにより、（Ｔ_Ｓ→Ｍ／２）＋Δｔ_ｄ ^Ｓ→Ｍ
だけシフトされる。ここで、シフト量Δｔ_ｄ ^Ｓ→Ｍは、
正負いずれの値も取り得る。これにより、マスタ側クロ
ック信号ＣＬＫ_Ｍの立ち下がりエッジのタイミングに対
し、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移するタイミ
ングの中間のタイミングが、シフト量Δｔ_ｄ ^Ｓ→Ｍだけ
時間的にずれているように、スレーブ側クロック信号Ｃ
ＬＫ_Ｓ ^ＯＵＴの位相が調整される。

【０１４１】このように、スレーブ側クロック信号ＣＬ
Ｋ_Ｓ ^ＯＵＴの位相が調整されることにより、マスタデバ
イス１０がスレーブデバイス３０からデータを受け取る
ときの信頼性が向上することがある。スレーブデバイス
３０から送信されるデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ
^Ｓ→Ｍをサンプリングする入力回路１２_１〜１２_ｍは、
マスタ側クロック信号ＣＬＫ_Ｍの立ち下がりエッジのタ
イミングが、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍが遷移す
るタイミングの中間のタイミングよりもわずかにずれる
方が、より確実にデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ
^Ｓ→Ｍをサンプリングできる場合がある。このシフト量
Δｔ_ｄ ^Ｓ→Ｍは、マスタ側クロック信号ＣＬＫ _Ｍに対す
るデータ信号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ ^Ｓ→Ｍのセットアッ
プ・ホールド時間を微調整することを可能とし、もっ
て、マスタデバイス１０がスレーブデバイス３０からデ
ータを受け取るときの信頼性が向上されている。

【０１４２】シフト量調整回路２９は、シフト量Δｔ_ｄ
^Ｍ→Ｓだけマスタ側クロック信号ＣＬＫ_Ｍをシフトす
る。シフトされたマスタ側クロック信号ＣＬＫ_Ｍは、半
データシフト回路２０に入力される。マスタ側クロック
信号ＣＬＫ_Ｍは、半データシフト回路２０とシフト量調
整回路２９とにより、（Ｔ_Ｍ→Ｓ／２）＋Δｔ_ｄ ^Ｍ→Ｓ
だけシフトされる。これにより、スレーブ側クロック信
号ＣＬＫ_Ｓ ^ＩＮの立ち下がりエッジのタイミングが、タ
イミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングか
ら、シフト量Δｔ_ｄ ^Ｍ→Ｓだけ時間的に早くなるよう
に、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相が調整
される。入力回路１２_１〜１２_ｍと同様に、データ信号
Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサンプリングする入力回
路３７_１〜３７_ｍも、スレーブ側クロック信号ＣＬＫ_Ｓ
^ＩＮの立ち下がりエッジのタイミングが、タイミング基
準信号Ｓ_ＰＨ ^Ｍ→Ｓが遷移するタイミングの中間のタイ
ミングよりもわずかにずれる方が、より確実にデータ信
号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓをサンプリングできる場
合がある。このシフト量Δｔ_ｄ ^Ｓ→Ｍは、スレーブ側ク
ロック信号ＣＬＫ_Ｓ ^ＩＮに対するデータ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓのセットアップ・ホールド時間を
微調整することを可能とし、もって、スレーブデバイス
３０がマスタデバイス１０からデータを受け取るときの
信頼性が向上されている。

【０１４３】実施の第４形態：図１１に示されている実
施の第４形態のデータ伝送システムは、実施の第１形態
のデータ伝送システムとほぼ同様の構成を有する。実施
の第４形態のデータ伝送システムでは、タイミング基準
信号Ｓ_ＰＨ ^Ｓ→Ｍ、及びタイミング基準信号Ｓ _ＰＨ
^Ｍ→Ｓを伝送する専用のタイミング基準信号伝送バス５
５が設けられず、入力バス５１と出力バス５２との一部
が、タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍとタイミング基準
信号Ｓ_ＰＨ ^Ｍ→Ｓとを伝送するのに使用される。

【０１４４】これに伴い、スレーブデバイス３０には、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを生成するタイミング
基準信号出力回路３４は設けられず、代わりにデータ切
替回路８１が設けられる。データ切替回路８１は、伝送
データＤ_ｍ ^Ｓと位相調整用データＤ_ＰＨ ^Ｓとのうちのい
ずれかを選択的に出力回路３３_ｍに出力する。出力回路
３３_ｍは、データ信号Ｓ_Ｄｍ ^Ｓ→Ｍを生成するのに加
え、実施の第１形態ではタイミング基準信号出力回路３
４が行っていたタイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを発生
する役割を果たす。タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍを
発生する役割を果たす出力回路３３_ｍは、以下、出力回
路３３_ｍ’と記載される。

【０１４５】更に、マスタデバイス１０には、位相調整
指示信号Ｓ_ＡＤＪ ^ＯＵＴを生成する位相比較用入力回路
１９は設けられず、代わりにクロック切替回路７１が設
けられる。クロック切替回路７１は、マスタ側クロック
信号ＣＬＫ_Ｍと分周クロック信号ＣＬＫ_Ｍ１とのうちの
いずれかを選択的に入力回路１２_ｍに出力する。入力回
路１２_ｍは、データ信号Ｓ_Ｄｍ ^Ｓ→Ｍをサンプリングす
るのに加え、分周クロック信号ＣＬＫ_Ｍ１でタイミング
基準信号Ｓ_ＰＨ ^Ｓ→Ｍをサンプリングし、位相調整指示
信号Ｓ_ＡＤＪ ^ＯＵＴを生成する役割を果たす。位相調整
指示信号Ｓ_{ＡＤ Ｊ} ^ＯＵＴを生成する役割を果たす入力回
路１２_ｍは、以下、入力回路１２_ｍ’と記載される。

【０１４６】更に、マスタデバイス１０には、タイミン
グ基準信号Ｓ_ＰＨ ^Ｍ→Ｓを生成するタイミング基準信号
出力回路２１は設けられず、代わりにデータ切替回路７
２とクロック切替回路７３とが設けられる。データ切替
回路７２は、位相調整用データＤ_ＰＨ ^Ｍと伝送データＤ
_１ ^Ｍのうちのいずれかを選択的に出力回路１５_１に出力
する。クロック切替回路７３は、マスタ側クロック信号
ＣＬＫ_Ｍと遅延クロック信号ＣＬＫ_Ｍ２のうちのいずれ
かを選択的に出力回路１５_１に出力する。出力回路１５
_１は、データ信号Ｓ_Ｄ１ ^Ｍ→Ｓを生成するのに加え、実
施の第１形態ではタイミング基準信号出力回路２１が行
っていたタイミング基準信号Ｓ_ＰＨ ^{Ｍ→ Ｓ}を発生する役
割を果たす。タイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓを発生す
る役割を果たす出力回路１５_１は、以下、出力回路１５
_１’と記載される。

【０１４７】更に、スレーブデバイス３０には、位相調
整指示信号Ｓ_ＡＤＪ ^ＩＮを生成する位相比較用入力回路
４４は設けられず、代わりにクロック切替回路８２が設
けられる。クロック切替回路８２は、スレーブ側クロッ
ク信号ＣＬＫ_Ｓ ^ＩＮと分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１
とのうちのいずれかを入力回路３７_１に選択的に出力す
る。入力回路３７_１は、データ信号Ｓ_Ｄｍ ^Ｓ→Ｍをサン
プリングするのに加え、分周クロック信号ＣＬＫ_Ｓ
^ＩＮ１に同期してタイミング基準信号Ｓ_ＰＨ ^Ｍ→Ｓをサ
ンプリングし、位相調整指示信号Ｓ_ＡＤＪ ^ＩＮを生成す
る役割を果たす。位相調整指示信号Ｓ_ＡＤＪ ^ＩＮを生成
する役割を果たす入力回路３７_１は、以下、入力回路３
７_１’と記載される。

【０１４８】以上に述べられたように、構成が変更され
たマスターデバイス１０と、スレーブデバイス３０と
は、以後、それぞれ、マスターデバイス３１０とスレー
ブデバイス３３０と記載される。

【０１４９】実施の第４形態では、スレーブデバイス３
３０からマスタデバイス３１０に伝送データＤ_１ ^Ｓ〜Ｄ
_ｍ ^Ｓを伝送することと、スレーブ側クロック信号ＣＬＫ
_Ｓ ^{Ｏ ＵＴ}の位相を調整することとは、排他的に行われ
る。

【０１５０】スレーブデバイス３３０からマスタデバイ
ス３１０に伝送データＤ_１ ^Ｓ〜Ｄ_ｍ ^Ｓを伝送する場合、
出力回路３３_１〜３３_ｍ−１は、スレーブ側クロック信
号ＣＬＫ_Ｓ ^ＯＵＴに同期してそれぞれ伝送データＤ_１ ^Ｓ
〜Ｄ_ｍ−１ ^Ｓをサンプリングし、データ信号Ｓ_Ｄ１
^Ｓ→Ｍ〜Ｓ_{Ｄ（ｍ−１）} ^Ｓ→Ｍを生成する。このときデ
ータ切替回路８１は、伝送データＤ_ｍ ^Ｓを出力回路３３
_ｍ’に出力する。出力回路３３_ｍ’は、スレーブ側クロ
ック信号ＣＬＫ_Ｓ ^ＯＵＴに同期して伝送データＤ_ｍ ^Ｓを
サンプリングし、データ信号Ｓ_Ｄｍ ^Ｓ→Ｍを生成する。
データ信号Ｓ_Ｄ１ ^{Ｓ →Ｍ}〜Ｓ_Ｄｍ ^Ｓ→Ｍは、マスタデバ
イス３１０に伝送される。マスタデバイス３１０に含ま
れるクロック切替回路７１は、マスタ側クロック信号Ｃ
ＬＫ_Ｍと分周クロック信号ＣＬＫ_Ｍ１とのうちのマスタ
側クロック信号ＣＬＫ_Ｍを入力回路１２_ｍ’に供給す
る。入力回路１２_１〜１２_ｍ−１と入力回路１２_ｍ’
は、マスタ側クロック信号ＣＬＫ_Ｍに同期してデータ信
号Ｓ_Ｄ１ ^Ｓ→Ｍ〜Ｓ_Ｄｍ−１ ^Ｓ→Ｍをサンプリングし、
伝送データＤ_１ ^Ｓ〜Ｄ_ｍ ^Ｓを受け取る。

【０１５１】一方、ＣＬＫ_Ｓ ^ＯＵＴの位相を調整する場
合、データ切替回路８１は、位相調整用データＤ_ＰＨ ^Ｓ
を出力回路３３_ｍ’に出力する。出力回路３３_ｍ’は、
スレーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴに同期して位相
調整用データＤ_ＰＨ ^Ｓをサンプリングし、タイミング基
準信号Ｓ_ＰＨ ^Ｓ→Ｍを生成する。タイミング基準信号Ｓ
_ＰＨ ^Ｓ→Ｍは、入力回路１２_ｍ’に伝送される。クロッ
ク切替回路７１は、マスタ側クロック信号ＣＬＫ_Ｍと分
周クロック信号ＣＬＫ_Ｍ１とのうちの分周クロック信号
ＣＬＫ_Ｍ１を入力回路１２_ｍ’に供給する。入力回路１
２_ｍ’は、分周クロック信号ＣＬＫ_Ｍ１に同期してタイ
ミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍをサンプリングし、スレー
ブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相を調整する指示
を行う位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴを生成する。位
相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴは、レジスタ入出力回路
１４、レジスタ入出力バス５３、及びレジスタ入出力回
路３５を介して、スレーブ側出力用クロック生成回路３
２に伝送される。位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴに基
づいて、スレーブ側出力用クロック生成回路３２は、ス
レーブ側クロック信号ＣＬＫ_Ｓ ^ＯＵＴの位相の調整を行
う。

【０１５２】また、実施の第４形態では、マスタデバイ
ス３１０からスレーブデバイス３３０に伝送データＤ_１
^Ｍ〜Ｄ_ｍ ^Ｍを伝送することと、スレーブ側クロック信号
ＣＬＫ_Ｓ ^ＩＮの位相を調整することとは、排他的に行わ
れる。

【０１５３】マスタデバイス３１０からスレーブデバイ
ス３３０に伝送データＤ_１ ^Ｍ〜Ｄ_ｍ ^Ｍを伝送する場合、
出力回路１５_２〜１５_ｍは、マスタ側クロック信号ＣＬ
Ｋ_Ｍに同期して、それぞれ伝送データＤ_２ ^Ｍ〜Ｄ_ｍ ^Ｍを
サンプリングし、データ信号Ｓ_Ｄ２ ^Ｍ→Ｓ〜Ｓ_Ｄｍ
^Ｍ→Ｓを生成する。このときデータ切替回路７２は、伝
送データＤ_１ ^Ｓを出力回路１５_１’に出力する。更にク
ロック切替回路７３は、マスタ側クロック信号ＣＬＫ_Ｍ
と遅延クロック信号ＣＬＫ_Ｍ２とのうちのマスタ側クロ
ック信号ＣＬＫ_Ｍを出力回路１５_１’に供給する。出力
回路１５_１’は、マスタ側クロック信号ＣＬＫ_Ｍに同期
して伝送データＤ_１ ^Ｍをサンプリングし、データ信号Ｓ
_Ｄ１ ^Ｍ→Ｓを生成する。生成されたデータ信号Ｓ_Ｄ１
^Ｍ→Ｓ〜Ｓ_Ｄｍ ^Ｍ→Ｓは、スレーブデバイス３３０に伝
送される。スレーブデバイス３３０に含まれるクロック
切替回路８２は、スレーブ側クロック信号ＣＬＫ_Ｓ ^ＩＮ
と分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１とのうちのスレーブ
側クロック信号ＣＬＫ_Ｓ ^ＩＮを入力回路３７_１に供給す
る。入力回路３７_１〜３７_ｍは、スレーブ側クロック信
号ＣＬＫ_Ｓ ^ＩＮに同期してデータ信号Ｓ_Ｄ１ ^Ｍ→Ｓ〜Ｓ
_Ｄｍ ^Ｍ→Ｓをサンプリングし、伝送データＤ_１ ^Ｍ〜Ｄ_ｍ
^Ｍを受け取る。

【０１５４】一方、クロック信号ＣＬＫ_Ｓ ^ＩＮの位相を
調整する場合、データ切替回路７２は、位相調整用デー
タＤ_ＰＨ ^Ｍを出力回路１５_１’に出力する。更に、クロ
ック切替回路７３は、マスタ側クロック信号ＣＬＫ_Ｍと
遅延クロック信号ＣＬＫ_Ｍ２とのうちの遅延クロック信
号ＣＬＫ_Ｍ２を出力回路１５_１’に供給する。出力回路
１５_１’は、遅延クロック信号ＣＬＫ_Ｍ２に同期して位
相調整用データＤ_ＰＨ ^Ｍをサンプリングし、タイミング
基準信号Ｓ_ＰＨ ^Ｍ→Ｓを生成する。タイミング基準信号
Ｓ_ＰＨ ^Ｍ→Ｓは、入力回路３７_１’に伝送される。この
ときクロック切替回路８２は、スレーブ側クロック信号
ＣＬＫ_Ｓ ^ＩＮと分周クロック信号ＣＬＫ _Ｓ ^ＩＮ１とのう
ちの分周クロック信号ＣＬＫ_Ｓ ^ＩＮ１を入力回路３
７_１’に供給する。入力回路３７_１’は、分周クロック
信号ＣＬＫ_Ｓ ^ＩＮ１に同期してタイミング基準信号Ｓ
_ＰＨ ^Ｍ→Ｓをサンプリングし、スレーブ側クロック信号
ＣＬＫ_Ｓ ^ＩＮの位相を調整する指示を行う位相調整指示
信号Ｓ_ＡＤＪ ^ＩＮを生成する。位相調整指示信号Ｓ
_ＡＤＪ ^ＩＮは、スレーブ側入力用クロック生成回路３６
に入力される。位相調整指示信号Ｓ_ＡＤＪ ^ＩＮに基づい
て、スレーブ側入力用クロック生成回路３６は、スレー
ブ側クロック信号ＣＬＫ_Ｓ ^ＩＮの位相の調整を行う。

【０１５５】実施の第４形態のデータ伝送システムは、
タイミング基準信号Ｓ_ＰＨ ^Ｓ→Ｍとタイミング基準信号
Ｓ_ＰＨ ^Ｍ→Ｓとを伝送するタイミング基準信号伝送バス
５５を設ける必要がない点で、実施の第１形態のデータ
伝送システムよりも好ましい。

【０１５６】

【発明の効果】本発明により、マスターデバイスとスレ
ーブデバイスとの間でデータの転送を行うデータ伝送シ
ステムであって、データを伝送する際のセットアップ時
間及びホールド時間のマージンが大きいデータ伝送シス
テムが提供される。

【０１５７】また、本発明により、マスターデバイスと
スレーブデバイスとの間でデータの転送を行うデータ伝
送システムであって、スレーブデバイスの特性のばらつ
きによってセットアップ時間及びホールド時間のマージ
ンが減少しにくいデータ伝送システムが提供される。

【０１５８】また、本発明により、マスターデバイスと
スレーブデバイスとの間でデータの転送を行うデータ伝
送システムであって、動作条件の変化によってセットア
ップ時間及びホールド時間のマージンが減少しにくいデ
ータ伝送システムが提供される。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態のデータ伝送シ
ステムを示す。

【図２】図２は、本発明の実施の第１形態のマスタデバ
イス１０とスレーブデバイス３０を示す。

【図３】図３は、データ信号Ｓ_Ｄ１ ^Ｓ→Ｍと、タイミン
グ基準信号Ｓ_ＰＨ ^Ｓ→Ｍの波形を示す。

【図４】図４は、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴが生
成される過程を示す。

【図５】図５は、データ信号Ｓ_Ｄ１ ^Ｍ→Ｓと、タイミン
グ基準信号Ｓ_ＰＨ ^Ｍ→Ｓの波形を示す。

【図６】図６は、位相調整指示信号Ｓ_ＡＤＪ ^ＩＮが生成
される過程を示す。

【図７】図７は、各スレーブデバイス３０の位相が調整
される過程を示す。

【図８】図８は、ｎ_１＝１の場合と、ｎ_１＝２の場合と
のそれぞれについて、位相調整指示信号Ｓ_ＡＤＪ ^ＯＵＴ
が生成される過程を示す。

【図９】図９は、実施の第２形態のマスタデバイス１１
０とスレーブデバイス１３０を示す。

【図１０】図１０は、実施の第３形態のマスタデバイス
２１０とスレーブデバイス２３０を示す。

【図１１】図１１は、実施の第４形態のマスタデバイス
３１０とスレーブデバイス３３０を示す。

【図１２】図１２は、従来の高速バスシステムを示す。

【図１３】図１３は、従来の高速バスシステムに含まれ
るスレーブデバイス５０１_２を示す。

【符号の説明】

１０、１１０、２１０、３１０：マスタデバイス １１：内部クロック発生回路 １２_１〜１２_ｍ、１２_ｍ’：入力回路 １３：タイミング比較回路 １４：レジスタ入出力回路 １５_１〜１５_ｍ、１５_１’：出力回路 １６：タイミング基準信号発生回路 １７：半データシフト回路 １８：分周回路 １９：位相比較用入力回路 ２０：半データシフト回路 ２１：位相基準信号出力回路 ２２_１〜２２_ｍ、２３：入力端子 ２４_１〜２４_ｍ、２５：出力端子 ２６：制御回路 ２７：位相調整用データ生成回路 ２８、２９：遅延調整回路 ３０（３０_１〜３０_ｎ）、１３０、２３０、３３０：ス
レーブデバイス ３１：初段アンプ ３２：スレーブ側出力用クロック生成回路 ３３_１〜３３_ｍ、３３_ｍ’：出力回路 ３４：タイミング基準信号出力回路 ３５：レジスタ入出力回路 ３６：スレーブ側入力用クロック生成回路 ３７_１〜３７_ｍ、３７_１’：入力回路 ３８：タイミング比較回路 ３９、４１：カウンタ ４０、４２：遅延回路 ４３：分周回路 ４４：位相比較用入力回路 ４５_１〜４５_ｍ、４６：出力端子 ４７_１〜４７_ｍ、４８：入力端子 ４９：位相調整用データ生成回路 ５１：入力バス ５２：出力バス ５３：レジスタ入出力バス ５４：クロックライン ５５：位相調整用バス ５６：クロック発生回路 ７１、７３、８２：クロック切替回路 ７２、８１：データ切替回路

Claims (37)

【特許請求の範囲】
1. 【請求項１】 スレーブデバイスと、 マスタデバイスと第１バス線と、 第２バス線と、 第３バス線とを備え、 前記スレーブデバイスは、 スレーブ側クロック信号を生成するスレーブ側クロック
   信号生成部と、 前記スレーブ側クロック信号の位相を制御する位相調整
   回路と、 前記スレーブ側クロック信号に応答して伝送データ信号
   を出力する出力部と、 前記スレーブ側クロック信号に応答して、タイミング基
   準信号を出力するタイミング基準信号生成部とを含み、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
   生成部と、 前記マスタ側クロック信号に応答して、前記第１バス線
   を介して伝送される前記伝送データ信号をサンプリング
   する入力部と、 前記第２バス線により伝送される前記タイミング基準信
   号と前記マスタ側クロック信号とに基づいて位相調整指
   示信号を生成する位相比較回路とを含み、 前記位相調整回路は、前記第３バス線を介して伝送され
   る前記位相調整指示信号に応答して前記スレーブ側クロ
   ック信号の位相を調整するデータ伝送システム。
2. 【請求項２】 請求項１に記載のデータ伝送システムに
   おいて、 前記タイミング基準信号生成部は、位相調整用データを
   入力とし、前記位相調整用データを前記スレーブ側クロ
   ック信号に応答してサンプリングして前記タイミング基
   準信号を生成するデータ伝送システム。
3. 【請求項３】 請求項１又は請求項２に記載のデータ伝
   送システムにおいて、 前記マスタデバイスは、更に位相シフト回路を含み、 前記位相シフト回路は、前記マスタ側クロック信号を受
   け、前記マスタ側クロック信号を所定の時間だけシフト
   して前記位相比較回路に供給するデータ伝送システム。
4. 【請求項４】 請求項１から請求項３のいずれか一に記
   載のデータ伝送システムにおいて、 前記スレーブデバイスは、更に、 前記スレーブ側クロック信号に応答して、ｎ回（ｎは自
   然数）連続して出力される毎に異なる２つの値が繰り返
   されるように前記位相調整用データを生成する位相調整
   用データ生成部と、 前記ｎの値を制御する制御回路とを含むデータ伝送シス
   テム。
5. 【請求項５】 請求項４に記載のデータ伝送システムに
   おいて、 前記制御回路は、第１期間に、前記ｎをｎ^ＩＮＩ（ｎ
   ^ＩＮＩは、２以上の自然数）と定め、且つ、前記第１期
   間の後の第２期間に、前記ｎを前記ｎ^ＩＮＩよりも小さ
   いｎ^ＳＴＤ（ｎ^ＳＴＤは自然数）と定めるデータ伝送シ
   ステム。
6. 【請求項６】 請求項５に記載のデータ伝送システムに
   おいて、 前記第１期間は、当該データ伝送システムの起動時から
   開始されるデータ伝送システム。
7. 【請求項７】 請求項２に記載のデータ伝送システムに
   おいて、 前記タイミング基準信号生成部は、前記出力部と、実質
   的に同一の回路構成を有するデータ伝送システム。
8. 【請求項８】 請求項１に記載のデータ伝送システムに
   おいて、 前記第１バス線と前記第２バス線とは、実質的に同一の
   配線長であるデータ伝送システム。
9. 【請求項９】 スレーブデバイスと、 マスタデバイスと第１バス線と、 第２バス線とを備え、 前記スレーブデバイスは、 スレーブ側クロック信号を生成するスレーブ側クロック
   信号生成部と、 前記スレーブ側クロック信号の位相を制御する位相調整
   回路と、 伝送データと位相調整用データとのうちのいずれかを選
   択し、選択データとして出力するデータ切替回路と、 前記スレーブ側クロック信号に応答して前記選択データ
   をサンプリングし、出力信号を出力する出力部とを含
   み、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
   生成部と、 前記マスタ側クロック信号を所定の時間だけシフトして
   シフトマスタ側クロック信号を出力する位相シフト回路
   と、 前記シフトマスタ側クロック信号と前記マスタ側クロッ
   ク信号とのうちのいずれか一方を選択し、選択クロック
   信号として出力するクロック信号切替回路と、 前記選択クロック信号に応答して、前記第１バス線を介
   して伝送される前記出力信号をサンプリングする入力部
   とを含み、 前記選択データとして前記位相調整用データが選択され
   たとき、前記選択クロック信号として前記シフトマスタ
   側クロック信号が選択されるとともに、前記入力部は、
   前記選択クロック信号と前記出力信号とに基づいて位相
   調整指示信号を出力し、 前記位相調整回路は、前記第２バス線を介して伝送され
   る前記位相調整指示信号に基づいて、前記位相を調整す
   るデータ伝送システム。
10. 【請求項１０】 請求項１から請求項９のいずれか一の
    請求項に記載のデータ伝送システムにおいて、 更に、クロックバスを備え、 前記スレーブ側クロック信号生成部と前記マスタ側クロ
    ック信号生成部とには、前記クロックバスを介してクロ
    ック信号が供給されるデータ伝送システム。
11. 【請求項１１】 ｎ（ｎは、２以上の自然数）個のスレ
    ーブデバイスと、 マスタデバイスと、 データバスと、 制御バスと、 タイミング基準信号伝送バスとを備え、 前記ｎ個のスレーブデバイスのそれぞれは、 スレーブ側クロック信号を生成するスレーブ側クロック
    信号生成部と、 前記スレーブ側クロック信号の位相を調整する位相調整
    回路と、 前記スレーブ側クロック信号に応答して伝送データ信号
    を出力する出力部と、 前記スレーブ側クロック信号に応答してタイミング基準
    信号を出力するタイミング基準信号生成部とを含み、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
    生成部と、 前記マスタ側クロック信号に応答して、前記データバス
    を介して伝送される前記ｎ個のスレーブデバイスの前記
    伝送データ信号をサンプリングする入力部と、 前記タイミング基準信号伝送バスを介して伝送される前
    記ｎ個のスレーブデバイスからの前記タイミング基準信
    号のそれぞれと前記マスタ側クロック信号とに基づい
    て、前記ｎ個のスレーブデバイスへ位相調整指示信号を
    出力する位相比較回路とを含み、 前記ｎ個のスレーブデバイスにおける位相調整回路のそ
    れぞれは、前記制御バスを介して前記ｎ個のスレーブデ
    バイスのそれぞれに時分割で伝送される前記位相調整指
    示信号に応答して前記位相を調整するデータ伝送システ
    ム。
12. 【請求項１２】 請求項１１に記載のデータ伝送システ
    ムにおいて、 前記ｎ個のスレーブデバイスのそれぞれは、更に、 前記スレーブ側クロック信号に応答して、ｍ回（ｍは自
    然数）連続して出力される毎に異なる２つの値が繰り返
    されるように前記位相調整用データを生成する位相調整
    用データ生成部と、 前記ｍを制御する制御回路とを含むデータ伝送システ
    ム。
13. 【請求項１３】 請求項１１又は請求項１２のいずれか
    に記載のデータ伝送システムにおいて、 前記マスタデバイスは、更に位相シフト回路を含み、 前記位相シフト回路は、前記マスタ側クロック信号を受
    け、前記マスタ側クロック信号を所定の時間だけシフト
    して前記位相比較回路に供給するデータ伝送システム。
14. 【請求項１４】 ｎ（ｎは、２以上の自然数）個のスレ
    ーブデバイスと、 マスタデバイスとデータバスと、 制御バスとを備え、 前記ｎ個のスレーブデバイスのそれぞれは、 スレーブ側クロック信号を生成するスレーブ側クロック
    信号生成部と、 前記スレーブ側クロック信号の位相を制御する位相調整
    回路と、 伝送データと位相調整用データとのうちのいずれかを選
    択して選択データをを出力するデータ切替回路と、 前記スレーブ側クロック信号に応答して前記選択データ
    をサンプリングし、出力信号を出力する出力部とを含
    み、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
    生成部と、 前記マスタ側クロック信号を所定の時間だけシフトして
    シフトマスタ側クロック信号を出力する位相シフト回路
    と、 前記シフトマスタ側クロック信号と前記マスタ側クロッ
    ク信号とのうちのいずれか一方を選択して選択クロック
    信号を出力するクロック信号切替回路と、 前記選択クロック信号に応答して、前記第４バス線を介
    して伝送される前記出力信号をサンプリングする入力部
    とを含み、 前記選択データとして前記位相調整用データが選択され
    たとき、前記選択クロック信号として前記シフトマスタ
    側クロック信号が選択されるとともに、前記入力部は、
    前記選択クロック信号と前記出力信号とに基づいて前記
    ｎ個のスレーブデバイスのそれぞれに位相調整指示信号
    を時分割で出力し、 前記ｎ個のスレーブデバイスにおける前記位相調整回路
    のそれぞれは、前記制御バスを介して伝送される前記位
    相調整指示信号に基づいて、前記位相を調整するデータ
    伝送システム。
15. 【請求項１５】 マスタ側クロック信号を生成するマス
    タ側クロック信号生成部と、 前記マスタ側クロック信号を所定の時間だけシフトして
    シフトクロック信号を出力する位相シフト回路と、 伝送データ信号が入力される第１端子と、 前記伝送データ信号と同期したタイミング基準信号が入
    力される第２端子と、 前記マスタ側クロック信号に応答して、前記伝送データ
    信号をサンプリングする入力部と、 前記シフトクロック信号と前記タイミング基準信号とに
    基づいて、前記伝送データ信号の送出元へ送付すべき位
    相調整指示信号を生成し、第３端子に出力する位相比較
    回路とを備えるデータ伝送システム用マスタデバイス。
16. 【請求項１６】 スレーブ側クロック信号を生成するス
    レーブ側クロック信号生成部と、 前記スレーブ側クロック信号の位相を調整する位相調整
    回路と、 前記スレーブ側クロック信号に応答して、伝送データ信
    号を第１端子に出力する出力部と、 前記スレーブ側クロック信号に応答してタイミング基準
    信号を第２端子に出力するタイミング基準信号生成部と
    を備え、 前記位相調整回路は、第３端子に入力された制御信号に
    基づいて、前記位相を調整するデータ伝送システム用ス
    レーブデバイス。
17. 【請求項１７】 請求項１６に記載のデータ伝送システ
    ム用スレーブデバイスにおいて、 前記タイミング基準信号生成部は、位相調整用データを
    入力とし、且つ、前記位相調整用データを前記スレーブ
    側クロック信号に応答してサンプリングして前記タイミ
    ング基準信号を生成するデータ伝送システム用スレーブ
    デバイス。
18. 【請求項１８】 請求項１７のデータ伝送システム用ス
    レーブデバイスにおいて、 更に、 前記スレーブ側クロック信号に応答して、ｎ回（ｎは自
    然数）連続して出力される毎に異なる２つの値が繰り返
    されるように前記位相調整用データを生成する位相調整
    用データ生成部と、 前記ｎを制御する制御回路とを含むデータ伝送システム
    用スレーブデバイス。
19. 【請求項１９】 マスタデバイスとスレーブデバイス
    と、 第１バス線と、 第２バス線とを備え、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
    生成部と、 前記マスタ側クロック信号に応答して伝送データ信号を
    出力する出力部と、 前記マスタ側クロック信号に応答してタイミング基準信
    号を生成するタイミング基準信号生成部とを含み、 前記スレーブデバイスは、 スレーブ側クロック信号を生成するスレーブ側クロック
    信号生成部と、 前記スレーブ側クロック信号に応答して、前記第１バス
    線を介して伝送される前記伝送データ信号をサンプリン
    グする入力部と、 前記第２バス線を介して伝送される前記タイミング基準
    信号と前記スレーブ側クロック信号とに基づいて位相調
    整指示信号を出力する位相比較回路と、 前記スレーブ側クロック信号の位相を制御する位相調整
    回路とを含み、 前記位相調整回路は、前記位相調整指示信号に応答して
    前記位相を調整するデータ伝送システム。
20. 【請求項２０】 請求項１９に記載のデータ伝送システ
    ムにおいて、 前記タイミング基準信号生成部は、前記マスタ側クロッ
    ク信号を所定の時間だけシフトしてシフトクロック信号
    を出力する位相シフト回路を備えているデータ伝送シス
    テム。
21. 【請求項２１】 請求項２０に記載のデータ伝送システ
    ムにおいて、 前記タイミング基準信号生成部は、更に、 位相調整用データを入力とし、前記位相調整データを前
    記シフトクロック信号に応答してサンプリングして前記
    タイミング基準信号を生成するタイミング基準信号出力
    部を備えているデータ伝送システム。
22. 【請求項２２】 請求項２１に記載のデータ伝送システ
    ムにおいて、 前記マスタデバイスは、 更に、 前記シフトクロック信号に応答して、ｎ回（ｎは自然
    数）連続して出力される毎に異なる２つの値が繰り返さ
    れるように前記位相調整用データを生成する位相調整用
    データ生成部と、 前記ｎを制御する制御回路とを含むデータ伝送システ
    ム。
23. 【請求項２３】 請求項２２に記載のデータ伝送システ
    ムにおいて、 前記制御回路は、第１期間に、前記ｎをｎ^ＩＮＩ（ｎ
    ^ＩＮＩは、２以上の自然数）と定め、且つ、前記第１期
    間の後の第２期間に、前記ｎを前記ｎ^ＩＮＩよりも小さ
    いｎ^ＳＴＤ（ｎ^ＳＴＤは自然数）と定めるデータ伝送シ
    ステム。
24. 【請求項２４】 請求項２３に記載のデータ伝送システ
    ムにおいて、 前記第１期間は、当該データ伝送システムの起動時から
    開始されるデータ伝送システム。
25. 【請求項２５】 請求項２１のデータ伝送システムにお
    いて、 前記タイミング基準信号出力部は、前記出力部と、実質
    的に同一の回路構成を有するデータ伝送システム。
26. 【請求項２６】 請求項１９のデータ伝送システムにお
    いて、 前記第１バス線と前記第２バス線とは、実質的に同一の
    配線長であるデータ伝送システム。
27. 【請求項２７】 マスタデバイスと、 スレーブデバイスと、 バス線と、 とを備え、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
    生成部と、 前記マスタ側クロック信号を所定の時間だけシフトして
    シフトクロック信号を出力する位相シフト回路と、 前記シフトクロック信号と前記マスタ側クロック信号と
    のいずれか一方を選択して選択クロック信号として出力
    するクロック切替回路と、 位相調整用データと伝送データとのいずれか一方を選択
    データとして出力するデータ切替回路と、 前記選択クロック信号に応答して前記選択データをサン
    プリングし、出力信号を出力する出力部とを含み、 前記スレーブデバイスは、 スレーブ側クロック信号を生成するスレーブ側クロック
    信号生成回路と、 前記スレーブ側クロック信号に応答して、前記バス線を
    介して前記出力信号が入力される入力部と 前記スレーブ側クロック信号の位相を制御する位相調整
    回路とを含み、 前記位相調整用データが前記選択データとして選択され
    るとき、前記選択クロック信号として前記シフトクロッ
    ク信号が選択され、且つ、前記入力部は、前記出力信号
    と前記スレーブ側クロック信号とに基づいて位相調節指
    示信号を生成し、 前記位相調整回路は前記位相調節指示信号に応答して前
    記位相を調整するデータ伝送システム。
28. 【請求項２８】 請求項２７のデータ伝送システムにお
    いて、 更に、クロックバスを備え、 前記マスタ側クロック信号生成部及び前記スレーブ側ク
    ロック信号生成部には、前記クロックバスを介してクロ
    ック信号が供給されるデータ伝送システム。
29. 【請求項２９】 マスタデバイスと、 ｎ（ｎは２以上の自然数）個のスレーブデバイスと、 データバスと、 タイミング基準信号伝送バスとを備え、 前記マスタデバイスは、 マスタ側クロック信号を生成するマスタ側クロック信号
    生成部と、 前記マスタ側クロック信号に応答して伝送データ信号を
    出力する出力部と、 前記マスタ側クロック信号に応答してタイミング基準信
    号を生成するタイミング基準信号生成部とを含み、 前記ｎ個のスレーブデバイスのそれぞれは、 スレーブ側クロック信号を生成するスレーブ側クロック
    信号生成部と、 前記スレーブ側クロック信号に応答して、前記データバ
    スを介して伝送される前記伝送データ信号をサンプリン
    グする入力部と、 前記タイミング基準信号伝送バスを介して伝送される前
    記タイミング基準信号と前記スレーブ側クロック信号と
    に基づいて位相調整指示信号を出力する位相比較回路
    と、 前記スレーブ側クロック信号の位相を制御する位相調整
    回路とを含み、 前記ｎ個のスレーブデバイスにおける前記位相比較回路
    は、それぞれ、前記タイミング基準信号伝送バスを介し
    て時分割に伝送される前記タイミング基準信号に応答し
    てそれぞれ前記位相調整指示信号を出力し、 前記ｎ個のスレーブデバイスにおける前記位相調整回路
    は、それぞれ、前記位相調整指示信号に基づいて前記位
    相を調整するデータ伝送システム。
30. 【請求項３０】 マスタ側クロック信号を生成するマス
    タ側クロック信号生成部と、 前記マスタ側クロック信号を所定の時間だけシフトして
    シフトクロック信号を出力する位相シフト回路と、 前記マスタ側クロック信号に応答して伝送データ信号を
    第１端子に出力する出力回路と、 前記シフトクロック信号に応答して、前記伝送データ信
    号に対して前記時間だけシフトされたタイミング基準信
    号を第２端子に出力するタイミング基準信号生成部とを
    備えるデータ伝送システム用マスタデバイス。
31. 【請求項３１】 請求項３０に記載のデータ伝送システ
    ム用マスタデバイスにおいて、 前記タイミング基準信号生成部は、位相調整用データを
    入力とし、且つ、前記位相調整用データを前記シフトク
    ロック信号に応答してサンプリングして前記タイミング
    基準信号を生成するデータ伝送システム用マスタデバイ
    ス。
32. 【請求項３２】 請求項３１に記載のデータ伝送システ
    ム用マスタデバイスにおいて、 更に、前記シフトクロック信号に応答して、ｎ回（ｎは
    自然数）連続して出力される毎に、異なる２つの値が繰
    り返されるように前記位相調整用データを生成する位相
    調整用データ生成部と前記ｎを制御する制御回路とを備
    えているデータ伝送システム用マスタデバイス。
33. 【請求項３３】 スレーブ側クロック信号を生成するス
    レーブ側クロック信号生成部と、 前記スレーブ側クロック信号の位相を制御する位相調整
    部と、 伝送データ信号が入力される第１端子と、 前記伝送データ信号と同期したタイミング基準信号が入
    力される第２端子と、 前記スレーブ側クロック信号に応答して、前記伝送デー
    タ信号をサンプリングする入力部と、 前記スレーブ側クロック信号と前記タイミング基準信号
    とに基づいて位相調整指示信号を生成する位相比較回路
    とを備え、 前記位相調整部は、前記位相調整指示信号に応答して、
    前記スレーブ側クロック信号の位相を調整するデータ伝
    送システム用スレーブデバイス。
34. 【請求項３４】 スレーブ側クロック信号に同期して伝
    送データ信号を出力するスレーブデバイスと、前記伝送
    データ信号をマスタ側クロック信号が示すマスタ側サン
    プリングタイミングでサンプリングするマスタデバイス
    とを含むデータ伝送システムにおいて、 前記スレーブデバイスは、前記伝送データ信号が遷移す
    るデータ遷移タイミングと前記マスタ側サンプリングタ
    イミングとが、所定のタイミング差になるように、前記
    スレーブ側クロック信号の位相を調整することを特徴と
    するデータ伝送システム。
35. 【請求項３５】 マスタ側クロック信号が示すマスタ側
    サンプリングタイミングで伝送データ信号を出力するマ
    スタデバイスと、スレーブ側クロック信号が示すスレー
    ブ側サンプリングタイミングで前記伝送データ信号をサ
    ンプリングするスレーブデバイスとを含むデータ伝送シ
    ステムにおいて、 前記マスタデバイスは、前記マスタ側サンプリングタイ
    ミングから所定のタイミング差だけずれた目標タイミン
    グを示すタイミング基準信号を出力し、前記スレーブデ
    バイスは、前記スレーブ側サンプリングタイミングと前
    記目標タイミングとが実質的に一致するように前記スレ
    ーブ側クロック信号の位相を調整することを特徴とする
    データ伝送システム。
36. 【請求項３６】 （ａ）スレーブ側クロック信号を生成
    するステップと、 （ｂ）前記スレーブ側クロック信号が指示するスレーブ
    側サンプリングタイミングで伝送データをサンプリング
    して伝送データ信号を生成するステップと、 （ｃ）前記伝送データ信号が遷移するデータ遷移タイミ
    ングを示すタイミング基準信号を生成するステップと、 （ｄ）マスタ側クロック信号を生成するステップと、 （ｅ）前記マスタ側クロック信号が指示するマスタ側サ
    ンプリングタイミングで前記伝送データ信号をサンプリ
    ングするステップと、 （ｆ）前記タイミング基準信号と前記マスタ側クロック
    信号とに基づいて位相調整指示信号を生成するステップ
    と、 （ｇ）前記位相調整指示信号に基づいて、前記スレーブ
    側クロック信号の位相を調整するステップとを備えるデ
    ータ伝送方法。
37. 【請求項３７】 （ａ）マスタ側クロック信号を生成す
    るステップと、 （ｂ）前記マスタ側クロック信号が指示するマスタ側サ
    ンプリングタイミングで伝送データをサンプリングして
    伝送データ信号を生成するステップと、 （ｃ）前記マスタ側クロック信号に基づいて、目標タイ
    ミングを指示するタイミング基準信号を生成するステッ
    プと、 （ｅ）スレーブ側クロック信号を生成するステップと、 （ｆ）前記スレーブ側クロック信号が指示するスレーブ
    側サンプリングタイミングで前記伝送データ信号をサン
    プリングするステップと、 （ｇ）前記タイミング基準信号に基づいて、前記スレー
    ブ側サンプリングタイミングと前記目標タイミングとが
    実質的に一致するように、前記スレーブ側クロック信号
    の位相を調整するステップとを備えるデータ伝送方法。