JP2935694B2

JP2935694B2 - 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法

Info

Publication number: JP2935694B2
Application number: JP10113974A
Authority: JP
Inventors: 裕寺田; 寛範赤松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-04-25
Filing date: 1998-04-23
Publication date: 1999-08-16
Anticipated expiration: 2018-04-23
Also published as: JPH117335A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号とデ
ータ信号との間の位相差を低減することのできる半導体
集積回路およびシステム、並びにクロック信号とデータ
信号との間のスキューを低減する方法に関する。

【０００２】

【従来の技術】マルチメディア化の普及により、パソコ
ンを中心としたシステムの高速化が薦められている。そ
のような中で特に半導体デバイスの占めるところは大き
く、半導体デバイスの高速化が叫ばれて久しい。

【０００３】複数の半導体デバイスで構成されたシステ
ムでは、各デバイス間で信号の転送を行う必要がある。
より高速な転送動作を行うために、最近の転送方式は、
クロック信号という一定の期間で遷移を繰り返す基準信
号に他の信号を同期させた同期システムになってきてい
る。

【０００４】図２３Ａは、従来の同期システムの構成を
示す。送信側チップ７０５のバッファ７０３ａは、デー
タ信号Ｄａｔａを出力する。受信側チップ７０４のバッ
ファ７０３ｂは、データ信号Ｄａｔａを受け取り、保持
回路７０１に出力する。保持回路７０１は、基準クロッ
ク信号ＳｙｓＣＬＫに同期してデータ信号Ｄａｔａを保
持し、それを内部回路７０２に転送する。

【０００５】

【発明が解決しようとする課題】このような同期システ
ムでは、より高速な動作を行うために基準クロック信号
の周波数を上げていくことが一般的によく行われる。し
かし、基準クロック信号と他の信号（例えばデータ信
号）間にはタイミングのずれ（すなわちスキュー）が存
在する。このスキューが保持回路の誤動作を引き起こす
原因となる。図２３Ｂは、基準クロック信号ＳｙｓＣＬ
Ｋの位相とデータ信号Ｄａｔａの位相とがずれることに
よりミスラッチが生じ、それにより、保持回路が誤動作
することを示している。

【０００６】図２４Ａ〜図２４Ｃは、基準クロック信号
の周波数が低い場合には、位相ずれＴが問題になること
はないが、基準クロック信号の周波数が高くなるにつれ
て位相ずれＴが問題になる様子を示す。

【０００７】図２４Ａは、基準クロック信号ＳｙｓＣＬ
Ｋの位相とデータ信号の位相とが完全に一致している場
合を示す。

【０００８】図２４Ｂは、基準クロック信号ＳｙｓＣＬ
Ｋの周波数が低い場合に、基準クロック信号ＳｙｓＣＬ
Ｋの位相とデータ信号の位相との間に位相ずれＴが生じ
ている場合を示す。この場合には、正しいデータが出力
されるため特に問題とはならない。

【０００９】図２４Ｃは、基準クロック信号の周波数が
高い場合に、基準クロック信号ＳｙｓＣＬＫの位相とデ
ータ信号の位相との間に位相ずれＴが生じている場合を
示す。この場合には、正しいデータが出力されないため
問題となる。このように、位相ずれによる影響は、各信
号は高速に動作するに従って深刻となり、システムの高
速動作の障害となっている。

【００１０】従来、位相ずれを最小化するための方法と
して、基準クロック信号の転送経路とデータ信号の転送
経路とをできるだけ近接して配置するという方法が採ら
れてきた。しかし、この方法は、信号配線のレイアウト
に制約を加えるという欠点と、電源変動や温度変動によ
る位相ずれに対応できないという欠点とを有している。

【００１１】本発明は、上述した課題に鑑みてなされた
ものであり、クロック信号とデータ信号との間の位相差
を低減することのできる半導体集積回路およびシステ
ム、並びにクロック信号とデータ信号との間のスキュー
を低減する方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
は、クロック信号とデータ信号との間の第１の位相差を
低減する位相差低減回路と、前記クロック信号との間の
前記第１の位相差が低減された前記データ信号を受け取
る回路とを備えており、前記位相差低減回路は、前記ク
ロック信号とダミーパターン信号との間の第２の位相差
が低減されるように第１の遅延量を決定する遅延量決定
回路と、前記第１の遅延量に従って、前記クロック信号
および前記データ信号の一方を遅延させる可変遅延回路
とを備えており、これにより、上記目的が達成される。

【００１３】

【００１４】前記遅延量決定回路は、前記クロック信号
と前記データ信号との間の前記第１の位相差が低減され
るように第２の遅延量をさらに決定し、前記可変遅延回
路は、前記第２の遅延量に従って、前記クロック信号お
よび前記データ信号の一方を遅延させてもよい。

【００１５】前記ダミーパターン信号は、第１の論理レ
ベルから第２の論理レベルに少なくとも１回変動する信
号であってもよい。

【００１６】前記データ信号は、データ線を介して前記
位相差低減回路に入力され、前記ダミーパターン信号
は、前記データ信号が前記位相差低減回路に入力される
前に前記データ線を介して前記位相差低減回路に入力さ
れてもよい。

【００１７】本発明のシステムは、第１半導体集積回路
と第２半導体集積回路とを備えたシステムであって、前
記第１半導体集積回路は、データ信号を前記第２半導体
集積回路に出力する出力回路を含み、前記第２半導体集
積回路は、前記第１半導体集積回路から出力された前記
データ信号を受け取り、クロック信号と前記データ信号
との間の第１の位相差を低減する位相差低減回路と、前
記クロック信号との間の前記第１の位相差が低減された
前記データ信号を受け取る回路とを含み、前記位相差低
減回路は、前記クロック信号とダミーパターン信号との
間の第２の位相差が低減されるように第１の遅延量を決
定する遅延量決定回路と、前記第１の遅延量に従って、
前記クロック信号および前記データ信号の一方を遅延さ
せる可変遅延回路とを備えており、これにより、上記目
的が達成される。

【００１８】

【００１９】前記遅延量決定回路は、前記クロック信号
と前記データ信号との間の前記第１の位相差が低減され
るように第２の遅延量をさらに決定し、前記可変遅延回
路は、前記第２の遅延量に従って、前記クロック信号お
よび前記データ信号の一方を遅延させてもよい。

【００２０】前記ダミーパターン信号は、第１の論理レ
ベルから第２の論理レベルに少なくとも１回変動する信
号であってもよい。

【００２１】前記第１半導体集積回路と前記第２半導体
集積回路とはデータ線を介して互いに接続されており、
前記データ信号は、前記データ線を介して前記第１半導
体集積回路から前記第２半導体集積回路に転送され、前
記ダミーパターン信号は、前記データ信号が前記第１半
導体集積回路から前記第２半導体集積回路に転送される
前に前記データ線を介して前記第１半導体集積回路から
前記第２半導体集積回路に転送されてもよい。

【００２２】本発明の方法は、クロック信号とデータ信
号との間のスキューを低減する方法であって、（ａ）ク
ロック信号とデータ信号との間の第１の位相差を低減す
るステップと、（ｂ）前記クロック信号との間の前記第
１の位相差が低減された前記データ信号を受け取るステ
ップとを包含しており、前記ステップ（ａ）は、（ａ−
１）前記クロック信号とダミーパターン信号との間の第
２の位相差が低減されるように第１の遅延量を決定する
ステップと、（ａ−２）前記第１の遅延量に従って、前
記クロック信号および前記データ信号の一方を遅延させ
るステップとを包含しており、これにより、上記目的が
達成される。

【００２３】

【００２４】前記ステップ（ａ）は、（ａ−３）前記ク
ロック信号と前記データ信号との間の前記第１の位相差
が低減されるように第２の遅延量をさらに決定するステ
ップと、（ａ−４）前記第２の遅延量に従って、前記ク
ロック信号および前記データ信号の一方を遅延させるス
テップとをさらに包含してもよい。

【００２５】前記ダミーパターン信号は、第１の論理レ
ベルから第２の論理レベルに少なくとも１回変動する信
号であってもよい。

【００２６】

【００２７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。（実施の形態１）図１は、本発明の実施の形態１のシス
テム１の構成を示す。システム１は、クロック信号ＣＬ
Ｋを生成するクロック信号生成器１０と、クロック信号
ＣＬＫに従って動作するスレーブ２０と、クロック信号
ＣＬＫに従って動作し、データ信号Ｄａｔａをスレーブ
２０に出力するマスタ３０とを含む。マスタ３０および
スレーブ２０のそれぞれは、半導体集積回路であり得
る。

【００２８】本明細書では、異なる回路間を転送される
信号を総称して「データ信号Ｄａｔａ」という。「デー
タ信号Ｄａｔａ」は、マスタ３０とスレーブ２０との間
を転送される任意の信号を含む。

【００２９】クロック信号ＣＬＫは、クロック信号線１
０ａを介してスレーブ２０に供給される。データ信号Ｄ
ａｔａは、データ信号線１０ｂを介してスレーブ２０に
供給される。このように、クロック信号ＣＬＫとデータ
信号Ｄａｔａとは、異なる経路を経由してスレーブ２０
に供給される。従って、クロック信号ＣＬＫとデータ信
号Ｄａｔａの間には、スキュー（すなわち、クロック信
号ＣＬＫの位相とデータ信号Ｄａｔａの位相との差分）
が生じ得る。また、電源電圧の変動や温度変動、プロセ
スのばらつきなどの原因によりスキューの値は不定であ
る。

【００３０】位相差低減回路２２は、上述した原因によ
って生じるスキューを低減するためにスレーブ２０に設
けられている。位相差低減回路２２は、クロック信号Ｃ
ＬＫとデータ信号Ｄａｔａと間の位相差を低減する。位
相差低減回路２２によってその位相差が低減されたデー
タ信号Ｄａｔａは、データ信号Ｄａｔａ’として内部回
路２４に供給される。内部回路２４は、データ信号Ｄａ
ｔａ’を受け取り、データ信号Ｄａｔａ’を処理する。
内部回路２４は、データ信号Ｄａｔａ’に対して処理を
行う任意の回路であり得る。

【００３１】好ましくは、位相差低減回路２２は、クロ
ック信号ＣＬＫとデータ信号Ｄａｔａと間の位相差を実
質的にゼロにする。これにより、クロック信号ＣＬＫと
データ信号Ｄａｔａとが供給される経路のいかんによら
ず、クロック信号ＣＬＫに同期したデータ信号Ｄａｔ
ａ’を得ることができる。

【００３２】マスタ３０は、ダミーパターン信号Ｄｕｍ
ｍｙおよびデータ信号Ｄａｔａをデータ信号線１０ｂに
選択的に出力する出力回路３２を含む。出力回路３２
は、イニシャライズ期間にはダミーパターン信号Ｄｕｍ
ｍｙをデータ信号線１０ｂに出力し、動作・転送期間に
はデータ信号Ｄａｔａをデータ信号線１０ｂに出力す
る。なお、イニシャライズ期間は、動作・転送期間に先
だって設けられている。このようにして、イニシャライ
ズ期間には、データ信号線１０ｂを介してダミーパター
ン信号Ｄｕｍｍｙがスレーブ２０に入力され、動作・転
送期間には、データ信号線１０ｂを介してデータ信号Ｄ
ａｔａがスレーブ２０に入力される。

【００３３】ここで、「ダミーパターン信号Ｄｕｍｍ
ｙ」とは、イニシャライズ期間において論理レベルが少
なくとも１回変動する信号をいう。すなわち、ダミーパ
ターン信号Ｄｕｍｍｙは、イニシャライズ期間において
ＨレベルからＬレベルに変動し、または、Ｌレベルから
Ｈレベルに変動する。

【００３４】ダミーパターン信号Ｄｕｍｍｙは、後述す
るように、クロック信号ＣＬＫとデータ信号Ｄａｔａと
の間の位相差に相当する遅延量を決定するために使用さ
れる。その遅延量を決定するためには、ダミーパターン
信号Ｄｕｍｍｙは、イニシャライズ期間において少なく
とも１つのエッジ（立ち上がりエッジまたは立ち下がり
エッジ）を有していることが必要とされる。クロック信
号ＣＬＫのエッジとダミーパターン信号Ｄｕｍｍｙのエ
ッジとが一致するようにその遅延量を決定する必要があ
るからである。好ましくは、ダミーパターン信号Ｄｕｍ
ｍｙは、クロック信号ＣＬＫと同一の周期を有するクロ
ック信号である。

【００３５】図２は、出力回路３２の構成を示す。

【００３６】出力回路３２は、ダミーパターン信号Ｄｕ
ｍｍｙを生成するダミーパターン信号生成器３２ａと、
データ信号Ｄａｔａを生成するデータ信号生成器３２ｂ
と、ダミーパターン信号生成器３２ａの出力とデータ信
号生成器３２ｂの出力の一方を選択する選択器３２ｃと
を含む。イニシャライズ期間には、選択器３２ｃによっ
てダミーパターン信号生成器３２ａの出力が選択され
る。その結果、ダミーパターン信号Ｄｕｍｍｙがデータ
信号線１０ｂに出力される。動作・転送期間には、選択
器３２ｃによってデータ信号生成器３２ｂの出力が選択
される。その結果、データ信号Ｄａｔａがデータ信号線
１０ｂに出力される。

【００３７】選択器３２ｃの切り換えは、イニシャライ
ズ期間を規定する制御信号Ｍｏｄｅ１または動作・転送
期間を規定する制御信号Ｍｏｄｅ２に従って行われる。
これらの制御信号は、出力回路３２の内部で生成されて
もよいし、出力回路３２の外部で生成されてもよい。

【００３８】なお、ダミーパターン信号Ｄｕｍｍｙとし
てクロック信号ＣＬＫと同一の周期を有するクロック信
号を使用する場合には、ダミーパターン信号生成器３２
ａは不要である。この場合には、クロック信号生成器１
０から供給されるクロック信号ＣＬＫを選択器３２ｃに
入力するようにすればよい。

【００３９】図３は、位相差低減回路２２の構成を示
す。

【００４０】位相差低減回路２２は、クロック信号ＣＬ
Ｋとダミーパターン信号Ｄｕｍｍｙとの間の位相差が低
減されるように遅延量Ｄを決定する遅延量決定回路２２
ａと、遅延量Ｄを設定可能な可変遅延回路２２ｂとを含
む。例えば、可変遅延回路２２ｂが複数の遅延素子が直
列に接続された構成を有している場合には、遅延量Ｄに
応じて複数の遅延素子のうち信号が通過する遅延素子の
数を可変にすることにより、可変遅延回路２２ｂに所望
の遅延量を設定することが可能である。

【００４１】イニシャライズ期間において、遅延量決定
回路２２ａは、遅延量Ｄを決定する。遅延量Ｄは、クロ
ック信号ＣＬＫとダミーパターン信号Ｄｕｍｍｙとの間
の位相差が低減されるように決定される。例えば、クロ
ック信号ＣＬＫのエッジとダミーパターン信号Ｄｕｍｍ
ｙのエッジとを比較し、これらのエッジが一致するよう
に遅延量Ｄが決定される。遅延量決定回路２２ａによっ
て決定された遅延量Ｄは、可変遅延回路２２ｂに設定さ
れる。

【００４２】動作・転送期間において、イニシャライズ
期間に可変遅延回路２２ｂに設定された遅延量Ｄに従っ
て、データ信号Ｄａｔａが遅延される。位相差低減回路
２２は、遅延されたデータ信号Ｄａｔａをデータ信号Ｄ
ａｔａ’として内部回路２４に出力する。内部回路２４
は、クロック信号ＣＬＫに従って動作する。例えば、内
部回路２４は、クロック信号ＣＬＫのエッジに応答して
データ信号Ｄａｔａ’を取り込む。このようにして、ク
ロック信号ＣＬＫとデータ信号Ｄａｔａとの間の位相差
よりも、クロック信号ＣＬＫとデータ信号Ｄａｔａ’と
の間の位相差を低減することができる。

【００４３】なお、データ信号Ｄａｔａの代わりに、遅
延量Ｄに従ってクロック信号ＣＬＫを遅延させることよ
っても同様の効果が得られる。この場合には、位相差低
減回路２２は、データ信号Ｄａｔａを内部回路２４に出
力し、遅延されたクロック信号ＣＬＫをクロック信号Ｃ
ＬＫ’として内部回路２４に出力する。内部回路２４
は、クロック信号ＣＬＫ’に従って動作する。例えば、
内部回路２４は、クロック信号ＣＬＫ’のエッジに応答
してデータ信号Ｄａｔａを取り込む。このようにして、
クロック信号ＣＬＫとデータ信号Ｄａｔａとの間の位相
差よりも、クロック信号ＣＬＫ’とデータ信号Ｄａｔａ
との間の位相差を低減することができる。遅延量Ｄに従
ってクロック信号ＣＬＫを遅延させる場合には、内部回
路２４にクロック信号ＣＬＫを供給する必要はない。

【００４４】このように、データ信号Ｄａｔａをマスタ
３０からスレーブ２０に転送する前に、遅延量Ｄを可変
遅延回路２２ｂに予め設定することにより、クロック信
号ＣＬＫとデータ信号Ｄａｔａとの間の位相差を低減す
ることができる。ダミーパターン信号Ｄｕｍｍｙとデー
タ信号Ｄａｔａとは同一のデータ信号線１０ｂを介して
マスタ３０からスレーブ２０に転送されることから、ク
ロック信号ＣＬＫとデータ信号Ｄａｔａとの間の位相差
と、クロック信号ＣＬＫとダミーパターン信号Ｄｕｍｍ
ｙとの間の位相差とは実質的に等しいからである。

【００４５】好ましくは、遅延量Ｄは、クロック信号Ｃ
ＬＫとダミーパターン信号Ｄｕｍｍｙとの間の位相差が
実質的にゼロとなるように決定される。この場合には、
クロック信号ＣＬＫとデータ信号Ｄａｔａとの間の位相
差を実質的にゼロにすることができる。

【００４６】なお、イニシャライズ期間において、クロ
ック信号ＣＬＫとダミーパターン信号Ｄｕｍｍｙとの間
の位相差を実質的にゼロにした場合でも、動作・転送期
間において、クロック信号ＣＬＫとデータ信号Ｄａｔａ
との間の位相差が実質的にゼロとはならない場合があ
る。従って、クロック信号ＣＬＫとデータ信号Ｄａｔａ
との間の位相差が低減されるように動作・転送期間中に
遅延量Ｄ’を決定し、動作・転送期間中に遅延量Ｄ’を
可変遅延回路２２ｂに設定することが好ましい。遅延量
Ｄ’を決定するためには、データ信号Ｄａｔａは、動作
・転送期間において少なくとも１つのエッジ（立ち上が
りエッジまたは立ち下がりエッジ）を有していることが
必要とされる。クロック信号ＣＬＫのエッジとデータ信
号Ｄａｔａのエッジとが一致するように遅延量Ｄ’を決
定する必要があるからである。遅延量Ｄ’に従って遅延
されたデータ信号Ｄａｔａは、データ信号Ｄａｔａ’と
して位相差低減回路２２から出力される。このようにし
て、クロック信号ＣＬＫとデータ信号Ｄａｔａとの間の
位相差よりも、クロック信号ＣＬＫとデータ信号Ｄａｔ
ａ’との間の位相差を低減することができる。なお、デ
ータ信号Ｄａｔａの代わりに、遅延量Ｄ’に従ってクロ
ック信号ＣＬＫを遅延させることよっても同様の効果が
得られる。

【００４７】図４Ａは、イニシャライズ期間において、
クロック信号ＣＬＫとダミーパターン信号Ｄｕｍｍｙと
が同期する様子を示す。この例では、ダミーパターン信
号Ｄｕｍｍｙは、クロック信号ＣＬＫと同一の周期を有
するクロック信号である。イニシャライズ期間の最初の
サイクルでは、クロック信号ＣＬＫの立ち上がりエッジ
とダミーパターン信号Ｄｕｍｍｙの立ち上がりエッジと
は一致していない。イニシャライズ期間のその後の数サ
イクルでは、クロック信号ＣＬＫの立ち上がりエッジと
ダミーパターン信号Ｄｕｍｍｙの立ち上がりエッジとが
徐々に一致していることが分かる。

【００４８】なお、クロック信号ＣＬＫとダミーパター
ン信号Ｄｕｍｍｙとを同期させるために使用されるエッ
ジは、立ち上がりエッジには限定されない。クロック信
号ＣＬＫとダミーパターン信号Ｄｕｍｍｙとを同期させ
るために、立ち下がりエッジを使用してもよい。あるい
は、立ち上がりエッジおよび立ち下がりエッジの両方を
使用してもよい。

【００４９】図４Ｂは、動作・転送期間において、クロ
ック信号ＣＬＫとデータ信号Ｄａｔａとが同期する様子
を示す。クロック信号ＣＬＫとデータ信号Ｄａｔａとの
間の位相差αが検出された場合、その位相差αが検出さ
れたサイクルの次のサイクルにおいてその位相差αが調
整される。

【００５０】本発明によれば、クロック信号の転送経路
とデータ信号の転送経路とが近接して配置されていない
場合でも、クロック信号とデータ信号との位相ずれを最
小化することができる。また、本発明によれば、クロッ
ク信号の転送経路とデータ信号の転送経路とを近接して
配置するという従来の方法では対処できなかった電源変
動や温度変動による位相ずれに対しても対処することが
できる。

【００５１】なお、本発明においても、クロック信号の
転送経路とデータ信号の転送経路とは近接して配置され
ていることが好ましい。転送経路の長さの違いに基づく
位相ずれを最小化するためである。

【００５２】以下、本発明をメモリシステムに適用した
例を説明する。

【００５３】図５Ａは、メモリシステム１００の構成を
示す。メモリシステム１００は、クロック信号ＣＬＫを
生成するクロック信号生成器１１０と、クロック信号Ｃ
ＬＫに従って動作するメモリ１２０と、クロック信号Ｃ
ＬＫに従って動作するメモリコントローラ１３０と、ク
ロック信号ＣＬＫに従って動作するプロセッサ１４０と
を含む。クロック信号生成器１１０とメモリ１２０とメ
モリコントローラ１３０とプロセッサ１４０とは単一の
半導体チップ上に形成され得る。あるいは、それらは、
異なる半導体チップ上に形成されてもよい。

【００５４】プロセッサ１４０は、ダミーパターン信号
Ｄｕｍｍｙとデータ信号Ｄａｔａとを選択的にデータ信
号線１１０ｂに出力する出力回路１４２と、メモリ１２
０から出力される出力信号Ｏｕｔをデータ信号線１１０
ｄから受け取り、クロック信号ＣＬＫと出力信号Ｏｕｔ
との同期をとる同期回路１４４とを含む。出力回路１４
２および同期回路１４４のそれぞれは、クロック信号Ｃ
ＬＫに従って動作する。

【００５５】ここで、データ信号Ｄａｔａは、制御信
号、アドレス信号、メモリ１２０に書き込まれるべきデ
ータを示す信号を含む。制御信号は、例えば、ＲＡＳ、
ＣＡＳ、リード／ライト制御信号などである。

【００５６】ダミーパターン信号Ｄｕｍｍｙとデータ信
号Ｄａｔａとは、メモリコントローラ１３０を経由して
メモリ１２０に転送される。出力信号Ｏｕｔは、メモリ
コントローラ１３０を経由してプロセッサ１４０に転送
される。

【００５７】メモリ１２０は、クロック信号ＣＬＫとデ
ータ信号Ｄａｔａとの同期をとる同期回路１２２と、メ
モリコア１２４と、ダミーパターン信号Ｄｕｍｍｙと出
力信号Ｏｕｔとを選択的にデータ信号線１１０ｄに出力
する出力回路１２６を含む。同期回路１２２および出力
回路１２６には、クロック信号ＣＬＫが供給される。

【００５８】メモリコア１２４は、複数のメモリセル
（図示せず）とメモリセルにアクセスするための周辺回
路（図示せず）とを含む。周辺回路には、例えば、デー
タラッチ、アドレスラッチ、デコーダ、センスアンプな
どが含まれる。メモリコア１２４は、典型的には、クロ
ック信号ＣＬＫに同期して動作する同期型のメモリ（例
えば、ＳＤＲＡＭ）である。しかし、メモリコア１２４
は、そのような同期型のメモリに限定されない。メモリ
コア１２４は、クロック信号ＣＬＫに同期しないタイプ
のメモリであってもよい。この場合には、メモリコア１
２４に供給されるクロック信号ＣＬＫは不要となる。

【００５９】クロック信号ＣＬＫは、クロック信号線１
１０ａを介してメモリ１２０に供給される。データ信号
Ｄａｔａは、データ信号線１１０ｂを介してメモリ１２
０に供給される。このように、クロック信号ＣＬＫとデ
ータ信号Ｄａｔａとは、異なる経路を経由してメモリ１
２０に供給される。メモリ１２０の同期回路１２２は、
クロック信号ＣＬＫとデータ信号Ｄａｔａとの間に生じ
得るスキューを低減するために設けられている。すなわ
ち、同期回路１２２は、図１に示される位相差低減回路
２２と同一の機能を有している。

【００６０】クロック信号ＣＬＫは、クロック信号線１
１０ｃを介してプロセッサ１４０に供給される。出力信
号Ｏｕｔは、データ信号線１１０ｄを介してプロセッサ
１４０に供給される。このように、クロック信号ＣＬＫ
と出力信号Ｏｕｔとは、異なる経路を経由してプロセッ
サ１４０に供給される。プロセッサ１４０の同期回路１
４４は、クロック信号ＣＬＫと出力信号Ｏｕｔとの間に
生じ得るスキューを低減するために設けられている。す
なわち、同期回路１４４は、図１に示される位相差低減
回路２２と同一の機能を有している。

【００６１】図６は、同期回路１２２の構成を示す。同
期回路１４４も同様の構成を有している。

【００６２】図６に示される例では、データ信号Ｄａｔ
ａは、４ビットのデータ信号と２ビットの制御信号とを
含む６ビットのデータである。４ビットのデータ信号
は、１ビットの信号Ｄａｔａ（０）、Ｄａｔａ（１）、
Ｄａｔａ（２）、Ｄａｔａ（３）を含む。２ビットの制
御信号は、１ビットの信号Ｃｏｎｔ（０）、Ｃｏｎｔ
（１）を含む。２ビットの制御信号は、例えば、リード
／ライト制御信号やチップイネーブル信号である。な
お、データ信号のビット数および制御信号のビット数が
図６に示される例に限定されないことはいうまでもな
い。

【００６３】同期回路１２２は、各１ビットの信号ごと
にクロック信号ＣＬＫとの同期をとることができるよう
に、データ信号Ｄａｔａのビット数と同数の同期回路１
２２ａ〜１２２ｆを含む。

【００６４】同期回路１２２ａには、１ビットのデータ
信号Ｄａｔａ（０）とクロック信号ＣＬＫが入力され
る。同期回路１２２ａは、データ信号Ｄａｔａ（０）の
位相とクロック信号ＣＬＫの位相とを比較し、それらの
位相の差が実質的にゼロとなるようにデータ信号Ｄａｔ
ａ（０）の遅延量を決定する。これにより、データ信号
Ｄａｔａ（０）のエッジとクロック信号ＣＬＫのエッジ
とを一致させることが可能になる。

【００６５】同期回路１２２ｂ〜１２２ｆは、同期回路
１２２ａと同一の構成を有している。

【００６６】また、同期回路１２２ａ〜１２２ｆは、そ
れぞれ、入出力線１２３に接続されている。入出力線１
２３は、同期回路１２２ａ〜１２２ｆの１つにおいて信
号のレベルが遷移した場合にその信号レベルの遷移に応
答して決定される遅延量を他の同期回路に伝達するため
に使用される。例えば、データ信号Ｄａｔａ（０）のレ
ベルが遷移した（すなわち、データ信号Ｄａｔａ（０）
がＬレベルからＨレベルに変化した、または、Ｈレベル
からＬレベルに変化した）と仮定する。この場合、デー
タ信号Ｄａｔａ（０）のエッジとクロック信号ＣＬＫの
エッジとが一致するように遅延量が決定される。このよ
うに決定された遅延量が他の同期回路１２２ｂ〜１２２
ｆに伝達される。

【００６７】このようにして、レベルが遷移していない
データ信号とクロック信号ＣＬＫとの同期をとることが
可能になる。このような動作は、動作・転送期間におけ
る同期回路１２２の同期動作として特に有効である。な
ぜなら、ダミーパターン信号Ｄｕｍｍｙとして使用され
得るクロック信号とは異なり、データ信号Ｄａｔａは、
所定の期間内にそのレベルが遷移するとは限らないから
である。

【００６８】以下、図５Ａを再び参照して、メモリ１２
０にデータを書き込む場合のメモリシステム１００の動
作を説明する。

【００６９】プロセッサ１４０は、制御信号、アドレス
信号、メモリ１２０に書き込まれるべきデータを示す信
号をメモリコントローラ１３０に出力する。制御信号
は、例えば、ＲＡＳ、ＣＡＳ、リード／ライト制御信号
などである。

【００７０】メモリコントローラ１３０は、アドレス信
号をプロセッサ１４０から受け取り、そのアドレス信号
を変換する。変換されたアドレス信号は、メモリ１２０
に出力される。また、メモリコントローラ１３０は、制
御信号とメモリ１２０に書き込まれるべきデータを示す
信号とをプロセッサ１４０から受け取り、これらの受け
取った信号を変換することなくメモリ１２０に出力す
る。

【００７１】イニシャライズ期間において、プロセッサ
１４０の出力回路１４２は、ダミーパターン信号Ｄｕｍ
ｍｙをデータ信号線１１０ｂに出力する。ダミーパター
ン信号Ｄｕｍｍｙは、メモリコントローラ１３０を経由
してメモリ１２０に転送される。ダミーパターン信号Ｄ
ｕｍｍｙは、例えば、クロック信号ＣＬＫと同一の周期
を有するパルス信号である。メモリ１２０の同期回路１
２２は、クロック信号ＣＬＫのエッジとダミーパターン
信号Ｄｕｍｍｙのエッジを検出し、それらのエッジが一
致するように遅延量を設定する。

【００７２】動作・転送期間において、プロセッサ１４
０の出力回路１４２は、データ信号Ｄａｔａをデータ信
号線１１０ｂに出力する。「データ信号Ｄａｔａ」は、
制御信号、アドレス信号、メモリ１２０に書き込まれる
べきデータを示す信号を含む。データ信号Ｄａｔａは、
メモリコントローラ１３０を経由してメモリ１２０に転
送される。

【００７３】動作・転送期間において、メモリ１２０の
動作により電源変動や温度変動が生じ得る。これらの変
動に伴い、イニシャライズ期間に設定された遅延量では
クロック信号ＣＬＫとデータ信号Ｄａｔａとが同期しな
いケースが生じ得る。メモリ１２０の同期回路１２２
は、クロック信号ＣＬＫのエッジとデータ信号Ｄａｔａ
のエッジを検出し、それらのエッジが一致するように遅
延量を再設定する。これにより、クロック信号ＣＬＫに
同期したデータ信号Ｄａｔａ’が得られる。データ信号
Ｄａｔａ’は、メモリコア１２４に出力される。このよ
うにして、クロック信号ＣＬＫに同期したデータ信号Ｄ
ａｔａ’がメモリ１２０に書き込まれる。

【００７４】イニシャライズ期間のみならず、動作・転
送期間においても、同期回路１２２が同期動作を行うこ
とにより、メモリシステム１００の全体の精度を確保す
ることができる。しかし、動作・転送期間中に、同期回
路１２２が同期動作を行うことは必須ではない。イニシ
ャライズ期間における同期回路１２２の同期動作によ
り、メモリシステム１００の全体の精度が十分に確保で
きる場合には、動作・転送期間における同期動作１２２
の同期動作を省いてもよい。

【００７５】次に、メモリ１２０からデータを読み出す
場合のメモリシステム１００の動作を説明する。

【００７６】出力回路１２６および同期回路１４４の動
作は、出力回路１４２および同期回路１２２の動作と同
一である。クロック信号ＣＬＫのエッジと出力信号Ｏｕ
ｔのエッジとが一致するように遅延量が同期回路１４４
に設定される。

【００７７】なお、出力回路１４２から同期回路１２２
に至るデータ信号線１１０ｂの長さと、出力回路１２６
から同期回路１４４に至るデータ信号線１１０ｄの長さ
とが実質的に等しい場合には、同期回路１４４において
遅延量を求めることなく、同期回路１２２に設定される
遅延量と同じ遅延量を同期回路１４４に設定するように
してもよい。データ信号線１１０ｂの長さとデータ信号
線１１０ｄの長さとが実質的に等しい場合には、クロッ
ク信号ＣＬＫとデータ信号Ｄａｔａとのスキューとクロ
ック信号ＣＬＫと出力信号Ｏｕｔとのスキューとが実質
的に等しいと考えられるからである。これにより、同期
回路１４４の構成を簡素化することができる。

【００７８】図５Ｂは、データ信号Ｄａｔａを遅延させ
る代わりに、クロック信号ＣＬＫを遅延させることによ
り、データ信号Ｄａｔａとクロック信号ＣＬＫとの同期
をとるシステム１００ａの構成を示す。図５Ｂにおい
て、図５Ａに示される構成要素と同一の構成要素には同
一の参照番号を付し、その説明を省略する。

【００７９】メモリ１２０ａは、同期回路１２２ａと、
メモリコア１２４と、出力回路１２６とを含む。

【００８０】同期回路１２２ａは、クロック信号ＣＬＫ
を遅延させることにより、データ信号Ｄａｔａとクロッ
ク信号ＣＬＫとの同期をとる。同期回路１２２ａは、デ
ータ信号Ｄａｔａをメモリコア１２４に出力し、遅延さ
れたクロック信号ＣＬＫをクロック信号ＣＬＫ’として
メモリコア１２４に出力する。メモリコア１２４は、ク
ロック信号ＣＬＫ’に同期してデータ信号Ｄａｔａを受
け取る。出力回路１２６には、クロック信号ＣＬＫ’が
供給される。

【００８１】図７は、同期回路１２２ａの構成を示す。
同期回路１２２ａは、クロック信号ＣＬＫとデータ信号
Ｄａｔａとの同期をとる同期回路１２５ａ〜１２５ｆ
と、ラッチ回路１２７ａ〜１２７ｆと、保持回路１２５
ｇとを含む。

【００８２】保持回路１２５ｇは、同期回路１２５ａ〜
１２５ｆの１つにおいて信号のレベルが遷移した場合に
その信号の遷移に応答して決定される遅延量をすべての
同期回路に伝達するために使用される。保持回路１２５
ｇは、制御信号Ｍｏｄｅ２に従って活性化される。

【００８３】図８は、同期回路１２５ａの構成を示す。
同期回路１２５ｂ〜１２５ｆは、同期回路１２５ａと同
一の構成を有している。

【００８４】同期回路１２５ａは、クロック信号ＣＬＫ
とデータ信号Ｄａｔａとの間の位相差が低減するように
遅延量を決定する遅延量決定回路１２６０と、その遅延
量に従ってクロック信号ＣＬＫを遅延させる可変遅延回
路１２５０とを含む。同期回路１２５ａは、制御信号Ｍ
ｏｄｅ１、Ｍｏｄｅ２に従って活性化される。

【００８５】可変遅延回路１２５０は、遅延素子１２５
２−１〜１２５２−ｎと、ＡＮＤ素子１２５４−１〜１
２５４−ｎと、保持回路１２５６とを含む。ここで、ｎ
は任意の整数である。

【００８６】保持回路１２５６は、保持回路１２５６に
入力される制御信号ＣＴＲＬ（１）〜ＣＴＲＬ（ｎ）の
レベルを保持する。制御信号ＣＴＲＬ（１）〜ＣＴＲＬ
（ｎ）のうちいずれか１つのみがＨレベルに設定され
る。例えば、制御信号ＣＴＲＬ（１）のレベルがＨレベ
ルであり、制御信号ＣＴＲＬ（２）〜ＣＴＲＬ（ｎ）の
レベルがＬレベルであると仮定する。この場合、クロッ
ク信号ＣＬＫは、ＡＮＤ素子１２５４−１を経由して、
遅延素子１２５２−１〜１２５２−ｎを通過する。制御
信号ＣＴＲＬ（１）〜ＣＴＲＬ（ｎ）を用いて、クロッ
ク信号ＣＬＫが通過する遅延素子の段数を制御すること
ができる。これにより、クロック信号ＣＬＫの遅延量を
調整することができる。可変遅延回路１２５０によって
遅延されたクロック信号ＣＬＫは、クロック信号ＣＬ
Ｋ’（０）として可変遅延回路１２５０から出力され
る。

【００８７】遅延量決定回路１２６０には、制御信号Ｍ
ｏｄｅ１、Ｍｏｄｅ２が入力されている。制御信号Ｍｏ
ｄｅ１は、イニシャライズ期間を規定する。例えば、制
御信号Ｍｏｄｅ１のレベルがＨレベルである期間がイニ
シャライズ期間である。制御信号Ｍｏｄｅ２は、動作・
転送期間を規定する。例えば、制御信号Ｍｏｄｅ２のレ
ベルがＨレベルである期間が動作・転送期間である。こ
れらの制御信号は、プロセッサ１４０からメモリコント
ローラ１３０を経由して供給される。

【００８８】遅延量決定回路１２６０は、位相比較器１
２６２と、アップダウンカウンタ１２６４と、位相比較
器１２６６とを含む。

【００８９】位相比較器１２６２は、制御信号Ｍｏｄｅ
１によってイニシャライズ期間において活性化される。
位相比較器１２６２は、クロック信号ＣＬＫ’（０）の
位相とデータ信号Ｄａｔａの位相とを比較する。データ
信号Ｄａｔａの位相がクロック信号ＣＬＫ’（０）より
進んでいる場合には、位相比較器１２６２は、アップ信
号ｕｐ１をアップダウンカウンタ１２６４に出力する。
データ信号Ｄａｔａの位相がクロック信号ＣＬＫ’
（０）より遅れている場合には、位相比較器１２６２
は、ダウン信号ｄｏｗｎ１をアップダウンカウンタ１２
６４に出力する。

【００９０】アップダウンカウンタ１２６４は、アップ
信号ｕｐ１に応答してクロック信号ＣＬＫの遅延量が小
さくなるようにアップダウンカウンタ１２６４の出力を
シフトする。例えば、アップダウンカウンタ１２６４
は、アップ信号ｕｐ１に応答して、「ＣＴＲＬ（１）＝
Ｈ」を「ＣＴＲＬ（２）＝Ｈ」にシフトする。また、ア
ップダウンカウンタ１２６４は、ダウン信号ｄｏｗｎ１
に応答してクロック信号ＣＬＫの遅延量が大きくなるよ
うにアップダウンカウンタ１２６４の出力をシフトす
る。例えば、アップダウンカウンタ１２６４は、ダウン
信号ｄｏｗｎ１に応答して、「ＣＴＲＬ（２）＝Ｈ」を
「ＣＴＲＬ（１）＝Ｈ」にシフトする。

【００９１】位相比較器１２６６は、制御信号Ｍｏｄｅ
２によって動作・転送期間において活性化される。位相
比較器１２６６は、クロック信号ＣＬＫ’（０）の位相
とデータ信号Ｄａｔａの位相とを比較する。データ信号
Ｄａｔａの位相がクロック信号ＣＬＫ’（０）より進ん
でいる場合には、位相比較器１２６６は、アップ信号ｕ
ｐ２を保持回路１２５ｇに出力する。データ信号Ｄａｔ
ａの位相がクロック信号ＣＬＫ’（０）より遅れている
場合には、位相比較器１２６６は、ダウン信号ｄｏｗｎ
２を保持回路１２５ｇに出力する。

【００９２】保持回路１２５ｇは、アップ信号ｕｐ２ま
たはダウン信号ｄｏｗｎ２に応答して、同期回路１２５
ａ〜１２５ｆのそれぞれにアップ信号ｕｐ３またはダウ
ン信号ｄｏｗｎ３を出力する。これにより、同期回路１
２５ａ〜１２５ｆを同時に制御することが可能になる。

【００９３】このようにして、同期回路１２５ａは、デ
ータ信号Ｄａｔａに同期したクロック信号ＣＬＫ’
（０）を出力する。ラッチ回路１２７ａは、クロック信
号ＣＬＫ’（０）のエッジに応答してデータ信号Ｄａｔ
ａをラッチする。クロック信号ＣＬＫ’（０）と、ラッ
チ回路１２７ａから出力されるデータ信号Ｄａｔａ
（０）とがメモリコア１２４に出力される。

【００９４】同様にして、クロック信号ＣＬＫ’（１）
〜ＣＬＫ’（５）と、データ信号Ｄａｔａ（１）〜Ｄａ
ｔａ（３）、制御信号Ｃｏｎｔ（０）〜Ｃｏｎｔ（１）
とがメモリコア１２４に出力される。メモリコア１２４
は、クロック信号ＣＬＫ’（０）〜ＣＬＫ’（５）のう
ちの１つに従って動作する。

【００９５】以下、本発明をメモリシステムに適用した
他の例を説明する。

【００９６】図９は、メモリシステム２００の構成を示
す。メモリシステム２００は、複数のメモリ２２０を有
している。メモリ２２０のそれぞれは、同期回路１２２
と、メモリコア１２４と、出力回路１２６と、フラグ信
号生成回路２２２とを含む。

【００９７】なお、図９において、図５Ａに示されるメ
モリシステム１００の構成要素と同一の構成要素には同
一の参照番号を付し、その説明を省略する。

【００９８】メモリコントローラ１３０が複数のメモリ
２２０を制御する場合において、データ信号Ｄａｔａを
転送する前に、イニシャライズ期間における同期処理を
常に行うとすると、イニシャライズ期間の長期化につな
がり、メモリシステム２００の高速化に障害となるおそ
れがある。メモリシステム２００では、動作・転送期間
中において同期回路１２２が同期処理を行った場合に
は、その動作・転送期間に続く次のイニシャライズ期間
において同期回路１２２が同期処理を行わないように同
期回路１２２が制御される。

【００９９】フラグ信号生成回路２２２は、同期回路１
２２が同期処理を行った時刻（すなわち、同期処理によ
り、クロック信号ＣＬＫのエッジとデータ信号Ｄａｔ
ａ’のエッジとが一致した時刻）から一定の期間のみＨ
レベルとなるフラグ信号Ｆｌａｇを生成する（図１０Ａ
参照）。フラグ信号ＦｌａｇがＨレベルとなる期間は、
十数ｎｓ〜数十ｎｓ程度であることが好ましい。特に、
クロック信号ＣＬＫの周波数が高い場合には、フラグ信
号ＦｌａｇがＨレベルとなる期間は、２０ｎｓ以下であ
ることが好ましい。

【０１００】図１０Ｂは、フラグ信号生成回路２２２の
構成を示す。

【０１０１】フラグ信号生成回路２２２は、データ信号
Ｄａｔａ’のレベルの遷移を検出する検出器２２２ａ
と、ＲＳフリップフロップ（ＲＳ−ＦＦ）２２２ｂと、
カウンタ２２２ｃとを含む。

【０１０２】検出器２２２ａは、データ信号Ｄａｔａ’
のレベルの遷移に応答して、パルス信号ｓｅｔを生成す
る。パルス信号ｓｅｔは、ＲＳ−ＦＦ２２２ｂとカウン
タ２２２ｃとに供給される。検出器２２２ａは、例え
ば、遅延素子２２２ｅと排他論理和素子２２２ｆとから
構成される。ＲＳ−ＦＦ２２２ｂは、パルス信号ｓｅｔ
に応答して、フラグ生成信号ＦｌａｇのレベルをＬレベ
ルからＨレベルに変化させる。

【０１０３】カウンタ２２２ｃは、パルス信号ｓｅｔに
応答して、カウント値をリセットする。その後、カウン
タ２２２ｃは、クロック信号ＣＬＫのエッジに応答して
カウント値をインクリメントする。カウンタ２２２ｃの
カウント値が所定の値に到達すると、カウンタ２２２ｃ
は、パルス信号ｒｅｓｅｔをＲＳ−ＦＦ２２２ｂに出力
する。

【０１０４】ＲＳ−ＦＦ２２２ｂは、パルス信号ｒｅｓ
ｅｔに応答して、フラグ生成信号ＦｌａｇのレベルをＨ
レベルからＬレベルに変化させる。

【０１０５】このようにして、データ信号Ｄａｔａ’が
遷移した時刻から一定の期間、Ｈレベルとなるフラグ信
号Ｆｌａｇが生成される。

【０１０６】フラグ信号Ｆｌａｇは、プロセッサ１４０
に転送される。プロセッサ１４０は、フラグ信号Ｆｌａ
ｇのレベルに応じて同期処理を行うか否かを決定する。

【０１０７】このような処理により、同期精度の高いデ
バイスについては、イニシャライズ期間には同期処理を
行わないようにすることができる。これにより、イニシ
ャライズ期間に同期処理を必要とするデバイス（メモ
リ）の数が減少し、同期処理が最適化される。その結
果、メモリシステム２００の高速化を図ることができ
る。なお、上述した例では、フラグ信号Ｆｌａｇのレベ
ルがＨレベルである場合には、そのフラグ信号Ｆｌａｇ
に対応するメモリ２２０では、次回のイニシャライズ期
間において同期処理を行わず、フラグ信号Ｆｌａｇのレ
ベルがＬレベルである場合には、そのフラグ信号Ｆｌａ
ｇに対応するメモリ２２０では、次回のイニシャライズ
期間において同期処理を行うこととした。フラグ信号Ｆ
ｌａｇのレベルがＬレベルである場合には、フラグ信号
Ｆｌａｇに対応するメモリ２２０の動作をその時点で強
制的に完了させ、動作・転送期間をイニシャライズ期間
に移行させ、そのイニシャライズ期間において同期処理
を行うようにしてもよい。（実施の形態２）図１１は、本発明の実施の形態２のシ
ステム２の構成を示す。システム２は、クロック信号生
成器１０と、スレーブ２０ａと、マスタ３０ａとを含
む。図１１において、図１に示される構成要素と同一の
構成要素には同一の参照番号を付し、その説明を省略す
る。

【０１０８】マスタ３０ａは、出力回路３２ａを含む。
出力回路３２ａは、イニシャライズ期間にはダミーパタ
ーン信号Ｄｕｍｍｙをデータ信号線１０ｂに出力し、動
作・転送期間にはデータ信号Ｄａｔａをデータ信号線１
０ｂに出力する。出力回路３２ａは、イニシャライズ期
間を定義する制御信号Ｍｏｄｅ１を制御信号線１０ｃに
出力する。出力回路３２ａは、制御信号線１０ｄを介し
て制御信号ＲＥＦＯＵＴを受け取る。制御信号ＲＥＦＯ
ＵＴは、イニシャライズ期間が終了したことを示す制御
信号である。例えば、イニシャライズ期間が終了したこ
とは、制御信号ＲＥＦＯＵＴのレベルがＬレベルからＨ
レベルに遷移することによって表される。

【０１０９】スレーブ２０ａは、位相差低減回路３２０
と内部回路２４とを含む。

【０１１０】図１２は、位相差低減回路３２０の構成を
示す。

【０１１１】位相差低減回路３２０には、クロック信号
線１０ａを介してクロック信号ＣＬＫが入力され、デー
タ信号線１０ｂを介してダミーパターン信号Ｄｕｍｍｙ
およびデータ信号Ｄａｔａが入力される。位相差低減回
路３２０には、制御信号線１０ｃを介してイニシャライ
ズ期間を定義する制御信号Ｍｏｄｅ１がさらに入力され
る。

【０１１２】位相差低減回路３２０は、クロック信号Ｃ
ＬＫとダミーパターン信号Ｄｕｍｍｙとの間の位相差が
低減されるようにクロック信号ＣＬＫを遅延させる。以
下、このように遅延されたクロック信号ＣＬＫをクロッ
ク信号ＣＬＫ’という。

【０１１３】位相差低減回路３２０は、ダミーパターン
信号Ｄｕｍｍｙの位相とクロック信号ＣＬＫ’の位相と
を比較した結果を示す制御信号ＲＥＦＯＵＴを制御信号
線１０ｄに出力する。

【０１１４】以下、図１２を参照しながら、位相差低減
回路３２０の動作を説明する。

【０１１５】はじめに、マスタ３０ａ（図１１）は、制
御信号Ｍｏｄｅ１のレベルをＬレベルからＨレベルに変
化させる。これにより、イニシャライズ期間が開始され
る。イニシャライズ期間は、制御信号Ｍｏｄｅ１がＨレ
ベルである期間であると定義される。

【０１１６】イニシャライズ期間において、データ信号
線１０ｂを介してダミーパターン信号Ｄｕｍｍｙが位相
差低減回路３２０に入力される。ここでは、ダミーパタ
ーン信号Ｄｕｍｍｙは、クロック信号ＣＬＫと同一の周
期を有するクロック信号であると仮定する。

【０１１７】イニシャライズ期間において、位相比較器
３２２は、制御信号Ｍｏｄｅ１によって活性化される。
位相比較器３２２は、クロック信号ＣＬＫの位相とダミ
ーパターン信号Ｄｕｍｍｙの位相とを比較する。クロッ
ク信号ＣＬＫの位相がダミーパターン信号Ｄｕｍｍｙの
位相より進んでいる場合には、位相比較器３２２は、そ
の位相差に対応するパルス幅を有するパルス信号Ｂａｃ
ｋを可変遅延回路３２４に出力する。クロック信号ＣＬ
Ｋの位相がダミーパターン信号Ｄｕｍｍｙの位相より遅
れている場合には、位相比較器３２２は、その位相差に
対応するパルス幅を有するパルス信号Ｆｒｏｎｔを可変
遅延回路３２４に出力する。

【０１１８】可変遅延回路３２４は、パルス信号Ｂａｃ
ｋに応答して遅延量を増大させ、パルス信号Ｆｒｏｎｔ
に応答して遅延量を減少させる。クロック信号ＣＬＫ
は、可変遅延回路３２４に設定された遅延量に従って遅
延される。このようにして、クロック信号ＣＬＫのエッ
ジとダミーパターン信号Ｄｕｍｍｙのエッジとが一致す
るように可変遅延回路３２４の遅延量が決定される。

【０１１９】位相比較器３２６は、クロック信号ＣＬ
Ｋ’の位相とダミーパターン信号Ｄｕｍｍｙの位相とを
比較する。クロック信号ＣＬＫ’とダミーパターン信号
Ｄｕｍｍｙとの間の位相差が所定の値より大きい場合に
は、制御信号ＲＥＦＯＵＴのレベルはＬレベルである。
クロック信号ＣＬＫ’とダミーパターン信号Ｄｕｍｍｙ
との間の位相差が所定の値以下である場合には、制御信
号ＲＥＦＯＵＴのレベルはＨレベルである。理想的に
は、その所定の値はゼロである。しかし、実際の設計で
は、その所定の値はゼロに十分近い値であれば足りる。
制御信号ＲＥＦＯＵＴのレベルがＬレベルからＨレベル
に変化したことに応答して、可変遅延回路３２４の遅延
量がロックされる。

【０１２０】スイッチ３２８は、制御信号Ｍｏｄｅ１の
レベルがＬレベルである場合には、データ信号線１０ｂ
を介して入力される信号を保持回路３３０に出力し、制
御信号Ｍｏｄｅ１のレベルがＨレベルである場合には、
データ信号線１０ｂを介して入力される信号を保持回路
３３０に出力しない。

【０１２１】保持回路３３０は、クロック信号ＣＬＫ’
に従って、スイッチ３２８から出力される信号を保持す
るとともに、内部回路２４（図１１）に出力する。

【０１２２】マスタ３０ａ（図１１）は、制御信号ＲＥ
ＦＯＵＴのレベルがＬレベルからＨレベルに変化したこ
とを確認した後に、制御信号Ｍｏｄｅ１のレベルをＨレ
ベルからＬレベルに変化させる。これにより、イニシャ
ライズ期間が終了される。その後、動作・転送期間が開
始される。動作・転送期間において、データ信号線１０
ｂを介してデータ信号Ｄａｔａが位相差低減回路３２０
に入力される。

【０１２３】なお、イニシャライズ期間の開始から可変
遅延回路３２４における遅延量がロックされるまでのロ
ック時間を予め予測することができる場合には、制御信
号ＲＥＦＯＵＴを出力する必要はない。そのロック時間
が経過した後に、データ信号Ｄａｔａの転送動作を開始
すればよいからである。

【０１２４】図１３は、位相差低減回路３２０において
使用される各信号の波形を示す。

【０１２５】時刻Ｔ₁では、制御信号Ｍｏｄｅ１のレベ
ルがＬレベルからＨレベルに変化する。これにより、イ
ニシャライズ期間が開始される。時刻Ｔ₁では、クロッ
ク信号ＣＬＫの位相がダミーパターン信号Ｄｕｍｍｙの
位相よりも進んでいる。従って、パルス信号Ｂａｃｋに
よって可変遅延回路３２４の遅延量が増加される。可変
遅延回路３２４に設定された遅延量に応じてクロック信
号ＣＬＫが遅延される。

【０１２６】時刻Ｔ₂では、クロック信号ＣＬＫ’の位
相とダミーパターン信号Ｄｕｍｍｙの位相とが一致す
る。図１３において、白丸は、クロック信号ＣＬＫ’の
エッジとダミーパターン信号Ｄｕｍｍｙのエッジとが一
致していることを示す。

【０１２７】時刻Ｔ₃では、クロック信号ＣＬＫ’とダ
ミーパターン信号Ｄｕｍｍｙとの間の位相差がなくなっ
たことに応答して、制御信号ＲＥＦＯＵＴのレベルがＬ
レベルからＨレベルに変化する。

【０１２８】時刻Ｔ₄では、制御信号Ｍｏｄｅ１のレベ
ルがＨレベルからＬレベルに変化する。これにより、イ
ニシャライズ期間が終了される。図１４は、位相差低減
回路４２０の構成を示す。位相差低減回路４２０は、図
１２に示される位相差低減回路３２０と置換可能であ
る。

【０１２９】位相差低減回路４２０は、制御信号Ｍｏｄ
ｅ１を使用する代わりに、所定のイニャライズパターン
を検出することにより、イニシャライズ期間の開始を検
出する。従って、位相差低減回路４２０には、制御信号
Ｍｏｄｅ１は入力されない。位相差低減回路４２０に
は、クロック信号線１０ａを介してクロック信号ＣＬＫ
が入力され、データ信号線１０ｂを介してダミーパター
ン信号Ｄｕｍｍｙおよびデータ信号Ｄａｔａが入力され
る。

【０１３０】位相差低減回路４２０は、クロック信号Ｃ
ＬＫとダミーパターン信号Ｄｕｍｍｙとの間の位相差が
低減されるようにクロック信号ＣＬＫを遅延させる。以
下、このようにして遅延されたクロック信号ＣＬＫをク
ロック信号ＣＬＫ’という。

【０１３１】位相差低減回路４２０からは、ダミーパタ
ーン信号Ｄｕｍｍｙの位相とクロック信号ＣＬＫ’の位
相とを比較した結果を示す制御信号ＲＥＦＯＵＴが出力
される。

【０１３２】以下、図１４を参照しながら、位相差低減
回路４２０の動作を説明する。

【０１３３】デコーダ４２１は、データ信号線１０ｂを
介して入力される信号の中に所定のイニシャライズパタ
ーンが含まれているか否かを判定する。所定のイニシャ
ライズパターンは、例えば、ＨＬＨＨＬＬというパター
ンを有する信号である（図１５Ａ参照）。

【０１３４】デコーダ４２１がイニシャライズパターン
を検出すると、デコーダ４２１は、イニシャライズ期間
が開始されることを認識する。イニシャライズ期間にお
いて、データ信号線１０ｂを介してダミーパターン信号
Ｄｕｍｍｙが位相差低減回路４２０に入力される。ここ
では、ダミーパターン信号Ｄｕｍｍｙは、クロック信号
ＣＬＫと同一の周期を有するクロック信号であると仮定
する。デコーダ４２１は、データ信号線１０ｂを介して
入力される信号を位相比較器４２２に出力するようにセ
レクタ４２８を切り換える。

【０１３５】位相比較器４２２および可変遅延回路４２
４の機能および動作は、図１２に示される位相比較器３
２２および可変遅延回路３２４のそれらと同一である。
従って、ここでは詳細な説明を省略する。

【０１３６】位相比較器４２６は、位相比較器３２６
（図１２）と同様にして、制御信号ＲＥＦＯＵＴを生成
する。位相比較器４２６は、制御信号ＲＥＦＯＵＴのレ
ベルがＬレベルからＨレベルに変化したことに応答し
て、イニシャライズ期間が終了したことを示す信号をデ
コーダ４２１に出力する。

【０１３７】デコーダ４２１は、位相比較器４２６から
の信号に応答して、データ信号線１０ｂを介して入力さ
れる信号を保持回路４３０に出力するようにセレクタ４
２８を切り換える。デコーダ４２１は、可変遅延回路４
２４における遅延量をロックする。

【０１３８】保持回路４３０は、クロック信号ＣＬＫ’
に従って、セレクタ４２８から出力される信号を保持す
るとともに、内部回路２４（図１１）に出力する。

【０１３９】マスタ３０ａ（図１１）は、制御信号ＲＥ
ＦＯＵＴのレベルがＬレベルからＨレベルに変化したこ
とを確認した後に、データ信号Ｄａｔａの転送動作を開
始する。

【０１４０】なお、イニシャライズ期間の開始から可変
遅延回路４２４における遅延量がロックされるまでのロ
ック時間を予め予測することができる場合には、制御信
号ＲＥＦＯＵＴを出力する必要はない。そのロック時間
が経過した後に、データ信号Ｄａｔａの転送動作を開始
すればよいからである。

【０１４１】図１５Ｂは、クロック信号ＣＬＫの位相が
ダミーパターン信号Ｄｕｍｍｙの位相より遅れている場
合の各信号の波形を示す。

【０１４２】クロック信号ＣＬＫとダミーパターン信号
Ｄｕｍｍｙとの間の位相差に対応するパルス幅Ｗ１を有
するパルス信号Ｆｒｏｎｔが可変遅延回路４２４に出力
される。その結果、クロック信号ＣＬＫが遅延され、ク
ロック信号ＣＬＫ’の位相とダミーパターン信号Ｄｕｍ
ｍｙの位相とが一致する。図１５Ｂにおいて、２つの白
丸は、クロック信号ＣＬＫのエッジと、そのエッジに対
応するクロック信号ＣＬＫ’のエッジを示す。

【０１４３】図１５Ｃは、クロック信号ＣＬＫの位相が
ダミーパターン信号Ｄｕｍｍｙの位相より進んでいる場
合の各信号の波形を示す。

【０１４４】クロック信号ＣＬＫとダミーパターン信号
Ｄｕｍｍｙとの間の位相差に対応するパルス幅Ｗ２を有
するパルス信号Ｂａｃｋが可変遅延回路４２４に出力さ
れる。その結果、クロック信号ＣＬＫが遅延され、クロ
ック信号ＣＬＫ’の位相とダミーパターン信号Ｄｕｍｍ
ｙの位相とが一致する。図１５Ｃにおいて、２つの白丸
は、クロック信号ＣＬＫのエッジと、そのエッジに対応
するクロック信号ＣＬＫ’のエッジを示す。

【０１４５】上述したように、位相差低減回路３２０お
よび４２０は、クロック信号ＣＬＫを遅延させることに
より、クロック信号ＣＬＫとデータ信号Ｄａｔａとの間
の位相差を低減する。あるいは、データ信号Ｄａｔａを
遅延させることにより、クロック信号ＣＬＫとデータ信
号Ｄａｔａとの間の位相差を低減するように位相差低減
回路３２０および４２０を改変してもよい。そのように
改変された位相差低減回路３２０および４２０も本発明
の範囲に含まれる。（実施の形態３）図１６は、本発明の実施の形態３のシ
ステム３の構成を示す。システム３は、クロック信号生
成器１０と、スレーブ２０ｂと、マスタ３０ａとを含
む。図１６において、図１１に示される構成要素と同一
の構成要素には同一の参照番号を付し、その説明を省略
する。

【０１４６】マスタ３０ａには、クロック信号ＣＬＫが
供給される。マスタ３０ａは、クロック信号ＣＬＫに従
って動作する。スレーブ２０ｂには、クロック信号ＣＬ
Ｋは供給されない。スレーブ２０ｂは、クロック信号Ｃ
ＬＫ’をスレーブ２０ｂの内部で生成し、クロック信号
ＣＬＫ’に従って動作する。

【０１４７】システム３によれば、送信側の回路に供給
されるクロック信号ＣＬＫを受信側の回路に転送する必
要がない。このようなシステム構成は、送信側の回路と
受信側の回路との距離が非常に大きい場合に特に有効で
ある。

【０１４８】スレーブ２０ｂは、位相差低減回路５２０
と内部回路２４とを含む。内部回路２４は、クロック信
号ＣＬＫ’に従って動作する。

【０１４９】図１７は、位相差低減回路５２０の構成を
示す。

【０１５０】位相差低減回路５２０には、データ信号線
１０ｂを介してダミーパターン信号Ｄｕｍｍｙおよびデ
ータ信号Ｄａｔａが入力される。位相差低減回路５２０
には、制御信号線１０ｃを介してイニシャライズ期間を
定義する制御信号Ｍｏｄｅ１がさらに入力される。

【０１５１】位相差低減回路５２０は、ダミーパターン
信号Ｄｕｍｍｙとクロック信号ＣＬＫ’との間の位相差
が低減されるようにクロック信号ＣＬＫ’を生成する。

【０１５２】位相差低減回路５２０は、ダミーパターン
信号Ｄｕｍｍｙの位相とクロック信号ＣＬＫ’の位相と
を比較した結果を示す制御信号ＲＥＦＯＵＴを制御信号
線１０ｄに出力する。

【０１５３】以下、図１７を参照しながら、位相差低減
回路５２０の動作を説明する。

【０１５４】はじめに、マスタ３０ａ（図１６）は、制
御信号Ｍｏｄｅ１のレベルをＬレベルからＨレベルに変
化させる。これにより、イニシャライズ期間が開始され
る。イニシャライズ期間は、制御信号Ｍｏｄｅ１がＨレ
ベルである期間であると定義される。

【０１５５】イニシャライズ期間において、データ信号
線１０ｂを介してダミーパターン信号Ｄｕｍｍｙが位相
差低減回路５２０に入力される。ここでは、ダミーパタ
ーン信号Ｄｕｍｍｙは、クロック信号ＣＬＫと同一の周
期を有するクロック信号であると仮定する。

【０１５６】イニシャライズ期間において、位相比較器
５２２は、制御信号Ｍｏｄｅ１によって活性化される。
位相比較器５２２は、ダミーパターン信号Ｄｕｍｍｙの
位相とクロック信号ＣＬＫ’の位相とを比較する。クロ
ック信号ＣＬＫ’は、発振器（ＶＣＯ）５２４によって
生成される。クロック信号ＣＬＫ’の位相がダミーパタ
ーン信号Ｄｕｍｍｙの位相より進んでいる場合には、位
相比較器５２２は、その位相差に対応するパルス幅を有
するパルス信号ＢａｃｋをＶＣＯ制御回路５２３に出力
する。クロック信号ＣＬＫ’の位相がダミーパターン信
号Ｄｕｍｍｙの位相より遅れている場合には、位相比較
器５２２は、その位相差に対応するパルス幅を有するパ
ルス信号ＦｒｏｎｔをＶＣＯ制御回路５２３に出力す
る。

【０１５７】ＶＣＯ制御回路５２３は、パルス信号Ｂａ
ｃｋに応答して発振周波数が小さくなるようにＶＣＯ５
２４を制御し、パルス信号Ｆｒｏｎｔに応答して発振周
波数が大きくなるようにＶＣＯ５２４を制御する。クロ
ック信号ＣＬＫ’の位相は、ＶＣＯ５２４によって調整
される。このようにして、クロック信号ＣＬＫ’のエッ
ジとダミーパターン信号Ｄｕｍｍｙのエッジとが一致す
るようにＶＣＯ５２４の発振周波数が決定される。

【０１５８】位相比較器５２２は、制御信号ＲＥＦＯＵ
Ｔを生成する。クロック信号ＣＬＫ’とダミーパターン
信号Ｄｕｍｍｙとの間の位相差が所定値より大きい場合
には、制御信号ＲＥＦＯＵＴのレベルはＬレベルであ
る。クロック信号ＣＬＫ’とダミーパターン信号Ｄｕｍ
ｍｙとの間の位相差が所定値以下である場合には、制御
信号ＲＥＦＯＵＴのレベルはＨレベルである。理想的に
は、その所定の値はゼロである。しかし、実際の設計で
は、その所定の値はゼロに十分近い値であれば足りる。

【０１５９】電位保持回路５２６は、制御信号ＲＥＦＯ
ＵＴのレベルがＬレベルからＨレベルに変化したことに
応答して、位相比較器５２２から供給される電位を保持
する。電位保持回路５２６によって保持される電位は、
ＶＣＯ制御回路５２３に供給される。これにより、ＶＣ
Ｏ５２４の発振状態がロックされる。スイッチ５２８
は、制御信号Ｍｏｄｅ１のレベルがＬレベルである場合
には、データ信号線１０ｂを介して入力される信号を保
持回路５３０に出力し、制御信号Ｍｏｄｅ１のレベルが
Ｈレベルである場合には、データ信号線１０ｂを介して
入力される信号を保持回路５３０に出力しない。

【０１６０】保持回路５３０は、クロック信号ＣＬＫ’
に従って、スイッチ５２８から出力される信号を保持す
るとともに、内部回路２４（図１６）に出力する。

【０１６１】マスタ３０ａ（図１６）は、制御信号ＲＥ
ＦＯＵＴのレベルがＬレベルからＨレベルに変化したこ
とを確認した後に、制御信号Ｍｏｄｅ１のレベルをＨレ
ベルからＬレベルに変化させる。これにより、イニシャ
ライズ期間が終了される。その後、動作・転送期間が開
始される。動作・転送期間において、データ信号線１０
ｂを介してデータ信号Ｄａｔａが位相差低減回路５２０
に入力される。

【０１６２】なお、イニシャライズ期間の開始からＶＣ
Ｏ５２４の発振状態がロックされるまでのロック時間を
予め予測することができる場合には、制御信号ＲＥＦＯ
ＵＴを出力する必要はない。そのロック時間が経過した
後に、データ信号Ｄａｔａの転送動作を開始すればよい
からである。

【０１６３】図１８は、位相差低減回路５２０において
使用される各信号の波形を示す。

【０１６４】時刻Ｔ₁では、制御信号Ｍｏｄｅ１のレベ
ルがＬレベルからＨレベルに変化する。これにより、イ
ニシャライズ期間が開始される。時刻Ｔ₁では、クロッ
ク信号ＣＬＫ’の位相がダミーパターン信号Ｄｕｍｍｙ
の位相よりも進んでいる。従って、パルス信号Ｂａｃｋ
によってＶＣＯ５２４の発振周波数が小さくされる。そ
の後、パルス信号Ｆｒｏｎｔおよびパルス信号Ｂａｃｋ
に応答して、ＶＣＯ５２４の発振周波数が調整される。

【０１６５】時刻Ｔ₂では、クロック信号ＣＬＫ’の位
相とダミーパターン信号Ｄｕｍｍｙの位相とが一致す
る。図１８において、白丸は、クロック信号ＣＬＫ’の
エッジとダミーパターン信号Ｄｕｍｍｙのエッジとが一
致していることを示す。

【０１６６】時刻Ｔ₃では、クロック信号ＣＬＫ’とダ
ミーパターン信号Ｄｕｍｍｙとの間の位相差がなくなっ
たことに応答して、制御信号ＲＥＦＯＵＴのレベルがＬ
レベルからＨレベルに変化する。

【０１６７】時刻Ｔ₄では、制御信号Ｍｏｄｅ１のレベ
ルがＨレベルからＬレベルに変化する。これにより、イ
ニシャライズ期間が終了される。図１９は、位相差低減
回路６２０の構成を示す。位相差低減回路６２０は、図
１７に示される位相差低減回路５２０と置換可能であ
る。

【０１６８】位相差低減回路６２０は、制御信号Ｍｏｄ
ｅ１を使用する代わりに、所定のイニャライズパターン
を検出することにより、イニシャライズ期間の開始を検
出する。従って、位相差低減回路６２０には、制御信号
Ｍｏｄｅ１は入力されない。位相差低減回路６２０に
は、データ信号線１０ｂを介してダミーパターン信号Ｄ
ｕｍｍｙおよびデータ信号Ｄａｔａが入力される。

【０１６９】位相差低減回路６２０は、ダミーパターン
信号Ｄｕｍｍｙとクロック信号ＣＬＫ’との間の位相差
が低減されるようにクロック信号ＣＬＫ’を生成する。

【０１７０】位相差低減回路６２０からは、ダミーパタ
ーン信号Ｄｕｍｍｙの位相とクロック信号ＣＬＫ’の位
相とを比較した結果を示す制御信号ＲＥＦＯＵＴが出力
される。

【０１７１】以下、図１９を参照しながら、位相差低減
回路６２０の動作を説明する。

【０１７２】デコーダ６２１は、データ信号線１０ｂを
介して入力される信号の中に所定のイニシャライズパタ
ーンが含まれているか否かを判定する。所定のイニシャ
ライズパターンは、例えば、ＨＬＨＨＬＬというパター
ンを有する信号である（図２０Ａ参照）。

【０１７３】デコーダ６２１がイニシャライズパターン
を検出すると、デコーダ６２１は、イニシャライズ期間
が開始されることを認識する。イニシャライズ期間にお
いて、データ信号線１０ｂを介してダミーパターン信号
Ｄｕｍｍｙが位相差低減回路６２０に入力される。ここ
では、ダミーパターン信号Ｄｕｍｍｙは、クロック信号
ＣＬＫと同一の周期を有するクロック信号であると仮定
する。デコーダ６２１は、データ信号線１０ｂを介して
入力される信号を位相比較器６２２に出力するようにセ
レクタ６２８を切り換える。

【０１７４】位相比較器６２２、ＶＣＯ制御回路６２３
およびＶＣＯ６２４の機能および動作は、図１７に示さ
れる位相比較器５２２、ＶＣＯ制御回路５２３およびＶ
ＣＯ５２４のそれらと同一である。従って、ここでは詳
細な説明を省略する。位相比較器６２２は、位相比較器
５２２（図１７）と同様にして、制御信号ＲＥＦＯＵＴ
を生成する。

【０１７５】電位保持回路６２６は、制御信号ＲＥＦＯ
ＵＴのレベルがＬレベルからＨレベルに変化したことに
応答して、位相比較器６２２から供給される電位を保持
する。電位保持回路６２６によって保持される電位は、
ＶＣＯ制御回路６２３に供給される。

【０１７６】デコーダ６２１は、制御信号ＲＥＦＯＵＴ
のレベルがＬレベルからＨレベルに変化したことに応答
して、データ信号線１０ｂを介して入力される信号を保
持回路６３０に出力するようにセレクタ６２８を切り換
える。

【０１７７】保持回路６３０は、クロック信号ＣＬＫ’
に従って、セレクタ６２８から出力される信号を保持す
るとともに、内部回路２４（図１６）に出力する。

【０１７８】マスタ３０ａ（図１６）は、制御信号ＲＥ
ＦＯＵＴのレベルがＬレベルからＨレベルに変化したこ
とを確認した後に、データ信号Ｄａｔａの転送動作を開
始する。

【０１７９】なお、イニシャライズ期間の開始からＶＣ
Ｏ６２４の発振状態がロックされるまでのロック時間を
予め予測することができる場合には、制御信号ＲＥＦＯ
ＵＴを出力する必要はない。そのロック時間が経過した
後に、データ信号Ｄａｔａの転送動作を開始すればよい
からである。

【０１８０】図２０Ｂは、クロック信号ＣＬＫ’の位相
がダミーパターン信号Ｄｕｍｍｙの位相に一致する様子
を示す。

【０１８１】上述したように、位相差低減回路５２０お
よび６２０は、ＶＣＯ５２４および６２４の発振周波数
を調整することにより、クロック信号ＣＬＫ’とデータ
信号Ｄａｔａとの間の位相差を低減する。あるいは、デ
ータ信号Ｄａｔａを遅延させることにより、クロック信
号ＣＬＫ’とデータ信号Ｄａｔａとの間の位相差を低減
するように位相差低減回路５２０および６２０を改変し
てもよい。そのように改変された位相差低減回路５２０
および６２０も本発明の範囲に含まれる。

【０１８２】上述したシステム３においては、データ信
号Ｄａｔａを転送する動作・転送期間中は、ＶＣＯ５２
４（または６２４）は、イニシャライズ期間中にロック
された発振状態で発振し続ける。従って、動作・転送期
間において、クロック信号ＣＬＫ’の位相とデータ信号
Ｄａｔａの位相とがずれる可能性がある。

【０１８３】以下、動作・転送期間において発生し得る
位相ずれを低減する補正処理について説明する。なお、
この補正処理は、データ信号Ｄａｔａの周期は、クロッ
ク信号ＣＬＫ’の周期の定数倍であるという前提の下で
実行される。

【０１８４】図２１Ａは、補正処理を実行する機能を有
する位相差低減回路５２０ａの構成を示す。位相差低減
回路５２０ａは、図１７に示される位相差低減回路５２
０におけるＶＣＯ５２４をＶＣＯ５２４ａに置換し、補
正処理を実行する補正回路５３２を追加することによっ
て得られる。図２１Ａにおいて、図１７に示される構成
要素と同一の構成要素には同一の参照番号を付し、その
説明を省略する。

【０１８５】図２１Ｂは、ＶＣＯ５２４ａおよび補正回
路５３２の構成を示す。

【０１８６】ＶＣＯ５２４ａは、ｎ個のインバータがリ
ング状に接続されたリングオシレータ５２４ｃと、ｎ個
のインバータのうちｋ個目のインバータから出力される
信号を選択するセレクタ５２４ｂとを含む。ここで、ｎ
は２以上の任意の整数であり、ｋは１以上ｎ以下の整数
である。以下、説明の簡略化のために、リングオシレー
タ５２４ｃは、３個のインバータを含むと仮定する。す
なわち、ｎ＝３と仮定する。

【０１８７】リングオシレータ５２４ｃは、リング状に
接続されたインバータ５２４ｃ１とインバータ５２４ｃ
２とインバータ５２４ｃ３とを含む。ノードＮ₁、Ｎ₂お
よびＮ₃は、インバータ５２４ｃ１、インバータ５２４
ｃ２およびインバータ５２４ｃ３の出力にそれぞれ接続
されている。

【０１８８】リングオシレータ５２４ｃの状態は、ノー
ドＮ₁の電圧レベルとノードＮ₂の電圧レベルとノードＮ
₃の電圧レベルの組によって表現される。リングオシレ
ータ５２４ｃは、以下に示す状態１〜状態６を有してい
る。状態１〜状態６は、この順番に遷移し、状態６の次
は状態１に戻る。

【０１８９】状態１：（Ｈ，Ｌ，Ｈ）状態２：（Ｌ，Ｌ，Ｈ）状態３：（Ｌ，Ｈ，Ｈ）状態４：（Ｌ，Ｈ，Ｌ）状態５：（Ｈ，Ｈ，Ｌ）状態６：（Ｈ，Ｌ，Ｌ）ここで、（ｘ，ｙ，ｚ）は、ノードＮ₁の電圧レベルが
ｘレベルであり、ノードＮ₂の電圧レベルがｙレベルで
あり、ノードＮ₃の電圧レベルがｚレベルである状態を
示す。

【０１９０】ノードＮ₁、ノードＮ₂およびノードＮ₃の
それぞれの電圧レベルは、ＨレベルとＬレベルとを繰り
返す。従って、ノードＮ₁から出力される信号ＳＮ₁、ノ
ードＮ₂から出力される信号ＳＮ₂およびノードＮ₃から
出力される信号ＳＮ₃は、所定の周期で振動するクロッ
ク信号となる。

【０１９１】セレクタ５２４ｂは、選択信号Ｓｅｌに従
って、信号ＳＮ₁、信号ＳＮ₂および信号ＳＮ₃のうちの
１つを選択する。セレクタ５２４ｂによって選択された
信号がクロック信号ＣＬＫ’としてＶＣＯ５２４ａから
出力される。

【０１９２】補正回路５３２は、リングオシレータ５２
４ｃの状態を保持する保持回路５３４ａ、５３４ｂと、
リングオシレータ５２４ｃの状態の周回数をカウントす
るカウンタ５３６と、カウンタ５３６のカウント値を保
持する保持回路５３８ａ、５３８ｂと、保持回路５３４
ａに保持される状態と保持回路５３４ｂに保持される状
態との変化量を検出する変化量検出回路５４０ａと、保
持回路５３８ａに保持されるカウント値と保持回路５３
８ｂに保持されるカウント値との変化量を検出する変化
量検出回路５４０ｂと、変化量検出回路５４０ａによっ
て検出された変化量を変化量検出回路５４０ｂによって
検出された変化量で除算する除算回路５４２と、その除
算結果に基づいて制御信号Ｓ_Vを生成する制御回路５４
４と、変化量検出回路５４０ａによって検出された変化
量に基づいて選択信号Ｓｅｌを生成する制御回路５４６
とを含む。

【０１９３】保持回路５３４ａ、５３４ｂ、カウンタ５
３６、保持回路５３８ａ、５３８ｂ、変化量検出回路５
４０ａ、５４０ｂ、除算回路５４２、制御回路５４４、
５４６のそれぞれは、制御信号Ｍｏｄｅ２によって活性
化される。

【０１９４】以下、補正回路５３２の動作を説明する。

【０１９５】データ信号Ｄａｔａのレベルが遷移したこ
とに応答して、保持回路５３４ａおよび保持回路５３４
ｂの一方にリングオシレータ５２４ｃの現在の状態が保
持される。保持回路５３４ａおよび保持回路５３４ｂの
他方には、リングオシレータ５２４ｃの１つ前の状態が
保持されている。

【０１９６】変化量検出回路５４０ａは、リングオシレ
ータ５２４ｃの現在の状態とリングオシレータ５２４ｃ
の１つ前の状態との変化量を検出する。例えば、リング
オシレータ５２４ｃの現在の状態が「状態３」であり、
リングオシレータ５２４ｃの１つ前の状態が「状態１」
であった場合には、変化量は、２（＝３−１）である。
変化量検出回路５４０ａは、その変化量を示す信号とし
て値２を有する信号を除算回路５４２に出力する。

【０１９７】カウンタ５３６は、リングオシレータ５２
４ｃの状態の周回数をカウントする。カウンタ５３６
は、リングオシレータ５２４ｃの状態が状態１から次の
状態１まで遷移したことに応答して、カウント値を１つ
だけインクリメントする。

【０１９８】データ信号Ｄａｔａのレベルが遷移したこ
とに応答して、保持回路５３８ａおよび保持回路５３８
ｂの一方にカウンタ５３６の現在のカウント値が保持さ
れる。保持回路５３８ａおよび保持回路５３８ｂの他方
には、カウンタ５３６の１つ前のカウント値が保持され
ている。

【０１９９】変化量検出回路５４０ｂは、カウンタ５３
６の現在のカウント値とカウンタ５３６の１つ前のカウ
ント値との変化量を検出する。その変化量は、データ信
号Ｄａｔａのレベルが遷移してからデータ信号Ｄａｔａ
のレベルが次に遷移するまでのリングオシレータ５２４
ｃの状態の周回数を示す。例えば、現在のカウント値が
「５」であり、１つ前のカウント値「２」であった場合
には、変化量は、３（＝５−２）である。変化量検出回
路５４０ｂは、その変化量を示す信号として値３を有す
る信号を除算回路５４２に出力する。

【０２００】除算回路５４２は、変化量検出回路５４０
ａによって検出された変化量を変化量検出回路５４０ｂ
によって検出された変化量で除算する。除算結果は、リ
ングオシレータ５２４ｃの１周回あたりに、データ信号
Ｄａｔａがリングオシレータ５２４ｃの何状態分に相当
する位相ずれが生じたかを表す。例えば、上述した例の
場合、除算結果は、２／３（＝２÷３）となる。これ
は、リングオシレータ５２４ｃの１周回あたりに、デー
タ信号Ｄａｔａがリングオシレータ５２４ｃの２／３状
態分に相当する量だけ遅延していることを表す。

【０２０１】制御回路５４４は、除算結果に応じて、制
御信号Ｓ_Vを生成する。制御信号Ｓ_Vは、ＶＣＯ制御回路
５２３に供給される。これにより、除算結果に応じて、
ＶＣＯ５２４ａの発振周波数が調整される。例えば、除
算結果が２／３である場合には、制御回路５４４は、リ
ングオシレータ５２４ｃの２／３状態分に相当する長さ
だけクロック信号ＣＬＫ’の周期が長くなるように制御
信号Ｓ_Vを生成する。

【０２０２】制御回路５４６は、変化量検出回路５４０
ａによって検出される変化量に応じて、選択信号Ｓｅｌ
の値を変更する。例えば、変化量検出回路５４０ａによ
って検出される変化量が２である場合には、データ信号
Ｄａｔａのレベルが前回遷移してからデータ信号Ｄａｔ
ａのレベルが今回遷移するまでに、データ信号Ｄａｔａ
がリングオシレータ５２４ｃの２状態分に相当する量だ
け遅延したことを表す。この場合、制御回路５４６は、
信号が出力されているノードよりも２段分だけ後方のノ
ードから信号が出力されるように選択信号Ｓｅｌの値を
変更する。

【０２０３】このようにして、補正回路５３２は、デー
タ信号Ｄａｔａのレベルが前回遷移してからデータ信号
Ｄａｔａのレベルが今回遷移するまでのデータ信号Ｄａ
ｔａの遅延量を計算し、ＶＣＯ５２４ａは、その遅延量
に相当する分だけクロック信号ＣＬＫ’を遅延させる。
また、補正回路５３２は、リングオシレータ５２４ｃの
１周回あたりのデータ信号Ｄａｔａの遅延量を計算し、
ＶＣＯ５２４ａは、その遅延量に相当する分だけ低い周
波数を有するクロック信号ＣＬＫ’を生成する。その結
果、データ信号Ｄａｔａのエッジがクロック信号ＣＬ
Ｋ’のエッジに一致するようにクロック信号ＣＬＫ’の
位相が調整される。

【０２０４】図２２Ａは、リングオシレータ５２４ｃの
ノードＮ₁から出力される信号ＳＮ₁、ノードＮ₂から出
力される信号ＳＮ₂、ノードＮ₃から出力される信号ＳＮ
₃の波形を示す。図２２Ａに示されるように、信号ＳＮ₂
の位相は、インバータの１段分に相当する遅延量だけ信
号ＳＮ₁の位相より遅れており、信号ＳＮ₃の位相は、イ
ンバータの１段分に相当する遅延量だけ信号ＳＮ₂の位
相より遅れている。

【０２０５】図２２Ｂは、補正回路５３２によって実行
される補正処理の例を示す。

【０２０６】図２２Ｂに示される例では、データ信号Ｄ
ａｔａは、時刻Ｔ₁にＬレベルからＨレベルに変化し、
時刻Ｔ₂にＨレベルからＬレベルに変化すると仮定す
る。また、時刻Ｔ₁から時刻Ｔ₂までの期間においてデー
タ信号Ｄａｔａはリングオシレータ５２４ｃの２状態分
に相当する量だけ遅延し、時刻Ｔ₁から時刻Ｔ₂までの期
間においてリングオシレータ５２４ｃの周回数は３であ
ると仮定する。

【０２０７】この場合、上述した補正処理により、クロ
ック信号ＣＬＫ’は遅延量αだけ遅延される。ここで、
遅延量αは、リングオシレータ５２４ｃの２状態分に相
当する量である。その結果、時刻Ｔ₂には、データ信号
Ｄａｔａのエッジとクロック信号ＣＬＫ’のエッジとが
一致する。また、上述した補正処理により、時刻Ｔ₂か
ら、クロック信号ＣＬＫ’の周期は（Ｔ＋β）となる。
ここで、Ｔは時刻Ｔ₁からＴ₂までの期間におけるクロッ
ク信号ＣＬＫ’の周期を示し、βはリングオシレータ５
２４ｃの２／３状態分に相当する長さを示す。

【０２０８】さらに、図２２Ｂに示される例では、デー
タ信号Ｄａｔａは、時刻Ｔ₃にＬレベルからＨレベルに
変化すると仮定する。また、時刻Ｔ₂から時刻Ｔ₃までの
期間においてデータ信号Ｄａｔａはリングオシレータ５
２４ｃの１状態分に相当する量だけ遅延し、時刻Ｔ₂か
ら時刻Ｔ₃までの期間においてリングオシレータ５２４
ｃの周回数は２であると仮定する。

【０２０９】この場合、上述した補正処理により、クロ
ック信号ＣＬＫ’は遅延量γだけ遅延される。ここで、
遅延量γは、リングオシレータ５２４ｃの１状態分に相
当する量である。その結果、時刻Ｔ₃には、データ信号
Ｄａｔａのエッジとクロック信号ＣＬＫ’のエッジとが
一致する。また、上述した補正処理により、時刻Ｔ₃か
ら、クロック信号ＣＬＫ’の周期は（Ｔ’＋δ）とな
る。ここで、Ｔ’は時刻Ｔ₂からＴ₃までの期間における
クロック信号ＣＬＫ’の周期を示し、δはリングオシレ
ータ５２４ｃの１／２状態分に相当する長さを示す。

【０２１０】

【発明の効果】本発明によれば、クロック信号とデータ
信号とが異なる経路で転送される場合でも、スキューを
発生させることのない半導体集積回路、システムおよび
方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のシステム１の構成を示
す図である。

【図２】出力回路３２の構成を示す図である。

【図３】位相差低減回路２２の構成を示す図である。

【図４Ａ】イニシャライズ期間において、クロック信号
ＣＬＫとダミーパターン信号Ｄｕｍｍｙとが同期する様
子を示す図である。

【図４Ｂ】動作・転送期間において、クロック信号ＣＬ
Ｋとデータ信号Ｄａｔａとが同期する様子を示す図であ
る。

【図５Ａ】メモリシステム１００の構成を示す図であ
る。

【図５Ｂ】メモリシステム１００ａの構成を示す図であ
る。

【図６】同期回路１２２の構成を示す図である。

【図７】同期回路１２２の他の構成を示す図である。

【図８】同期回路１２５ａの構成を示す図である。

【図９】メモリシステム２００の構成を示す図である。

【図１０Ａ】フラグ信号Ｆｌａｇの波形を示す図であ
る。

【図１０Ｂ】フラグ信号生成回路２２２の構成を示す図
である。

【図１１】本発明の実施の形態２のシステム２の構成を
示す図である。

【図１２】位相差低減回路３２０の構成を示す図であ
る。

【図１３】位相差低減回路３２０において使用される各
信号の波形を示す図である。

【図１４】位相差低減回路４２０の構成を示す図であ
る。

【図１５Ａ】イニシャライズパターンの例を示す図であ
る。

【図１５Ｂ】クロック信号ＣＬＫの位相がダミーパター
ン信号Ｄｕｍｍｙの位相より遅れている場合の各信号の
波形を示す図である。

【図１５Ｃ】クロック信号ＣＬＫの位相がダミーパター
ン信号Ｄｕｍｍｙの位相より進んでいる場合の各信号の
波形を示す図である。

【図１６】本発明の実施の形態３のシステム３の構成を
示す図である。

【図１７】位相差低減回路５２０の構成を示す図であ
る。

【図１８】位相差低減回路５２０において使用される各
信号の波形を示す図である。

【図１９】位相差低減回路６２０の構成を示す図であ
る。

【図２０Ａ】イニシャライズパターンの例を示す図であ
る。

【図２０Ｂ】クロック信号ＣＬＫ’の位相がダミーパタ
ーン信号Ｄｕｍｍｙの位相に一致する様子を示す図であ
る。

【図２１Ａ】位相差低減回路５２０ａの構成を示す図で
ある。

【図２１Ｂ】ＶＣＯ５２４ａおよび補正回路５３２の構
成を示す図である。

【図２２Ａ】リングオシレータ５２４ｃに含まれるｎ個
の遅延回路のうちｋ段目の遅延回路から出力される信号
の波形を示す図である。

【図２２Ｂ】クロック信号ＣＬＫ’の周期がデータ信号
Ｄａｔａの周期より短い場合を示す図である。

【図２３Ａ】従来の同期システムの構成を示す図であ
る。

【図２３Ｂ】位相ずれを示す図である。

【図２４Ａ】基準クロック信号ＳｙｓＣＬＫの位相とデ
ータ信号の位相とが完全に一致している場合を示す図で
ある。

【図２４Ｂ】基準クロック信号ＳｙｓＣＬＫの位相とデ
ータ信号の位相との間に位相ずれＴが生じている場合を
示す図である。

【図２４Ｃ】基準クロック信号の周波数が高い場合に、
基準クロック信号ＳｙｓＣＬＫの位相とデータ信号の位
相との間に位相ずれＴが生じている場合を示す図であ
る。

【符号の説明】

１システム１０クロック生成器２０半導体集積回路２２位相差低減回路２４内部回路３０コントローラ

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号とデータ信号との間の第１
の位相差を低減する位相差低減回路と、前記クロック信号との間の前記第１の位相差が低減され
た前記データ信号を受け取る回路とを備え、前記位相差低減回路は、前記クロック信号とダミーパターン信号との間の第２の
位相差が低減されるように第１の遅延量を決定する遅延
量決定回路と、前記第１の遅延量に従って、前記クロック信号および前
記データ信号の一方を遅延させる可変遅延回路とを備え
ている、半導体集積回路。
【請求項２】前記遅延量決定回路は、前記クロック信号と前記データ信号との間の前記第１の
位相差が低減されるように第２の遅延量をさらに決定
し、前記可変遅延回路は、前記第２の遅延量に従って、前記
クロック信号および前記データ信号の一方を遅延させ
る、請求項１に記載の半導体集積回路。
【請求項３】前記ダミーパターン信号は、第１の論理
レベルから第２の論理レベルに少なくとも１回変動する
信号である、請求項１に記載の半導体集積回路。
【請求項４】前記データ信号は、データ線を介して前
記位相差低減回路に入力され、前記ダミーパターン信号
は、前記データ信号が前記位相差低減回路に入力される
前に前記データ線を介して前記位相差低減回路に入力さ
れる、請求項１に記載の半導体集積回路。
【請求項５】第１半導体集積回路と第２半導体集積回
路とを備えたシステムであって、前記第１半導体集積回路は、データ信号を前記第２半導体集積回路に出力する出力回
路を含み、前記第２半導体集積回路は、前記第１半導体集積回路から出力された前記データ信号
を受け取り、クロック信号と前記データ信号との間の第
１の位相差を低減する位相差低減回路と、前記クロック信号との間の前記第１の位相差が低減され
た前記データ信号を受け取る回路とを含み、前記位相差低減回路は、前記クロック信号とダミーパターン信号との間の第２の
位相差が低減されるように第１の遅延量を決定する遅延
量決定回路と、前記第１の遅延量に従って、前記クロック信号および前
記データ信号の一方を遅延させる可変遅延回路とを備え
ている、システム。
【請求項６】前記遅延量決定回路は、前記クロック信号と前記データ信号との間の前記第１の
位相差が低減されるように第２の遅延量をさらに決定
し、前記可変遅延回路は、前記第２の遅延量に従って、前記
クロック信号および前記データ信号の一方を遅延させ
る、請求項５に記載のシステム。
【請求項７】前記ダミーパターン信号は、第１の論理
レベルから第２の論理レベルに少なくとも１回変動する
信号である、請求項５に記載のシステム。
【請求項８】前記第１半導体集積回路と前記第２半導
体集積回路とはデータ線を介して互いに接続されてお
り、前記データ信号は、前記データ線を介して前記第１半導
体集積回路から前記第２半導体集積回路に転送され、前
記ダミーパターン信号は、前記データ信号が前記第１半
導体集積回路から前記第２半導体集積回路に転送される
前に前記データ線を介して前記第１半導体集積回路から
前記第２半導体集積回路に転送される、請求項５に記載
のシステム。
【請求項９】クロック信号とデータ信号との間のスキ
ューを低減する方法であって、（ａ）クロック信号とデータ信号との間の第１の位相差
を低減するステップと、（ｂ）前記クロック信号との間の前記第１の位相差が低
減された前記データ信号を受け取るステップとを包含
し、前記ステップ（ａ）は、（ａ−１）前記クロック信号とダミーパターン信号との
間の第２の位相差が低減されるように第１の遅延量を決
定するステップと、（ａ−２）前記第１の遅延量に従って、前記クロック信
号および前記データ信号の一方を遅延させるステップと
を包含する、方法。
【請求項１０】前記ステップ（ａ）は、（ａ−３）前記クロック信号と前記データ信号との間の
前記第１の位相差が低減されるように第２の遅延量をさ
らに決定するステップと、（ａ−４）前記第２の遅延量に従って、前記クロック信
号および前記データ信号の一方を遅延させるステップと
をさらに包含する、請求項９に記載の方法。
【請求項１１】前記ダミーパターン信号は、第１の論
理レベルから第２の論理レベルに少なくとも１回変動す
る信号である、請求項９に記載の方法。