JP2002009748A - インターフェース回路 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 製造プロセス等のばらつきによってデータ伝
送の遅延時間が変動した場合でも、それを自動で調整
し、データを所望の時間で伝送できるようにする。 【解決手段】 101は信号送信側の論理回路、102は信号
受信側の論理回路である。他の論理回路103からのデー
タ信号は、Ｆ／Ｆ回路104、ドライバ回路105、配線10
6、入力回路107、データ信号の遅延時間を調整する信号
位相調整回路108を経て、Ｆ／Ｆ回路111、他の論理回路
112に伝送される。信号位相調整回路108は、可変遅延回
路109と信号判定回路110とからなる。信号判定回路110
は、判定時刻信号CSで指定される時刻に、109を伝わる
信号の位相DSを検出し、その結果を保持する。その保持
した結果に対応する遅延制御信号DTを出力し、可変遅延
回路109の遅延量を制御する。113は、集積回路外部から
の制御信号TEによって、クロック信号CK2から前記判定
時刻信号CSを生成する判定制御回路である。
送の遅延時間が変動した場合でも、それを自動で調整
し、データを所望の時間で伝送できるようにする。 【解決手段】 101は信号送信側の論理回路、102は信号
受信側の論理回路である。他の論理回路103からのデー
タ信号は、Ｆ／Ｆ回路104、ドライバ回路105、配線10
6、入力回路107、データ信号の遅延時間を調整する信号
位相調整回路108を経て、Ｆ／Ｆ回路111、他の論理回路
112に伝送される。信号位相調整回路108は、可変遅延回
路109と信号判定回路110とからなる。信号判定回路110
は、判定時刻信号CSで指定される時刻に、109を伝わる
信号の位相DSを検出し、その結果を保持する。その保持
した結果に対応する遅延制御信号DTを出力し、可変遅延
回路109の遅延量を制御する。113は、集積回路外部から
の制御信号TEによって、クロック信号CK2から前記判定
時刻信号CSを生成する判定制御回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の論理回路間
で相互にデータ信号を伝送する技術に係り、特にそのデ
ータ信号の伝送遅延時間のばらつきが大きい場合に、そ
の遅延時間を調整し、信号受信時の位相を所望する値に
調整することで、正常な伝送を実現する技術に関する。
で相互にデータ信号を伝送する技術に係り、特にそのデ
ータ信号の伝送遅延時間のばらつきが大きい場合に、そ
の遅延時間を調整し、信号受信時の位相を所望する値に
調整することで、正常な伝送を実現する技術に関する。
【０００２】
【従来の技術】計算機等の論理回路装置においては、複
数の論理回路がクロック信号に同期してその論理回路相
互間のデータ信号の送受信を行なう。この際、それら論
理回路が正常に動作するためには、その伝送するデータ
信号はそれぞれ、所望の時間内に所定の相手に届く必要
がある。この従来技術としては、例えば再公表特許WO96
/29655の従来例に記載されているような伝送方法があ
る。図１２は、この従来の論理回路間でのデータ信号伝
送方法の一例を示した図である。この図で１２０１は信
号を送信する側の論理回路、１２０２は信号を受信する
側の論理回路であり、この図ではそれらを集積回路で構
成した場合を例に示してある。１２０４は他の論理回路
１２０３からのデータ信号を受け、それを送信するフリ
ップフロップ回路、１２０６はデータ信号を伝送する配
線、１２０５はそれを駆動するドライバ回路、１２０７
は伝送されたデータ信号を集積回路内部に伝える入力回
路、１２０８はデータ信号を受信し他の論理回路１２０
９に伝達するフリップフロップ回路である。１２０４、
１２０８には、クロックCK1、CK2が供給され、それに同
期してデータ信号を伝送する。この伝送のタイミング関
係を示したのが図１３である。信号CK1、CK2はクロック
信号、信号D1は前記フリップフロップ１２０４の出力信
号、信号D2はフリップフロップ１２０８の入力信号、信
号D3はその１２０８の出力信号である。例えばこの図の
ように、フリップフロップ１２０４に信号D1が出力され
てから、クロック周期で２サイクル後に信号D3が出力さ
れるよう設計するためには、クロック周期をTck、信号D
1から信号D2までの遅延時間（フリップフロップ１２０
４の遅延時間を含む）をTdとすると、 Tck＜Td＜2×Tck・・・数式１ が成り立つように、１２０４、１２０５、１２０６、１
２０７の遅延時間を設計すればよい。
数の論理回路がクロック信号に同期してその論理回路相
互間のデータ信号の送受信を行なう。この際、それら論
理回路が正常に動作するためには、その伝送するデータ
信号はそれぞれ、所望の時間内に所定の相手に届く必要
がある。この従来技術としては、例えば再公表特許WO96
/29655の従来例に記載されているような伝送方法があ
る。図１２は、この従来の論理回路間でのデータ信号伝
送方法の一例を示した図である。この図で１２０１は信
号を送信する側の論理回路、１２０２は信号を受信する
側の論理回路であり、この図ではそれらを集積回路で構
成した場合を例に示してある。１２０４は他の論理回路
１２０３からのデータ信号を受け、それを送信するフリ
ップフロップ回路、１２０６はデータ信号を伝送する配
線、１２０５はそれを駆動するドライバ回路、１２０７
は伝送されたデータ信号を集積回路内部に伝える入力回
路、１２０８はデータ信号を受信し他の論理回路１２０
９に伝達するフリップフロップ回路である。１２０４、
１２０８には、クロックCK1、CK2が供給され、それに同
期してデータ信号を伝送する。この伝送のタイミング関
係を示したのが図１３である。信号CK1、CK2はクロック
信号、信号D1は前記フリップフロップ１２０４の出力信
号、信号D2はフリップフロップ１２０８の入力信号、信
号D3はその１２０８の出力信号である。例えばこの図の
ように、フリップフロップ１２０４に信号D1が出力され
てから、クロック周期で２サイクル後に信号D3が出力さ
れるよう設計するためには、クロック周期をTck、信号D
1から信号D2までの遅延時間（フリップフロップ１２０
４の遅延時間を含む）をTdとすると、 Tck＜Td＜2×Tck・・・数式１ が成り立つように、１２０４、１２０５、１２０６、１
２０７の遅延時間を設計すればよい。
【０００３】
【発明が解決しようとする課題】しかしこの従来例で
は、前記１２０４、１２０５、１２０７等に使用してい
る回路の遅延時間や、前記１２０６に使用している配線
の遅延時間が、それぞれ製造プロセスのばらつき等によ
って変動した場合には、前記数式１が成り立たなくな
り、設計通りのデータ信号の伝送が出来なくなってしま
うという問題がある。図１２でTdの遅延時間がΔTd大き
くなる方へ変動した場合の例を、図１４に示す。この場
合には図のように、 （Td + ΔTd）＞2×Tck・・・数式２ となり、前記数式１を満たさないため、クロック周期で
２サイクル後には信号D3は出力されず、所望の設計とは
異なる３サイクル後に出力されてしまう。本発明の目的
は、この従来技術の課題を解決し、製造プロセス等のば
らつきによってデータ伝送の遅延時間が変動した場合で
も、それを自動で調整し、データを所望の時間で伝送で
きるようにすることにある。
は、前記１２０４、１２０５、１２０７等に使用してい
る回路の遅延時間や、前記１２０６に使用している配線
の遅延時間が、それぞれ製造プロセスのばらつき等によ
って変動した場合には、前記数式１が成り立たなくな
り、設計通りのデータ信号の伝送が出来なくなってしま
うという問題がある。図１２でTdの遅延時間がΔTd大き
くなる方へ変動した場合の例を、図１４に示す。この場
合には図のように、 （Td + ΔTd）＞2×Tck・・・数式２ となり、前記数式１を満たさないため、クロック周期で
２サイクル後には信号D3は出力されず、所望の設計とは
異なる３サイクル後に出力されてしまう。本発明の目的
は、この従来技術の課題を解決し、製造プロセス等のば
らつきによってデータ伝送の遅延時間が変動した場合で
も、それを自動で調整し、データを所望の時間で伝送で
きるようにすることにある。
【０００４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック信号が与えられそれに同期して
動作する複数の論理回路間でデータ信号の送受信を行な
うために受信側の論理回路に備えたインターフェース回
路であり、判定時刻信号により指定された時刻において
受信すべき信号が到達したか否かを判定する判定回路
と、受信した信号の遅延時間を変化させる可変遅延回路
を有する信号位相調整回路を備え、前記判定回路の判定
結果によって前記可変遅延回路の遅延量を制御し、送信
から受信までに要する遅延時間を受信に適した遅延時間
に調整するようにしている。また、前記指定された時刻
において受信すべき信号を送信側の論理回路から伝送さ
れたテスト信号とするようにしている。また、前記判定
回路と前記可変遅延回路を有する信号位相調整回路を、
一つ以上連続して接続し、該各信号位相調整回路の判定
回路に判定時刻信号を与え、各判定回路において判定時
刻信号により指定された時刻において受信すべきテスト
信号が到達したか否かを判定し、各判定結果により対応
する信号位相調整回路における可変遅延回路の遅延量を
制御するようにしている。また、前記一つ以上連続して
接続した信号位相調整回路に、前記判定時刻信号を同時
に与え、前記各判定回路は前記テスト信号が到達したか
否かを同時に判定するようにしている。また、前記一つ
以上連続して接続した信号位相調整回路に、前記判定時
刻信号を逐次に与え、前記各判定回路は前記テスト信号
が到達したか否かを逐次に判定するようにしている。ま
た、前記判定時刻信号の位相と、前記受信側の論理回路
に与えられるクロック信号の位相とが、一定の位相差を
有するようにしている。また、前記判定時刻信号の位相
と、前記送信側の論理回路から受信側の論理回路にデー
タ信号と共に送られるクロック信号の位相とが、一定の
位相差を有するようにしている。また、前記テスト信号
が送信から受信までに要する遅延時間を、受信に適した
所望の時刻に調整するために変化させるべき可変遅延量
よりも、前記判定時刻信号の周期が大きいようにしてい
る。また、前記判定時刻信号の周期が、前記テスト信号
の周期の自然数倍であるようにしている。また、前記テ
スト信号の周期が、論理回路間で送受信されるデータ信
号の周期の自然数倍であるようにしている。また、前記
判定回路における前記判定時刻信号により指定された時
刻において受信すべき前記テスト信号が到達したか否か
の判定を、該テスト信号及び判定時刻信号の周期を逐次
短縮しつつ、繰り返し行なうようにしている。
め、本発明は、クロック信号が与えられそれに同期して
動作する複数の論理回路間でデータ信号の送受信を行な
うために受信側の論理回路に備えたインターフェース回
路であり、判定時刻信号により指定された時刻において
受信すべき信号が到達したか否かを判定する判定回路
と、受信した信号の遅延時間を変化させる可変遅延回路
を有する信号位相調整回路を備え、前記判定回路の判定
結果によって前記可変遅延回路の遅延量を制御し、送信
から受信までに要する遅延時間を受信に適した遅延時間
に調整するようにしている。また、前記指定された時刻
において受信すべき信号を送信側の論理回路から伝送さ
れたテスト信号とするようにしている。また、前記判定
回路と前記可変遅延回路を有する信号位相調整回路を、
一つ以上連続して接続し、該各信号位相調整回路の判定
回路に判定時刻信号を与え、各判定回路において判定時
刻信号により指定された時刻において受信すべきテスト
信号が到達したか否かを判定し、各判定結果により対応
する信号位相調整回路における可変遅延回路の遅延量を
制御するようにしている。また、前記一つ以上連続して
接続した信号位相調整回路に、前記判定時刻信号を同時
に与え、前記各判定回路は前記テスト信号が到達したか
否かを同時に判定するようにしている。また、前記一つ
以上連続して接続した信号位相調整回路に、前記判定時
刻信号を逐次に与え、前記各判定回路は前記テスト信号
が到達したか否かを逐次に判定するようにしている。ま
た、前記判定時刻信号の位相と、前記受信側の論理回路
に与えられるクロック信号の位相とが、一定の位相差を
有するようにしている。また、前記判定時刻信号の位相
と、前記送信側の論理回路から受信側の論理回路にデー
タ信号と共に送られるクロック信号の位相とが、一定の
位相差を有するようにしている。また、前記テスト信号
が送信から受信までに要する遅延時間を、受信に適した
所望の時刻に調整するために変化させるべき可変遅延量
よりも、前記判定時刻信号の周期が大きいようにしてい
る。また、前記判定時刻信号の周期が、前記テスト信号
の周期の自然数倍であるようにしている。また、前記テ
スト信号の周期が、論理回路間で送受信されるデータ信
号の周期の自然数倍であるようにしている。また、前記
判定回路における前記判定時刻信号により指定された時
刻において受信すべき前記テスト信号が到達したか否か
の判定を、該テスト信号及び判定時刻信号の周期を逐次
短縮しつつ、繰り返し行なうようにしている。
【０００５】
【発明の実施の形態】以下、本発明の実施形態を、例を
用いて図面により詳細に説明する。図１は、本発明によ
るインターフェース回路の基本構成である。この図で、
１０１は信号を送信する側の論理回路、１０２は信号を
受信する側の論理回路であり、この図ではそれらを集積
回路で構成した場合を例に示してある。フリップフロッ
プ回路１０４は、論理回路１０１内の他の論理回路１０
３からのデータ信号を受け、クロック信号CK1に同期し
てそれを送信する。１０６はデータ信号を１０１から１
０２に伝送する配線であり、集積回路１０１、１０２を
搭載する基板上に形成する例を示してある。１０５は配
線１０６を駆動するドライバ回路、１０７は伝送された
データ信号を集積回路内部に伝える入力回路である。１
０８は信号位相調整回路であり、入力回路１０７からの
データ信号の遅延時間を調整し、フリップフロップ回路
１１１に伝える。フリップフロップ回路１１１は、クロ
ック信号CK2のタイミングで１０８からのデータ信号を
受信し、１０２内の他の論理回路１１２に伝達する。
用いて図面により詳細に説明する。図１は、本発明によ
るインターフェース回路の基本構成である。この図で、
１０１は信号を送信する側の論理回路、１０２は信号を
受信する側の論理回路であり、この図ではそれらを集積
回路で構成した場合を例に示してある。フリップフロッ
プ回路１０４は、論理回路１０１内の他の論理回路１０
３からのデータ信号を受け、クロック信号CK1に同期し
てそれを送信する。１０６はデータ信号を１０１から１
０２に伝送する配線であり、集積回路１０１、１０２を
搭載する基板上に形成する例を示してある。１０５は配
線１０６を駆動するドライバ回路、１０７は伝送された
データ信号を集積回路内部に伝える入力回路である。１
０８は信号位相調整回路であり、入力回路１０７からの
データ信号の遅延時間を調整し、フリップフロップ回路
１１１に伝える。フリップフロップ回路１１１は、クロ
ック信号CK2のタイミングで１０８からのデータ信号を
受信し、１０２内の他の論理回路１１２に伝達する。
【０００６】本発明の特徴である信号位相調整回路１０
８は、可変遅延回路１０９と信号判定回路１１０とから
なる。信号判定回路１１０は、判定時刻信号CSで指定さ
れる時刻に、１０９を伝わる信号の位相DSを検出し、そ
の結果を保持する。その保持した結果によって遅延制御
信号DTを出力し、可変遅延回路１０９の遅延量を制御す
る。１１３は、集積回路外部からの制御信号TEによっ
て、クロック信号CK2から前記判定時刻信号CSを生成す
る判定制御回路である。
８は、可変遅延回路１０９と信号判定回路１１０とから
なる。信号判定回路１１０は、判定時刻信号CSで指定さ
れる時刻に、１０９を伝わる信号の位相DSを検出し、そ
の結果を保持する。その保持した結果によって遅延制御
信号DTを出力し、可変遅延回路１０９の遅延量を制御す
る。１１３は、集積回路外部からの制御信号TEによっ
て、クロック信号CK2から前記判定時刻信号CSを生成す
る判定制御回路である。
【０００７】次に、この本発明がデータ信号の遅延時間
の変動を調整する動作について、図２で説明する。図２
(a)は、送信側のフリップフロップ回路１０４から、出
力回路１０５、配線１０６、受信側の入力回路１０７を
経て、信号位相調整回路１０８までの信号伝送に要する
遅延時間がTd1の場合の図であり、図２(b)は、同遅延時
間がTd2の場合の図である。これら２つの図で、信号CK
1, CK2はクロック信号であり、その周期はTckである。
信号D1は前記送信側のフリップフロップ回路１０４の出
力信号であり、信号D2は受信側の信号位相調整回路１０
８の入力信号である。信号DSは、前記信号位相調整回路
１０８内の可変遅延回路１０９を伝達する信号を、信号
判定回路１１０に伝える検出用信号である。また、信号
TEは前記判定制御回路１１３に与えられる制御信号であ
り、Ｈレベルにすることで１１３が動作し、判定時刻信
号CSを発生する。判定時刻信号CSは信号判定回路１１０
に与えられ、１１０はその立上がりのタイミングで前記
検出用信号DSの値を判定し保持する。以下、図で丸印で
示した点の信号の値がそれに相当する。その判定結果に
よって遅延制御信号DTが出力され、可変遅延回路１０９
の遅延量Ta, Tbを制御する。信号D3は１０９によって位
相を調整された結果である位相調整回路１０８の出力信
号であり、クロック信号CK2のタイミングでフリップフ
ロップ回路１１１に受信される。信号D4はその１１１の
出力信号である。
の変動を調整する動作について、図２で説明する。図２
(a)は、送信側のフリップフロップ回路１０４から、出
力回路１０５、配線１０６、受信側の入力回路１０７を
経て、信号位相調整回路１０８までの信号伝送に要する
遅延時間がTd1の場合の図であり、図２(b)は、同遅延時
間がTd2の場合の図である。これら２つの図で、信号CK
1, CK2はクロック信号であり、その周期はTckである。
信号D1は前記送信側のフリップフロップ回路１０４の出
力信号であり、信号D2は受信側の信号位相調整回路１０
８の入力信号である。信号DSは、前記信号位相調整回路
１０８内の可変遅延回路１０９を伝達する信号を、信号
判定回路１１０に伝える検出用信号である。また、信号
TEは前記判定制御回路１１３に与えられる制御信号であ
り、Ｈレベルにすることで１１３が動作し、判定時刻信
号CSを発生する。判定時刻信号CSは信号判定回路１１０
に与えられ、１１０はその立上がりのタイミングで前記
検出用信号DSの値を判定し保持する。以下、図で丸印で
示した点の信号の値がそれに相当する。その判定結果に
よって遅延制御信号DTが出力され、可変遅延回路１０９
の遅延量Ta, Tbを制御する。信号D3は１０９によって位
相を調整された結果である位相調整回路１０８の出力信
号であり、クロック信号CK2のタイミングでフリップフ
ロップ回路１１１に受信される。信号D4はその１１１の
出力信号である。
【０００８】図２(a)のように、信号D1からD2までの遅
延時間がTd1であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＨレベルとなる場合は、信号判定
回路１１０は遅延制御信号DTにＨレベルを出力する。そ
の結果、可変遅延回路１０９の遅延量はTaに設定され、
位相調整回路１０８の出力信号D3は図のようになり、フ
リップフロップ回路１１１では、D3の信号をクロック信
号CK2のタイミングで受信した結果、D4の信号が出力さ
れる。また、図２(b)のように、信号D1からD2までの遅
延時間がTd2であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＬレベルとなる場合は、信号判定
回路１１０は遅延制御信号DTにＬレベルを出力する。こ
の場合には、可変遅延回路１０９の遅延量はTbに設定さ
れるので、位相調整回路１０８の出力信号D3は(a)の場
合より位相が遅れるように遅延時間が調整される。この
結果、フリップフロップ回路１１１では(a)の場合と同
じく、D3の信号をクロック信号CK2のタイミングで受信
した結果、D4の信号が出力される。なお、(a)、(b)どち
らの場合でも、位相調整回路１０８によって調整すべき
量Ta, Tbが決定した後は、制御信号TEをＬレベルにする
ことによって、判定時刻信号CSを停止し、遅延制御信号
DTの値を固定する。これによって遅延時間の調整が完了
し、通常のデータ信号の正常な送受信が可能になる。
延時間がTd1であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＨレベルとなる場合は、信号判定
回路１１０は遅延制御信号DTにＨレベルを出力する。そ
の結果、可変遅延回路１０９の遅延量はTaに設定され、
位相調整回路１０８の出力信号D3は図のようになり、フ
リップフロップ回路１１１では、D3の信号をクロック信
号CK2のタイミングで受信した結果、D4の信号が出力さ
れる。また、図２(b)のように、信号D1からD2までの遅
延時間がTd2であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＬレベルとなる場合は、信号判定
回路１１０は遅延制御信号DTにＬレベルを出力する。こ
の場合には、可変遅延回路１０９の遅延量はTbに設定さ
れるので、位相調整回路１０８の出力信号D3は(a)の場
合より位相が遅れるように遅延時間が調整される。この
結果、フリップフロップ回路１１１では(a)の場合と同
じく、D3の信号をクロック信号CK2のタイミングで受信
した結果、D4の信号が出力される。なお、(a)、(b)どち
らの場合でも、位相調整回路１０８によって調整すべき
量Ta, Tbが決定した後は、制御信号TEをＬレベルにする
ことによって、判定時刻信号CSを停止し、遅延制御信号
DTの値を固定する。これによって遅延時間の調整が完了
し、通常のデータ信号の正常な送受信が可能になる。
【０００９】すなわち本発明によれば、製造プロセスの
ばらつき等により、送信側の論理回路１０１から受信側
の論理回路１０２への信号伝送遅延時間が変動する場合
にも、それを検出し遅延量を調整することが出来るの
で、正常な信号伝送が可能である。これにより、ばらつ
き量が大きく従来方式では伝送不可能な場合であって
も、高速な信号伝送を容易に実現できる。また、上記説
明では2つの集積回路間での信号伝送を例に述べたが、
本発明は、計算機装置間等の複数の論理装置間の信号伝
送や、集積回路内部での複数の論理回路間での信号伝送
にも、同様に適用でき、以下の説明でも同様である。
ばらつき等により、送信側の論理回路１０１から受信側
の論理回路１０２への信号伝送遅延時間が変動する場合
にも、それを検出し遅延量を調整することが出来るの
で、正常な信号伝送が可能である。これにより、ばらつ
き量が大きく従来方式では伝送不可能な場合であって
も、高速な信号伝送を容易に実現できる。また、上記説
明では2つの集積回路間での信号伝送を例に述べたが、
本発明は、計算機装置間等の複数の論理装置間の信号伝
送や、集積回路内部での複数の論理回路間での信号伝送
にも、同様に適用でき、以下の説明でも同様である。
【００１０】前記図１の説明では、データ信号の遅延時
間の変動を調整するために、送信側の論理回路１０１か
ら受信側の論理回路に送る信号のパターンとして、図2
のようにクロック信号の周期Tckと等しい時間だけＨレ
ベルが続き、その後TckだけＬレベルが続き、それが繰
り返されるパターンを例として用いた。このような単純
なパターンを作成するのは容易であり、フリップフロッ
プ回路１０４を、クロック信号が入力される度に出力信
号が反転する、トグルフリップフロップとして動作する
ように構成すればよい。しかしこのように、2×Tckの周
期で繰り返すパターンを調整に用いる場合には、調整で
きる信号の遅延時間変動量はTck以下である。データ信
号の遅延時間変動がTckより大きい場合、調整にはより
長い周期のパターンが必要になる。このために本発明で
は、図３のように、送信側の論理回路にテスト信号発生
回路３１４を設ける構成も可能である。
間の変動を調整するために、送信側の論理回路１０１か
ら受信側の論理回路に送る信号のパターンとして、図2
のようにクロック信号の周期Tckと等しい時間だけＨレ
ベルが続き、その後TckだけＬレベルが続き、それが繰
り返されるパターンを例として用いた。このような単純
なパターンを作成するのは容易であり、フリップフロッ
プ回路１０４を、クロック信号が入力される度に出力信
号が反転する、トグルフリップフロップとして動作する
ように構成すればよい。しかしこのように、2×Tckの周
期で繰り返すパターンを調整に用いる場合には、調整で
きる信号の遅延時間変動量はTck以下である。データ信
号の遅延時間変動がTckより大きい場合、調整にはより
長い周期のパターンが必要になる。このために本発明で
は、図３のように、送信側の論理回路にテスト信号発生
回路３１４を設ける構成も可能である。
【００１１】図３は、テスト信号発生回路を設けた本発
明の第２の構成例である。この図で、３０１は信号を送
信する側の論理回路、３０２は信号を受信する側の論理
回路である。本構成では、送信側の論理回路３０１にテ
スト信号発生回路３１４を設け、信号の遅延時間調整用
のテスト信号を発生する。また３０４は、論理回路３０
１内の他の論理回路３０３からの通常のデータ信号を受
け、クロック信号CK1に同期してそれを送信するフリッ
プフロップ回路である。遅延時間調整時には、制御信号
TE1によって、セレクタ回路３１５により通常のデータ
信号からテスト信号に切り替え、テスト信号を受信側の
論理回路３０２に送信する。３０６は信号を伝送する配
線であり、３０５は配線３０６を駆動するドライバ回
路、３０７は伝送されたデータ信号またはテスト信号を
集積回路内部に伝える入力回路である。３０８は信号位
相調整回路であり、入力回路３０７からの信号の位相を
調整し、フリップフロップ回路３１１に伝える。フリッ
プフロップ回路３１１は、クロック信号CK2のタイミン
グで３０８からの信号を受信し、３０２内の他の論理回
路３１２に伝達する。信号位相調整回路３０８は、可変
遅延回路３０９と信号判定回路３１０とからなる。３１
３は、集積回路外部からの制御信号TE2によって、クロ
ック信号CK2から前記判定時刻信号CSを生成する判定制
御回路である。図３のような構成を採ることで、信号遅
延時間調整に用いるテスト信号の周期を長くすることが
出来るので、遅延時間変動量がクロック信号の周期Tck
より大きい場合でも調整が可能となる。
明の第２の構成例である。この図で、３０１は信号を送
信する側の論理回路、３０２は信号を受信する側の論理
回路である。本構成では、送信側の論理回路３０１にテ
スト信号発生回路３１４を設け、信号の遅延時間調整用
のテスト信号を発生する。また３０４は、論理回路３０
１内の他の論理回路３０３からの通常のデータ信号を受
け、クロック信号CK1に同期してそれを送信するフリッ
プフロップ回路である。遅延時間調整時には、制御信号
TE1によって、セレクタ回路３１５により通常のデータ
信号からテスト信号に切り替え、テスト信号を受信側の
論理回路３０２に送信する。３０６は信号を伝送する配
線であり、３０５は配線３０６を駆動するドライバ回
路、３０７は伝送されたデータ信号またはテスト信号を
集積回路内部に伝える入力回路である。３０８は信号位
相調整回路であり、入力回路３０７からの信号の位相を
調整し、フリップフロップ回路３１１に伝える。フリッ
プフロップ回路３１１は、クロック信号CK2のタイミン
グで３０８からの信号を受信し、３０２内の他の論理回
路３１２に伝達する。信号位相調整回路３０８は、可変
遅延回路３０９と信号判定回路３１０とからなる。３１
３は、集積回路外部からの制御信号TE2によって、クロ
ック信号CK2から前記判定時刻信号CSを生成する判定制
御回路である。図３のような構成を採ることで、信号遅
延時間調整に用いるテスト信号の周期を長くすることが
出来るので、遅延時間変動量がクロック信号の周期Tck
より大きい場合でも調整が可能となる。
【００１２】図４は、この本発明の動作について説明し
た図である。図４(a)は、送信側のフリップフロップ回
路３０４から信号位相調整回路３０８までの信号伝送に
要する遅延時間がTd3の場合の図、図４(b)は、同遅延時
間がTd4の場合の図であり、その差Td3-Td4がTckより大
きい場合である。これら２つの図で、信号CK1, CK2はク
ロック信号であり、その周期はTckである。信号D1は前
記送信側のテスト信号発生回路３１４の出力信号であ
り、信号D2は受信側の信号位相調整回路３０８の入力信
号である。信号DSは、前記信号位相調整回路３０８内の
可変遅延回路３０９を伝達する信号を、信号判定回路３
１０に伝える検出用信号である。また、信号TE2は前記
判定制御回路３１３に与えられる制御信号であり、Ｈレ
ベルにすることで３１３が動作し、判定時刻信号CSを発
生する。判定時刻信号CSの周期は、誤判定を防ぐため、
送信側から送られるテスト信号の周期以上とする。判定
時刻信号CSは信号判定回路３１０に与えられ、３１０は
その立上がりのタイミングで前記検出用信号DSの値を判
定し保持する。その判定結果によって遅延制御信号DTが
出力され、可変遅延回路３０９の遅延量Tc, Tdを制御す
る。信号D3は３０９によって位相を調整された結果であ
る位相調整回路３０８の出力信号であり、クロック信号
CK2のタイミングでフリップフロップ回路３１１に受信
される。信号D4はその３１１の出力信号である。
た図である。図４(a)は、送信側のフリップフロップ回
路３０４から信号位相調整回路３０８までの信号伝送に
要する遅延時間がTd3の場合の図、図４(b)は、同遅延時
間がTd4の場合の図であり、その差Td3-Td4がTckより大
きい場合である。これら２つの図で、信号CK1, CK2はク
ロック信号であり、その周期はTckである。信号D1は前
記送信側のテスト信号発生回路３１４の出力信号であ
り、信号D2は受信側の信号位相調整回路３０８の入力信
号である。信号DSは、前記信号位相調整回路３０８内の
可変遅延回路３０９を伝達する信号を、信号判定回路３
１０に伝える検出用信号である。また、信号TE2は前記
判定制御回路３１３に与えられる制御信号であり、Ｈレ
ベルにすることで３１３が動作し、判定時刻信号CSを発
生する。判定時刻信号CSの周期は、誤判定を防ぐため、
送信側から送られるテスト信号の周期以上とする。判定
時刻信号CSは信号判定回路３１０に与えられ、３１０は
その立上がりのタイミングで前記検出用信号DSの値を判
定し保持する。その判定結果によって遅延制御信号DTが
出力され、可変遅延回路３０９の遅延量Tc, Tdを制御す
る。信号D3は３０９によって位相を調整された結果であ
る位相調整回路３０８の出力信号であり、クロック信号
CK2のタイミングでフリップフロップ回路３１１に受信
される。信号D4はその３１１の出力信号である。
【００１３】図４(a)のように、信号D1からD2までの遅
延時間がTd3であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＨレベルとなる場合は、信号判定
回路３１０は遅延制御信号DTにＨレベルを出力する。そ
の結果、可変遅延回路３０９の遅延量はTcに設定され、
位相調整回路３０８の出力信号D3は図のようになり、フ
リップフロップ回路３１１では、D3の信号をクロック信
号CK2のタイミングで受信した結果、D4の信号が出力さ
れる。また、図４(b)のように、信号D1からD2までの遅
延時間がTd4であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＬレベルとなる場合は、信号判定
回路３１０は遅延制御信号DTにＬレベルを出力する。こ
の場合には、可変遅延回路３０９の遅延量はTdに設定さ
れるので、位相調整回路３０８の出力信号D3は(a)の場
合より位相が遅れるよう調整される。この結果、フリッ
プフロップ回路３１１では(a)の場合と同じく、D3の信
号をクロック信号CK2のタイミングで受信した結果、D4
の信号が出力される。なお、この場合でも、図１、図２
で説明したのと同様に、調整すべき量Tc, Tdが決定した
後は、遅延制御信号DTの値を固定する。また、送信側の
論理回路でもテスト信号から通常のデータ信号へ切り替
える。これにより、遅延時間の調整が完了しデータ信号
の正常な送受信が可能になる。
延時間がTd3であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＨレベルとなる場合は、信号判定
回路３１０は遅延制御信号DTにＨレベルを出力する。そ
の結果、可変遅延回路３０９の遅延量はTcに設定され、
位相調整回路３０８の出力信号D3は図のようになり、フ
リップフロップ回路３１１では、D3の信号をクロック信
号CK2のタイミングで受信した結果、D4の信号が出力さ
れる。また、図４(b)のように、信号D1からD2までの遅
延時間がTd4であり、判定時刻信号CSが立上がるタイミ
ングで検出用信号DSがＬレベルとなる場合は、信号判定
回路３１０は遅延制御信号DTにＬレベルを出力する。こ
の場合には、可変遅延回路３０９の遅延量はTdに設定さ
れるので、位相調整回路３０８の出力信号D3は(a)の場
合より位相が遅れるよう調整される。この結果、フリッ
プフロップ回路３１１では(a)の場合と同じく、D3の信
号をクロック信号CK2のタイミングで受信した結果、D4
の信号が出力される。なお、この場合でも、図１、図２
で説明したのと同様に、調整すべき量Tc, Tdが決定した
後は、遅延制御信号DTの値を固定する。また、送信側の
論理回路でもテスト信号から通常のデータ信号へ切り替
える。これにより、遅延時間の調整が完了しデータ信号
の正常な送受信が可能になる。
【００１４】前記図１及び図３では、可変遅延回路と信
号判定回路とからなる信号位相調整回路が、１段で構成
される場合を例に示したが、本発明ではこれを多段で構
成することで、より遅延時間調整範囲を大きく採ること
が出来、またより調整時間の刻みを小さくすることが可
能である。図５は、この信号位相調整回路を複数個接続
した、本発明の第３の構成例である。この図で、５０１
は信号を送信する側の論理回路、５０２は信号を受信す
る側の論理回路である。送信側の論理回路５０１にはテ
スト信号発生回路５１４を設け、信号の遅延時間調整用
のテスト信号を発生する。また、５０４は、論理回路５
０１内の他の論理回路５０３からの通常のデータ信号を
受け、クロック信号CK1に同期してそれを送信するフリ
ップフロップ回路である。遅延時間調整時には、制御信
号TE1によって、セレクタ回路５１５により通常のデー
タ信号からテスト信号に切り替え、テスト信号を受信側
の論理回路５０２に送信する。５０６は信号を伝送する
配線であり、５０５は配線５０６を駆動するドライバ回
路、５０７は伝送されたデータ信号またはテスト信号を
集積回路内部に伝える入力回路である。５０８は信号位
相調整回路であり、入力回路５０７からの信号の位相を
調整する。この図では、信号位相調整回路５０８を５段
接続した例を示している。フリップフロップ回路５１１
は、クロック信号CK2のタイミングで５０８からの信号
を受信し、５０２内の他の論理回路５１２に伝達する。
信号位相調整回路５０８は、可変遅延回路５０９と信号
判定回路５１０とからなる。５１３は、集積回路外部か
らの制御信号TE2によって、クロック信号CK2から判定時
刻信号CSを生成する判定制御回路であり、判定時刻信号
CSはそれぞれ信号位相調整回路５０８各段の信号判定回
路５１０に与えられる。
号判定回路とからなる信号位相調整回路が、１段で構成
される場合を例に示したが、本発明ではこれを多段で構
成することで、より遅延時間調整範囲を大きく採ること
が出来、またより調整時間の刻みを小さくすることが可
能である。図５は、この信号位相調整回路を複数個接続
した、本発明の第３の構成例である。この図で、５０１
は信号を送信する側の論理回路、５０２は信号を受信す
る側の論理回路である。送信側の論理回路５０１にはテ
スト信号発生回路５１４を設け、信号の遅延時間調整用
のテスト信号を発生する。また、５０４は、論理回路５
０１内の他の論理回路５０３からの通常のデータ信号を
受け、クロック信号CK1に同期してそれを送信するフリ
ップフロップ回路である。遅延時間調整時には、制御信
号TE1によって、セレクタ回路５１５により通常のデー
タ信号からテスト信号に切り替え、テスト信号を受信側
の論理回路５０２に送信する。５０６は信号を伝送する
配線であり、５０５は配線５０６を駆動するドライバ回
路、５０７は伝送されたデータ信号またはテスト信号を
集積回路内部に伝える入力回路である。５０８は信号位
相調整回路であり、入力回路５０７からの信号の位相を
調整する。この図では、信号位相調整回路５０８を５段
接続した例を示している。フリップフロップ回路５１１
は、クロック信号CK2のタイミングで５０８からの信号
を受信し、５０２内の他の論理回路５１２に伝達する。
信号位相調整回路５０８は、可変遅延回路５０９と信号
判定回路５１０とからなる。５１３は、集積回路外部か
らの制御信号TE2によって、クロック信号CK2から判定時
刻信号CSを生成する判定制御回路であり、判定時刻信号
CSはそれぞれ信号位相調整回路５０８各段の信号判定回
路５１０に与えられる。
【００１５】この図５の本発明の、受信側の論理回路の
具体構成例の１つを図６に示す。この図で、６０２は信
号を受信する側の論理回路であり、６０７は伝送された
信号を６０２の内部に伝える入力回路である。６０８は
信号位相調整回路であり、入力回路６０７からの信号の
位相を調整する。この図では、信号位相調整回路６０８
を５段接続した例を示している。フリップフロップ回路
６１１は、クロック信号CK2のタイミングで６０８から
のデータ信号を受信し、６０２内の他の論理回路６１２
に伝達する。
具体構成例の１つを図６に示す。この図で、６０２は信
号を受信する側の論理回路であり、６０７は伝送された
信号を６０２の内部に伝える入力回路である。６０８は
信号位相調整回路であり、入力回路６０７からの信号の
位相を調整する。この図では、信号位相調整回路６０８
を５段接続した例を示している。フリップフロップ回路
６１１は、クロック信号CK2のタイミングで６０８から
のデータ信号を受信し、６０２内の他の論理回路６１２
に伝達する。
【００１６】信号位相調整回路６０８は、可変遅延回路
６０９と信号判定回路６１０とからなる。可変遅延回路
６０９は、セレクタ回路６１６と遅延素子６１７とから
なり、６１６に与えられる遅延制御信号DT1, DT2, DT3,
DT4, DT5により、信号の伝達経路を切り替えることで
遅延量を調整する。信号判定回路６１０はフリップフロ
ップ回路６１８からなり、６０９からの検出用信号DS1,
DS2, DS3, DS4, DS5をデータ入力Dで受け、判定時刻信
号CSをクロック入力CKに入力し、そのタイミングでその
値を保持する。保持した結果信号Qは前記遅延制御信号D
T1, DT2, DT3, DT4, DT5として可変遅延回路６０９を制
御する。６１３はクロック信号CK2から判定時刻信号CS
を生成する判定制御回路であり、CSはそれぞれ信号位相
調整回路６０８各段の信号判定回路６１０に与えられ
る。CSの周期は前記述べたとおり、送信側の論理回路か
ら送られるテスト信号の周期以上となるよう設定する。
また、CSの発生と停止は、集積回路外部からの制御信号
TE2によって制御する。
６０９と信号判定回路６１０とからなる。可変遅延回路
６０９は、セレクタ回路６１６と遅延素子６１７とから
なり、６１６に与えられる遅延制御信号DT1, DT2, DT3,
DT4, DT5により、信号の伝達経路を切り替えることで
遅延量を調整する。信号判定回路６１０はフリップフロ
ップ回路６１８からなり、６０９からの検出用信号DS1,
DS2, DS3, DS4, DS5をデータ入力Dで受け、判定時刻信
号CSをクロック入力CKに入力し、そのタイミングでその
値を保持する。保持した結果信号Qは前記遅延制御信号D
T1, DT2, DT3, DT4, DT5として可変遅延回路６０９を制
御する。６１３はクロック信号CK2から判定時刻信号CS
を生成する判定制御回路であり、CSはそれぞれ信号位相
調整回路６０８各段の信号判定回路６１０に与えられ
る。CSの周期は前記述べたとおり、送信側の論理回路か
ら送られるテスト信号の周期以上となるよう設定する。
また、CSの発生と停止は、集積回路外部からの制御信号
TE2によって制御する。
【００１７】次に、この図６の本発明がデータ信号の遅
延時間の変動を調整する動作について、図７及び図８で
説明する。いずれも、信号位相調整回路６０８がその入
力信号D2の遅延時間を調整する動作を示してあり、図８
では、テスト信号D2が図７より遅い時刻に到着する場合
を示している。これら２つの図で、信号CK2はクロック
信号であり、その周期はTckである。データ信号D2とデ
ータ信号D3は通常のデータ信号伝送時のタイミングを、
他の信号は位相調整動作中の各信号のタイミングを示し
ている。テスト信号D2は、位相調整動作中に送信側の論
理回路から伝送され、信号位相調整回路６０８の入力に
与えられるテスト信号であり、その位相はデータ信号D2
と一致する。信号CSは信号判定回路６１０に与えられる
判定時刻信号であり、その周期は誤判定をしないために
テスト信号D2の自然数倍とする。ここでは２倍とした場
合を例に示している。
延時間の変動を調整する動作について、図７及び図８で
説明する。いずれも、信号位相調整回路６０８がその入
力信号D2の遅延時間を調整する動作を示してあり、図８
では、テスト信号D2が図７より遅い時刻に到着する場合
を示している。これら２つの図で、信号CK2はクロック
信号であり、その周期はTckである。データ信号D2とデ
ータ信号D3は通常のデータ信号伝送時のタイミングを、
他の信号は位相調整動作中の各信号のタイミングを示し
ている。テスト信号D2は、位相調整動作中に送信側の論
理回路から伝送され、信号位相調整回路６０８の入力に
与えられるテスト信号であり、その位相はデータ信号D2
と一致する。信号CSは信号判定回路６１０に与えられる
判定時刻信号であり、その周期は誤判定をしないために
テスト信号D2の自然数倍とする。ここでは２倍とした場
合を例に示している。
【００１８】位相調整動作時には、まず全ての遅延制御
信号DT1, DT2, DT3, DT4, DT5をＬレベルとし、各信号
位相調整回路６０８内の遅延素子６１７を順にテスト信
号が伝達するようにする。この結果、信号DS1, DS2, DS
3, DS4, DS5は図のように、６１７の遅延時間Teずつ位
相が遅れた信号となる。信号判定回路６１０中のフリッ
プフロップ回路６１８は、判定時刻信号CSの立上がりエ
ッジのタイミングで信号DS1, DS2, DS3, DS4, DS5の値
を保持するので、図７、図８の○印の時点の値が判定結
果として保持される。その結果図７では、遅延制御信号
DT1はＬレベル、DT2はＬレベル、DT3はＬレベル、DT4は
Ｈレベル、DT5はＨレベルとなる。また図８では、遅延
制御信号DT1はＬレベル、DT2はＨレベル、DT3はＨレベ
ル、DT4はＨレベル、DT5はＨレベルとなる。これによっ
て、図７ではテスト信号D2は信号位相調整回路６０８を
３段通過するよう設定され、また、図８では、テスト信
号D2は信号位相調整回路６０８を１段通過するよう設定
される。この結果、テスト信号D3の遅延時間は図７、図
８共に、時刻判定信号CSの位相とほぼ一致するよう調整
される。位相調整動作終了後は、DT1, DT2, DT3, DT4,
DT5の値が固定され、データ信号D3の位相は、時刻判定
信号CSの位相とほぼ一致する遅延時間となる。このよう
に本発明によれば、位相調整動作により、判定時刻信号
CSの位相にデータ信号D3の位相をほぼ一致させることが
可能である。よって、フリップフロップ回路６１１で正
常に信号を受信するためには例えば、CSの立上がりの位
相がクロック信号CKの立上がりの位相に対し十分な時間
余裕のあるよう、判定制御回路６１３で制御すればよ
い。
信号DT1, DT2, DT3, DT4, DT5をＬレベルとし、各信号
位相調整回路６０８内の遅延素子６１７を順にテスト信
号が伝達するようにする。この結果、信号DS1, DS2, DS
3, DS4, DS5は図のように、６１７の遅延時間Teずつ位
相が遅れた信号となる。信号判定回路６１０中のフリッ
プフロップ回路６１８は、判定時刻信号CSの立上がりエ
ッジのタイミングで信号DS1, DS2, DS3, DS4, DS5の値
を保持するので、図７、図８の○印の時点の値が判定結
果として保持される。その結果図７では、遅延制御信号
DT1はＬレベル、DT2はＬレベル、DT3はＬレベル、DT4は
Ｈレベル、DT5はＨレベルとなる。また図８では、遅延
制御信号DT1はＬレベル、DT2はＨレベル、DT3はＨレベ
ル、DT4はＨレベル、DT5はＨレベルとなる。これによっ
て、図７ではテスト信号D2は信号位相調整回路６０８を
３段通過するよう設定され、また、図８では、テスト信
号D2は信号位相調整回路６０８を１段通過するよう設定
される。この結果、テスト信号D3の遅延時間は図７、図
８共に、時刻判定信号CSの位相とほぼ一致するよう調整
される。位相調整動作終了後は、DT1, DT2, DT3, DT4,
DT5の値が固定され、データ信号D3の位相は、時刻判定
信号CSの位相とほぼ一致する遅延時間となる。このよう
に本発明によれば、位相調整動作により、判定時刻信号
CSの位相にデータ信号D3の位相をほぼ一致させることが
可能である。よって、フリップフロップ回路６１１で正
常に信号を受信するためには例えば、CSの立上がりの位
相がクロック信号CKの立上がりの位相に対し十分な時間
余裕のあるよう、判定制御回路６１３で制御すればよ
い。
【００１９】また、図５の本発明の、受信側の論理回路
の他の具体構成例の1つを図９に示す。この図で、９０
２は信号を受信する側の論理回路であり、９０７は伝送
された信号を９０２の内部に伝える入力回路である。９
０８は信号位相調整回路であり、入力回路９０７からの
データ信号の位相を調整する。この図でも、信号位相調
整回路９０８を５段接続した例を示している。以下での
説明のため、入力回路９０７の側から順に、９０８１、
９０８２、９０８３、９０８４、９０８５とする。ま
た、フリップフロップ回路９１１は、クロック信号CK2
のタイミングで９０８５からの信号を受信し、９０２内
の他の論理回路９１２に伝達する。
の他の具体構成例の1つを図９に示す。この図で、９０
２は信号を受信する側の論理回路であり、９０７は伝送
された信号を９０２の内部に伝える入力回路である。９
０８は信号位相調整回路であり、入力回路９０７からの
データ信号の位相を調整する。この図でも、信号位相調
整回路９０８を５段接続した例を示している。以下での
説明のため、入力回路９０７の側から順に、９０８１、
９０８２、９０８３、９０８４、９０８５とする。ま
た、フリップフロップ回路９１１は、クロック信号CK2
のタイミングで９０８５からの信号を受信し、９０２内
の他の論理回路９１２に伝達する。
【００２０】信号位相調整回路９０８は、可変遅延回路
９０９と信号判定回路９１０とからなる。可変遅延回路
９０９は、セレクタ回路６１６と遅延素子９１７とから
なり、９１６に与えられる遅延制御信号DT1, DT2, DT3,
DT4, DT5により、信号の伝達経路を切り替えることで
遅延量を調整する。信号判定回路９１０はフリップフロ
ップ回路９１８からなり、９０９からの検出用信号DS1,
DS2, DS3, DS4, DS5をデータ入力Dで受け、判定時刻信
号CS1, CS2, CS3, CS4, CS5をクロック入力CKに入力し
そのタイミングでその値を保持する。保持した結果信号
Qは前記遅延制御信号DT1, DT2, DT3, DT4, DT5として可
変遅延回路９０９を制御する。９１３はクロック信号CK
2から判定時刻信号CS1, CS2, CS3, CS4, CS5を生成する
判定制御回路であり、CS1, CS2, CS3, CS4, CS5はそれ
ぞれ信号位相調整回路９０８各段の信号判定回路９１０
に与えられる。CS1, CS2, CS3, CS4, CS5の周期は前記
述べたとおり、送信側の論理回路から送られるテスト信
号の周期以上となるよう設定する。また、CS1, CS2, CS
3, CS4, CS5の発生と停止は、集積回路外部からの制御
信号TE2によって制御する。
９０９と信号判定回路９１０とからなる。可変遅延回路
９０９は、セレクタ回路６１６と遅延素子９１７とから
なり、９１６に与えられる遅延制御信号DT1, DT2, DT3,
DT4, DT5により、信号の伝達経路を切り替えることで
遅延量を調整する。信号判定回路９１０はフリップフロ
ップ回路９１８からなり、９０９からの検出用信号DS1,
DS2, DS3, DS4, DS5をデータ入力Dで受け、判定時刻信
号CS1, CS2, CS3, CS4, CS5をクロック入力CKに入力し
そのタイミングでその値を保持する。保持した結果信号
Qは前記遅延制御信号DT1, DT2, DT3, DT4, DT5として可
変遅延回路９０９を制御する。９１３はクロック信号CK
2から判定時刻信号CS1, CS2, CS3, CS4, CS5を生成する
判定制御回路であり、CS1, CS2, CS3, CS4, CS5はそれ
ぞれ信号位相調整回路９０８各段の信号判定回路９１０
に与えられる。CS1, CS2, CS3, CS4, CS5の周期は前記
述べたとおり、送信側の論理回路から送られるテスト信
号の周期以上となるよう設定する。また、CS1, CS2, CS
3, CS4, CS5の発生と停止は、集積回路外部からの制御
信号TE2によって制御する。
【００２１】次に、この図９の本発明がデータ信号の遅
延時間の変動を調整する動作について、図１０及び図１
１で説明する。図６、図７、図８で説明した例では、判
定時刻信号CSが信号位相調整回路６０８に同時に与えら
れ、６０８が同時に動作することで調整を行なう。これ
に対し、図９、図１０、図１１で説明する例は、判定時
刻信号CS1, CS2,CS3, CS4, CS5が信号位相調整回路９０
８１、９０８２、９０８３、９０８４に順に与えられ、
それらが逐次に動作することで調整を行なう。図１０及
び図１１はいずれも、それらの調整動作を示してあり、
図１１では、テスト信号D2が図１０より早い時刻に到着
する場合を示している。これら２つの図で、信号CK2は
クロック信号であり、その周期はTckである。データ信
号D2とデータ信号D3は通常のデータ信号伝送時のタイミ
ングを、他の信号は位相調整動作中の各信号のタイミン
グを示している。テスト信号D2は、位相調整動作中に送
信側の論理回路から伝送され、信号位相調整回路９０８
１の入力に与えられるテスト信号であり、その位相はデ
ータ信号D2と一致する。ここでは、調整すべき遅延量が
クロック信号の周期Tckの２倍以上あるため、テスト信
号D2の周期を8×Tckとし、Ｈレベルが４周期、Ｌレベル
が４周期続くパターンとしている。信号CS1, CS2, CS3,
CS4, CS5は信号判定回路９１０に与えられる判定時刻
信号であり、その周期は誤判定をしないためにテスト信
号D2の自然数倍とする。ここでは１倍とした場合を例に
示している。
延時間の変動を調整する動作について、図１０及び図１
１で説明する。図６、図７、図８で説明した例では、判
定時刻信号CSが信号位相調整回路６０８に同時に与えら
れ、６０８が同時に動作することで調整を行なう。これ
に対し、図９、図１０、図１１で説明する例は、判定時
刻信号CS1, CS2,CS3, CS4, CS5が信号位相調整回路９０
８１、９０８２、９０８３、９０８４に順に与えられ、
それらが逐次に動作することで調整を行なう。図１０及
び図１１はいずれも、それらの調整動作を示してあり、
図１１では、テスト信号D2が図１０より早い時刻に到着
する場合を示している。これら２つの図で、信号CK2は
クロック信号であり、その周期はTckである。データ信
号D2とデータ信号D3は通常のデータ信号伝送時のタイミ
ングを、他の信号は位相調整動作中の各信号のタイミン
グを示している。テスト信号D2は、位相調整動作中に送
信側の論理回路から伝送され、信号位相調整回路９０８
１の入力に与えられるテスト信号であり、その位相はデ
ータ信号D2と一致する。ここでは、調整すべき遅延量が
クロック信号の周期Tckの２倍以上あるため、テスト信
号D2の周期を8×Tckとし、Ｈレベルが４周期、Ｌレベル
が４周期続くパターンとしている。信号CS1, CS2, CS3,
CS4, CS5は信号判定回路９１０に与えられる判定時刻
信号であり、その周期は誤判定をしないためにテスト信
号D2の自然数倍とする。ここでは１倍とした場合を例に
示している。
【００２２】位相調整動作時には、信号位相調整回路９
０８１、９０８２、９０８３、９０８４、９０８５の順
に判定時刻信号CS1, CS2, CS3, CS4, CS5を与えて動作
させる。まず、９０８１に入力されたテスト信号D2は、
９０８１内可変遅延回路９０９の遅延素子９１７によ
り、時間16×Tfだけ遅れた検出用信号DS1となる。信号
判定回路９１０では、フリップフロップ回路９１８が判
定時刻信号CS1の立上がりエッジのタイミングで信号DS1
の値を保持するので、図１０、図１１の○印の時点の値
が判定結果として保持され、図１０、図１１では、遅延
制御信号DT1は共にＨレベルとなる。９０８１の調整動
作はこれで終了し、判定時刻信号CS1の値はＨレベルと
なり、DT1の値は固定される。その結果、テスト信号D2
は遅延素子を通過しないように設定され、次段の９０８
２には信号D21が伝達される。
０８１、９０８２、９０８３、９０８４、９０８５の順
に判定時刻信号CS1, CS2, CS3, CS4, CS5を与えて動作
させる。まず、９０８１に入力されたテスト信号D2は、
９０８１内可変遅延回路９０９の遅延素子９１７によ
り、時間16×Tfだけ遅れた検出用信号DS1となる。信号
判定回路９１０では、フリップフロップ回路９１８が判
定時刻信号CS1の立上がりエッジのタイミングで信号DS1
の値を保持するので、図１０、図１１の○印の時点の値
が判定結果として保持され、図１０、図１１では、遅延
制御信号DT1は共にＨレベルとなる。９０８１の調整動
作はこれで終了し、判定時刻信号CS1の値はＨレベルと
なり、DT1の値は固定される。その結果、テスト信号D2
は遅延素子を通過しないように設定され、次段の９０８
２には信号D21が伝達される。
【００２３】次に、９０８２に入力されたテスト信号D2
1は、同様に遅延素子により時間8×Tfだけ遅れた検出用
信号DS2となる。信号判定回路が判定時刻信号CS2の立上
がりエッジのタイミングでこのDS2を保持するので、図
１０、図１１の○印の時点の値が判定結果として保持さ
れ、図１０の場合は遅延制御信号DT2はＨレベルに、図
１１の場合はＬレベルになる。９０８２の調整動作はこ
れで終了し、判定時刻信号CS2の値は図１０の場合はＨ
レベル、図１１の場合はＬレベルとなり、DT2の値は固
定される。その結果、図１０ではテスト信号D21が遅延
素子を通過しないように、図１１ではD21が遅延素子を
通過するように設定され、次段の９０８３には信号D22
がそれぞれ伝達される。以降、９０８３、９０８４、９
０８５も逐次同様に動作し、図１０の場合にはDT3がＬ
レベル、DT4がＨレベル、DT5がＬレベルに、また図１１
の場合にはDT3がＨレベル、DT4がＬレベル、DT5がＬレ
ベルに、それぞれ設定され、各遅延素子の通過、非通過
が選択される。この結果、テスト信号D3の遅延時間は図
１０、図１１共に、時刻判定信号CS1,CS2, CS3, CS4, C
S5の位相とほぼ一致するよう調整される。よって位相調
整動作が終了すると、データ信号D3の位相も時刻判定信
号CS1, CS2, CS3, CS4, CS5の位相とほぼ一致する遅延
時間となる。
1は、同様に遅延素子により時間8×Tfだけ遅れた検出用
信号DS2となる。信号判定回路が判定時刻信号CS2の立上
がりエッジのタイミングでこのDS2を保持するので、図
１０、図１１の○印の時点の値が判定結果として保持さ
れ、図１０の場合は遅延制御信号DT2はＨレベルに、図
１１の場合はＬレベルになる。９０８２の調整動作はこ
れで終了し、判定時刻信号CS2の値は図１０の場合はＨ
レベル、図１１の場合はＬレベルとなり、DT2の値は固
定される。その結果、図１０ではテスト信号D21が遅延
素子を通過しないように、図１１ではD21が遅延素子を
通過するように設定され、次段の９０８３には信号D22
がそれぞれ伝達される。以降、９０８３、９０８４、９
０８５も逐次同様に動作し、図１０の場合にはDT3がＬ
レベル、DT4がＨレベル、DT5がＬレベルに、また図１１
の場合にはDT3がＨレベル、DT4がＬレベル、DT5がＬレ
ベルに、それぞれ設定され、各遅延素子の通過、非通過
が選択される。この結果、テスト信号D3の遅延時間は図
１０、図１１共に、時刻判定信号CS1,CS2, CS3, CS4, C
S5の位相とほぼ一致するよう調整される。よって位相調
整動作が終了すると、データ信号D3の位相も時刻判定信
号CS1, CS2, CS3, CS4, CS5の位相とほぼ一致する遅延
時間となる。
【００２４】このように、この場合の本発明の例でも、
位相調整動作により判定時刻信号CS1, CS2, CS3, CS4,
CS5の位相にデータ信号D3の位相をほぼ一致させること
が可能である。よって、フリップフロップ回路９１１で
正常に信号を受信するためには例えば、CSの立上がりの
位相がクロック信号CKの立上がりの位相に対し十分な時
間余裕のあるよう、判定制御回路９１３で制御すればよ
い。以上述べたように、本発明によれば、製造プロセス
のばらつき等により、送信側の論理回路から受信側の論
理回路の信号伝送遅延時間が変動する場合にも、それを
検出し遅延量を調整することが出来るので、正常な信号
伝送が可能である。
位相調整動作により判定時刻信号CS1, CS2, CS3, CS4,
CS5の位相にデータ信号D3の位相をほぼ一致させること
が可能である。よって、フリップフロップ回路９１１で
正常に信号を受信するためには例えば、CSの立上がりの
位相がクロック信号CKの立上がりの位相に対し十分な時
間余裕のあるよう、判定制御回路９１３で制御すればよ
い。以上述べたように、本発明によれば、製造プロセス
のばらつき等により、送信側の論理回路から受信側の論
理回路の信号伝送遅延時間が変動する場合にも、それを
検出し遅延量を調整することが出来るので、正常な信号
伝送が可能である。
【００２５】以上の説明では、送信側から受信側にデー
タ信号1本を伝送する場合を例に述べたが、本発明は複
数のデータ信号を伝送する場合にも容易に適用可能であ
る。またその場合、複数のデータ信号間で調整に用いる
回路を共有することも可能である。また、本発明では、
前記で説明した送信側の論理回路で用いるクロック信号
CK1と、受信側の論理回路が用いるクロック信号CK2とに
は、共通のクロック信号源からのシステムクロック信号
を用いる構成が可能である。また、CK1にはシステムク
ロック信号を、CK2には送信側の論理回路からデータ信
号と同様の経路を経て伝送されるクロック信号を用いる
構成も、同様に可能である。判定制御回路により、これ
らのクロック信号の立上がりの位相に対し、十分な時間
余裕のある判定時刻信号を生成することによって、受信
側のフリップフロップで信号を受信するための十分な時
間余裕を確保でき、正常な信号伝送が実現できる。ま
た、本発明では、上記具体例の説明中でも述べたが、デ
ータ信号の遅延時間変動量がクロック信号の周期より大
きい場合には、上記信号位相調整回路の個数を増やして
調整可能な時間幅を遅延時間変動量より大きくし、かつ
上記テスト信号がＨレベルである時間幅を遅延時間変動
量より大きくすればよい。この場合、テスト信号の周期
は遅延時間変動量の2倍以上となり、通常のデータ信号
の周期の１倍以上となる。また、このような周期のテス
ト信号を用いる場合、それを判定するタイミングを与え
る判定時刻信号の周期は、誤判定を起こさないよう、テ
スト信号の周期の１倍以上とすればよい。
タ信号1本を伝送する場合を例に述べたが、本発明は複
数のデータ信号を伝送する場合にも容易に適用可能であ
る。またその場合、複数のデータ信号間で調整に用いる
回路を共有することも可能である。また、本発明では、
前記で説明した送信側の論理回路で用いるクロック信号
CK1と、受信側の論理回路が用いるクロック信号CK2とに
は、共通のクロック信号源からのシステムクロック信号
を用いる構成が可能である。また、CK1にはシステムク
ロック信号を、CK2には送信側の論理回路からデータ信
号と同様の経路を経て伝送されるクロック信号を用いる
構成も、同様に可能である。判定制御回路により、これ
らのクロック信号の立上がりの位相に対し、十分な時間
余裕のある判定時刻信号を生成することによって、受信
側のフリップフロップで信号を受信するための十分な時
間余裕を確保でき、正常な信号伝送が実現できる。ま
た、本発明では、上記具体例の説明中でも述べたが、デ
ータ信号の遅延時間変動量がクロック信号の周期より大
きい場合には、上記信号位相調整回路の個数を増やして
調整可能な時間幅を遅延時間変動量より大きくし、かつ
上記テスト信号がＨレベルである時間幅を遅延時間変動
量より大きくすればよい。この場合、テスト信号の周期
は遅延時間変動量の2倍以上となり、通常のデータ信号
の周期の１倍以上となる。また、このような周期のテス
ト信号を用いる場合、それを判定するタイミングを与え
る判定時刻信号の周期は、誤判定を起こさないよう、テ
スト信号の周期の１倍以上とすればよい。
【００２６】このように本発明では、データ信号の遅延
時間変動量がクロック信号の周期より大きい場合には、
テスト信号の周期を遅延時間変動量の2倍以上とする必
要がある。このように信号の周期が長くなると一般に、
信号伝送時に受ける外来ノイズによる影響が小さくなる
ため、テスト信号で調整する際に正常に動作しても、周
期がその数分の１であるデータ信号の伝送時には正常に
動作しない可能性が生ずる。これに対応するために本発
明では、まず遅延時間変動量の２倍以上の周期のテスト
信号で調整を行ない、その調整完了後にテスト信号の周
期を短くし、再度調整を行なう。最初の調整により残る
遅延時間の変動量は、最初の調整での調整可能限界以下
に小さくなる。その変動量に、上記外来ノイズによる遅
延時間変動を加味した分が、再度調整する際に調整すべ
き変動量となる。この場合には、テスト信号の周期を再
度調整すべき変動量の2倍以上としても、初期調整時の
テスト信号の周期より短縮することが出来、より実際の
データ信号の周期に近い状態での調整が可能となる。こ
れを繰り返すことによって、徐々にテスト信号の周期は
短くできる。テスト信号の周期をデータ信号と同周期と
なるまで調整を繰り返すことによって、前記外来ノイズ
による遅延時間変動を加味した遅延時間調整が可能とな
る。
時間変動量がクロック信号の周期より大きい場合には、
テスト信号の周期を遅延時間変動量の2倍以上とする必
要がある。このように信号の周期が長くなると一般に、
信号伝送時に受ける外来ノイズによる影響が小さくなる
ため、テスト信号で調整する際に正常に動作しても、周
期がその数分の１であるデータ信号の伝送時には正常に
動作しない可能性が生ずる。これに対応するために本発
明では、まず遅延時間変動量の２倍以上の周期のテスト
信号で調整を行ない、その調整完了後にテスト信号の周
期を短くし、再度調整を行なう。最初の調整により残る
遅延時間の変動量は、最初の調整での調整可能限界以下
に小さくなる。その変動量に、上記外来ノイズによる遅
延時間変動を加味した分が、再度調整する際に調整すべ
き変動量となる。この場合には、テスト信号の周期を再
度調整すべき変動量の2倍以上としても、初期調整時の
テスト信号の周期より短縮することが出来、より実際の
データ信号の周期に近い状態での調整が可能となる。こ
れを繰り返すことによって、徐々にテスト信号の周期は
短くできる。テスト信号の周期をデータ信号と同周期と
なるまで調整を繰り返すことによって、前記外来ノイズ
による遅延時間変動を加味した遅延時間調整が可能とな
る。
【００２７】
【発明の効果】本発明によれば、製造プロセス等のばら
つきによってデータ伝送の遅延時間が変動した場合で
も、それを自動で調整し、データを正しく受信するため
の位相差を確保することが可能になり、正常でかつ高速
なデータ伝送が実現できる。
つきによってデータ伝送の遅延時間が変動した場合で
も、それを自動で調整し、データを正しく受信するため
の位相差を確保することが可能になり、正常でかつ高速
なデータ伝送が実現できる。
【図１】本発明を施したインターフェース回路の基本構
成例を示す図である。
成例を示す図である。
【図２】図１のインターフェース回路の各部の信号のタ
イミング関係を示す図である。
イミング関係を示す図である。
【図３】本発明のインターフェース回路の第２の構成例
を示す図である。
を示す図である。
【図４】図３のインターフェース回路の各部の信号のタ
イミング関係を示す図である。
イミング関係を示す図である。
【図５】本発明のインターフェース回路の第３の構成例
を示す図である。
を示す図である。
【図６】本発明のインターフェース回路の第３の構成例
の具体例を示す図である。
の具体例を示す図である。
【図７】図６のインターフェース回路の各部の信号のタ
イミング関係を示す図である。
イミング関係を示す図である。
【図８】図６のインターフェース回路の各部の信号の別
のタイミング関係を示す図である。
のタイミング関係を示す図である。
【図９】本発明のインターフェース回路の第３の構成例
の他の具体例を示す図である。
の他の具体例を示す図である。
【図１０】図９のインターフェース回路の各部の信号の
タイミング関係を示す図である。
タイミング関係を示す図である。
【図１１】図９のインターフェース回路の各部の信号の
別のタイミング関係を示す図である。
別のタイミング関係を示す図である。
【図１２】従来のインターフェース回路の構成例を示す
である。
である。
【図１３】図１２のインターフェース回路の各部の信号
のタイミング関係を示す図である。
のタイミング関係を示す図である。
【図１４】図１２のインターフェース回路の各部の信号
の別のタイミング関係を示す図である。
の別のタイミング関係を示す図である。
１０１，１０２，３０１，３０２，５０１，５０２，６
０２，９０２，１２０１，１２０２ 論理回路 １０３，１１２，３０３，３１２，５０３，５１２，６
１２，９１２，１２０３，１２０９ 他の論理回路 １０４，３０４，５０４，１２０４ データ信号を送信
するフリップフロップ回路 １０５，３０５，５０５，１２０５ ドライバ回路 １０６，３０６，５０６，１２０６ 配線 １０７，３０７，５０７，６０７，９０７，１２０７
入力回路 １０８，３０８，５０８，６０８，９０８，９０８１，
９０８２，９０８３，９０８４，９０８５ 信号位相調
整回路 １０９，３０９，５０９，６０９，９０９ 可変遅延回
路 １１０，３１０，５１０，６１０，９１０ 信号判定回
路 １１１，３１１，５１１，６１１，９１１ データ信号
を受信するフリップフロップ回路 １１３，３１３，５１３，６１３，９１３ 判定制御回
路 ３１４，５１４ テスト信号発生回路 ３１５，５１５ セレクタ回路 ６１６，９１６ セレクタ回路 ６１７，９１７ 遅延素子 ６１８，９１８ フリップフロップ回路 ＣＫ１，ＣＫ２ クロック信号 ＴＥ，ＴＥ１，ＴＥ２ 外部からの制御信号
０２，９０２，１２０１，１２０２ 論理回路 １０３，１１２，３０３，３１２，５０３，５１２，６
１２，９１２，１２０３，１２０９ 他の論理回路 １０４，３０４，５０４，１２０４ データ信号を送信
するフリップフロップ回路 １０５，３０５，５０５，１２０５ ドライバ回路 １０６，３０６，５０６，１２０６ 配線 １０７，３０７，５０７，６０７，９０７，１２０７
入力回路 １０８，３０８，５０８，６０８，９０８，９０８１，
９０８２，９０８３，９０８４，９０８５ 信号位相調
整回路 １０９，３０９，５０９，６０９，９０９ 可変遅延回
路 １１０，３１０，５１０，６１０，９１０ 信号判定回
路 １１１，３１１，５１１，６１１，９１１ データ信号
を受信するフリップフロップ回路 １１３，３１３，５１３，６１３，９１３ 判定制御回
路 ３１４，５１４ テスト信号発生回路 ３１５，５１５ セレクタ回路 ６１６，９１６ セレクタ回路 ６１７，９１７ 遅延素子 ６１８，９１８ フリップフロップ回路 ＣＫ１，ＣＫ２ クロック信号 ＴＥ，ＴＥ１，ＴＥ２ 外部からの制御信号
Claims (11)
- 【請求項１】 クロック信号が与えられそれに同期して
動作する複数の論理回路間でデータ信号の送受信を行な
うために受信側の論理回路に備えたインターフェース回
路であって、 判定時刻信号により指定された時刻において受信すべき
信号が到達したか否かを判定する判定回路と、受信した
信号の遅延時間を変化させる可変遅延回路を有する信号
位相調整回路を備え、前記判定回路の判定結果によって
前記可変遅延回路の遅延量を制御し、送信から受信まで
に要する遅延時間を受信に適した遅延時間に調整するこ
とを特徴とするインターフェース回路。 - 【請求項２】 請求項１記載のインターフェース回路に
おいて、 前記指定された時刻において受信すべき信号を送信側の
論理回路から伝送されたテスト信号とすることを特徴と
するインターフェース回路。 - 【請求項３】 請求項２記載のインターフェース回路に
おいて、 前記判定回路と前記可変遅延回路を有する信号位相調整
回路を、一つ以上連続して接続し、該各信号位相調整回
路の判定回路に判定時刻信号を与え、各判定回路におい
て判定時刻信号により指定された時刻において受信すべ
きテスト信号が到達したか否かを判定し、各判定結果に
より対応する信号位相調整回路における可変遅延回路の
遅延量を制御することを特徴とするインターフェース回
路。 - 【請求項４】 請求項３記載のインターフェース回路に
おいて、 前記一つ以上連続して接続した信号位相調整回路に、前
記判定時刻信号を同時に与え、前記各判定回路は前記テ
スト信号が到達したか否かを同時に判定することを特徴
とするインターフェース回路。 - 【請求項５】 請求項３記載のインターフェース回路に
おいて、 前記一つ以上連続して接続した信号位相調整回路に、前
記判定時刻信号を逐次に与え、前記各判定回路は前記テ
スト信号が到達したか否かを逐次に判定することを特徴
とするインターフェース回路。 - 【請求項６】 請求項３記載のインターフェース回路に
おいて、 前記判定時刻信号の位相と、前記受信側の論理回路に与
えられるクロック信号の位相とが、一定の位相差を有す
ることを特徴とするインターフェース回路。 - 【請求項７】 請求項３記載のインターフェース回路に
おいて、 前記判定時刻信号の位相と、前記送信側の論理回路から
受信側の論理回路にデータ信号と共に送られるクロック
信号の位相とが、一定の位相差を有することを特徴とす
るインターフェース回路。 - 【請求項８】 請求項３記載のインターフェース回路に
おいて、 前記テスト信号が送信から受信までに要する遅延時間
を、受信に適した所望の時刻に調整するために変化させ
るべき可変遅延量よりも、前記判定時刻信号の周期が大
きいことを特徴とするインターフェース回路。 - 【請求項９】 請求項３記載のインターフェース回路に
おいて、 前記判定時刻信号の周期が、前記テスト信号の周期の自
然数倍であることを特徴とするインターフェース回路。 - 【請求項１０】 請求項３記載のインターフェース回路
において、 前記テスト信号の周期が、論理回路間で送受信されるデ
ータ信号の周期の自然数倍であることを特徴とする、イ
ンターフェース回路。 - 【請求項１１】 請求項３記載のインターフェース回路
において、 前記判定回路における前記判定時刻信号により指定され
た時刻において受信すべき前記テスト信号が到達したか
否かの判定を、該テスト信号及び判定時刻信号の周期を
逐次短縮しつつ、繰り返し行なうことを特徴とするイン
ターフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190727A JP2002009748A (ja) | 2000-06-26 | 2000-06-26 | インターフェース回路 |
| US09/810,664 US6407583B2 (en) | 2000-06-26 | 2001-03-19 | Logic circuit having phase-controlled data receiving interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190727A JP2002009748A (ja) | 2000-06-26 | 2000-06-26 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009748A true JP2002009748A (ja) | 2002-01-11 |
Family
ID=18690150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190727A Pending JP2002009748A (ja) | 2000-06-26 | 2000-06-26 | インターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6407583B2 (ja) |
| JP (1) | JP2002009748A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002108693A (ja) * | 2000-10-03 | 2002-04-12 | Fujitsu Ltd | データ読み出し方法、メモリコントローラ及び半導体集積回路装置 |
| US7034596B2 (en) * | 2003-02-11 | 2006-04-25 | Lattice Semiconductor Corporation | Adaptive input logic for phase adjustments |
| KR100777894B1 (ko) * | 2003-08-07 | 2007-11-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 표시 장치 |
| KR101547302B1 (ko) * | 2009-02-09 | 2015-08-26 | 삼성전자주식회사 | 펄스 기반 플립플롭의 클럭 스큐 흡수특성을 고려한 셋업 시간 측정 방법 |
| CN102054418B (zh) * | 2009-11-02 | 2014-12-10 | 奇景光电股份有限公司 | 数据驱动器与用以决定数据驱动器的最佳偏移的方法 |
| US8856578B2 (en) * | 2010-08-20 | 2014-10-07 | Fujitsu Semiconductor Limited | Integrated circuit device including skew adjustment circuit and skew adjustment method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1996029655A1 (en) | 1995-03-20 | 1996-09-26 | Hitachi, Ltd. | Device and method for transferring data |
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2000
- 2000-06-26 JP JP2000190727A patent/JP2002009748A/ja active Pending
-
2001
- 2001-03-19 US US09/810,664 patent/US6407583B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6407583B2 (en) | 2002-06-18 |
| US20010054924A1 (en) | 2001-12-27 |
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