JP2008091006A

JP2008091006A - 半導体メモリ装置及びその駆動方法

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Publication number: JP2008091006A
Application number: JP2007225503A
Authority: JP
Inventors: Kyung-Hoon Kim; 敬▲ふん▼ 金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-09-29
Filing date: 2007-08-31
Publication date: 2008-04-17
Also published as: TW200816226A; US20080080263A1; CN101154434A; TWI338307B; CN101154434B; US7567483B2; KR100812602B1

Abstract

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のクロック信号とコマンド信号とを受信して伝達する回路に関する。

複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置（ＣＰＵ）などからデータを要求されると、データを要求する装置から入力されたアドレスに対応するデータを出力するか、又はそのアドレスに対応する位置にデータ要求装置から提供されたデータを格納する。

半導体メモリ装置は、半導体装置で構成されるシステムの動作速度の増加や、半導体集積回路関連技術の発達に伴い、より速い速度でデータを出力又は格納することが要求されてきている。データの高速入出力のため、システムクロックの入力後、その入力されたシステムクロックに同期したデータの入出力が可能な同期式メモリ装置が開発されている。しかし、同期式メモリ装置でも、要求されるデータの入出力速度を満足させることはできなかった。したがって、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力するＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）同期式メモリ装置が開発されるようになった。

ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないことから、システムクロックの１周期内に２つのデータを処理することが必要である。すなわち、ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期してそれぞれデータを出力又は受信して格納しなければならないのである。一般的に、ＤＤＲ同期式メモリ装置は、基準信号に対応してシステムクロックとその反転されたシステムクロックとを受信し、内部回路に伝達する。ＤＤＲ半導体メモリ装置は、入力されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応する動作を行うため、入力されるシステムクロックのデューティ比の調整は、非常に重要である。

図１は、半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。

一般的に、半導体メモリ装置は、製造後、複数個からなる一群のモジュールに配置される。同図に示すように、第１半導体メモリ装置〜第９半導体メモリ装置Ｄ１〜Ｄ９が１つのモジュールを構成している。第１半導体メモリ装置〜第９半導体メモリ装置Ｄ１〜Ｄ９の一側領域には、各半導体メモリ装置の入出力インピーダンスを調整する第１終端抵抗Ｒ１及び第２終端抵抗Ｒ２が配置される。第１半導体メモリ装置〜第９半導体メモリ装置Ｄ１〜Ｄ９の間には、それぞれ第２伝送ライン〜第１１伝送ラインＴＬ１〜ＴＬ１０が配置される。

第１伝送ラインＴＬ０を介して入力されたデータ信号は、各伝送ラインＴＬ１〜ＴＬ１０を介して各半導体メモリ装置に伝達される。また、システムクロック信号及び反転されたシステムクロック信号も、各伝送ラインＴＬ１〜ＴＬ１０を介して各半導体メモリ装置に伝達される。しかし、モジュール内に各半導体メモリ装置の配置される位置が互いに一致しないため、それぞれ半導体メモリ装置に接続された伝送ラインの長さが異なる。更に、１つの半導体メモリ装置にシステムクロック信号と反転されたシステムクロック信号とを伝達する伝送ラインも、正確には一致しない。そのため、各半導体メモリ装置に伝達されるクロック信号の遅延値がそれぞれ異なる。

また、各伝送ラインのインピーダンスと各半導体メモリ装置の入力インピーダンスとが互いに整合しないことから、各半導体メモリ装置に入力される２つのクロック信号、すなわち、システムクロック信号と反転されたシステムクロック信号との遅延値が互いに異なる。

そのため、１つの半導体メモリ装置に入力されるシステムクロック信号とその反転されたシステムクロック信号との入力タイミングが互いに一致しないため、基準信号ＶＲＥＦに対応してシステムクロック信号又は反転されたシステムクロック信号を受信するマージンが互いに異なる。

参考として、基準信号ＶＲＥＦは、システムクロック信号と反転されたシステムクロック信号とが遷移する区間の１／２レベルを保持する信号である。最も好まくは、システムクロック信号と反転されたシステムクロック信号との交差する地点が基準信号と一致することである。

しかしながら、半導体メモリ装置がモジュールのどこに位置するかにより、その半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との遅延値が異なり、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号とが一致しなくなる。一般的に、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号との差値の許容範囲があるが、この許容範囲を超えると、半導体メモリ装置は、クロック信号の受信が難しく、もし受信したとしても動作マージンが過度に減少する問題が発生する。
特開２００２−３５２５８３

そこで、本発明は、上記のような問題を解決するためになされたものであり、その目的は、入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置及びその駆動方法を提供することにある。

また、本発明の他の目的は、それぞれの半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との入力タイミングの不整合の補正が可能な複数の半導体メモリ装置を備えたモジュール及びその駆動方法を提供することにある。

本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して前記第１クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。

また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記第１クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延値を調整するステップとを含む半導体メモリ装置の駆動方法を提供する。

更に、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号として出力するコマンド入力部と、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するコマンド遅延部と、該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするラッチ部とを備える半導体メモリ装置を提供する。

また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号を生成するステップと、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第２内部コマンド信号として出力するステップと、該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするステップとを備える半導体メモリ装置の駆動方法を提供する。

本発明は、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第１伝送ラインと、該第１伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第１クロック入力回路を備える第１メモリ装置と、前記第１伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第２伝送ラインと、前記第１伝送ライン及び第２伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第２クロック入力回路を備える第２メモリ装置とを備えるメモリモジュールを提供する。

更に、第１伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第１メモリ装置と、第１伝送ライン及び第２伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第２メモリ装置とを備えるメモリモジュールにおいて、前記第１メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第１遅延ステップと、前記第２メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ライン及び第２伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第２遅延ステップとステップとを含むメモリモジュールの駆動方法を提供する。

すなわち、第一の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して前記第１クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする半導体メモリ装置。

第二の発明としては、前記遅延部が、前記第１クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。

第三の発明としては、前記遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第１クロック信号が通るようにすることを特徴とする第二の発明に記載の半導体メモリ装置。

第四の発明としては、前記遅延制御部が、遅延制御信号と第１クロック信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置。

第五の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第２クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、前記遅延クロック信号と前記第３クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。

第六の発明としては、前記第１位相比較器及び前記第２位相比較器が、フリップフロップを用いて位相を比較することを特徴とする第五の発明に記載の半導体メモリ装置。

第七の発明としては、前記信号選択部が、前記選択信号の第１レベルに応答して、前記アップ信号を前記遅延制御部に出力する第１伝送ゲートと、前記選択信号の第２レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第２伝送ゲートとを備えることを特徴とする第五の発明に記載の半導体メモリ装置。

第八の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記第１クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする半導体メモリ装置の駆動方法。

第九の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、前記遅延クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第八の発明に記載の半導体メモリ装置の駆動方法。

第十の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号として出力するコマンド入力部と、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するコマンド遅延部と、該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするラッチ部とを備えることを特徴とする半導体メモリ装置。

第十一の発明としては、前記コマンド遅延部が、前記第１内部コマンド信号を遅延させ、前記第２内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。

第十二の発明としては、前記コマンド遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第１内部コマンド信号が通るようにすることを特徴とする第十一の発明に記載の半導体メモリ装置。

第十三の発明としては、前記コマンド遅延制御部が、遅延制御信号と前記第１内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第十二の発明に記載の半導体メモリ装置。

第十四の発明としては、前記クロック遅延調整部が、前記第２クロック信号を遅延させて出力する第１遅延チェーンと、前記第３クロック信号を遅延させて出力する第２遅延チェーンと、前記第１遅延チェーンの出力信号と前記第１クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、前記第２遅延チェーンの出力信号と前記第１クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部と、前記遅延制御信号に応答して、前記第１遅延チェーンの遅延値を制御する第１遅延制御部と、前記遅延制御信号に応答して、前記第２遅延チェーンの遅延値を制御する第２遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。

第十五の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号を生成するステップと、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第２内部コマンド信号として出力するステップと、該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするステップとを含むことを特徴とする半導体メモリ装置の駆動方法。

第十六の発明としては、前記遅延制御信号を生成するステップが、前記第１クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、前記第１クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第十五の発明に記載の半導体メモリ装置の駆動方法。

第十七の発明としては、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第１伝送ラインと、該第１伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第１クロック入力回路を備える第１メモリ装置と、前記第１伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第２伝送ラインと、前記第１伝送ライン及び第２伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第２クロック入力回路を備える第２メモリ装置とを備えることを特徴とするメモリモジュール。

第十八の発明としては、前記第１クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、前記第１クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、前記遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。

第十九の発明としては、前記遅延部が、前記第１クロック信号を遅延させて出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。

第二十の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第２クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、前記遅延クロック信号と前記第３クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。

第二十一の発明としては、前記第２クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を出力する第１クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を出力する第２クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を出力する第３クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号として出力するコマンド入力部と、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するコマンド遅延部と、該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするラッチ部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。

第二十二の発明としては、前記コマンド遅延部が、前記第１内部コマンド信号を遅延させ、前記第２内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。

第二十三の発明としては、前記クロック遅延調整部が、前記第２クロック信号を遅延させて出力する第１遅延チェーンと、前記第３クロック信号を遅延させて出力する第２遅延チェーンと、前記第１遅延チェーンの出力信号と前記第１クロック信号との位相を比較する第１位相比較器と、前記第２遅延チェーンの出力信号と前記第２クロック信号との位相を比較する第２位相比較器と、前記第１位相比較器及び第２位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、前記遅延制御信号に応答して、前記第１遅延チェーンの遅延値を制御する第１遅延制御部と、前記遅延制御信号に応答して、前記第２遅延チェーンの遅延値を制御する第２遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。

第二十四の発明としては、第１伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第１メモリ装置と、第１伝送ライン及び第２伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第２メモリ装置とを備えるメモリモジュールにおいて、前記第１メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第１遅延ステップと、前記第２メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ライン及び第２伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第２遅延ステップとを含むことを特徴とするメモリモジュールの駆動方法。

第二十五の発明としては、前記第１遅延ステップが、前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記第１クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。

第二十六の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、前記遅延クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第二十五の発明に記載のメモリモジュールの駆動方法。

第二十七の発明としては、前記第２遅延ステップが、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号を生成するステップと、前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するステップと、前記第２内部コマンド信号を、前記第１クロック信号に応答してラッチするステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。

第二十八の発明としては、前記遅延制御信号を生成するステップが、前記第１クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、前記第１クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第二十七の発明に記載のメモリモジュールの駆動方法。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図２は、本発明の第１実施形態に係る半導体メモリ装置のブロック図である。同図を参照して説明すると、本発明の第１実施形態に係る半導体メモリ装置は、第１クロック入力部１１０と、第２クロック入力部１２０と、第３クロック入力部１３０と、遅延チェーン１４０と、遅延制御部１５０と、第１位相比較器１６０と、第２位相比較器１７０と、信号選択部１８０とを備える。

第１クロック入力部１１０は、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとを受信し、第１クロック信号ＣＬＫ０を出力する。第２クロック入力部１２０は、システムクロック信号ＣＬＫと基準信号ＶＲＥＦとを受信し、第２クロック信号ＣＬＫＲを出力する。第３クロック入力部１３０は、反転されたシステムクロック信号ＣＬＫＢと基準信号ＶＲＥＦとを受信し、第３クロック信号ＣＬＫＦを出力する。遅延チェーン１４０は、第１クロック信号ＣＬＫ０を遅延させ、遅延クロック信号ＣＬＫＤを出力する。遅延制御部１５０は、遅延制御信号ＤＣＴＲＬに応答して、遅延チェーン１４０の遅延値を制御する。第１位相比較器１６０は、遅延クロック信号ＣＬＫＤと第２クロック信号ＣＬＫＲとの位相を比較し、その比較結果に応じて、アップ信号ＤＵＰを出力する。第２位相比較器１７０は、遅延クロック信号ＣＬＫＤと第３クロック信号ＣＬＫＦとの位相を比較し、その比較結果に応じて、ダウン信号ＤＤＮを出力する。信号選択部１８０は、選択信号Ｒ／Ｆに応答して、前記アップ信号ＤＵＰ及びダウン信号ＤＤＮのうちの１つを遅延制御信号ＤＣＴＲＬとして出力する。

図３Ａ及び図３Ｂは、図２に示す半導体メモリ装置の動作タイミング図である。

特に、図３Ａの場合、基準信号ＶＲＥＦは、システムクロック信号ＣＬＫが遷移する区間の１／２の電圧レベルを有する信号であるが、入力されたシステムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとが互いに異なる値によって遅延され、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点が、基準信号ＶＲＥＦと交差しない場合を示すものである。また、図３Ｂの場合は、ノイズなどにより、基準信号ＶＲＥＦがシステムクロック信号ＣＬＫの遷移区間の１／２レベルにならない場合を示すものである。

これらの図に示すように、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点が、基準信号ＶＲＥＦで交差しない状態で生成された第１クロック信号ＣＬＫ０が主回路に伝達され、半導体メモリ装置がデータ、アドレス、コマンドなどを受信して内部動作を行うようになると、定められた動作マージンよりも狭い動作マージンを有し、かつ、動作エラーが生じ得る。

したがって、第１実施形態に係る半導体メモリ装置は、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点と、基準信号ＶＲＥＦとの誤差を減少させるため、第１クロック入力部１１０のほか、第２クロック入力部１２０と、第３クロック入力部１３０と、遅延チェーン１４０と、遅延制御部１５０と、第１位相比較器１６０と、第２位相比較器１７０と、信号選択部１８０とを更に備える。

以下では、図２、図３Ａ及び図３Ｂを参照して、第１実施形態に係る半導体メモリ装置の動作について説明する。

システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点と、基準信号ＶＲＥＦとの差値は、図３Ａにおいて誤差値ＶＩＸとして表示されている。実際、モジュールに複数の半導体メモリ装置を配置すると、各半導体メモリ装置の配置される位置によって誤差値ＶＩＸが異なる。これは、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとが半導体メモリ装置に伝達されるまで、各伝送ラインの抵抗値が互いに完全に一致しないからである。

第１実施形態に係る半導体メモリ装置は、誤差値ＶＩＸが発生したとき、誤差値ＶＩＸをなくすように補正することを、その特徴とする。モジュールに複数個配置された半導体メモリ装置は、それぞれ誤差値ＶＩＸをなくすように補正を行う回路を備えている。半導体メモリ装置に入力されたシステムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとが互いに異なる値で遅延された場合、基準信号ＶＲＥＦで互いに交差しない。また、モジュールに入力されるシステムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとが互いに同じ値で遅延されたとしても、信号が半導体メモリ装置に入力される過程で誤差値ＶＩＸが生じてしまうと、第１クロック信号ＣＬＫ０及びその遅延信号の遅延クロック信号ＣＬＫＤは、所望の時点でないタイミングで遷移することになる。

この場合、システムクロック信号ＣＬＫの遅延値を調整するか、反転されたシステムクロック信号ＣＬＫＢの遅延値を調整するか、又はこれら２つのシステムクロック信号の遅延値を全て調整することにより、これら２つのシステムクロック信号を基準信号ＶＲＥＦで交差させる。

したがって、本発明に係る第１クロック入力部１１０は、システムクロック信号ＣＬＫとその反転されたシステムクロック信号ＣＬＫＢとの交差点に対応して遷移する第１クロック信号ＣＬＫ０を出力する。第２クロック入力部１２０は、システムクロック信号ＣＬＫと基準信号ＶＲＥＦとの交差点を基準として遷移する第２クロック信号ＣＬＫＲを出力する。第３クロック入力部１３０は、反転されたシステムクロック信号ＣＬＫＢと基準信号ＶＲＥＦとの交差点を基準として遷移する第３クロック信号ＣＬＫＦを出力する。

第１位相比較器１６０は、遅延クロック信号ＣＬＫＤと第２クロック信号ＣＬＫＲとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号ＣＬＫＤの位相が第２クロック信号ＣＬＫＲより遅れている場合、アップ信号ＤＵＰがハイレベルで出力される。第２位相比較器１７０は、遅延クロック信号ＣＬＫＤと第３クロック信号ＣＬＫＦとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号ＣＬＫＤの位相が第３クロック信号ＣＬＫＦより遅れている場合、ダウン信号ＤＤＮがハイレベルで出力される。

信号選択部１８０は、選択信号Ｒ／Ｆに応答して、前記アップ信号ＤＵＰ及びダウン信号ＤＤＮのうちの１つを遅延制御信号ＤＣＴＲＬとして遅延制御部１５０に出力する。より詳細には、システムクロック信号ＣＬＫの遷移タイミングを比較しようとするとき、信号選択部１８０は、ローレベルでディセーブルされる前記選択信号Ｒ／Ｆに応答して、第１位相比較器１６０から出力されるアップ信号ＤＵＰを遅延制御信号ＤＣＴＲＬとして遅延制御部１５０に出力する。反転されたシステムクロック信号ＣＬＫＢの遷移タイミングを比較しようとするとき、信号選択部１８０は、ハイレベルでイネーブルされる前記選択信号Ｒ／Ｆに応答して、前記第２位相比較器１７０から出力されるダウン信号ＤＤＮを遅延制御信号ＤＣＴＲＬとして遅延制御部１５０に出力する。

遅延制御部１５０は、前記遅延制御信号ＤＣＴＲＬに応答して、遅延チェーン１４０の遅延値を調整する。すなわち、遅延制御部１５０は、前記遅延制御信号ＤＣＴＲＬがハイレベルの場合、遅延チェーン１４０の遅延値を増加させ、ローレベルの場合は、遅延チェーン１４０の遅延値を減少させる。これにより、遅延チェーン１４０は、遅延値を調整した第１クロック信号ＣＬＫ０を遅延クロック信号ＣＬＫＤとして出力する。

最終的に、第１位相比較器１６０又は第２位相比較器１７０で位相を比較した２つの入力クロック信号の位相が一致すると、信号選択部１８０ではそれ以上遅延制御信号ＤＣＴＲＬが出力されず、遅延制御部１５０は、遅延チェーン１４０の遅延値を調整しなくなる。このときの遅延固定された遅延クロック信号ＣＬＫＤは、主回路でアドレス信号、データ信号、コマンド信号などをラッチする基準信号として用いられる。

したがって、基準信号に対応して入力されたデータ信号、コマンド信号、アドレス信号などの入力タイミングが、システムクロック信号ＣＬＫ及びその反転されたシステムクロック信号ＣＬＫＤと交差しなくても、遅延クロック信号ＣＬＫＤの遷移タイミングとは最適に一致する。これにより、半導体メモリ装置は、データ信号、コマンド信号、アドレス信号の受信及び処理において、最大のマージンを確保することができる。

図４Ａ及び４Ｂは、図２に示す第１位相比較器１６０の回路図である。

本発明の第２位相比較器１７０は、前記第１位相比較器１６０に比べて、入力されるクロック信号を除けば、その構造は同じであるため、第１位相比較器１６０のみを一例として説明する。

図４Ａ及び図４Ｂは、図２における位相比較器の一例を示している。ここでは、フリップフロップを用いて位相を簡単に比較することができる回路を提示しているが、本発明は、これに限らず、様々な形態の位相比較器が適用可能である。

図５は、図２に示す遅延チェーン１４０及び遅延制御部１５０の回路図である。同図に示すように、遅延チェーン１４０は、直列接続された複数の単位遅延１４０Ａを備え、遅延制御部１５０から出力される複数の制御信号に対応する数の単位遅延を第１クロック信号ＣＬＫ０が通るようにする。遅延制御部１５０は、遅延制御信号ＤＣＴＲＬと第１クロック信号ＣＬＫ０とを受信し、シフト信号ＵＰ，ＤＮを出力する信号結合部１５０Ａと、シフト信号ＵＰ，ＤＮに応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタ１５０Ｂとを備える。

図６は、図２に示す信号選択部１８０の回路図である。同図を参照して説明すると、信号選択部１８０は、第１伝送ゲートＴ１及び第２伝送ゲートＴ２を備え、選択信号Ｒ／Ｆに応答して、第１位相比較器１６０及び第２位相比較器１７０から出力されるアップ信号ＤＵＰ及びダウン信号ＤＤＮのうちの１つを選択して遅延制御信号ＤＣＴＲＬとして出力する。

図７は、本発明の第２実施形態に係る半導体メモリ装置のブロック図である。

同図に示す第２実施形態に係る半導体メモリ装置は、第１クロック入力部〜第３クロック入力部２１０〜２３０と、コマンド入力部２４０と、第１遅延チェーン〜第３遅延チェーン２５０Ａ〜２５０Ｃと、第１遅延制御部〜第３遅延制御部２６０Ａ〜２６０Ｃと、第１位相比較器２７０Ａ及び第２位相比較器２７０Ｂと、信号選択部２８０と、ラッチ部２９０とを備える。

第１クロック入力部２１０は、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとを受信し、第１クロック信号ＣＬＫ０を出力する。第２クロック入力部２２０は、システムクロック信号ＣＬＫと基準信号ＶＲＥＦとを受信し、第２クロック信号ＣＬＫＲを出力する。第３クロック入力部２３０は、反転されたシステムクロック信号ＣＬＫＢと基準信号ＶＲＥＦとを受信し、第３クロック信号ＣＬＫＦを出力する。コマンド入力部２４０は、基準信号ＶＲＥＦとコマンド信号ＣＭＤとを受信し、第１内部コマンド信号ＣＬＫＣを出力する。

第１遅延チェーン２５０Ａは、第２クロック信号ＣＬＫＲを遅延させ、第２遅延チェーン２５０Ｂは、第３クロック信号ＣＬＫＦを遅延させ、第３遅延チェーン２５０Ｃは、第１内部コマンド信号ＣＬＫＣを遅延させる。第１遅延制御部〜第３遅延制御部２６０Ａ〜２６０Ｃは、遅延制御信号ＤＣＴＲＬに応答して、該当する遅延チェーンの遅延値を制御する。第１遅延チェーン〜第３遅延チェーン２５０Ａ〜２５０Ｃ及び第１遅延制御部〜第３遅延制御部２６０Ａ〜２６０Ｃは、図５に示す遅延チェーン１４０及び遅延制御部１５０とその構成が同じであるため、詳細な説明は省略する。

第１位相比較器２７０Ａは、第１クロック信号ＣＬＫ０と第１遅延チェーン２５０Ａの出力信号との位相を比較し、その比較結果に応じて、アップ信号ＤＵＰを出力する。第２位相比較器２７０Ｂは、第１クロック信号ＣＬＫ０と第２遅延チェーン２５０Ｂの出力信号との位相を比較し、その比較結果に応じて、ダウン信号ＤＤＮを出力する。信号選択部２８０は、選択信号Ｒ／Ｆに応答して、前記アップ信号ＤＵＰ及びダウン信号ＤＤＮのうちの１つを遅延制御信号ＤＣＴＲＬとして出力する。ラッチ部２９０は、第１クロック入力部２１０から出力される第１クロック信号ＣＬＫ０に応答して、第３遅延チェーン２５０Ｃから出力されるコマンド信号をラッチして内部コマンド信号ＩＣＭＤとして出力する。

上記のように、第２実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号と反転されたシステムクロック信号との位相を比較し、その結果値を用いてクロック信号の遅延を調整するのではなく、コマンド信号の遅延値を調整することを、その特徴とする。このため、コマンド信号を受信するコマンド入力部２４０と、第３遅延チェーン２５０Ｃと、第３遅延制御部２６０Ｃと、ラッチ部２９０とを更に備える。

更に、第２実施形態に係る半導体メモリ装置は、第１遅延チェーン２５０Ａ及び第２遅延チェーン２５０Ｂと、第１遅延制御部２６０Ａ及び第２遅延制御部２６０Ｂと、第１位相比較器２７０Ａ及び第２位相比較器２７０Ｂと、信号選択部２８０とを用いて、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点が、基準信号からどれだけ離れているかを感知し、それに対応して遅延制御信号ＤＣＴＲＬを第３遅延制御部２６０Ｃに出力する。第３遅延制御部２６０Ｃは、遅延制御信号ＤＣＴＲＬに応答して、第３遅延チェーン２５０Ｃで第１内部コマンド信号ＣＬＫＣの遅延値を制御する。ラッチ部２９０は、第１クロック入力部２１０から出力される第１クロック信号ＣＬＫ０に応答して、第３遅延チェーン２５０Ｃから出力される信号をラッチする。

ラッチ部２９０に入力される信号は、システムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの交差点が、基準信号と一致するように遅延されているため、クロック入力部２１０から出力されるクロック信号に応答して、最も適切なタイミングでラッチすることができる。

このように、第２実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号ＣＬＫと反転されたシステムクロック信号ＣＬＫＢとの遅延時間に対応してクロック信号を遅延させるのではなく、コマンド信号を遅延させることにより、最も適切なタイミングで内部にラッチできるようにする。

本発明によると、半導体メモリ装置は、モジュールのどこに配置されているかにかかわらず、半導体メモリ装置に入力されるシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号をラッチすることができる。したがって、半導体メモリ装置に入力される入力信号、例えば、アドレス、コマンド、データなどのセットアップ及びホールドタイミングに対するマージンを最適に保持することができる。

また、本発明によって製造されたメモリモジュールは、モジュール内の各半導体メモリ装置がシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号を受信することができる。したがって、メモリモジュールにデータをより信頼できるように格納又は出力することができる。結果的に、メモリモジュールを用いるシステムの性能が大きく向上することができる。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。本発明の第１実施形態に係る半導体メモリ装置のブロック図である。図２に示す半導体メモリ装置の動作タイミング図である。図２に示す半導体メモリ装置の動作タイミング図である。図２に示す第１位相比較器の回路図である。図２に示す第１位相比較器の回路図である。図２に示す遅延チェーン及び遅延制御部の回路図である。図２に示す信号選択部の回路図である。本発明の第２実施形態に係る半導体メモリ装置のブロック図である。

符号の説明

１１０第１クロック入力部
１２０第２クロック入力部
１３０第３クロック入力部
１４０遅延チェーン
１５０遅延制御部
１６０第１位相比較器
１７０第２位相比較器
１８０信号選択部

Claims

システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、
遅延制御信号に対応して前記第１クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、
該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする半導体メモリ装置。
前記遅延部が、
前記第１クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
前記遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第１クロック信号が通るようにすることを特徴とする請求項２に記載の半導体メモリ装置。
前記遅延制御部が、
遅延制御信号と第１クロック信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
前記クロック遅延調整部が、
前記遅延クロック信号と前記第２クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、
前記遅延クロック信号と前記第３クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
前記第１位相比較器及び前記第２位相比較器が、フリップフロップを用いて位相を比較することを特徴とする請求項５に記載の半導体メモリ装置。
前記信号選択部が、
前記選択信号の第１レベルに応答して、前記アップ信号を前記遅延制御部に出力する第１伝送ゲートと、
前記選択信号の第２レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第２伝送ゲートと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、
前記第１クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、
前記遅延クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、
前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項８に記載の半導体メモリ装置の駆動方法。
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号として出力するコマンド入力部と、
前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するコマンド遅延部と、
該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする半導体メモリ装置。
前記コマンド遅延部が、
前記第１内部コマンド信号を遅延させ、前記第２内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
前記コマンド遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第１内部コマンド信号が通るようにすることを特徴とする請求項１１に記載の半導体メモリ装置。
前記コマンド遅延制御部が、
遅延制御信号と前記第１内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
前記クロック遅延調整部が、
前記第２クロック信号を遅延させて出力する第１遅延チェーンと、
前記第３クロック信号を遅延させて出力する第２遅延チェーンと、
前記第１遅延チェーンの出力信号と前記第１クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、
前記第２遅延チェーンの出力信号と前記第１クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部と、
前記遅延制御信号に応答して、前記第１遅延チェーンの遅延値を制御する第１遅延制御部と、
前記遅延制御信号に応答して、前記第２遅延チェーンの遅延値を制御する第２遅延制御部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号を生成するステップと、
前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第２内部コマンド信号として出力するステップと、
該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
前記遅延制御信号を生成するステップが、
前記第１クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、
前記第１クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、
前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項１５に記載の半導体メモリ装置の駆動方法。
システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第１伝送ラインと、
該第１伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第１クロック入力回路を備える第１メモリ装置と、
前記第１伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第２伝送ラインと、
前記第１伝送ライン及び第２伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第２クロック入力回路を備える第２メモリ装置と
を備えることを特徴とするメモリモジュール。
前記第１クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、
前記第１クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、
前記遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする請求項１７に記載のメモリモジュール。
前記遅延部が、
前記第１クロック信号を遅延させて出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項１８に記載のメモリモジュール。
前記クロック遅延調整部が、
前記遅延クロック信号と前記第２クロック信号との位相を比較し、アップ信号を出力する第１位相比較器と、
前記遅延クロック信号と前記第３クロック信号との位相を比較し、ダウン信号を出力する第２位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの１つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項１８に記載のメモリモジュール。
前記第２クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を出力する第１クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を出力する第２クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を出力する第３クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号として出力するコマンド入力部と、
前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するコマンド遅延部と、
該第２内部コマンド信号を、前記第１クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする請求項１７に記載のメモリモジュール。
前記コマンド遅延部が、
前記第１内部コマンド信号を遅延させ、前記第２内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項２１に記載のメモリモジュール。
前記クロック遅延調整部が、
前記第２クロック信号を遅延させて出力する第１遅延チェーンと、
前記第３クロック信号を遅延させて出力する第２遅延チェーンと、
前記第１遅延チェーンの出力信号と前記第１クロック信号との位相を比較する第１位相比較器と、
前記第２遅延チェーンの出力信号と前記第２クロック信号との位相を比較する第２位相比較器と、
前記第１位相比較器及び第２位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、
前記遅延制御信号に応答して、前記第１遅延チェーンの遅延値を制御する第１遅延制御部と、
前記遅延制御信号に応答して、前記第２遅延チェーンの遅延値を制御する第２遅延制御部と
を備えることを特徴とする請求項２１に記載のメモリモジュール。
第１伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第１メモリ装置と、第１伝送ライン及び第２伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第２メモリ装置とを備えるメモリモジュールにおいて、
前記第１メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第１遅延ステップと、
前記第２メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第１伝送ライン及び第２伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第２遅延ステップと
を含むことを特徴とするメモリモジュールの駆動方法。
前記第１遅延ステップが、
前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、
前記第１クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第２クロック信号との位相差、又は前記遅延クロック信号と前記第３クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする請求項２４に記載のメモリモジュールの駆動方法。
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、
前記遅延クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、
前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項２５に記載のメモリモジュールの駆動方法。
前記第２遅延ステップが、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第３クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第１内部コマンド信号を生成するステップと、
前記第１クロック信号と前記第２クロック信号との位相差、又は前記第１クロック信号と前記第３クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第１内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第２内部コマンド信号として出力するステップと、
前記第２内部コマンド信号を、前記第１クロック信号に応答してラッチするステップと
を含むことを特徴とする請求項２４に記載のメモリモジュールの駆動方法。
前記遅延制御信号を生成するステップが、
前記第１クロック信号と前記第２クロック信号との位相を比較する第１比較ステップと、
前記第１クロック信号と前記第３クロック信号との位相を比較する第２比較ステップと、
前記第１比較ステップ及び前記第２比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項２７に記載のメモリモジュールの駆動方法。