TWI521537B - 半導體記憶裝置及其操作方法 - Google Patents

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TWI521537B TW099127173A TW99127173A TWI521537B TW I521537 B TWI521537 B TW I521537B TW 099127173 A TW099127173 A TW 099127173A TW 99127173 A TW99127173 A TW 99127173A TW I521537 B TWI521537 B TW I521537B
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Description

半導體記憶裝置及其操作方法
本發明之例示性實施例係關於半導體設計技術，且更特定而言，係關於接收自晶片組傳送之資料及資料選通信號且藉由該資料執行寫入操作的半導體記憶裝置。
本申請案主張2010年5月28日申請之韓國專利申請案第10-2010-0050441號之優先權，其全部內容以引用之方式併入本文中。
通常，諸如雙資料速率同步動態隨機存取記憶體(DDR SDRAM)之半導體記憶裝置使用資料選通信號以準確地辨識輸入資料。該資料選通信號係與來自諸如記憶體控制器之晶片組的資料一起輸出，且與該資料一起雙態觸發。自晶片組傳送至半導體記憶裝置之信號包括外部時脈信號。因為外部時脈信號及資料係經由具有不同負載之傳送線進行傳送，所以該兩個信號可能以不同速度傳送。因此，無法容易地藉由使用外部時脈信號來辨識資料。因此，晶片組經由一傳送線將資料選通信號傳送至半導體記憶裝置，該傳送線具有與傳送資料所經由之傳送線之負載類似的負載。該半導體記憶裝置可藉由使用以此方式傳送之資料選通信號而準確地辨識資料。資料選通信號應保證關於資料之設置時間及保持時間，且通常係由資料選通信號及資料選通條信號(bar signal)組成。
圖1為說明習知半導體記憶裝置之寫入操作對信號之影響的時序圖。
參看圖1，半導體記憶裝置自一外部晶片組接收外部時脈信號CLK、資料選通信號DQS、資料選通條信號DQSB及資料DAT。在閒置狀態中，資料選通信號DQS及資料選通條信號DQSB維持在一終止位準，該終止位準對應於電源供應電壓之電壓位準的一半。在前置項週期之後，資料選通信號DQS及資料選通條信號DQSB開始與資料DAT一起雙態觸發。僅供參考，在前置項週期期間，資料選通信號DQS維持邏輯「低」位準，且資料選通條信號DQSB維持邏輯「高」位準。在雙態觸發週期期間，資料選通信號DQS及資料選通條信號DQSB基於終止位準在狹窄範圍中擺動。亦即，終止位準為資料選通信號DQS及資料選通條信號DQSB在其間擺動或雙態觸發之高電壓位準與低電壓位準的中心電壓位準。
同時，半導體記憶裝置在內部緩衝自外部晶片組輸入之資料選通信號DQS及資料選通條信號DQSB，且產生對應於資料選通信號DQS之上升資料選通信號DQSR及對應於資料選通條信號DQSB之下降資料選通信號DQSF。根據上升資料選通信號DQSR及下降資料選通信號DQSF來鎖存及移位資料DAT，且將其輸出為第零對準信號ALGN0至第三對準信號ALGN3。
如圖1中所展示，回應於上升資料選通信號DQSR來鎖存對應於上升資料選通信號DQSR之資料DAT(亦即，資料R0、R1、R2及R3)。接著，移位經鎖存之資料，且回應於下降資料選通信號DQSF鎖存對應於下降資料選通信號DQSF之資料DAT(亦即，資料F0、F1、F2及F3)。換言之，回應於上升資料選通信號DQSR及下降資料選通信號DQSF，依序輸入之資料DAT經對準而作為第零對準信號ALGN0至第三對準信號ALGN3。
同時，半導體記憶裝置執行對應於各種操作模式之多種操作。該等操作模式可視叢發長度而定。叢發長度對應於由一個資料腳位(data pin)一次接收之資料的數目。當叢發長度為四時，意謂四項資料被接收。當叢發長度為八時，意謂八項資料被接收。半導體裝置視此叢發長度而定在內部產生一信號。該信號被稱作資料輸入選通信號。
後文中，將參看圖1描述叢發長度為八之情形。
回應於上升資料選通信號DQSR及下降資料選通信號DQSF來鎖存並移位連續施加之資料DAT。此時，當啟動第一資料輸入選通信號DISTBP_BL4時，第零對準信號ALGN0至第三對準信號ALGN3之資料R0、F0、R1及F1經鎖存而作為第四至第七對準信號ALGN<4:7>。隨後，回應於上升資料選通信號DQSR及下降資料選通信號DQSF而再次鎖存並移位資料DAT。此時，當啟動第二資料輸入選通信號DISTBP_BL8時，將第四至第七對準信號ALGN<4:7>之資料R0、F0、R1及F1以及第零對準信號ALGN0至第三對號ALGN3之資料R2、F2、R3及F3輸出至對應之全域資料線GIO<0:7>。
僅供參考，當叢發長度為四時，回應於第二資料輸入選通信號DISTBP_BL8，半導體記憶裝置分別將資料R0、F0、R1及F1(作為第零對準信號ALGN0至第三對準信號ALGN3而傳送)輸出至對應之全域資料線。
如上所述，回應於第一資料輸入選通信號DISTBP_BL4而使第零對準信號ALGN0至第三對準信號ALGN3之資料R0、F0、R1及F1同步，且回應於第二資料輸入選通信號DISTBP_BL8而使資料R2、F2、R3及F3同步。理想情況下，第一資料輸入選通信號DISTBP_BL4與第二資料輸入選通信號DISTBP_BL8之間的時間週期為外部時脈信號CLK之一個循環(1 tCK)。然而，相對於外部時脈信號CLK之時滯顯著地發生於資料選通信號DQS及資料選通條信號DQSB中。後文中，本說明書將資料選通信號DQS滯後或超前於外部時脈信號CLK之時間裕度稱作「tDQSS」。另外，後文中，將tDOSS定義為外部時脈信號CLK之一個循環(1 tCK)之±1/4。因此，可藉由第一資料輸入選通信號DISTBP_BL4及第二資料輸入選通信號DISTBP_BL8在0.5 tCK之時間裕度內執行同步操作。
為0.5 tCK之此時間裕度使得難以執行根據第一資料輸入選通信號DISTBP_BL4及第二資料輸入選通信號DISTBP_BL8同步操作。另外，當半導體記憶裝置之操作頻率增大時，對應於1 tCK之脈衝週期逐漸減小。因此，實際時間裕度進一步減小。因此，當未正常地執行根據第一資料輸入選通信號DISTBP_BL4及第二資料輸入選通信號DISTBP_BL8之同步操作時，可能導致半導體記憶裝置之操作錯誤。
本發明之例示性實施例係針對一種能夠保全經對準資料與資料輸入選通信號之間的足夠時間裕度的半導體記憶裝置。
本發明之例示性實施例亦係針對一種能夠視操作模式而定而控制一鎖存控制信號之啟動次數並鎖存經對準資料的半導體記憶裝置。
根據本發明之一例示性實施例，一種半導體記憶裝置包括：一資料對準單元，其經組態以回應於一資料選通信號來對準依序輸入之資料；一鎖存操作控制單元，其經組態以接收該資料選通信號，且回應於指示一寫入操作與下一寫入操作之間的時間間隔之資訊而產生一鎖存控制信號；一資料鎖存單元，其經組態以回應於該鎖存控制信號而鎖存該資料對準單元之輸出信號；及一資料同步輸出單元，其經組態以回應於一資料輸入選通信號而使該資料鎖存單元之輸出信號同步，且將該等經同步之信號輸出至複數條資料線。
根據本發明之另一例示性實施例，一種半導體記憶裝置包括：一資料對準單元，其經組態以回應於一資料選通信號來對準依序輸入之資料；一鎖存操作控制單元，其經組態以在一寫入操作期間接收該資料選通信號，且回應於操作模式資訊產生一鎖存控制信號；一資料鎖存單元，其經組態以回應於該鎖存控制信號來鎖存該資料對準單元之該等輸出信號；及一資料同步輸出單元，其經組態以回應於一資料輸入選通信號使該資料鎖存單元之輸出信號同步，且將該等經同步之信號輸出至複數條資料線。
根據本發明之又一實施例，一種用於操作一半導體記憶裝置之方法包括：回應於一資料選通信號而對準依序輸入之資料；在一寫入操作期間接收該資料選通信號，且回應於操作模式資訊而產生一鎖存控制信號；回應於該鎖存控制信號而鎖存該經對準之資料；及回應於一資料輸入選通信號而將該經鎖存之資料輸出至複數條資料線。
以下將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為詳盡及完整的，且將完整地將本發明之範疇傳達給熟習此項技術者。貫穿本發明，相同參考數字貫穿本發明各圖及實施例指代相同部分。
圖2為說明根據本發明之一例示性實施例之記憶體系統的方塊圖。
參看圖2，記憶體系統包括晶片組210及半導體記憶裝置220。
晶片組210包括第一傳輸單元211A至第三傳輸單元213A及第一傳輸側終止單元211B至第三傳輸側終止單元213B。第一傳輸單元211A經組態以傳輸資料DAT，第二傳輸單元212A經組態以傳輸資料選通信號DQS及資料選通條信號DQSB，且第三傳輸單元213A經組態以傳輸外部時脈信號CLK及外部時脈條信號CLKB。第一傳輸側終止單元211B至第三傳輸側終止單元213B經組態以將第一傳輸單元211A至第三傳輸單元213A之各別輸出信號驅動至對應於電源供應電壓VDDQ之終止位準。第一傳輸側終止單元211B至第三傳輸側終止單元213B可實施為電阻器，其插入於電源供應電壓(VDDQ)端子與供傳輸資料DAT、資料選通信號DQS、資料選通條信號DQSB、外部時脈信號CLK及外部時脈條信號CLKB的傳輸線之間。
半導體記憶裝置220根據自晶片組210輸入之信號來對準資料DAT，且執行寫入操作。半導體記憶裝置220包括第一接收單元221A至第三接收單元223A及第一接收側終止單元221B至第三接收側終止單元223B。第一接收單元221A經組態以接收自晶片組210輸入之資料DAT，第二接收單元222A經組態以接收資料選通信號DQS及資料選通條信號DQSB，且第三接收單元223A經組態以接收外部時脈信號CLK及外部時脈條信號CLKB。第一接收側終止單元221B至第三接收側終止單元223B經組態以將第一接收單元221A至第三接收單元223A之各別輸入信號驅動至終止位準。第一接收側終止單元221B至第三接收側終止單元223B可實施為電阻器，其插入於電源供應電壓(VDDQ)端子與供傳輸資料DAT、資料選通信號DQS、資料選通條信號DQSB、外部時脈信號CLK及外部時脈條信號CLKB的傳輸線之間。
半導體記憶裝置220包括上升/下降選通信號產生單元224、資料對準單元225、鎖存操作控制單元226、資料鎖存單元227、輸入選通信號產生單元228及資料同步輸出單元229。
上升/下降選通信號產生單元224經組態以接收資料選通信號DQS及資料選通條信號DQSB，且產生對應於資料選通信號DQS之上升資料選通信號DQSR及對應於資料選通條信號DQSB之下降資料選通信號DQSF。
圖3為說明圖2之上升/下降選通信號產生單元224的方塊圖。
參看圖3，上升/下降選通信號產生單元224包括緩衝單元310、延遲單元320、啟動控制器330及輸出控制器340。
緩衝單元310經組態以緩衝資料選通信號DQS及資料選通條信號DQSB，且包括第一緩衝部分311及第二緩衝部分312。第一緩衝部分311經組態以經由正(+)端子接收資料選通信號DQS且經由負(-)端子接收資料選通條信號DQSB，且第二緩衝部分312經組態以經由正(+)端子接收資料選通條信號DQSB且經由負(-)端子接收資料選通信號DQS。
延遲單元320經組態以將緩衝單元310之輸出信號延遲一特定時間，且包括第一延遲部分321及第二延遲部分322。第一延遲部分321經組態以延遲第一緩衝部分311之輸出信號，且第二延遲部分322經組態以延遲第二緩衝部分312之輸出信號。第一延遲部分321及第二延遲部分322用以補償在產生以下所描述之週期控制信號DISDQS時之延遲。
啟動控制器330經組態以將資料選通信號DQS及資料選通條信號DQSB與參考電壓VREF相比較，且產生一對應於該比較結果之週期控制信號DISDQS。啟動控制器330包括第三緩衝部分331、第四緩衝部分332及輸出部分333。第三緩衝部分331經組態以經由正(+)端子接收資料選通信號DQS且經由負(-)端子接收參考電壓VREF。第四緩衝部分332經組態以經由正(+)端子接收資料選通條信號DQSB且經由負(-)端子接收參考電壓VREF。輸出部分333經組態以回應於分別自第三緩衝部分331及第四緩衝部分332輸出之信號B_DQS及B_DQSB產生週期控制信號DISDQS。舉例而言，輸出部分333可為一及(AND)閘，其對信號B_DQS及B_DQSB執行AND操作且輸出週期控制信號DISDQS。參考電壓VREF用於鑑別並輸出資料選通信號DQS及資料選通條信號DQSB。參考電壓VREF可具有一對應於資料選通信號DQS及資料選通條信號DQSB之擺動寬度之1/2的電壓位準。
輸出控制器340經組態以回應於週期控制信號DISDQS而限制分別自第一延遲部分321及第二延遲部分322輸出之輸出信號D_DQS及D_DQSB，且輸出經限制之信號作為上升資料選通信號DQSR及下降資料選通信號DQSF。輸出控制器340包括第一輸出部分341及第二輸出部分342。第一輸出部分341經組態以接收第一延遲部分321之輸出信號D_DQS及週期控制信號DISDQS，且輸出上升資料選通信號DQSR。舉例而言，第一輸出部分341可為一AND閘，其對第一延遲部分321之輸出信號D_DQS及週期控制信號DISDQS執行AND操作，且輸出上升資料選通信號DQSR。第二輸出部分342經組態以接收第二延遲部分322之輸出信號D_DQSB及週期控制信號DISDQS，且輸出下降資料選通信號DQSF。舉例而言，第二輸出部分342可為一AND閘，其對第二延遲部分322之輸出信號D_DQSB及週期控制信號DISDQS執行AND操作，且輸出下降資料選通信號DQSF。
圖4為說明圖3之上升/下降選通信號產生單元224之操作的波形圖。在圖4中，採用資料選通信號DQS及資料選通條信號DQSB在前置項週期期間雙態觸發一次的模式作為一實例。僅供參考，如上所述，根據本發明之一例示性實施例的記憶體系統在對應於電源供應電壓之終止位準下執行傳輸/接收操作。在此情形下，雜訊A及雜訊B可能發生於資料選通信號DQS及資料選通條信號DQSB中。因此，根據本發明之一例示性實施例的半導體記憶裝置220包括啟動控制器330，該啟動控制器330可實質上防止雜訊A及雜訊B發生於上升資料選通信號DQSR及下降資料選通信號DQSF中。
在閒置狀態中，資料選通信號DQS及資料選通條信號DQSB維持一對應於電源供應電壓之終止位準。在前置項週期之後，資料選通信號DQS及資料選通條信號DQSB開始與資料一起雙態觸發。接著，參看圖3及圖4，第一緩衝部分311及第二緩衝部分312緩衝資料選通信號DQS及資料選通條信號DQSB。此時，雜訊A及雜訊B可能會使一不當脈衝分別發生於第一延遲部分321及第二延遲部分322之輸出信號D_DQS及D_DQSB中。
同時，啟動控制器330之第三緩衝部分331及第四緩衝部分332將資料選通信號DQS及資料選通條信號DQSB與參考電壓VREF相比較，且輸出部分333回應於第三緩衝部分331之輸出信號B_DQS及第四緩衝部分332之輸出信號B_DQSB而產生週期控制信號DISDQS。在週期控制信號DISDQS之啟動週期期間，輸出控制器340輸出第一延遲部分321之輸出信號D_DQS作為上升資料選通信號DQSR，且輸出第二延遲部分322之輸出信號D_DQSB作為下降資料選通信號DQSF。換言之，第一延遲部分321之輸出信號D_DQS及第二延遲部分322之輸出信號D_DQSB的雙態觸發操作受週期控制信號DISDQS限制。因此，由雜訊A及雜訊B所引起之不當脈衝並未反映於上升資料選通信號DQSR及下降資料選通信號DQSF中。
參看圖2，資料對準單元225經組態以回應於上升資料選通信號DQSR及下降資料選通信號DQSF來對準隨後經由第一接收單元221A輸入之資料DAT。
圖5為說明圖2之資料對準單元225之方塊圖。
參看圖2及圖5，資料對準單元225包括第一同步部分510至第七同步部分570，其經組態回應於上升資料選通信號DQSR及下降資料選通信號DQSF而移位資料DAT。同步部分510至570中之每一者可包括一正反器。各別同步部分510至570回應於上升資料選通信號DQSR或下降資料選通信號DQSF同步化並輸出經輸入之資料。
換言之，第一同步部分510回應於上升資料選通信號DQSR而同步化並輸出資料DAT之第一資料。接著，第二同步部分520回應於下降資料選通信號DQSF而同步化第一同步部分510之輸出信號，且輸出第二同步信號SYN_A2。此時，第三同步部分530回應於下降資料選通信號DQSF而同步化資料DAT之第二資料(亦即，在第一資料之後的下一資料)，且輸出第三同步信號SYN_A3。第四同步部分540及第五同步部分550分別接收第二同步部分520及第三同步部分530之輸出，且回應於上升資料選通信號DQSR而同步化並輸出經輸入之信號。第六同步部分560及第七同步部分570分別接收第四同步部分540及第五同步部分550之輸出，且回應於下降資料選通信號DQSF而同步化並輸出經輸入之信號。第六同步部分560之輸出為第零同步信號SYN_A0，且第七同步部分570之輸出為第一同步信號SYN_A1。以下參看圖8更詳細地描述資料對準單元225之此電路操作。
參看圖2，鎖存操作控制單元226經組態以對上升/下降選通信號產生單元224在一寫入操作與下一寫入操作之間的時間間隔期間所產生之上升資料選通信號DQSR及下降資料選通信號DQSF進行計數，且產生一鎖存控制信號CTR_LAT。鎖存操作控制單元226可藉由多種組件來實施。舉例而言，鎖存操作控制單元226可包括一計數器，其經組態以回應於第一寫入操作期間所啟動之寫入資訊INF_WT及第二寫入操作期間所啟動之寫入資訊INF_WT而對上升資料選通信號DQSR及下降資料選通信號DQSF進行計數。以下參看圖8來描述由鎖存操作控制單元226產生之鎖存控制信號CTR_LAT的操作波形。為了減小資料DAT與資料選通信號DQS之間的時滯，可使鎖存控制信號CTR_LAT與下降資料選通信號DQSF同步，且接著將其輸出。
資料鎖存單元227經組態以回應於鎖存控制信號CTR_LAT而鎖存自資料對準單元225輸出之第零至第三同步信號SYN_A<0:3>。根據本發明之一例示性實施例的半導體記憶裝置包括鎖存操作控制單元226及資料鎖存單元227。因此，依序輸入之資料DAT可在對準操作終止之時間點處被鎖存。
圖6為解釋圖2之資料鎖存單元227的方塊圖。
參看圖2及圖6，資料鎖存單元227包括第一資料鎖存部分610至第四資料鎖存部分640。第一資料鎖存部分610經組態以回應於鎖存控制信號CTR_LAT而鎖存第二同步信號SYN_A2，且輸出第二對準信號ALGN2。第二資料鎖存部分620經組態以回應於鎖存控制信號CTR_LAT而鎖存第零同步信號SYN_A0，且輸出第零對準信號ALGN0。第三資料鎖存部分630經組態以回應於鎖存控制信號CTR_LAT而鎖存第一同步信號SYN_A1，且輸出第一對準信號ALGN1。第四資料鎖存部分640經組態以回應於鎖存控制信號CTR_LAT而鎖存第三同步信號SYN_A3，且輸出第三對準信號ALGN3。參看圖8更詳細地描述資料鎖存單元227之電路操作。
參看圖2，輸入選通信號產生單元228經組態以回應於寫入操作期間所啟動之寫入資訊INF_WT而產生第一資料輸入選通信號DINSTBP_BL4及第二資料輸入選通信號DINSTBP_BL8。第一資料輸入選通信號DINSTBP_BL4及第二資料輸入選通信號DINSTBP_BL8對應於外部時脈信號CLK及CLKB，且包括叢發長度資訊INF_BL。
資料同步輸出單元229經組態以回應於第一資料輸入選通信號DINSTBP_BL4及第二資料輸入選通信號DINSTBP_BL8而使自資料鎖存單元227輸出之第零至第三對準信號ALGN<0:3>同步，且將經同步之信號輸出至複數條全域資料線GIO<0:7>。
圖7為說明圖2之資料同步輸出單元229之方塊圖。
參看圖2及圖7，資料同步輸出單元229包括第一同步群組710及第二同步群組720。第一同步群組710經組態以回應於第一資料輸入選通信號DINSTBP_BL4而使第零至第三對準信號ALGN<0:3>同步，且輸出第四至第七對準信號ALGN<4:7>。第二同步群組720經組態以回應於第二資料輸入選通信號DINSTBP_BL8而使第零至第三對準信號ALGN<0:3>與第四至第七同步信號ALGN<4:7>同步，且將該等經同步之信號輸出至複數條全域資料線GIO<0:7>。
第一同步群組710包括第一同步區塊711至第四同步區塊714，該等同步區塊經組態以回應於第一資料輸入選通信號DINSTBP_BL4而使第零至第三對準信號ALGN<0:3>同步，且輸出第四至第七對準信號ALGN<4:7>。第二同步群組720包括第五同步區塊721至第十二同步區塊728，該等同步區塊經組態以回應於第二資料輸入選通信號DINSTBP_BL8而使第零至第七對準信號ALGN<0:7>同步，且將該等經同步之信號輸出至全域資料線GIO<0:7>。
圖8為說明圖2之半導體記憶裝置之寫入操作對信號之影響的時序圖。在圖8中，採用資料選通信號DQS及資料選通條信號DQSB在前置項週期期間雙態觸發一次的情形作為一實例。
參看圖2及圖8，半導體記憶裝置220接收來自外部晶片組210之外部時脈信號CLK、資料選通信號DQS、資料選通條信號DQSB及資料DAT。已參看圖3及圖4描述了用於藉由使用資料選通信號DQS及資料選通條信號DQSB而產生上升資料選通信號DQSR及下降資料選通信號DQSF的電路及操作。因此，將省略其描述。
後文中，描述資料對準單元225之操作。另外，本文中，資料DAT包括(例如)連續地依序輸入之以下資料：第一資料R0、第二資料F0、第三資料R1、第四資料F1、第五資料R2、第六資料F2、第七資料R3及第八資料F3。資料對準單元225回應於上升資料選通信號DQSR及下降資料選通信號DQSF而對準連續輸入之資料DAT。亦即，分別回應於上升資料選通信號DQSR及下降資料選通信號DQSF而輸出第一資料R0及第二資料F0作為第二同步信號SYN_A2及第三同步信號SYN_A3。接著，分別回應於上升資料選通信號DQSR及下降資料選通信號DQSF而輸出第二同步信號SYN_A2及第三同步信號SYN_A3作為第零同步信號SYN_A0及第一同步信號SYN_A1，同時第三資料R1及第四資料F1經輸出而分別作為第零同步信號SYN_A0及第一同步信號SYN_A1。
此時，根據本發明之一例示性實施例的半導體記憶裝置220對上升資料選通信號DQSR或下降資料選通信號DQSF進行計數以產生鎖存控制信號CTR_LAT，且資料鎖存單元227回應於鎖存控制信號CTR_LAT而鎖存第零至第三同步信號SYN_A<0:3>並將其輸出至第零至第三對準信號ALGN<0:3>。當啟動第一資料輸入選通信號DINSTBP_BP4時，藉由資料同步輸出單元229來鎖存第零至第三對準信號ALGN<0:3>。
以如上所述之類似方式使資料R2、F2、R3及F3與上升資料選通信號DQSR及下降資料選通信號DQSF同步且將其輸出至第零至第三對準信號ALGN<0:3>。接著，資料同步輸出單元229回應於第二資料輸入選通信號DINSTBP_BL8而鎖存資料R2、F2、R3及F3。因此，回應於第二資料輸入選通信號DINSTBP_BL8而將資料R0、F0、R1、F1、R2、F2、R3及F3輸出至複數條全域資料線GIO<0:7>。
如圖8中所展示，資料R0、F0、R1及F1被鎖存於第零至第三對準信號ALGN<0:3>中歷時足夠的時間。因此，提供了用於啟動第一資料輸入選通信號DINSTBP_BL4之足夠的時間裕度。另外，因為資料R2、F2、R3及F3被鎖存於第零至第三對準信號ALGN<0:3>中歷時足夠的時間，所以提供了用於啟動第二資料輸入選通信號DINSTBP_BL8之足夠的時間裕度。因此，根據本發明之一例示性實施例的半導體記憶裝置220可藉由提供此足夠的時間裕度而補償tDOSS。因此，經對準之資料可穩定地輸出至複數條全域資料線GIO<0:7>。
近來，以此方式設計半導體記憶裝置以便視各種請求而定執行多種操作。該等請求可包括關於資料選通信號DQS及資料選通條信號DQSB在前置項週期期間雙態觸發多少次、是否輸入循環冗餘檢查(CRC)資料之資訊，等等。應以此方式設計半導體記憶裝置以滿足該等請求。以下所描述之根據本發明之另一例示性實施例的半導體記憶裝置可執行適應該等請求之寫入操作。
圖9為說明根據本發明之另一例示性實施例的半導體記憶裝置之一部分的方塊圖。
參看圖9，半導體記憶裝置包括上升/下降選通信號產生單元910、資料對準單元920、鎖存操作控制單元930、資料鎖存單元940、輸入選通信號產生單元950、資料同步輸出單元960、CRC鎖存單元970及CRC同步輸出單元980。上升/下降選通信號產生單元910、資料對準單元920、資料鎖存單元940、輸入選通信號產生單元950及資料同步輸出單元960係以與圖2之組件相同的方式進行組態。因此，省略對其電路組態及操作之詳細描述。後文中，以下描述聚焦於與圖2之組件不同的組件，只是進一步論述輸入選通信號產生單元950。詳言之，輸入選通信號產生單元950在輸入CRC資料之CRC模式下啟動對應於CRC資料之CRC輸入選通信號DINSTBP_CRC。CRC輸入選通信號DINSTBP_CRC被傳送至CRC同步輸出單元980。
同時，鎖存操作控制單元930視寫入操作期間之操作模式而定來對上升資料選通信號DQSR及下降資料選通信號DQSF進行計數，且產生資料鎖存控制信號LAT_DAT及CRC鎖存控制信號LAT_CRC。另外，鎖存操作控制單元930另外接收一週期控制信號DISDQS，該週期控制信號DISDQS在上升/下降選通信號產生單元910產生上升資料選通信號DQSR及下降資料選通信號DQSF時使用。
圖10為說明圖9之鎖存操作控制單元930之方塊圖。
參看圖9及圖10，鎖存操作控制單元930包括模式選擇器1010及控制信號產生器1020。
模式選擇器1010經組態以回應於寫入資訊INF_WT及係操作模式資訊之前置項資訊INF_PR而產生第零模式選擇信號GAP0至第二模式選擇信號GAP2。更具體而言，模式選擇器1010回應於在寫入操作期間啟動之寫入資訊INF_WF及前置項資訊INF_PR而產生第零模式選擇信號GAP0至第二模式選擇信號GAP2，該前置項資訊INF_PR對應於資料選通信號DQS及資料選通條信號DQSB在前置項週期期間雙態觸發之次數。
圖11及圖12為說明圖10之模式選擇器1010之電路圖。
參看圖11，模式選擇器1010包括資訊產生器1010A，其經組態以接收寫入資訊INF_WT且產生第零至第三額外寫入時間間隔資訊INF_GAP0、INF_GAP1、INF_GAP2及INF_GAPINIT。資訊產生器1010A包括移位部分1110及資訊輸出部分1120。額外寫入時間間隔為藉由自第一寫入命令與第二寫入命令之間的時間減去tCCD而計算出之時間，其中tCCD為執行寫入操作所需之最小時間間隔，且係以外部時脈之循環為單位來量測(亦即，一個單位為1 tCK)。
後文中，為了描述之方便起見，將採用tCCD為4之情形作為一實例。
當tCCD為4時，理想情況下，在為4 tCK之時間間隔中輸入一寫入命令。亦即，理想情況下，在一寫入操作與下一寫入操作之間經過外部時脈之4個循環(4 tCK)。然而，儘管tCCD為4，但可能在為5 tCK或6 tCK之時間間隔中輸入寫入命令。當在為5 tCK之時間間隔中輸入寫入命令時，額外寫入時間間隔變為1。當在為6 tCK之時間間隔中輸入寫入命令時，額外寫入時間間隔變為2。因此，當第零額外寫入時間間隔資訊INF_GAP0在作用中時，意謂額外寫入時間間隔為0，且寫入命令係在為4 tCK之時間間隔中輸入。當第一額外寫入時間間隔資訊INF_GAP1在作用中時，意謂額外寫入時間間隔為1 tCK。當第二額外寫入時間間隔資訊INF_GAP2在作用中時，意謂額外寫入時間間隔為2 tCK。
同時，資訊產生器1010A之移位部分1110包括第一移位器1111至第六移位器1116。第一移位器1111經組態以回應於內部時脈信號CLK_INN來移位寫入資訊INF_WT。第二移位器1112至第六移位器1116經組態以接收先前移位器之輸出信號，回應於內部時脈信號CLK_INN而移位所接收之信號，且輸出經移位之信號。內部時脈信號CLK_INN為對應於外部時脈信號CLK之時脈信號。
資訊輸出部分1120包括第一同步部分1121至第三同步部分1123以及輸出部分1124。第一同步部分1121至第三同步部分1123經組態以回應於寫入資訊INF_WT而分別使第四移位器1114至第六移位器1116之輸出信號同步。另外，第一同步部分1121至第三同步部分1123輸出經同步之信號分別作為第零至第二額外寫入資訊INF_GAP0、INF_GAP1及INF_GAP2。輸出部分1124經組態以回應於第零至第二額外寫入資訊INF_GAP0、INF_GAP1及INF_GAP2而輸出第三額外寫入時間間隔資訊INF_GAPINIT。舉例而言，輸出部分1124可藉由一反或(NOR)閘來實施，該NOR閘對第零至第二額外寫入資訊INF_GAP0至INF_GAP2執行NOR操作，且輸出第三額外寫入時間間隔資訊INF_GAPINIT。
在此結構中，採用tCCD為4之情形作為一實例。因此，當在輸入了第一寫入命令之後在4 tCK處輸入下一寫入命令時，啟動第零額外寫入時間間隔資訊INF_GAP0。然而，當在5 tCK之後輸入下一寫入命令時，啟動第一額外寫入時間間隔資訊INF_GAP1。或者，當在6 tCK之後輸入下一寫入命令時，啟動第二額外寫入時間間隔資訊INF_GAP2。換言之，當第零額外寫入時間間隔資訊INF_GAP0在作用中時，意謂第一寫入命令與第二寫入命令之間的時間間隔為tCCD，其為最小時間間隔。當第一額外寫入時間間隔資訊INF_GAP1在作用中時，意謂第一寫入命令與第二寫入命令之間的時間間隔為tCCD+1 tCK。當第二額外寫入時間間隔資訊INF_GAP2在作用中時，意謂第一寫入命令與第二寫入命令之間的時間間隔為tCCD+2 tCK。最後，當第三額外寫入時間間隔資訊INF_GAPINIT在作用中時，意謂第一寫入命令與第二寫入命令之間的時間間隔等於或大於tCCD+3 tCK。
參看圖10及圖12，模式選擇器1010包括解碼器1010B，該解碼器1010B經組態以解碼第零至第三額外寫入時間間隔資訊INF_GAP0、INF_GAP1、INF_GAP2及INF_GAPINIT以及係操作模式資訊之前置項資訊INF_PR，且產生第零模式選擇信號GAP0至第二模式選擇信號GAP2。前置項資訊INF_PR為自一模式電阻器集合(未圖示)輸出之信號，且可包括第一前置項資訊INF_PR_1TG及第二前置項資訊INF_PR_2TG。當上升資料選通信號DQSR及下降資料選通信號DQSF將在前置項週期期間雙態觸發一次時，啟動並輸入第一前置項資訊INF_PR_1TG。當上升資料選通信號DQSR及下降資料選通信號DQSF將在前置項週期期間雙態觸發兩次時，啟動並輸入第二前置項資訊INF_PR_2TG。
亦即，解碼器1010B接收並解碼第零至第三額外寫入時間間隔資訊INF_GAP0、INF_GAP1、INF_GAP2及INF_GAPINIT以及第一前置項資訊INF_PR_1TG及第二前置項資訊INF_PR_2TG，且啟動第零模式選擇信號GAP0至第二模式選擇信號GAP2中之一對應模式選擇信號。
參看圖10，控制信號產生器1020受第零模式選擇信號GAP0至第二模式選擇信號GAP2控制，且回應於上升資料選通信號DQSR及下降資料選通信號DQSF而產生資料鎖存控制信號LAT_DAT及CRC鎖存控制信號LAT_CRC。
圖13為說明圖10之控制信號產生器1020的圖。
參看圖10及圖13，控制信號產生器1020包括路徑控制移位部分1310、控制信號輸出部分1320、CRC移位部分1330、回饋部分1340及重設部分1350。
路徑控制移位部分1310經組態以設定對應於第零模式選擇信號GAP0至第二模式選擇信號GAP2之移位路徑，且回應於上升資料選通信號DQSR而經由經設定之移位路徑來執行移位操作。路徑控制移位部分1310包括用於移位資料之第一移位器1311至第六移位器1316以及路徑設定部分1317。
第一移位器1311經組態以接收回饋部分1340之輸出信號，且回應於上升資料選通信號DQSR而移位所接收之信號。第一移位器1311接著將經移位之信號輸出至路徑設定部分1317。路徑設定部分1317回應於第零模式選擇信號GAP0至第二模式選擇信號GAP2而設定移位路徑。更具體而言，路徑設定部分1317根據第零模式選擇信號GAP0至第二模式選擇信號GAP2將自第一移位器1311輸出之經移位信號輸出至第一路徑、第二路徑或第三路徑。第一路徑為至第二移位器1312之輸入之傳輸線。第二路徑為至第一邏輯閘(例如，或(OR)閘)之傳輸線，該第一邏輯閘用於組合第二移位器之輸出信號與第一移位器1311之輸出。第一邏輯閘接著將組合之結果輸出至第三移位器1313。第三路徑為至第二邏輯閘(例如，OR閘)之傳輸線，該第二邏輯閘用於組合第三移位器1313之輸出信號與第一移位器1311之輸出。第二邏輯閘接著將組合之結果輸出至第四移位器1314。第四移位器1314將一信號輸出至第五移位器1315，且第五移位器1315將一信號輸出至第六移位器1316。第一移位器1311至第六移位器1316回應於週期控制信號DISDQS而執行一重設操作。
控制信號輸出部分1320經組態以使第四移位器1314之輸出信號及第六移位器1316之輸出信號與下降資料選通信號DQSF同步，且輸出資料鎖存控制信號LAT_DAT。又，控制信號輸出部分1320使CRC移位部分1330(其可藉由第七移位器來實施)之輸出信號與下降資料選通信號DQSF同步，且輸出CRC鎖存控制信號LAT_CRC。此為對應於CRC模式之操作，且以下更詳細地對其進行描述。
後文中，描述根據本發明之一例示性實施例之控制信號產生器1020的電路操作。
首先，當啟動第零模式選擇信號GAP0時，第一移位器1311之輸出信號經由路徑設定部分1317之輸出端子「0」輸出至第三路徑，且接著輸入至第四移位器1314。第四移位器1314回應於上升資料選通信號DQSR而移位所輸入之信號。將經移位之信號輸入至控制信號輸出部分1320，且回應於下降資料選通信號DQSF而將其輸出為資料鎖存控制信號LAT_DAT。第四移位器1314之輸出信號藉由第五移位器1315及第六移位器1316進行移位。將藉由第六移位器1316移位之信號輸入至控制信號輸出部分1320，且回應於下降資料選通信號DQSF而將其輸出為資料鎖存控制信號LAT_DAT。亦即，在對應於一個寫入命令之上升資料選通信號DQSR及下降資料選通信號DQSF的雙態觸發週期期間將資料鎖存控制信號LAT_DAT啟動兩次。
當啟動第一模式選擇信號GAP1時，第一移位器1311之輸出信號經由路徑設定部分1317之輸出端子「1」輸出至第二路徑，且輸入至第三移位器1313。接著，藉由第三移位器1313移位之信號通過第四移位器1314，且啟動資料鎖存控制信號LAT_DAT。另外，該信號通過第五移位器1315及第六移位器1316，且再次啟動資料鎖存控制信號LAT_DAT。
最後，當啟動第二模式選擇信號GAP2時，第一移位器1311之輸出信號經由路徑設定部分1317之輸出端子「2」輸出至第一路徑，且輸入至第二移位器1312。接著，藉由第二移位器1312移位之信號通過第三移位器1313至第六移位器1316，且啟動資料鎖存控制信號LAT_DAT兩次。
如上所述，路徑設定部分1317回應於第零模式選擇信號GAP0至第二模式選擇信號GAP2而設定移位路徑。因此，可調整在特定時間間隔內操作之移位器的數目。因此，可根據第零模式選擇信號GAP0至第二模式選擇信號GAP2來控制資料鎖存控制信號LAT_DAT之啟動次數。
同時，當請求CRC模式時，根據本發明之一例示性實施例的半導體記憶裝置可執行一對應操作。為了執行此操作，另外地提供CRC移位部分1330及回饋部分1340。
CRC移位部分1330經組態以使第六移位器1316之輸出信號與上升資料選通信號DQSR同步，且將經同步之信號輸出至回饋部分1340及控制信號輸出部分1320。CRC移位部分1330包括第七移位器1330，其回應於週期控制信號DISDQS而重設。當根據本發明之一例示性實施例的半導體記憶體執行CRC模式時，控制信號輸出部分1320使第七移位器1330之輸出信號與下降資料選通信號DQSF同步，且輸出經同步之信號作為CRC鎖存控制信號LAT_CRC。
回饋部分1340經組態以回應於具有視CRC模式而定之邏輯值的CRC選擇信號SEL_CRC來選擇第六移位器1316之輸出信號及第七移位器1330之輸出信號，且將選定信號回饋至第一移位器1311。當不執行CRC模式時，將第六移位器1316之輸出信號回饋至第一移位器1311。當執行CRC模式時，將第七移位器1330之輸出信號回饋至第一移位器1311。
在本發明之此例示性實施例中，控制信號產生器1020包括重設部分1350以平穩地執行移位操作。重設部分1350可在路徑控制移位部分1310之移位操作之前回應於週期控制信號DISDQS而設定，且重設輸入至第一移位器1311之信號。
參看圖9，CRC鎖存單元970經組態以回應於由鎖存操作控制單元930產生之CRC鎖存控制信號LAT_CRC來鎖存自資料對準單元920輸出之第三同步信號SYN_A3，且輸出經鎖存之信號作為CRC對準信號ALGN_CRC。CRC同步輸出單元980經組態以回應於CRC輸入選通信號DINSTBP_CRC來同步化並輸出CRC對準信號ALGN_CRC。僅供參考，在對應於寫入命令之資料之後，將CRC資料施加至第三同步信號SYN_A3。參看圖14至圖16更詳細地描述此情形。
圖14至圖16為說明圖9之鎖存操作控制單元930之操作的時序圖。在圖14至圖16中，考慮上升資料選通信號DQSR及下降資料選通信號DQSF在前置項週期期間雙態觸發一次且半導體記憶裝置220處於CRC模式的情形。因此，在寫入操作之前將第一模式選擇信號GAP1設定至邏輯「高」位準，且將第零模式選擇信號GAP0及第二模式選擇信號GAP2設定至邏輯「低」位準。
圖14展示額外寫入時間間隔為0之情形。如圖14中所展示，輸入對應於第一寫入命令之資料0、資料1、資料2及資料3以及CRC資料C，且輸入對應於下一寫入命令之資料0、資料1、資料2及資料3。因此，第零模式選擇信號GAP0改變為邏輯「高」位準，且第一模式選擇信號GAP1改變為邏輯「低」位準。
參看圖13及圖14，當第零模式選擇信號GAP0在作用中時，意謂路徑控制移位部分1310之第二移位器1312及第三移位器1313被排除在移位路徑之外。因此，在上升資料選通信號DQSR雙態觸發兩次之後，回應於下降資料選通信號DQSF而啟動對應於第二寫入命令之資料鎖存控制信號LAT_DAT。
圖15展示額外寫入時間間隔為1之情形。如圖15中所展示，輸入對應於第一寫入命令之資料0、資料1、資料2及資料3以及CRC資料C，且在一額外寫入時間間隔G之後輸入對應於下一寫入命令之資料0、資料1、資料2及資料3。因此，第零模式選擇信號GAP0至第二模式選擇信號GAP2維持其原始狀態。
參看圖13及圖15，當第一模式選擇信號GAP1在作用中時，意謂路徑控制移位部分1310之第二移位器1312被排除在移位路徑之外。因此，在上升資料選通信號DQSR雙態觸發三次之後，回應於下降資料選通信號DQSF而啟動對應於第二寫入命令之資料鎖存控制信號LAT_DAT。
圖16展示額外寫入時間間隔為2之情形。如圖16中所展示，輸入對應於第一寫入命令之資料0、資料1、資料2及資料3以及CRC資料C。在兩個額外寫入時間間隔G之後，輸入對應於下一寫入命令之資料0、資料1、資料2及資料3。因此，第零模式選擇信號DAP0至第二模式選擇信號GAP2維持其原始狀態。
參看圖13及圖16，當第一模式選擇信號GAP1在作用中時，意謂路徑控制移位部分1310之第二移位器1312被排除在移位路徑之外。因此，如圖15之情形，在上升資料選通信號DQSR雙態觸發三次之後，回應於下降資料選通信號DQSF而啟動對應於第二寫入命令之資料鎖存控制信號LAT_DAT。
根據本發明之一例示性實施例的半導體記憶裝置可視前置項資訊及額外寫入時間間隔而定來控制資料鎖存控制信號LAT_DAT之啟動次數。如參看圖13所描述，可藉由調整包括於移位路徑中之移位器的數目來控制資料鎖存控制信號LAT_DAT之啟動次數。對移位器之數目的調整意謂在對上升資料選通信號DQSR進行計數期間控制初始計數值。
如上所述，根據本發明之一例示性實施例的半導體記憶裝置可保全經對準資料與資料輸入選通信號之間的足夠之時間裕度。因此，可保證經對準資料與資料輸入選通信號之間的穩定同步操作。另外，可根據半導體記憶裝置之操作模式來控制鎖存控制信號之啟動次數。因此，可在所要之時間點處鎖存經對準之資料。另外，即使在半導體記憶裝置處於CRC模式時，仍有可能保證穩定的操作。
根據本發明之例示性實施例，藉由資料輸入選通信號以足夠之時間裕度來執行所要之同步操作，使得有可能增加大半導體記憶裝置之可靠性。
另外，視操作模式而定來控制經對準之資料的鎖存時間。因此，有可能平穩地執行對應於該操作模式之操作。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。
210．．．晶片組
211A．．．第一傳輸單元
211B．．．第一傳輸側終止單元
212A．．．第二傳輸單元
212B．．．第二傳輸側終止單元
213A．．．第三傳輸單元
213B．．．第三傳輸側終止單元
220．．．半導體記憶裝置
221A．．．第一接收單元
221B．．．第一接收側終止單元
222A．．．第二接收單元
222B．．．第二接收側終止單元
223A．．．第三接收單元
223B．．．第三接收側終止單元
224．．．上升/下降選通信號產生單元
225．．．資料對準單元
226．．．鎖存操作控制單元
227．．．資料鎖存單元
228．．．輸入選通信號產生單元
229．．．資料同步輸出單元
310．．．緩衝單元
311．．．第一緩衝部分
312．．．第二緩衝部分
320．．．延遲單元
321．．．第一延遲部分
322．．．第二延遲部分
330．．．啟動控制器
331．．．第三緩衝部分
332．．．第四緩衝部分
333．．．輸出部分
340．．．輸出控制器
341．．．第一輸出部分
342．．．第二輸出部分
510．．．第一同步部分
520．．．第二同步部分
530．．．第三同步部分
540．．．第四同步部分
550．．．第五同步部分
560．．．第六同步部分
570．．．第七同步部分
610．．．第一資料鎖存部分
620．．．第二資料鎖存部分
630．．．第三資料鎖存部分
640．．．第四資料鎖存部分
710．．．第一同步群組
711．．．第一同步區塊
712．．．第二同步區塊
713．．．第三同步區塊
714．．．第四同步區塊
720．．．第二同步群組
721．．．第五同步區塊
722．．．第六同步區塊
723．．．第七同步區塊
724．．．第八同步區塊
725．．．第九同步區塊
726．．．第十同步區塊
727．．．第十一同步區塊
728．．．第十二同步區塊
910．．．上升/下降選通信號產生單元
920．．．資料對準單元
930．．．鎖存操作控制單元
940．．．資料鎖存單元
950．．．輸入選通信號產生單元
960．．．資料同步輸出單元
970．．．循環冗餘檢查鎖存單元
980．．．循環冗餘檢查同步輸出單元
1010．．．模式選擇器
1010A．．．資訊產生器
1010B．．．解碼器
1020．．．控制信號產生器
1110．．．移位部分
1111．．．第一移位器
1112．．．第二移位器
1113．．．第三移位器
1114．．．第四移位器
1115．．．第五移位器
1116．．．第六移位器
1120．．．資訊輸出部分
1121．．．第一同步部分
1122．．．第二同步部分
1123．．．第三同步部分
1124．．．輸出部分
1310．．．路徑控制移位部分
1311．．．第一移位器
1312．．．第二移位器
1313．．．第三移位器
1314．．．第四移位器
1315．．．第五移位器
1316．．．第六移位器
1317．．．路徑設定部分
1320．．．控制信號輸出部分
1330．．．循環冗餘檢查移位部分/第七移位器
1340．．．回饋部分
1350．．．重設部分
圖1為說明習知半導體記憶裝置之寫入操作對信號之影響的時序圖。
圖2為說明根據本發明之一例示性實施例之記憶體系統的方塊圖。
圖3為說明圖2之上升/下降選通信號產生單元的方塊圖。
圖4為說明圖3之上升/下降選通信號產生單元之操作的波形圖。
圖5為說明圖2之資料對準單元之方塊圖。
圖6為說明圖2之資料鎖存單元之方塊圖。
圖7為說明圖2之資料同步輸出單元之方塊圖。
圖8為說明圖2之半導體記憶裝置之寫入操作對信號之影響的時序圖。
圖9為說明根據本發明之另一例示性實施例的半導體記憶裝置之一部分的方塊圖。
圖10為說明圖9之鎖存操作控制單元之方塊圖。
圖11為一方塊圖且圖12為一電路圖，其共同說明圖10之模式選擇器。
圖13為說明圖10之控制信號產生器之方塊圖。
圖14至圖16為說明圖9之鎖存操作控制單元之操作的時序圖。
210．．．晶片組
211A．．．第一傳輸單元
211B．．．第一傳輸側終止單元
212A．．．第二傳輸單元
212B．．．第二傳輸側終止單元
213A．．．第三傳輸單元
213B．．．第三傳輸側終止單元
220．．．半導體記憶裝置
221A．．．第一接收單元
221B．．．第一接收側終止單元
222A．．．第二接收單元
222B．．．第二接收側終止單元
223A．．．第三接收單元
223B．．．第三接收側終止單元
224．．．上升/下降選通信號產生單元
225．．．資料對準單元
226．．．鎖存操作控制單元
227．．．資料鎖存單元
228．．．輸入選通信號產生單元
229．．．資料同步輸出單元

Claims (27)

  1. 一種半導體記憶裝置，其包含：一資料對準單元，其經組態以回應於一資料選通信號而對準依序輸入之資料；一鎖存操作控制單元，其經組態以接收該資料選通信號，且回應於指示一寫入操作與下一寫入操作之間的一時間間隔之資訊而產生一鎖存控制信號；一資料鎖存單元，其經組態以回應於該鎖存控制信號而鎖存該資料對準單元之一輸出信號；及一資料同步輸出單元，其經組態以回應於複數個資料輸入選通信號而使該資料鎖存單元之諸輸出信號同步，且將該等經同步之信號輸出至複數條資料線，其中該資料同步輸出單元包含：一第一同步群組，其經組態以回應於該眾多資料輸入選通信號中之一第一資料輸入選通信號而使該資料鎖存單元之該等輸出信號同步；及一第二同步群組，其經組態以回應於該眾多資料輸入選通信號中之一第二資料輸入選通信號而使該資料鎖存單元之該等輸出信號與該第一同步群組之該等輸出信號同步，且將該等經同步之信號輸出至該複數條資料線。
  2. 如請求項1之半導體記憶裝置，其中該資料對準單元回應於該資料選通信號而移位該資料。
  3. 如請求項1之半導體記憶裝置，其中該資料鎖存單元包含複數個鎖存部分，每一鎖存部分經組態以回應於該鎖 存控制信號而鎖存一輸入信號。
  4. 如請求項1之半導體記憶裝置，其中該等資料輸入選通信號對應於叢發長度資訊。
  5. 如請求項1之半導體記憶裝置，其進一步包含一上升/下降選通信號產生單元，該上升/下降選通信號產生單元經組態以接收該資料選通信號，產生一上升資料選通信號及一下降資料選通信號，且將該上升資料選通信號及該下降資料選通信號輸出至該資料對準單元。
  6. 如請求項5之半導體記憶裝置，其中該鎖存控制信號係與該下降資料選通信號同步且被輸出。
  7. 如請求項5之半導體記憶裝置，其中該上升/下降選通信號產生單元包含：一緩衝單元，其經組態以緩衝該資料選通信號；一啟動控制器，其經組態以比較該資料選通信號與一參考電壓，且產生一對應於一比較結果之週期控制信號；及一輸出控制器，其經組態以回應於該週期控制信號而將該緩衝單元之該輸出信號輸出至該資料對準單元。
  8. 如請求項7之半導體記憶裝置，其中該週期控制信號限制該資料選通信號之一雙態觸發週期。
  9. 一種半導體記憶裝置，其包含：一資料對準單元，其經組態以回應於一資料選通信號而對準依序輸入之資料；一鎖存操作控制單元，其經組態以在一寫入操作期間 接收該資料選通信號，且回應於操作模式資訊而產生一鎖存控制信號，且在一循環冗餘檢查(CRC)操作模式期間藉由移位該鎖存控制信號而產生一CRC鎖存控制信號；一資料鎖存單元，其經組態以回應於該鎖存控制信號而鎖存該資料對準單元之一輸出信號；一資料同步輸出單元，其經組態以回應於一資料輸入選通信號而使該資料鎖存單元之諸輸出信號同步，且將該等經同步之信號輸出至複數條資料線；一額外鎖存單元，其經組態以回應於該CRC鎖存控制信號而鎖存該資料對準單元之該輸出信號；及一額外同步輸出單元，其經組態以回應於一CRC輸入選通信號而使該額外鎖存單元之一輸出信號同步，且輸出該經同步之信號。
  10. 如請求項9之半導體記憶裝置，其中該鎖存操作控制單元包含：一模式選擇器，其經組態以回應於在該寫入操作期間在作用中之寫入資訊及該操作模式資訊而產生一模式選擇信號；及一控制信號產生器，其經組態而受該模式選擇信號控制且回應於該資料選通信號而產生該鎖存控制信號。
  11. 如請求項10之半導體記憶裝置，其中該操作模式資訊包含關於該資料選通信號在一前置項週期中雙態觸發多少次之資訊。
  12. 如請求項10之半導體記憶裝置，其中該模式選擇器包含：一資訊產生器，其經組態以接收該寫入資訊且產生額外寫入時間間隔資訊，該額外寫入時間間隔資訊指示一寫入命令與下一寫入命令之間的一時間間隔；及一解碼器，其經組態以解碼該額外寫入時間間隔資訊及該操作模式資訊，且產生該模式選擇信號。
  13. 如請求項12之半導體記憶裝置，其中該資訊產生器包含：複數個移位部分，其經組態以回應於一時脈信號來移位該寫入資訊；及一資訊輸出部分，其經組態以回應於該寫入資訊而使該複數個移位部分之諸輸出信號中的一對應輸出信號同步，且輸出該額外寫入時間間隔資訊。
  14. 如請求項10之半導體記憶裝置，其中該控制信號產生器包含：一路徑控制移位部分，其經組態以設定一對應於該模式選擇信號之移位路徑，且回應於該資料選通信號而經由該移位路徑執行一移位操作；一回饋部分，其經組態以回饋該路徑控制移位部分之一輸出信號；及一控制信號輸出部分，其經組態以回應於該資料選通信號而輸出該路徑控制移位部分之該輸出信號作為該鎖存控制信號。
  15. 如請求項14之半導體記憶裝置，其中該路徑控制移位部分包含：一資料移位部分，其經組態以回應於該資料選通信號而移位經由該回饋部分輸入之該信號；及一路徑設定部分，其經組態以回應於該模式選擇信號而設定該資料移位部分之該移位路徑。
  16. 如請求項15之半導體記憶裝置，其進一步包含一循環冗餘檢查(CRC)移位部分，該循環冗餘檢查(CRC)移位部分經組態以回應於該資料選通信號而移位該資料移位部分之一輸出信號。
  17. 如請求項16之半導體記憶裝置，其中該控制信號輸出部分回應於該資料選通信號而輸出該CRC移位部分之一輸出信號作為該CRC鎖存控制信號。
  18. 如請求項16之半導體記憶裝置，其中該回饋部分視該CRC操作模式而定來回饋該資料移位部分之該輸出信號或該CRC移位部分之該輸出信號。
  19. 如請求項17之半導體記憶裝置，其進一步包含一重設部分，該重設部分經組態以重設一在該資料移位部分之該移位操作之前輸入的信號。
  20. 如請求項19之半導體記憶裝置，其進一步包含一上升/下降選通信號產生單元，該上升/下降選通信號產生單元經組態以接收該資料選通信號，產生一上升資料選通信號及一下降資料選通信號，且將該上升資料選通信號及該下降資料選通信號輸出至該資料對準單元。
  21. 如請求項20之半導體記憶裝置，其中該上升/下降選通信號產生單元包含：一緩衝器，其經組態以緩衝該資料選通信號；一啟動控制器，其經組態以比較該資料選通信號與一參考電壓，且產生一對應於一比較結果之週期控制信號；及一輸出控制器，其經組態以回應於該週期控制信號而將該緩衝器之一輸出信號輸出至該資料對準單元。
  22. 如請求項21之半導體記憶裝置，其中該資料移位部分係回應於該週期控制信號而進行重設。
  23. 如請求項21之半導體記憶裝置，其中該額外鎖存單元係回應於該週期控制信號而進行重設，且該重設部分係回應於該週期控制信號而進行設定。
  24. 一種用於操作一半導體記憶裝置之方法，其包含：回應於一資料選通信號來對準依序輸入之資料；在一寫入操作期間接收該資料選通信號，且回應於操作模式資訊而產生一鎖存控制信號；回應於該鎖存控制信號而鎖存該經對準之資料；回應於一資料輸入選通信號而將該經鎖存之資料輸出至複數條資料線；在一循環冗餘檢查(CRC)操作模式期間移位該鎖存控制信號，且產生一CRC鎖存控制信號；回應於該CRC鎖存控制信號而鎖存在該資料之該對準期間所對準的CRC資料；及 回應於一CRC輸入選通信號而使該經鎖存之CRC資料同步，且輸出該經同步之CRC資料。
  25. 如請求項24之方法，其中該操作模式資訊包含關於該資料選通信號在一前置項週期期間雙態觸發多少次之資訊。
  26. 如請求項24之方法，其中該資料選通信號之該接收包含：在該寫入操作期間接收該資料選通信號；及自一對應於該操作模式資訊之初始計數值開始對該資料選通信號進行計數，且在該計數完成時產生該鎖存控制信號。
  27. 如請求項26之方法，其中該初始計數值係根據額外寫入時間間隔資訊及該操作模式而進行設定，該額外寫入時間間隔資訊指示一寫入命令與下一寫入命令之間的一時間間隔。
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