KR20110130887A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

칩셋(chipset)으로부터 전달되는 데이터와 데이터 스트로브 신호를 입력받아 데이터의 쓰기 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단, 쓰기 동작시 상기 데이터 스트로브 신호를 카운팅하여 래칭 제어 신호를 생성하기 위한 래칭 동작 제어 수단, 상기 데이터 정렬 수단의 출력 신호를 상기 래칭 제어 신호에 응답하여 래칭하기 위한 데이터 래칭 수단, 및 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 동기화 출력 수단을 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 칩셋(chipset)으로부터 전달되는 데이터와 데이터 스트로브 신호를 입력받아 데이터의 쓰기 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 입력되는 데이터를 정확하게 인식하기 위하여 데이터 스트로브 신호를 사용한다. 데이터 스트로브 신호는 메모리 컨트롤 장치와 같은 칩셋에서 데이터와 함께 출력되는 신호로서 데이터와 함께 토글링(toggling)하는 신호이다. 칩셋에서 반도체 메모리 장치로 전달되는 신호 중에는 외부 클럭 신호가 있으나 외부 클럭 신호와 데이터는 서로 다른 로딩을 가지는 전송 라인을 통해 전달되기 때문에, 두 신호에는 서로 다른 전송 속도가 반영되며 이로 인하여 외부 클럭 신호를 이용하여 데이터를 인식하기에는 다소 무리가 따른다. 따라서, 칩셋은 데이터가 전송되는 전송 라인과 유사한 로딩을 가지는 전송 라인을 통해 데이터 스트로브 신호를 반도체 메모리 장치에 전달하며, 반도체 메모리 장치는 이렇게 전달된 데이터 스트로브 신호를 이용하여 데이터를 정확하게 인식하는 것이 가능하다. 여기서, 데이터 스트로브 신호는 데이터와 셋업 타임(setup time) 및 홀드 타임(hold time)이 보장되어야하며, 정 데이터 스트로브 신호와 부 데이터 스트로브 신호가 한 쌍으로 구성되는 것이 일반적이다.
도 1 은 일반적인 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
도 1 을 참조하면, 반도체 메모리 장치는 외부 칩셋으로부터 외부 클럭 신호(CLK)와, 정 데이터 스트로브 신호(DQS)와, 부 데이터 스트로브 신호(DQSB), 및 데이터(DAT)를 입력받는다. 여기서, 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)는 아이들(idle) 상태에서 전원 전압의 ½ 전압 레벨 값인 터미네이션(termination) 레벨을 유지하며, 프리엠블(preamble) 구간 이후 데이터(DAT)와 함께 토글링(toggling)을 시작한다. 참고로, 프리엠블 구간에서 정 데이터 스트로브 신호(DQS)는 논리'로우(low)'를 유지하고, 부 데이터 스트로브 신호(DQSB)는 논리'하이(high)'를 유지한다. 그리고, 토글링 구간에서 터미네이션 레벨을 기준으로 작은 범위로 스윙한다.
한편, 반도체 메모리 장치는 외부 칩셋으로부터 입력되는 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 내부적으로 버퍼링(buffering)하여 정 데이터 스트로브 신호(DQS)에 대응하는 라이징 데이터 스트로브 신호(DQSR)와 부 데이터 스트로브 신호(DQSB)에 대응하는 폴링 데이터 스트로브 신호(DQSF)를 생성하며, 데이터(DAT)는 이 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 따라 래칭 및 쉬프팅되어 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN3)로 출력된다.
도 1 에서 알 수 있듯이, 라이징 데이터 스트로브 신호(DQSR)에 대응하는 데이터(DAT), 즉 'R0', 'R1', 'R2', 'R3' 데이터는 라이징 데이터 스트로브 신호(DQSR)에 응답하여 래칭되고, 이렇게 래칭된 데이터와 폴링 데이터 스트로브 신호(DQSF)에 대응하는 데이터(DAT) 즉, 'F0', 'F1', 'F2', 'F3' 데이터는 폴링 데이터 스트로브 신호(DQSF)에 응답하여 쉬프팅된다. 다시 말하면, 순차적으로 입력되는 데이터(DAT)는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN3)로 정렬된다.
한편, 반도체 메모리 장치는 다양한 동작 모드에 따라 그에 대응하는 여러 가지 동작을 수행하며, 이러한 동작 모드 중에는 버스트 랭스(burst lenth)에 따른 동작 모드가 있다. 버스트 랭스는 하나의 데이터 핀에서 한꺼번에 입력받는 데이터의 개수에 대응하며, 버스트 랭스가 4 인 경우 4 개의 데이터를 입력받음을 의미하고 버스트 랭스가 8 인 경우 8 개의 데이터를 입력받음을 의미한다. 반도체 메모리 장치는 이러한 버스트 랭스에 따라 내부적으로 생성하는 신호가 있으며 이를 '데이터 입력 스트로브 신호'라 한다.
이하, 도 1 을 통해 버스트 랭스가 8 인 경우를 일례로 설명하기로 한다.
우선, 연속적으로 인가되는 데이터(DAT)는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 래칭 및 쉬프팅된다. 이때, 제1 데이터 입력 스트로브 신호(DISTBP_BL4)가 활성화되면 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN3)의 'R0', 'F0', 'R1', 'F1' 데이터는 제4 내지 제7 정렬 신호(ALGN<4:7>)로 래칭된다. 이어서, 데이터(DAT)는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 다시 한번 위와 같은 래칭 및 쉬프팅된다. 이때, 제2 데이터 입력 스트로브 신호(DISTBP_BL8)가 활성화되면, 제4 내지 제7 정렬 신호(ALGN<4:7>)의 'R0', 'F0', 'R1', 'F1' 데이터와 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN3)의 'R2', 'F2', 'R3', 'F3' 데이터 각각이 해당하는 글로벌 데이터 라인(GIO<0:7>)으로 출력된다.
참고로, 버스트 랭스가 4 인 경우 반도체 메모리 장치는 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN2)로 출력되는 'R0', 'F0', 'R1', 'F1' 데이터를 제2 데이터 입력 스트로브 신호(DISTBP_BL8)에 응답하여 해당하는 글로벌 데이터 라인으로 출력한다.
위에서 살펴본 바와 같이, 제0 내지 제3 정렬 신호(ALGN0, ALGN1, ALGN2, ALGN3)에 정렬된 'R0', 'F0', 'R1', 'F1' 데이터는 제1 데이터 입력 스트로브 신호(DISTBP_BL4)에 응답하여 동기화되고, 'R2', 'F2', 'R3', 'F3' 데이터는 제2 데이터 입력 스트로브 신호(DISTBP_BL8)에 응답하여 동기화된다. 이때, 'R0', 'F0', 'R1', 'F1' 데이터와 제1 데이터 입력 스트로브 신호(DISTBP_BL4)의 마진(margin)과 'R2', 'F2', 'R3', 'F3' 데이터는 제2 데이터 입력 스트로브 신호(DISTBP_BL8)의 마진은 이상적으로 1tCK 가 된다. 하지만, 실질적으로 외부 클럭 신호(CLK) 대비 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)는 스큐(skew)가 발생한다. 스팩(SPEC.)에서는 이 두 신호의 마진을 'tDQSS' 로 규정하고 있으며, 외부 클럭 신호에 대응하는 1tCK 의 ±¼ 로 정의하고 있다. 따라서, 실제 제1 데이터 입력 스트로브 신호(DISTBP_BL4)와 제2 데이터 입력 스트로브 신호(DISTBP_BL8)가 동기화 동작을 수행할 수 있는 마진은 0.5tCK 가 된다.
이러한 0.5tCK 의 마진은 제1 데이터 입력 스트로브 신호(DISTBP_BL4)와 제2 데이터 입력 스트로브 신호(DISTBP_BL8)에 의한 동기화 동작을 어렵게 만드는 요인으로 작용한다. 더욱이 요즈음 반도체 메모리 장치의 동작 주파수가 높아지면서 1tCK 에 대응하는 펄스 주기가 점점 작아지고 있는 상황에서 이러한 마진의 실제 시간은 더욱 작아질 것이며, 이는 제1 데이터 입력 스트로브 신호(DISTBP_BL4)와 제2 데이터 입력 스트로브 신호(DISTBP_BL8)에 따른 동기화 동작이 제대로 이루어지지 않아 반도체 메모리 장치의 동작 오류를 일으키는 문제점으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 정렬된 데이터와 데이터 입력 스트로브 신호의 마진을 충분히 확보할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 래칭 제어 신호의 활성화 시점을 동작 모드에 따라 제어하고, 이를 이용하여 정렬된 데이터를 래칭할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단; 쓰기 동작시 상기 데이터 스트로브 신호를 쓰기 동작과 다음 쓰기 동작까지의 간격만큼 카운팅하여 래칭 제어 신호를 생성하기 위한 래칭 동작 제어 수단; 상기 데이터 정렬 수단의 출력 신호를 상기 래칭 제어 신호에 응답하여 래칭하기 위한 데이터 래칭 수단; 및 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 동기화 출력 수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단; 쓰기 동작시 상기 데이터 스트로브 신호를 동작 모드 정보에 따라 카운팅하여 래칭 제어 신호를 생성하기 위한 래칭 동작 제어 수단; 상기 데이터 정렬 수단의 출력 신호를 상기 래칭 제어 신호에 응답하여 래칭하기 위한 데이터 래칭 수단; 및 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 동기화 출력 수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하는 단계; 쓰기 동작시 상기 데이터 스트로브 신호를 동작 모드 정보에 대응하는 초기 카운팅 값에서부터 카운팅하여 래칭 제어 신호를 생성하는 단계; 상기 래칭 제어 신호에 응답하여 상기 정렬하는 단계에서 정렬된 데이터를 래칭하는 단계; 및 데이터 입력 스트로브 신호에 응답하여 상기 래칭하는 단계의 출력신호를 다수의 글로벌 데이터 라인으로 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 정렬된 데이터와 데이터 입력 스트로브 신호의 마진을 충분히 확보함으로써, 정렬된 데이터와 데이터 입력 스트로브 신호의 안정적인 동기화 동작이 보장된다. 또한, 래칭 제어 신호의 활성화 시점을 동작 모드에 따라 제어하고, 이를 이용하여 정렬된 데이터를 원하는 시점에 래칭하는 것이 가능하다.
본 발명은 데이터 입력 스트로브 신호가 충분한 마진을 가지고 원하는 동기화 동작을 수행함으로써, 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 동작 모드에 따라 정렬된 데이터의 래칭 시점을 제어함으로써, 해당 동작 모드에 대응하여 안정적인 동작을 원활히 수행할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도.
도 2 는 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도.
도 3 은 도 2 의 라이징/폴링 스트로브 신호 생성부(224)를 설명하기 위한 회로도.
도 4 는 도 3 의 라이징/폴링 스트로브 신호 생성부(224)의 회로 동작을 설명하기 위한 파형도.
도 5 는 도 2 의 데이터 정렬부(225)를 설명하기 위한 블록도.
도 6 은 도 2 의 데이터 래칭부(227)를 설명하기 위한 블록도.
도 7 은 도 2 의 데이터 동기화 출력부(229)를 설명하기 위한 블록도.
도 8 은 도 2 의 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도.
도 9 는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 10 은 도 9 의 래칭 동작 제어부(930)를 설명하기 위한 블록도.
도 11 및 도 12 는 도 10 의 모드 선택부(1010)를 설명하기 위한 회로도.
도 13 은 도 10 의 제어 신호 생성부(1020)를 설명하기 위한 도면.
도 14 내지 도 16 는 도 9 의 래칭 동작 제어부(930)의 회로 동작에 따른 전반적인 동작 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2 를 참조하면, 메모리 시스템은 칩셋(210)과 반도체 메모리 장치(220)를 구비한다.
칩셋(210)은 데이터(DAT)와 정/부 데이터 스트로브 신호(DQS, DQSB) 및 정/부 외부 클럭 신호(CLK, CLKB)를 송신하기 위한 제1 내지 제3 송신부(211A, 212A, 213A)와, 제1 내지 제3 송신부(211A, 212A, 213A)의 각 출력신호를 전원 전압(VDDQ)에 대응하는 터미네이션 레벨로 구동하기 위한 제1 내지 제3 송신 측 터미네이션부(211B, 212B, 213B)를 구비한다. 여기서, 제1 내지 제3 송신 측 터미네이션부(211B, 212B, 213B)는 데이터(DAT)와 정/부 데이터 스트로브 신호(DQS, DQSB) 및 정/부 외부 클럭 신호(CLK, CLKB)가 송신되는 전송 라인 각각과 전원 전압(VDDQ)단 사이에 삽입되는 저항 소자로 구성될 수 있다.
반도체 메모리 장치(220)는 칩셋(210)으로부터 입력되는 신호에 따라 데이터(DAT)를 정렬하여 쓰기 동작을 수행한다. 우선, 반도체 메모리 장치(220)는 칩셋(210)으로부터 입력되는 데이터(DAT)와 정/부 데이터 스트로브 신호(DQS, DQSB) 및 정/부 외부 클럭 신호(CLK, CLKB)를 수신하기 위한 제1 내지 제3 수신부(221A, 222A, 223A)와, 제1 내지 제3 수신부(221A, 222A, 223A)의 각 입력신호를 터미네이션 레벨로 구동하기 위한 제1 내지 제3 수신 측 터미네이션부(221B, 222B, 223B)를 구비한다. 여기서, 제1 내지 제3 수신 측 터미네이션부(221B, 222B, 223B)는 데이터(DAT)와 정/부 데이터 스트로브 신호(DQS, DQSB) 및 정/부 외부 클럭 신호(CLK, CLKB)가 수신되는 전송 라인 각각과 전원 전압(VDDQ)단 사이에 삽입되는 저항 소자로 구성될 수 있다.
이어서, 반도체 메모리 장치(220)는 라이징/폴링 스트로브 신호 생성부(224)와, 데이터 정렬부(225)와, 래칭 동작 제어부(226)와, 데이터 래칭부(227)와, 입력 스트로브 신호 생성부(228), 및 데이터 동기화 출력부(229)를 구비한다.
라이징/폴링 스트로브 신호 생성부(224)는 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 입력받아 정 데이터 스트로브 신호(DQS)에 대응하는 라이징 데이터 스트로브 신호(DQSR)와 부 데이터 스트로브 신호(DQSB)에 대응하는 폴링 데이터 스트로브 신호(DQSF)를 생성한다.
도 3 은 도 2 의 라이징/폴링 스트로브 신호 생성부(224)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 라이징/폴링 스트로브 신호 생성부(224)는 버퍼링부(310)와, 지연부(320)와, 활성화 제어부(330), 및 출력 제어부(340)를 구비한다.
버퍼링부(310)는 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 버퍼링하기 위한 것으로, 정 데이터 스트로브 신호(DQS)를 (+) 단자로 입력받고 부 데이터 스트로브 신호(DQSB)를 (-) 단자로 입력받는 제1 버퍼링부(311)와, 부 데이터 스트로브 신호(DQSB)를 (+) 단자로 입력받고 정 데이터 스트로브 신호(DQS)를 (-) 단자로 입력받는 제2 버퍼링부(312)를 구비한다.
지연부(320)는 버퍼링부(310)의 출력신호를 예정된 시간만큼 지연시키기 위한 것으로, 제1 버퍼링부(311)의 출력신호를 지연시키기 위한 제1 지연부(321)와, 제2 버피링부(312)의 출력신호를 지연시키기 위한 제2 지연부(322)를 구비한다. 여기서, 제1 및 제2 지연부(321, 322)는 이후 설명될 구간 제어 신호(DISDQS)가 생성되는데 반영되는 지연 시간을 보상해 주기 위한 것이다.
활성화 제어부(330)는 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB) 각각을 기준 전압(VREF)과 비교하고 그 결과에 대응하는 구간 제어 신호(DISDQS)를 생성하기 위한 것으로, 정 데이터 스트로브 신호(DQS)를 (+) 단자로 입력받고 기준 전압(VREF)을 (-) 단자로 입력받는 제3 버퍼링부(331)와, 부 데이터 스트로브 신호(DQSB)를 (+) 단자로 입력받고 기준 전압(VREF)을 (-) 단자로 입력받는 제4 버퍼링부(322), 및 제3 및 제4 버퍼링부(321, 322)의 출력신호(B_DQS, B_DQSB)에 응답하여 구간 제어 신호(DISDQS)를 생성하는 출력부(333)를 구비한다. 여기서, 기준 전압(VREF)은 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 구분하여 출력하기 위한 전압으로, 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)의 스윙 폭의 ½ 에 대응하는 전압 레벨을 가질 수 있다.
출력 제어부(340)는 구간 제어 신호(DISDQS)에 응답하여 제1 및 제2 지연부(321, 322)의 출력신호(D_DQS, D_DQSB)를 제한하여 각각 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)로 출력하기 위한 것으로, 제1 지연부(321)의 출력신호(D_DQS)와 구간 제어 신호(DISDQS)를 입력받아 라이징 데이터 스트로브 신호(DQSR)를 출력하는 제1 출력부(341)와, 제2 지연부(322)의 출력신호(D_DQSB)와 구간 제어 신호(DISDQS)를 입력받아 폴링 데이터 스트로브 신호(DQSF)를 출력하는 제2 출력부(342)를 구비한다.
도 4 는 도 3 의 라이징/폴링 스트로브 신호 생성부(224)의 회로 동작을 설명하기 위한 파형도로서, 프리엠블 구간에서 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)가 한번 토글링하는 모드를 일례로 한다. 참고로, 위에서 설명하였듯이 본 발명의 실시 예에 따른 메모리 시스템은 전원 전압에 대응하는 터미네이션 레벨로 송수신 동작을 수행한다. 이 경우 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)는 'A' 와 'B' 같은 노이즈(noise)가 발생할 수 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 활성화 제어부(330)를 구비하고 있으며, 이러한 구성을 통해 'A' 와 'B' 같은 노이즈 발생을 막아주는 것이 가능하다.
도 3 및 도 4 를 참조하면, 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)는 아이들 상태에서 전원 전압에 대응하는 터미네이션 레벨을 유지하며, 프리엠블 구간 이후 데이터와 함께 토글링을 시작한다. 이어서, 제1 버퍼링부(311)와 제2 버퍼링부(312)는 이러한 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 버퍼링하며, 이때 'A' 와 'B' 부분에 의하여 제1 및 제2 지연부(321, 322)의 출력신호(D_DQS, D_DQSB)에는 원하지 않는 펄스가 발생하게 된다.
한편, 활성화 제어부(330)의 제3 버퍼링부(331)와 제4 버퍼링부(332)는 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 기준 전압(VREF)과 비교하고, 제3 버퍼링부(331)의 출력신호(B_DQS)와 제4 버퍼링부(322)의 출력신호(B_DQSB)에 응답하여 구간 제어 신호(DISDQS)를 생성한다. 이어서, 출력 제어부(340)는 구간 제어 신호(DISDQS)의 활성화 구간에서 제1 지연부(321)의 출력신호(D_DQS)를 라이징 데이터 스트로브 신호(DQSR)로 출력하고, 제2 지연부(322)의 출력신호(D_DQSB)룰 폴링 데이터 스트로브 신호(DQSF)로 출력한다. 다시 말하면, 제1 지연부(321)의 출력신호(D_DQS)와 제2 지연부(322)의 출력신호(D_DQSB)의 토글링 동작은 구간 제어 신호(DISDQS)에 의하여 제한되며, 결국 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에는 'A' 와 'B' 부분에 의한 원하지 않는 펄스가 반영되지 않게 된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)의 토글링 구간을 제한하기 위한 구간 제어 신호(DISDQS)를 생성함으로써, 노이즈에 의한 펄스가 반영되지 않는 안정적인 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)을 생성하는 것이 가능하다.
다시 도 2 를 참조하면, 데이터 정렬부(225)는 제1 수신부(221A)를 통해 순차적으로 입력되는 다수의 데이터(DAT)를 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 정렬한다.
도 5 는 도 2 의 데이터 정렬부(225)를 설명하기 위한 블록도이다.
도 2 및 도 5 를 참조하면, 데이터 정렬부(225)는 순차적으로 입력되는 다수의 데이터(DAT)를 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 쉬프팅하기 위한 제1 내지 제7 동기화부(510, 520, 530, 540, 550, 560, 570)를 구비하고 있으며, 각 동기화부(510, 520, 530, 540, 550, 560, 570)는 플립 플롭(Flip Flop, FF)으로 구성될 수 있다. 여기서, 각각의 동기화부는 라이징 데이터 스트로브 신호(DQSR) 또는 폴링 데이터 스트로브 신호(DQSF)에 응답하여 입력되는 데이터를 동기화시켜 출력한다.
다시 말하면, 제1 동기화부(510)는 라이징 데이터 스트로브 신호(DQSR)에 응답하여 데이터(DAT)를 동기화시켜 출력하고, 제2 동기화부(520)는 폴링 데이터 스트로브 신호(DQSF)에 응답하여 제1 동기화부(510)의 출력신호를 동기화시켜 제2 동기화 신호(SYN_A2)를 출력한다. 이때, 제3 동기화부(530) 역시 폴링 데이터 스트로브 신호(DQSF)에 응답하여 다음 데이터(DAT)를 동기화시켜 제3 동기화 신호(SYN_A3)를 출력한다. 이어서, 제4 동기화부(540)와 제5 동기화부(550)는 라이징 데이터 스트로브 신호(DQSR)에 응답하여 입력되는 신호를 동기화시켜 출력하며, 제6 동기화부(560)와 제7 동기화부(570)는 폴링 데이터 스트로브 신호(DQSF)에 응답하여 입력되는 신호를 동기화시켜 제0 동기화 신호(SYN_A0) 및 제1 동기화 신호(SYN_A1)를 출력한다. 데이터 정렬부(225)의 이와 같은 회로 동작은 도 8 에서 보다 자세히 살펴보기로 한다.
다시 도 2 를 참조하면, 래칭 동작 제어부(226)는 라이징/폴링 스트로브 신호 생성부(224)에서 생성되는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)를 쓰기 동작과 다음 쓰기 동작까지의 간격만큼 카운팅하여 래칭 제어 신호(CTR_LAT)를 생성한다. 래칭 동작 제어부(226)는 설계에 따라 다양한 구성을 가질 수 있으며, 예컨대 첫 번째 쓰기 동작시 활성화되는 쓰기 정보(INF_WT)와 두 번째 쓰기 동작시 활성화되는 쓰기 정보(INF_WT)에 응답하여 라이징 데이터 스트로브 신호(DQSR)를 카운팅 하거나 폴링 데이터 스트로브 신호(DQSF)를 카운팅하기 위한 카운터(counter)를 구비할 수 있다. 래칭 동작 제어부(226)에서 생성되는 래칭 제어 신호(CTR_LAT)의 자세한 동작 파형은 도 8 에서 다시 살펴 보겠지만, 데이터와 데이터 입력 스트로브 신호와의 마진을 크게 하기 위해서 폴링 데이터 스트로브 신호(DQFF)에 동기화되어 출력되도록 설계하는 것이 바람직하다.
이어서, 데이터 래칭부(227)는 래칭 제어 신호(CTR_LAT)에 응답하여 제0 내지 제3 동기화 신호(SYN_A<0:3>)를 래칭한다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 래칭 동작 제어부(226)와 데이터 래칭부(227)를 구비하며, 순차적으로 입력되는 다수의 데이터(DAT)가 정렬 동작을 완료한 시점에 이를 래칭하는 것이 가능하다.
이하, 도 6 은 도 2 의 데이터 래칭부(227)를 설명하기 위한 블록도이다.
도 2 와 도 6 을 참조하면, 데이터 래칭부(227)는 데이터 정렬부(225)에서 출력되는 제2 동기화 신호(SYN_A2)를 래칭 제어 신호(CTR_LAT)에 응답하여 래칭하고 제2 정렬 신호(ALGN2)를 출력하는 제1 데이터 래칭부(610)와, 제0 동기화 신호(SYN_A0)를 래칭 제어 신호(CTR_LAT)에 응답하여 래칭하고 제0 정렬 신호(ALGN0)를 출력하는 제2 데이터 래칭부(620)와, 제1 동기화 신호(SYN_A1)를 래칭 제어 신호(CTR_LAT)에 응답하여 래칭하고 제1 정렬 신호(ALGN1)를 출력하는 제3 데이터 래칭부(630), 및 제3 동기화 신호(SYN_A3)를 래칭 제어 신호(CTR_LAT)에 응답하여 래칭하고 제3 정렬 신호(ALGN3)를 출력하는 제4 데이터 래칭부(640)를 구비한다. 데이터 래칭부(227)의 회로 동작은 도 8 에서 보다 자세히 살펴보기로 한다.
다시 도 2 를 참조하면, 입력 스트로브 신호 생성부(228)는 쓰기 동작시 활성화되는 쓰기 정보(INF_WT)에 응답하여 외부 클럭 신호(CLK, CLKB)에 대응하며 버스트 랭스 정보(INF_BL)를 포함하는 제1 데이터 입력 스트로 신호(DINSTBP_BL4) 및 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)를 생성한다.
이어서, 데이터 동기화 출력부(229)는 제1 데이터 입력 스트로 신호(DINSTBP_BL4)와 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)에 응답하여 데이터 래칭부(227)에서 출력되는 제0 내지 제3 정렬 신호(ALGN<0:3>)를 동기화시켜 다수의 글로벌 데이터 라인(GIO<0:7>)으로 출력한다.
도 7 은 도 2 의 데이터 동기화 출력부(229)를 설명하기 위한 블록도이다.
도 2 및 도 7 을 참조하면, 데이터 동기화 출력부(229)는 제1 데이터 입력 스트로 신호(DINSTBP_BL4)에 응답하여 제0 내지 제3 정렬 신호(ALGN<0:3>)를 동기화시켜 제4 내지 제7 정렬 신호(ALGN<4:7>)를 출력하는 제1 동기화 그룹(710)과, 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)에 응답하여 제0 내지 제3 정렬 신호(ALGN<0:3>)와 제4 내지 제7 정렬 신호(ALGN<4:7>)를 동기화시켜 다수의 글로벌 데이터 라인(GIO<0:7>)으로 출력하는 제2 동기화 그룹(720)을 구비한다.
여기서, 제1 동기화 그룹(710)은 제1 내지 제4 동기화부(711, 712, 713, 714)를 구비하고 있으며, 각각 제1 데이터 입력 스트로 신호(DINSTBP_BL4)에 응답하여 제0 내지 제3 정렬 신호(ALGN<0:3>) 중 해당하는 입력신호를 동기화시켜 제4 내지 제7 정렬 신호(ALGN<4:7>)를 출력한다. 이어서, 제2 동기화 그룹(720)은 제5 내지 제12 동기화부(721, 722, 723, 724, 725, 726, 727, 728)를 구비하고 있으며, 각각 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)에 응답하여 제0 내지 제7 정렬 신호(ALGN<0:7>) 중 해당하는 입력신호를 동기화시켜 다수의 글로벌 데이터 라인(GIO<0:7>)으로 출력한다.
도 8 은 도 2 의 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도 로서, 프리엠블 구간에서 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)가 한번 토글링하는 모드를 일례로 한다.
도 2 내지 도 8 을 참조하면, 반도체 메모리 장치는 외부 칩셋(210)으로부터 외부 클럭 신호(CLK)와, 정 데이터 스트로브 신호(DQS)와, 부 데이터 스트로브 신호(DQSB), 및 데이터(DAT)를 입력받는다. 여기서, 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)를 이용하여 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)를 생성하는 회로 및 동작 설명은 도 3 및 도 4 를 통해 살펴보았기 때문에 이하 생략하기로 한다.
이어서, 데이터 정렬부(225)는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 연속적으로 입력되는 데이터(DAT)를 정렬한다. 즉, 'R0' 데이터와 'F0' 데이터는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 제2 및 제3 동기화 신호(SYN_A2, SYN_A3)로 출력되고, 이후 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 제2 및 제3 동기화 신호(SYN_A2, SYN_A3)는 제1 제0 및 제1 동기화 신호(SYN_A0, SYN_A1)로, 'R1' 데이터와 'F1' 데이터는 제0 및 제1 동기화 신호(SYN_A0, SYN_A1)로 출력된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 이때, 라이징 데이터 스트로브 신호(DQSR) 또는 폴링 데이터 스트로브 신호(DQSF)를 카운팅하여 생성된 래칭 제어 신호(CTR_LAT)를 생성하고, 데이터 래칭부(227)는 래칭 제어 신호(CTR_LAT)에 응답하여 제0 내지 제3 동기화 신호(SYN_A<0:3>)를 제0 내지 제3 정렬 신호(ALGN<0:3>)로 래칭한다. 이어서, 제1 데이터 입력 스트로 신호(DINSTBP_BL4)가 활성화되면 제0 내지 제3 정렬 신호(ALGN<0:3>)는 데이터 동기화 출력부(229)에 래칭된다.
이어서, 'R2', 'F2', 'R3', 'F3' 데이터 역시 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 동기화되어 위와 같은 일련의 동작이 적용되며, 데이터 동기화 출력부(229)는 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)에 응답하여 'R2', 'F2', 'R3', 'F3' 데이터를 래칭한다. 결국, 'R0', 'F0', 'R1', 'F1', 'R2', 'F2', 'R3', 'F3' 데이터는 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)에 응답하여 다수의 글로벌 데이터 라인(GIO<0:7>)으로 출력된다.
도면에서 알 수 있듯이, 'R0', 'F0', 'R1', 'F1' 데이터는 제0 내지 제3 정렬 신호(ALGN<0:3>)에 충분한 시간 동안 래칭되어 있기 때문에 제1 데이터 입력 스트로 신호(DINSTBP_BL4)가 활성화될 수 있는 마진은 충분하다. 이어서, 'R2', 'F2', 'R3', 'F3' 데이터 역시 제0 내지 제3 정렬 신호(ALGN<0:3>)에 충분한 시간 동안 래칭되어 있기 때문에 제2 데이터 입력 스트로브 신호(DINSTBP_BL8)가 활성화될 수 있는 마진이 충분하다. 따라서, 본 발명의 실시 예에 따른 반도체 메모리 장치는 이와 같은 충분한 마진을 이용하여 tDQSS 를 충분히 보완할 수 있기 때문에 정렬된 데이터를 안정적으로 다수의 글로벌 입출력 라인(GIO<0:7>)으로 출력하는 것이 가능하다.
한편, 요즈음 반도체 메모리 장치는 여러 가지 요구에 따라 다양한 동작 모드를 수행하도록 설계되고 있다. 이러한 여러 가지 요구 중에는 예컨대, 프리엠블 구간에서 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)가 토글링하는 횟수, CRC(Cyclic Redundancy Check) 데이터의 입력 여부 등이 있으며 반도체 메모리 장치는 이러한 요구들을 모두 충족하도록 설계되어야만 한다. 이후 설명될 본 발명의 실시 예에 따른 반도체 메모리 장치는 위와 같은 요구들을 모두 반영한 쓰기 동작이 가능하다.
도 9 는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 9 를 참조하면, 반도체 메모리 장치는 라이징/폴링 스트로브 신호 생성부(910)와, 데이터 정렬부(920)와, 래칭 동작 제어부(930)와, 데이터 래칭부(940)와, 입력 스트로브 신호 생성부(950)와, 데이터 동기화 출력부(960)와, CRC 래칭부(970), 및 CRC 동기화 출력부(980)를 구비한다. 여기서, 라이징/폴링 스트로브 신호 생성부(910)와, 데이터 정렬부(920)와, 데이터 래칭부(940)와, 데이터 동기화 출력부(960), 및 입력 스토로브신호 생성부(950)는 도 2 의 구성과 동일함으로 그에 따른 회로 구성 및 동작 설명은 생략하기로 한다. 이하, 도 2 의 회로 구성과 비교하여 달라진 구성을 중심으로 설명하기로 한다. 다만, 입력 스트로브 신호 생성부(950)는 CRC 데이터가 입력되는 CRC 모드에서 이에 대응하는 CRC 입력 스트로브 신호(DINSTBP_CRC)가 활성화되며, 이 CRC 입력 스트로브 신호(DINSTBP_CRC)는 CRC 동기화 출력부(980)로 전달된다.
한편, 래칭 동작 제어부(930)는 쓰기 동작시 동작 모드에 따라 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)를 카운팅하여 데이터 래칭 제어 신호(LAT_DAT)와 CRC 래칭 제어 신호(LAT_CRC)를 생성한다. 이때, 래칭 동작 제어부(930)는 라이징/폴링 스트로브 신호 생성부(910)에서 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)를 생성하는데 사용되는 구간 제어 신호(DISDQS)를 추가적으로 입력받는다.
도 10 은 도 9 의 래칭 동작 제어부(930)를 설명하기 위한 블록도이다.
도 9 및 도 10 을 참조하면, 래칭 동작 제어부(930)는 모드 선택부(1010)와, 제어 신호 생성부(1020)를 구비한다.
모드 선택부(1010)는 쓰기 정보(INF_WT)와 동작 모드 정보인 프리엠블 정보(INF_PR)에 응답하여 제0 내지 제3 모드 선택 신호(GAP0, GAP1, GAP2)를 생성하기 위한 것으로, 쓰기 동작시 활성화되는 쓰기 정보(INF_WT)와, 프리엠블 구간시 정 데이터 스트로브 신호(DQS)와 부 데이터 스트로브 신호(DQSB)가 토글링하는 횟수에 대응하는 프리엠블 정보(INF_PR)에 따라 제0 내지 제3 모드 선택 신호(GAP0, GAP1, GAP2)를 생성한다.
도 11 및 도 12 는 도 10 의 모드 선택부(1010)를 설명하기 위한 회로도이다.
도 11 을 참조하면, 모드 선택부(1010)는 쓰기 정보(INF_WT)를 입력받아 제0 내지 제3 추가 쓰기 간격 정보(INF_GAP0, INF_GAP1, INF_GAP2, INF_GAPINIT)를 생성하기 하기 위한 정보 생성부(1010A)를 구비하며, 정보 생성부(1010A)는 쉬프팅부(1110)와 정보 출력부(1112)를 구비한다. 여기서, 추가 쓰기 간격이란, 첫 번째 쓰기 명령과 두 번째 쓰기 명령 사이의 시간에서 tCCD 를 뺀 나머지 시간에 대응하며, 외부 클럭 신호에 대응하는 1tCK 를 하나의 단위 간격으로 정의한다.
이하, 설명의 편의를 위하여 tCCD 가 4 인 경우를 일례로 하여 설명하기로 한다.
tCCD 가 4 인 경우 쓰기 명령은 최소 4tCK 간격으로 입력될 수 있지만, 사용자에 따라 5tCK 나 6tCK 로도 입력될 수 있다. 이때, 5tCK 로 입력되는 경우 추가 쓰기 간격은 1 이 되고 6tCK 로 입력되는 경우 추가 쓰기 간격은 2 가 된다. 즉, 제0 추가 쓰기 간격 정보(INF_GAP0)가 활성화되었다는 것은 추가 쓰기 간격이 0 이라는 것을 의미하고, 이는 쓰기 명령이 4tCK 간격으로 입력되었음을 의미한다. 이어서, 제1 추가 쓰기 간격 정보(INF_GAP1)가 활성화되었다는 것은 추가 쓰기 간격이 1 이라는 것을 의미하며, 제2 추가 쓰기 간격 정보(INF_GAP2)가 활성화되었다는 것은 추가 쓰기 간격이 2 라는 것을 의미한다.
한편, 정보 생성부(1010A)의 쉬프팅부(1110)는 내부 클럭 신호(CLK_INN)에 응답하여 쓰기 정보(INF_WT)를 쉬프팅시키기 위한 제1 쉬프팅부(1111)와, 이전 단 쉬프팅부의 출력신호를 입력받아 내부 클럭 신호(CLK_INN)에 응답하여 쉬프팅시켜 다음 단 쉬프팅부로 출력하는 제2 내지 제6 쉬프팅부(1112, 1113, 1114, 1115, 1116)를 구비한다. 여기서, 내부 클럭 신호(CLK_INN)는 외부 클럭 신호(CLK)에 대응하는 클럭 신호이다.
이어서, 정보 출력부(1120)는 제4 내지 제6 쉬프팅부(1114, 1115, 1116)의 출력신호를 쓰기 정보(INF_WT)에 응답하여 동기화시켜 제0 내지 제2 추가 쓰기 간격 정보(INF_GAP0, INF_GAP1, INF_GAP2)로 출력하는 제1 내지 제3 동기화부(1121, 1122, 1123)를 구비하고, 제0 내지 제2 추가 쓰기 간격 정보(INF_GAP0, INF_GAP1, INF_GAP2)에 응답하여 제3 추가 쓰기 간격 정보(INF_GAP3)를 출력하는 출력부(1124)를 구비한다.
이러한 구조의 경우 tCCD 가 4 인 경우를 일례로 하였기 때문에 첫 번째 쓰기 명령이 입력되고 4tCK 이후 다음 쓰기 명령이 입력되면 제0 추가 쓰기 간격 정보(INF_GAP0)가 활성화되고, 다음 쓰기 명령이 5tCK 이후에 입력되면 제1 추가 쓰기 간격 정보(INF_GAP1)가 활성화되며, 다음 쓰기 명령이 6tCK 이후에 입력되면 제2 추가 쓰기 간격 정보(INF_GAP2)가 활성화된다. 다시 말하면, 제0 추가 쓰기 간격 정보(INF_GAP0)가 활성화되었다는 것은 첫 번째 쓰기 명령과 두 번째 쓰기 명령의 간격이 최소 간격인 tCCD 라는 것을 의미하고, 제1 추가 쓰기 간격 정보(INF_GAP1)가 활성화되었다는 것은 첫 번째 쓰기 명령과 두 번째 쓰기 명령의 간격이 tCCD + 1tCK 이라는 것을 의미하며, 제2 추가 쓰기 간격 정보(INF_GAP2)가 활성화되었다는 것은 첫 번째 쓰기 명령과 두 번째 쓰기 명령의 간격이 tCCD + 2tCK 라는 것을 의미한다. 마지막으로, 제3 추가 쓰기 간격 정보(INF_GAPINIT)가 활성화되었다는 것은 첫 번째 쓰기 명령과 두 번째 쓰기 명령의 간격이 tCCD + 3tCK 이상임을 의미한다.
이어서, 도 10 과 도 12 를 참조하면, 모드 선택부(1010)는 제0 내지 제3 추가 쓰기 간격 정보(INF_GAP0, INF_GAP1, INF_GAP2, INF_GAPINIT)와 동작 모드 정보인 프리엠블 정보(INF_PR)를 디코딩하여 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)를 생성하기 위한 디코딩부(1010B)를 구비한다. 여기서, 프리엠블 정보(INF_PR)는 모드 레지스터 셋(mode register set)에서 출력되는 신호로 프리엠블 구간에 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)가 한 번 토글링하고자 하는 경우 제1 프리엠블 정보(INF_PR_1TG)가 활성화되어 입력되고, 두 번 토글링하고자 하는 경우 제2 프리엠블 정보(INF_PR_2TG)가 활성화되어 입력된다.
즉, 디코딩부(1010B)는 제0 내지 제3 추가 쓰기 간격 정보(INF_GAP0, INF_GAP1, INF_GAP2, INF_GAPINIT)와 제1 및 제2 프리엠블 정보(INF_PR_1TG, INF_PR_2TG)를 입력받고 이를 디코딩하여 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2) 중 해당하는 간격 선택 신호를 활성화시킨다.
다시 도 10 을 참조하면, 제어 신호 생성부(1020)는 제0 내지 제3 모드 선택 신호(GAP0, GAP1, GAP2)의 제어를 받으며, 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)에 응답하여 데이터 래칭 제어 신호(LAT_DAT)와 CRC 래칭 제어 신호(LAT_CRC)를 생성한다.
도 13 은 도 10 의 제어 신호 생성부(1020)를 설명하기 위한 도면이다.
도 10 과 도 13 을 참조하면, 제어 신호 생성부(1020)는 경로 제어 쉬프팅부(1310)와, 제어 신호 출력부(1320)와, CRC용 쉬프팅부(1330)와, 피드백부(1340)와, 초기화부(1350)를 구비한다.
경로 제어 쉬프팅부(1310)는 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)에 대응하는 쉬프팅 경로가 설정되고, 라이징 데이터 스트로브 신호(DQSR)에 응답하여 설정된 쉬프팅 경로를 통해 쉬프팅 동작을 수행하기 위한 것으로, 데이터용 쉬프팅부인 제1 내지 제6 쉬프팅부(1311, 1312, 1313, 1314, 1315, 1316)와, 경로 설정부(1317)를 구비한다.
제1 내지 제6 쉬프팅부(1311, 1312, 1313, 1314, 1315, 1316)는 피드백부(1340)의 출력신호를 입력받아 라이징 데이터 스트로브 신호(DQSR)에 응답하여 쉬프팅시키고, 경로 설정부(1317)는 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)에 응답하여 쉬프팅 경로를 설정한다. 여기서, 제1 내지 제6 쉬프팅부(1311, 1312, 1313, 1314, 1315, 1316)는 구간 제어 신호(DISDQS)에 응답하여 리셋 동작을 수행한다.
이어서, 제어 신호 출력부(1320)는 제4 쉬프팅부(1314)의 출력신호와 제6 쉬프팅부(1316)의 출력신호를 폴링 데이터 스트로브 신호(DQSF)에 동기화시켜 데이터 래칭 제어 신호(LAT_DAT)를 출력한다. 참고로, 제어 신호 출력부(1320)는 제7 쉬프팅부(1340)의 출력신호를 폴링 데이터 스트로브 신호(DQSF)에 동기화시켜 CRC 래칭 제어 신호(LAT_CRC)를 출력하는데, 이는 CRC 모드에 대응하는 동작으로 이후 다시 설명하기로 한다.
이하, 이에 따른 간단한 회로 동작을 살펴보기로 한다.
우선, 제0 간격 선택 신호(GAP0)가 활성화되는 경우, 제1 쉬프팅부(1311)의 출력신호는 경로 설정부(1317)의 '0' 출력단으로 출력되어 제4 쉬프팅부(1314)로 입력된다. 이어서, 제4 쉬프팅부(1314)는 라이징 데이터 스트로브 신호(DQSR)에 응답하여 입력된 신호를 쉬프팅시키며, 이렇게 쉬프팅된 신호는 제어 신호 출력부(1320)에 입력되어 라이징 데이터 스트로브 신호(DQSR) 이후의 폴링 데이터 스트로브 신호(DQSF)에 응답하여 데이터 래칭 제어 신호(LAT_DAT)로 출력된다. 그리고, 제4 쉬프팅부(1314)의 출력신호는 다음 단인 제5 쉬프팅부(1315)와 제6 쉬프팅부(1316)에서 쉬프팅되고, 제6 쉬프팅부(1316)에서 쉬프팅된 신호는 다시 제어 신호 출력부(1320)에 입력되어 라이징 데이터 스트로브 신호(DQSR) 이후의 폴링 데이터 스트로브 신호(DQSF)에 응답하여 데이터 래칭 제어 신호(LAT_DQT)로 출력된다. 즉, 데이터 래칭 제어 신호(LAT_DQS)는 하나의 쓰기 명령에 대응하는 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)의 토글링 구간 동안 두 번 활성화된다.
만약, 제1 간격 선택 신호(GAP1)가 활성화되는 경우, 제1 쉬프팅부(1311)의 출력신호는 경로 설정부(1317)의 '1' 출력단으로 출력되어 제3 쉬프팅부(1313)로 입력된다. 이후 제3 쉬프팅부(1313)에서 쉬프팅된 신호는 제4 쉬프팅부(1314)를 거쳐 데이터 래칭 제어 신호(LAT_DQS)를 활성화시키고, 제5 및 제6 쉬프팅부(1315, 1316)를 거쳐 다시 한번 데이터 래칭 제어 신호(LAT_DQS)를 활성화시킨다.
마지막으로, 제2 간격 선택 신호(GAP2)가 활성화되는 경우, 제1 쉬프팅부(1311)의 출력신호는 경로 설정부(1317)의 '2' 출력단으로 출력되어 제2 쉬프팅부(1312)로 입력된다. 이후 제2 쉬프팅부(1312)에서 쉬프팅된 신호는 제3 내지 제6 쉬프팅부(1313, 1314, 1315, 1316)를 거쳐 데이터 래칭 제어 신호(LAT_DQS)를 두 번 활성화시킨다.
위에서 살펴본 바와 같이, 경로 설정부(1317)는 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)에 응답하여 쉬프팅 경로를 설정하며, 그에 따라 쉬프팅 경로에 포함되는 쉬프팅부의 개수가 조절된다. 결국, 데이터 래칭 제어 신호(LAT_DAT)의 활성화 시점은 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)에 따라 조절되는 것이 가능하다.
한편, 본 발명의 실시 예에 따른 반도체 메모리 장치는 CRC 모드를 원하는 경우 이에 대응하는 동작을 수행하는 것이 가능하며, 이를 위하여 CRC용 쉬프팅부(1330)와, 피드백부(1340)의 구성이 추가되었다.
CRC용 쉬프팅부(1330)는 제6 쉬프팅부(1316)의 출력신호를 라이징 데이터 스트로브 신호(DQSR)에 동기화시켜 피드백부(1340)와 제어 신호 출력부(1320)로 출력하기 위한 것으로, 구간 제어 신호(DISDQS)에 응답하여 리셋되는 제7 쉬프팅부(1330)로 구성된다. 본 발명의 실시 예에 따른 반도체 메모리 장치가 CRC 모드를 수행하는 경우 제어 신호 출력부(1320)는 제7 쉬프팅부(1330)의 출력신호를 폴링 데이터 스트로브 신호(DQSF)에 동기화시켜 CRC 래칭 제어 신호(LAT_CRC)로 출력한다.
다음으로, 피드백부(1340)는 CRC 모드에 따라 논리 레벨 값이 결정되는 CRC 선택 신호(CRC_SLE)에 응답하여 제6 쉬프팅부(1316)의 출력신호 또는 제7 쉬트팅부(1330)의 출력신호를 선택적으로 출력하여 제1 쉬프팅부(1311)로 피드백시키기 위한 것으로, CRC 모드를 수행하지 않는 경우 제6 쉬프팅부(1316)의 출력신호가 제1 쉬프팅부(1311)로 피드백되고 CRC 모드를 수행하는 경우 제7 쉬프팅부(1330)의 출력신호가 제1 쉬프팅부(1311)로 피드백된다.
한편, 본 발명의 실시 예에서는 제어 신호 생성부(1020)가 원활한 쉬프팅 동작을 하기 위하여 초기화부(1350)를 구비한다. 여기서, 초기화부(1350)는 데이터 쉬프팅부(1310)의 쉬프팅 동작 이전에 구간 제어 신호(DISDQS)에 응답하여 셋되어 제1 쉬프팅부(1311)로 입력되는 신호를 초기화시키는 것이 가능하다.
다시 도 9 를 참조하면, CRC 래칭부(970)는 래칭 동작 제어부(930)에서 생성되는 CRC 래칭 제어 신호(LAT_CRC)에 응답하여 데이터 정렬부(920)에서 출력되는 제3 동기화 신호(SYN_A3)를 래칭하여 CRC 정렬신호(ALGN_CRC)로 출력하고, CRC 동기화 출력부(980)는 CRC 정렬신호(ALGN_CRC)를 CRC 입력 스트로브 신호(DINSTBP_CRC)에 응답하여 동기화시켜 출력(D_CRC)한다. 참고로, 제3 동기화 신호(SYN_A3)에는 쓰기 명령에 대응하는 데이터 이후에 CRC 데이터가 인가되며, 이는 도 14 내지 17 에서 자세히 살펴보기로 한다.
도 14 내지 도 16 는 도 9 의 래칭 동작 제어부(930)의 회로 동작에 따른 전반적인 동작 타이밍도로서, 프리엠블 구간에서 라이징 데이터 스트로브 신호(DQSR)와 폴링 데이터 스트로브 신호(DQSF)가 한번 토글링하고 CRC 모드를 수행하는 경우를 일례로 하였다. 따라서, 쓰기 동작 이전에 제1 간격 선택 신호(GAP1)는 논리'하이'로 설정되며, 제0 및 제2 간격 선택 신호(GAP0, GAP2)는 논리'로우'로 설정된다.
우선, 도 14 는 추가 쓰기 간격이 0 인 경우이다. 도면에서 볼 수 있듯이 첫 번째 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)와 CRC 데이터(C)가 입력되고, 바로 다음 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)가 입력된다. 따라서, 제0 간격 선택 신호(GAP0)가 논리'하이'로 천이하고, 제1 및 제2 간격 선택 신호(GAP1, GAP2)는 논리'로우'로 천이한다.
도 13 및 도 14 를 참조하면, 제0 간격 선택 신호(GAP0)가 활성화되었다는 것은 경로 제어 쉬프팅부(1310)의 제2 및 제3 쉬프팅부(1312, 1313)가 쉬프팅 경로에서 제외된다는 것을 의미한다. 따라서, 두 번째 쓰기 명령에 대응하는 데이터 래칭 제어 신호(LAT_DAT)는 라이징 데이터 스트로브 신호(DQSR)가 두 번 토글링한 이후 폴링 데이터 스트로브 신호(DQSF)에 응답하여 활성화된다.
다음으로, 도 15 는 추가 쓰기 간격이 1 인 경우이다. 도면에서 볼 수 있듯이 첫 번째 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)와 CRC 데이터(C)가 입력되고, 하나의 추가 쓰기 간격(G) 이후에 다음 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)가 입력된다. 따라서, 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)는 원래의 상태를 유지하게 된다.
도 13 및 도 15 를 참조하면, 제1 간격 선택 신호(DAP1)가 활성화되었다는 것은 경로 제어 쉬프팅부(1310)의 제2 쉬프팅부(1312)가 쉬프팅 경로에서 제외된다는 것을 의미한다. 따라서, 두 번째 쓰기 명령에 대응하는 데이터 래칭 제어 신호(LAT_DAT)는 라이징 데이터 스트로브 신호(DQSR)가 세 번 토글링한 이후 폴링 데이터 스트로브 신호(DQSF)에 응답하여 활성화된다.
마지막으로, 도 16 은 추가 쓰기 간격이 2 인 경우이다. 도면에서 볼 수 있듯이 첫 번째 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)와 CRC 데이터(C)가 입력되고, 두개의 추가 쓰기 간격(G) 이후에 다음 쓰기 명령에 대응하는 데이터(0, 1, 2, 3)가 입력된다. 따라서, 제0 내지 제2 간격 선택 신호(GAP0, GAP1, GAP2)는 원래의 상태를 유지하게 된다.
도 13 및 도 16 을 참조하면, 제1 간격 선택 신호(DAP1)가 활성화되었다는 것은 경로 제어 쉬프팅부(1310)의 제2 쉬프팅부(1312)가 쉬프팅 경로에서 제외된다는 것을 의미한다. 따라서, 도 15 의 경우와 마찬가지로 두 번째 쓰기 명령에 대응하는 데이터 래칭 제어 신호(LAT_DAT)는 라이징 데이터 스트로브 신호(DQSR)가 세 번 토글링한 이후 폴링 데이터 스트로브 신호(DQSF)에 응답하여 활성화된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 프리엠블 정보와 추가 쓰기 간격에 따라 데이터 래칭 제어 신호(LAT_DAT)의 활성화 시점을 제어하는 것이 가능하다. 이는 도 13 에서 살펴본 봐와 같이 쉬프팅 경로에 포함되는 쉬프팅부의 개수를 조절함으로써 가능하다. 여기서, 쉬프팅부의 개수를 조절한다는 것은 라이징 데이터 스트로브 신호(DQSR)를 카운팅 하는데 있어서 초기 카운팅 값을 조절한다는 것을 의미한다.
전술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는 정렬된 데이터와 데이터 입력 스트로브 신호의 마진을 충분히 확보하는 것이 가능하다. 따라서, 정렬된 데이터와 데이터 입력 스트로브 신호의 안정적인 동기화 동작이 보장된다. 또한, 래칭 제어 신호의 활성화 시점을 동작 모드에 따라 제어하는 것이 가능하며, 이를 이용하여 정렬된 데이터를 원하는 시점에 래칭하는 것이 가능하다. 또한, CRC 모드를 수행하는 경우에 있어서도 안정적인 동작을 보장해주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 CRC 모드를 일례로 설명하였지만, CRC 모드 이외에 다른 동작 모드를 적용하는 것도 가능하다.
210 : 메모리 시스템은 칩셋
220 : 반도체 메모리 장치

Claims (35)

  1. 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단;
    상기 데이터 스트로브 신호를 쓰기 동작과 다음 쓰기 동작까지의 간격만큼 카운팅하여 래칭 제어 신호를 생성하기 위한 래칭 동작 제어 수단;
    상기 데이터 정렬 수단의 출력 신호를 상기 래칭 제어 신호에 응답하여 래칭하기 위한 데이터 래칭 수단; 및
    데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 동기화 출력 수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 정렬 수단은 상기 다수의 데이터를 상기 데이터 스트로브 신호에 응답하여 쉬프팅하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 래칭 수단은 상기 래칭 제어 신호에 응답하여 입력신호를 래칭하기 위한 다수의 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 데이터 입력 스트로브 신호는 버스트 랭스 정보에 대응하는 다수의 데이터 입력 스트로브 신호를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 데이터 동기화 출력 수단은,
    상기 다수의 데이터 입력 스트로브 신호 중 제1 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 출력하는 제1 동기화 그룹; 및
    상기 다수의 데이터 입력 스트로브 신호 중 제2 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호와 상기 제1 동기화 그룹의 출력 신호를 동기화시켜 상기 다수의 글로벌 데이터 라인으로 출력하는 제2 동기화 그룹을 구비하는 것을 특징으로 하는 반도체 메모리 장치.

  6. 제1항에 있어서,
    상기 데이터 스트로브 신호를 입력받아 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 생성하고 상기 데이터 정렬 수단으로 출력하기 위한 라이징/폴링 스트로브 신호 생성 수단을 더 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 래칭 제어 신호는 상기 폴링 데이터 스트로브 신호에 동기화되어 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 라이징/폴링 스트로브 신호 생성 수단은,
    상기 데이터 스트로브 신호를 버퍼링하기 위한 버퍼링부;
    상기 데이터 스트로브 신호와 기준 전압을 비교하고, 그 결과에 대응하는 구간 제어 신호를 생성하기 위한 활성화 제어부; 및
    상기 구간 제어 신호에 응답하여 상기 버퍼링부의 출력 신호를 상기 데이터 정렬 수단으로 출력하기 위한 출력 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 구간 제어 신호는 상기 데이터 스트로브 신호의 토글링 구간을 제한하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단;
    쓰기 동작시 상기 데이터 스트로브 신호를 동작 모드 정보에 따라 카운팅하여 래칭 제어 신호를 생성하기 위한 래칭 동작 제어 수단;
    상기 데이터 정렬 수단의 출력 신호를 상기 래칭 제어 신호에 응답하여 래칭하기 위한 데이터 래칭 수단; 및
    데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 동기화 출력 수단
    을 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 래칭 동작 제어 수단은,
    상기 쓰기 동작시 활성화되는 쓰기 정보와 상기 동작 모드 정보에 응답하여 간격 선택 신호를 생성하기 위한 모드 선택부; 및
    상기 간격 선택 신호의 제어를 받으며, 상기 데이터 스트로브 신호에 응답하여 상기 래칭 제어 신호를 생성하기 위한 제어 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 동작 모드 정보는 프리엠블 구간시 상기 데이터 스트로브 신호가 토글링하는 횟수를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 모드 선택부는,
    상기 쓰기 정보를 입력받아 쓰기 명령과 다음 쓰기 명령 사이의 추가 쓰기 간격 정보를 생성하기 위한 정보 생성부; 및
    상기 추가 쓰기 간격 정보와 상기 동작 모드 정보를 디코딩하여 상기 간격 선택 신호를 생성하기 위한 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 정보 생성부는,
    상기 쓰기 정보를 클럭 신호에 응답하여 쉬프팅시키기 위한 다수의 쉬프팅부; 및
    상기 다수의 쉬프팅부의 출력 신호 중 해당 출력 신호를 상기 쓰기 정보에 응답하여 동기화시켜 상기 추가 쓰기 간격 정보를 출력하는 정보 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 제어 신호 생성부는,
    상기 간격 선택 신호에 대응하는 쉬프팅 경로가 설정되고, 상기 데이터 스트로브 신호에 응답하여 상기 쉬프팅 경로를 통해 쉬프팅 동작을 수행하는 경로 제어 쉬프팅부;
    상기 경로 제어 쉬프팅부의 출력 신호를 피드백하기 위한 피드백부; 및
    상기 경로 제어 쉬프팅부의 출력 신호를 상기 데이터 스트로브 신호에 응답하여 상기 래칭 제어 신호를 출력하기 위한 제어 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 경로 제어 쉬프팅부는,
    상기 데이터 스트로브 신호에 응답하여 상기 피드백부를 통해 입력되는 신호를 쉬프팅시키기 위한 데이터용 쉬프팅부; 및
    상기 간격 선택 신호에 응답하여 상기 데이터용 쉬프팅부의 상기 쉬프팅 경로를 설정하기 위한 경로 설정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 데이터용 쉬프팅부의 출력 신호를 상기 데이터 스트로브 신호에 응답하여 쉬프팅시키기 위한 CRC용 쉬프팅부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 신호 출력부는 상기 데이터 스트로브 신호에 응답하여 상기 CRC용 쉬프팅부의 출력 신호를 CRC 래칭 제어 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서,
    상기 피드백부는 CRC 동작 모드에 따라 상기 데이터용 쉬프팅부의 출력 신호 또는 상기 CRC용 쉬프팅부의 출력 신호를 피드백하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 데이터 정렬 수단의 출력신호를 상기 CRC 래칭 제어 신호에 응답하여 래칭하기 위한 추가 래칭부; 및
    상기 추가 래칭부의 출력신호를 CRC 입력 스트로브 신호에 응답하여 동기화시켜 출력하기 위한 추가 동기화 출력부를 더 구비하는 반도체 메모리 장치.
  21. 제18항에 있어서,
    상기 데이터용 쉬프팅부의 쉬프팅 동작 이전에 입력되는 신호를 초기화시키기 위한 초기화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제10항에 있어서,
    상기 데이터 정렬 수단은 상기 다수의 데이터를 상기 데이터 스트로브 신호에 응답하여 쉬프팅하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제10항에 있어서,
    상기 데이터 래칭 수단은 상기 래칭 제어 신호에 응답하여 입력신호를 래칭하기 위한 다수의 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제10항에 있어서,
    상기 데이터 입력 스트로브 신호는 버스트 랭스 정보에 대응하는 다수의 데이터 입력 스트로브 신호를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 데이터 동기화 출력 수단은,
    상기 다수의 데이터 입력 스트로브 신호 중 제1 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호를 동기화시켜 출력하는 제1 동기화 그룹; 및
    상기 다수의 데이터 입력 스트로브 신호 중 제2 데이터 입력 스트로브 신호에 응답하여 상기 데이터 래칭 수단의 출력 신호와 상기 제1 동기화 그룹의 출력 신호를 동기화시켜 상기 다수의 글로벌 데이터 라인으로 출력하는 제2 동기화 그룹을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제10항에 있어서,
    상기 데이터 스트로브 신호를 입력받아 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 생성하고 상기 데이터 정렬 수단으로 출력하기 위한 라이징/폴링 스트로브 신호 생성 수단을 더 구비하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 래칭 제어 신호는 상기 폴링 데이터 스트로브 신호에 동기화되어 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서,
    상기 라이징/폴링 스트로브 신호 생성 수단은,
    상기 데이터 스트로브 신호를 버퍼링하기 위한 버퍼링부;
    상기 데이터 스트로브 신호와 기준 전압을 비교하고, 그 결과에 대응하는 구간 제어 신호를 생성하기 위한 활성화 제어부; 및
    상기 구간 제어 신호에 응답하여 상기 버퍼링부의 출력 신호를 상기 데이터 정렬 수단으로 출력하기 위한 출력 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 구간 제어 신호는 상기 데이터 스트로브 신호의 토글링 구간을 제한하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서,
    상기 데이터용 쉬프팅부는 상기 구간 제어 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제28항에 있어서,
    상기 추가 래칭부는 상기 구간 제어 신호에 응답하여 리셋되고, 상기 초기화부는 상기 구간 제어 신호에 응답하여 셋되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 순차적으로 입력되는 다수의 데이터를 데이터 스트로브 신호에 응답하여 정렬하는 단계;
    쓰기 동작시 상기 데이터 스트로브 신호를 동작 모드 정보에 대응하는 초기 카운팅 값에서부터 카운팅하여 래칭 제어 신호를 생성하는 단계;
    상기 래칭 제어 신호에 응답하여 상기 정렬하는 단계에서 정렬된 데이터를 래칭하는 단계;
    데이터 입력 스트로브 신호에 응답하여 상기 래칭하는 단계의 출력신호를 다수의 글로벌 데이터 라인으로 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  33. 제32항에 있어서,
    상기 동작 모드 정보는 프리엠블 구간시 상기 데이터 스트로브 신호가 토글링하는 횟수를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  34. 제32항에 있어서,
    상기 초기 카운팅 값은 쓰기 명령과 다음 쓰기 명령 사이의 추가 쓰기 간격 정보와 상기 동작 모드에 대응하여 설정되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  35. 제32항에 있어서,
    CRC 동작 모드시 상기 래칭 제어 신호를 쉬프팅하여 CRC 래칭 제어 신호를 생성하는 단계;
    상기 정렬하는 단계에서 정렬된 CRC 데이터를 상기 CRC 래칭 제어 신호에 응답하여 래칭하는 단계; 및
    CRC 입력 스트로브 신호에 응답하여 상기 래칭된 CRC 데이터를 동기화시켜 출력하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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