KR102123524B1 - 반도체 장치 - Google Patents
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Abstract
본 기술은 반도체 장치에 관한 것으로, 데이터의 출력회로에 있어서, 종래기술에서는 DBI(data bus inversion) 여부를 판별하는데 소요되는 시간만큼 데이터를 지연하여 출력하기 위해 레플리카 지연회로를 이용하였으나, 본 발명에서는 위와 같은 레플리카의 기능을 래치회로를 이용하여 면적 감소 및 전력 소모를 줄일 수 있는 효과가 있다. 이를 위해, 복수의 제 1 데이터에 기초하여 DBI(Data Bus Inversion) 여부를 판별하고 그 판별결과에 대응하는 DBI 판별신호를 생성하기 위한 DBI 판별부; DBI 동작모드시 제 1 정렬 제어신호에 응답하여 DBI 여부를 판별하는데 소요되는 시간이 반영된 제 3 정렬 제어신호를 생성하기 위한 출력 제어부; DBI 동작모드시 복수의 제 1 데이터를 제 2 정렬 제어신호 - 출력 제어부로부터 출력되며, 제 1 정렬 제어신호를 DBI 여부를 판별하는데 소요되는 시간만큼 지연된 신호임 - 에 동기시켜 출력하기 위한 데이터 동기화부; 및 DBI 동작모드시 DBI 판별신호와 제 3 정렬 제어신호에 응답하여 래치부로부터 출력되는 복수의 제 2 데이터 또는 복수의 제 2 데이터가 반전된 복수의 제 3 데이터를 외부로 출력하기 위한 데이터 출력부를 포함하는 반도체 장치를 제공할 수 있다.
Description
반도체 설계기술에 관한 것으로, 더욱 구체적으로는 DBI(Data Bus Inversion) 동작모드를 지원하는 반도체 장치에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 반도체 장치에는 전송선의 전류 절감을 위하여 DBI(Data Bus Inversion) 동작모드가 지원되고 있다. 예컨대, DBI 동작모드에 진입하면, 반도체 장치는 전송선이 전원전압(VDDQ)으로 터미네이션(termination)되어 있는 경우 하이 레벨의 데이터에 비해 로우 레벨의 데이터를 전송하는데 더 많은 전류가 소모되므로, 전송선을 통해 전송될 전송 대상 데이터 중에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많다면 전송 대상 데이터를 반전하여 전송한다. 이로써, 전송 대상 데이터가 전송선을 통해 전송될 때 로우 레벨의 비트 수가 전체 비트 수의 절반 이하가 된다.
한편, 반도체 장치는 DBI 동작모드에 진입하는 경우 커맨드 및 데이터를 DBI 동작 여부를 판별하는데 소요되는 시간만큼 지연시킬 필요가 있다. 이는 DBI 동작 모드시 데이터 전송 타이밍을 보상함으로써 동작 신뢰성을 향상시키기 위함이다.
본 발명은 DBI 동작 모드에 필요한 회로의 면적 및 전류소모를 최소화한 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 복수의 제 1 데이터에 기초하여 DBI(Data Bus Inversion) 여부를 판별하고 그 판별결과에 대응하는 DBI 판별신호를 생성하기 위한 DBI 판별부; DBI 동작모드시 제 1 정렬 제어신호에 응답하여 상기 DBI 여부를 판별하는데 소요되는 시간이 반영된 제 3 정렬 제어신호를 생성하기 위한 출력 제어부; 상기 DBI 동작모드시 상기 복수의 제 1 데이터를 제 2 정렬 제어신호에 동기시켜 출력하기 위한 데이터 동기화부; 및 상기 DBI 동작모드시 상기 DBI 판별신호와, 상기 제 3 정렬 제어신호와, 출력 제어신호에 응답하여 상기 데이터 동기화부로부터 출력되는 복수의 제 2 데이터 또는 상기 복수의 제 2 데이터가 반전된 복수의 제 3 데이터를 외부로 출력하기 위한 데이터 출력부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 복수의 제 1 데이터에 기초하여 DBI(Data bus Inversion) 여부를 판별하기 위한 DBI 판별부; DBI 모드신호에 응답하여, 제 1 정렬 제어신호와 상기 제 1 정렬 제어신호를 상기 DBI 여부를 판별하는데 소요되는 시간만큼 지연시킨 제 2 정렬 제어신호 중 어느 하나를 제 3 정렬 제어신호로써 출력하기 위한 출력 제어부; 상기 DBI 모드신호에 응답하여, 상기 복수의 제 1 데이터를 상기 제 2 정렬 제어신호에 동기 시켜 출력하기 위한 데이터 동기화부; 상기 DBI 판별부로부터 출력되는 DBI 판별신호에 응답하여, 상기 복수의 제 1 데이터 또는 상기 데이터 동기화부로부터 출력되는 복수의 제 2 데이터 또는 상기 복수의 제 2 데이터가 반전된 복수의 제 3 데이터를 출력하기 위한 데이터 선택부; 및 상기 제 3 정렬 제어신호에 응답하여 상기 데이터 선택부로부터 출력되는 복수의 제 4 데이터를 정렬하고, 그 정렬된 상기 복수의 제 4 데이터를 출력 제어신호에 응답하여 외부로 출력하기 위한 데이터 정렬부를 포함할 수 있다.
DBI(Data Bus Inversion) 동작 모드에 필요한 회로의 면적 및 전류소모를 최소화할 수 있는 효과가 있다.
도 1은 비교예에 따른 반도체 장치의 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 데이터 동기화부의 일예를 보인 내부 구성도이다.
도 4는 도 2에 도시된 데이터 선택부의 일예를 보인 내부 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 3은 도 2에 도시된 데이터 동기화부의 일예를 보인 내부 구성도이다.
도 4는 도 2에 도시된 데이터 선택부의 일예를 보인 내부 구성도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 비교예에 따른 반도체 장치의 블록 구성도이다. 이때, 도 1에 도시된 반도체 장치는 X8 모드시 데이터 패드(DQ) 당 8개의 데이터(Burst Length '8')가 출력되는 것으로 예를 들어 설명하기로 한다. 참고로, X8 모드는 8개의 데이터 패드(DQ0 ~ DQ7, 도면에 미도시)를 통해 데이터가 입출력되는 동작 모드를 말한다. 이러한 경우, 8개의 데이터 패드(DQ0 ~ DQ7)를 통해 8개의 데이터(Burst Length '8')가 출력됨에 따라 총 64개의 데이터가 셀 어레이로부터 출력될 것이다.
도 1을 참조하면, 반도체 장치(100)는 커맨드 제어부(110)와, 출력 제어부(120)와, DBI 판별부(130)와, 제 2 DBI 레플리카 지연부(140)와, 데이터 출력부(150)를 포함할 수 있다. 이때, 제 2 DBI 레플리카 지연부(140)와 데이터 출력부(150)는 임의의 데이터 패드(예:DQ0)를 통해 출력되는 1비트의 제 1 리드 데이터(Data_In<0>)에 대응하는 구성만이 도시되어 있음에 유의한다.
커맨드 제어부(110)는 리드 커맨드(도면에 미도시)와 관련된 외부 커맨드(CS/RAS/CAS)와 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성한다. 예컨대, 커맨드 제어부(110)는 외부 커맨드(CS/RAS/CAS)에 응답하여 리드 커맨드를 생성하고, 리드 커맨드에 기초하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 예정된 시점에 생성할 수 있다.
출력 제어부(120)는 제 1 DBI 레플리카 지연부(122)와 커맨드 선택부(124)를 포함할 수 있다.
제 1 DBI 레플리카 지연부(122)는 제 1 정렬 제어신호(Pipe_In_Pre)를 DBI 판별부(130)가 DBI 여부를 판별하는데 소요되는 시간(이하 "DBI 판별시간"이라 칭함)만큼 지연시켜 제 2 정렬 제어신호(Pipe_In_D)를 생성한다. 커맨드 선택부(124)는 DBI 모드신호(DBI_Enable)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 제 2 정렬 제어신호(Pipe_In_D) 중 어느 하나를 제 3 정렬 제어신호(Pipe_In)로써 출력한다. 예컨대, 커맨드 선택부(130)는 멀티플렉서(MUX)를 포함할 수 있다.
DBI 판별부(130)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)에 기초하여 DBI 여부를 판별하고 그 판별결과에 대응하는 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)를 생성한다.
제 2 DBI 레플리카 지연부(140)는 제 1 리드 데이터(Data_In<0>)를 DBI 판별시간만큼 지연하여 제 1 지연 데이터(Data_In<0>_D)로써 출력한다.
데이터 출력부(150)는 데이터 선택부(152)와 데이터 정렬부(154)를 포함할 수 있다.
데이터 선택부(152)는 DBI 모드신호(DBI_Enable)와 DBI 판별신호(DBI_Flip<0:7>)에 응답하여 제 1 리드 데이터(Data_In<0>)와 제 1 지연 데이터(Data_In<0>_D)와 제 1 지연 데이터(Data_In<0>_D)가 반전된 제 1 반전 데이터(도면에 미도시) 중 어느 하나를 제 1 선택 데이터(Data_In<0>_S)로써 출력한다. 데이터 정렬부(154)는 제 3 정렬 제어신호(Pipe_In)에 응답하여 제 1 선택 데이터(Data_In<0>_S)를 정렬하고 출력 제어신호(Pipe_Out)에 응답하여 정렬된 제 1 선택 데이터(Data_In<0>_S)를 제 1 출력 데이터(DQ0_Dout<0>)로써 데이터 패드(DQ0, 도면에 미도시)를 통해 외부로 출력한다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 설명한다. 먼저 DBI 동작 모드에 진입한 경우 반도체 장치(100)의 동작을 설명한다. 이때, DBI 동작 모드는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 진입 가능하다.
반도체 장치(100)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 리드 동작을 수행할 수 있다.
리드 동작이 수행되면, 커맨드 제어부(110)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성한다. 그리고, 제 1 DBI 레플리카 지연부(122)는 제 1 정렬 제어신호(Pipe_In_Pre)를 DBI 판별시간만큼 지연시켜 제 2 정렬 제어신호(Pipe_In_D)를 생성하고, 커맨드 선택부(124)는 제 1 및 제 2 정렬 제어신호(Pipe_In_Pre, Pipe_In_D) 중 제 2 정렬 제어신호(Pipe_In_D)를 선택하여 제 3 정렬 제어신호(Pipe_In)로써 데이터 정렬부(154)에게 제공한다. 이때, 커맨드 선택부(124)가 제 2 정렬 제어신호(Pipe_In_D)를 선택 및 출력하는 이유는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 DBI 판별부(130)가 DBI 여부를 판별하는데 소요되는 시간(DBI 판별시간)을 보상하기 위함이다.
한편, 리드 동작이 수행되면, 셀 어레이(도면에 미도시)로부터 제 1 내지 제 64 리드 데이터(Data_In<0:63>)가 독출된다. 그러면, DBI 판별부(130)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)에 기초하여 DBI 여부를 판별하고 판별결과에 대응하는 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)를 생성한다. 자세히는, DBI 판별부(130)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)의 일정 비트수가 갖는 값의 메이저리티(majority)를 판단하여, 그 판단결과에 따라 각 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)의 레벨을 결정하여 출력할 수 있다.
예를 들어, X8 모드로 선택되어질때, 총 64비트의 제 1 데이터(Data_In<0:63>)가 셀 어레이로부터 독출될 수 있다. 이때 8 비트씩의 데이터의 메이저리티(majority)를 판단하여 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)가 생성할 수 있다. 이를 좀더 자세하게 설명하면 다음과 같다.
제 1 내지 제 64 리드 데이터(Data_In<0:63>)는 제 1 버스트(burst)에 8개의 데이터 패드(DQ~DQ7)을 통해 8비트의 데이터가 출력되고 제 1 버스트의 비트 값 중에서 제 1 레벨(로우레벨)의 수가 4개를 초과하게 되면, 제 1 DBI 판별신호(DBI_Flip<0>)는 활성화된다. 반면에, 제 1 버스트의 비트 값 중에서 제 1 레벨(로우레벨)의 수가 4개 이하이면, 즉 제 2 레벨(하이레벨)이 4개 초과이면 제 1 DBI 판별신호(DBI_Flip<0>)는 비활성화된다. 이와 같은 동작은 제 8 버스트까지 수행될 수 있다.
동시에, 제 1 DBI 레플리카 지연부(122)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>) 중 제 1 리드 데이터(Data_In<0>)를 DBI 판별시간만큼 지연시켜 제 1 지연 데이터(Data_In<0>_D)로써 출력하고, 데이터 선택부(152)는 제 1 DBI 판별신호(DBI_Flip<0>)에 응답하여 제 1 리드 데이터(Data_In<0>), 제 1 지연 데이터(Data_In<0>_D), 제 1 반전데이터 - 제 1 지연 데이터(Data_In<0>_D)가 반전된 신호임 - (도면에 미도시) 중 제 1 지연 데이터(Data_In<0>_D) 또는 제 1 반전 데이터를 선택하여 데이터 정렬부(154)로 출력한다. 만약 제 1 DBI 판별신호(DBI_Flip<0>)가 활성화 되었다면, 데이터 선택부(152)는 제 1 반전 데이터를 선택 및 출력하고, 또는 제 1 DBI 판별신호(DBI_Flip<0>)가 비활성화 되었다면, 데이터 선택부(152)는 제 1 지연 데이터(Data_In<0>_D)를 선택 및 출력할 것이다. 이때, 데이터 선택부(152)가 제 1 지연 데이터(Data_In<0>_D) 또는 제 1 반전 데이터를 선택 및 출력하는 이유는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 DBI 판별부(130)가 DBI 여부를 판별하는데 소요되는 시간(DBI 판별시간)을 보상하기 위함이다.
이어서, 데이터 정렬부(154)는 데이터 선택부(152)로부터 출력되는 제 1 선택 데이터(Data_In<0>_S)를 제 3 정렬 제어신호(Pipe_In)에 응답하여 정렬하고, 출력 제어신호(Pipe_Out)에 응답하여 제 1 출력 데이터(DQ0_Dout<0>)로써 외부로 출력한다.
다음, DBI 동작 모드에서 탈출한 경우(또는 진입하지 않은 경우)의 반도체 장치(100)의 동작을 설명한다. 이때, DBI 동작 모드는 DBI 모드신호(DBI_Enable)가 비활성화됨에 따라 탈출 가능하다.
반도체 장치(100)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 리드 동작을 수행할 수 있다.
리드 동작이 수행되면, 커맨드 제어부(110)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성한다. 그리고, 커맨드 선택부(124)는 DBI 모드신호(DBI_Enable)에 응답하여 제 1 및 제 2 정렬 제어신호(Pipe_In_Pre, Pipe_In_D) 중 제 1 정렬 제어신호(Pipe_In_Pre)를 선택하여 제 3 정렬 제어신호(Pipe_Out)로써 데이터 정렬부(154)에게 제공한다. 이때, 제 1 DBI 레플리카 지연부(122)는 디스에이블될 수 있다.
한편, 리드 동작이 수행되면, 셀 어레이로부터 제 1 내지 제 64 리드 데이터(Data_In<0:63>)가 독출된다. 그러면, 데이터 선택부(152)는 DBI 모드신호(DBI_Enable)에 응답하여 제 1 리드 데이터(Data_In<0>), 제 1 지연 데이터(Data_In<0>_D), 제 1 반전 데이터(Data_In<0>_R) 중 제 1 리드 데이터(Data_In<0>)를 선택하여 데이터 정렬부(154)로 출력한다. 이때, DBI 판별부(130)와 제 2 레플리카 지연부(140)는 디스에이블될 수 있다.
이어서, 데이터 정렬부(154)는 데이터 선택부(152)로부터 출력되는 제 1 선택 데이터(Data_In<0>_S)를 제 3 정렬 제어신호(Pipe_In)에 응답하여 정렬하고, 출력 제어신호(Pipe_Out)에 응답하여 제 1 출력 데이터(DQ0_Dout<0>)로써 외부로 출력한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록도 구성도이고, 도 3은 도 2에 도시된 데이터 동기화부의 내부 구성도이고, 도 4는 도 2에 도시된 데이터 선택부의 내부 구성도이다.
본 발명의 실시예에서는 앞서 설명한 비교예와 같이 X8 모드시 데이터 패드(DQ) 당 8개의 데이터(Burst Length '8')가 출력되는 것으로 예를 들어 설명하기로 한다. 참고로, X8 모드는 8개의 데이터 패드(DQ0 ~ DQ7, 도면에 미도시)를 통해 데이터가 입출력되는 동작 모드를 말한다. 이러한 경우, 8개의 데이터 패드(DQ0 ~ DQ7)를 통해 8개의 데이터(Burst Length '8')가 출력됨에 따라 총 64개의 데이터가 셀 어레이로부터 출력될 것이다.
도 2를 참조하면, 반도체 장치(200)는 커맨드 제어부(210), 출력 제어부(220), DBI 판별부(230), 데이터 동기화부(240), 데이터 출력부(250)를 포함할 수 있다. 이때, 데이터 동기화부(240)와 데이터 출력부(250)는 임의의 데이터 패드(예:DQ0)를 통해 출력되는 1비트의 제 1 리드 데이터(Data_In<0>)에 대응하는 구성만이 도시되어 있음에 유의한다.
커맨드 제어부(210)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성할 수 있다. 예컨대, 커맨드 제어부(210)는 외부 커맨드(CS/RAS/CAS)에 응답하여 리드 커맨드를 생성하고, 리드 커맨드에 기초하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력제어신호(Pipe_Out)를 예정된 시점에 생성할 수 있다.
출력 제어부(220)는 DBI 레플리카 지연부(222)와 커맨드 선택부(224)를 포함할 수 있다. DBI 레플리카 지연부(222)는 제 1 정렬 제어신호(Pipe_In_Pre)를 DBI 여부를 판별하는데 소요되는 시간(이하"DBI 판별시간"이라 칭함)만큼 지연시켜 제 2 정렬 제어신호(Pipe_In_D)로써 출력하는 레플리카 회로를 포함할 수 있다. 커맨드 선택부(224)는 DBI 모드신호(DBI_Enable)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 제 2 정렬 제어신호(Pipe_In_D)중 어느 하나를 제 3 정렬 제어신호(Pipe_In)로써 출력할 수 있다.
DBI 판별부(230)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)에 기초하여 DBI 여부를 판별하여, 그 판별 결과에 대응하는 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)를 생성할 수 있다.
데이터 동기화부(240)는 DBI 모드신호(DBI_Enable)에 따라 제 1 리드 데이터(Data_In<0>)를 제 2 정렬 제어신호(Pipe_In_D)에 동기시켜 제 1 래치 데이터(Data_In<0>_L)로써 출력할 수 있다.
도 3을 참조하면, 데이터 동기화부(240)는 입력부(242)와 데이터 래치부(244)를 포함할 수 있다. 입력부(242)는 DBI 모드신호(DBI_Enable)와 제 1 리드 데이터(Data_In<0>)에 응답하여 제 1 입력 데이터(Data_In<0>_I)를 생성할 수 있다. 예컨대, 입력부는 DBI 모드신호(DBI_Enable)와 제 1 리드 데이터(Data_In<0>)를 부정 논리곱 연산하여 제 1 입력 데이터(Data_In<0>_I)를 출력하기 위한 낸드 (NAND) 게이트를 포함할 수 있다. 데이터 래치부(244)는 입력부(242)에서 출력받은 제 1 입력 데이터(Data_In<0>_I)를 제 2 정렬 제어신호(Pipe_In_D)에 동기시켜 제 1 래치 데이터(Data_In<0>_L)로 출력할 수 있다.
예컨대, 데이터 래치부(244)는 도 3 에 도시된 바와 같이, 제 2 출력 제어신호(Pipe_In_D)를 반전하기 위한 제 1 인버터(INV0)와, 제 1 인버터(INV0)의 출력신호와 제 2 출력 제어신호(Pipe_In_D)에 응답하여 제 1 입력 데이터(Data_In<0>_I)를 전달하기 위한 제 1 전달 게이트(TG0)와, 제 1 전달 게이트(TG0)의 출력신호를 제 1 래치 데이터(Data_In<0>_L)로써 래치하기 위한 래치부(INV1, INV2)를 포함할 수 있다.
다시 도 2를 참조하면, 데이터 출력부(250)는 제 1 DBI 판별신호(DBI_Flip<0>)와 제 3 정렬 제어신호(Pipe_In)와 출력 제어신호(Pipe_Out)에 응답하여 제 1 리드 데이터(Data_In<0>) 또는 제 1 래치 데이터(Data_In<0>_L) 또는 후술하는 제 1 반전 데이터(Data_In<0>_R)를 제 1 출력 데이터(DQ0_Dout<0>)로써 외부로 출력할 수 있다. 데이터 출력부(250)는 데이터 선택부(252)와 데이터 정렬부(254)를 포함할 수 있다. 데이터 선택부(252)는 DBI 모드신호(DBI_Enable)와 제 1 DBI 판별신호(DBI_Flip<0>)에 응답하여 제 1 리드 데이터(Data_In<0>) 또는 제 1 래치 데이터(Data_In<0>_L) 또는 제 1 반전 데이터(Data_In<0>_R)를 제 1 선택 데이터(Data_In<0>_S)로써 출력할 수 있다. 예컨대, 데이터 선택부(252)는 도 4에 도시된 바와같이, 선택제어부(252A)와 반전부(252B)와 선택부(252C)를 포함할 수 있다. 선택 제어부(252A)는 DBI 모드신호(DBI_Enable)를 반전하여 제 1 선택 제어신호(DBI_OFF)를 생성하기 위한 제 4 인버터(INV3)와, 제 1 DBI 판별신호(DBI_Flip<0>)를 반전하기 위한 제 5 인버터(INV4)와, 제 5 인버터(INV4)의 출력신호와 제 1 선택 제어신호(DBI_OFF)를 부정 논리 합 연산하여 제 2 선택신호(DBI_Flip_D<0>)를 생성하기 위한 제 1 노어 게이트(NOR0)와, 제 1 및 제 2 선택 제어신호(DBI_OFF, DBI_Flip_D<0>)를 부정 논리 합 연산하여 제 3 선택 제어신호(DBI_Pass_D<0>)를 생성하기 위한 제 2 노어 게이트(NOR1)를 포함할 수 있다. 반전부(252B)는 제 1 래치 데이터(Data_In<0>_L)를 반전하여 제 1 반전 데이터(Data_In<0>_R)를 출력하기 위한 제 6 인버터(INV5)를 포함할 수 있다. 데이터 선택부(252C)는 제 1 리드 데이터(Data_In<0>)와 제 1 선택 제어신호(DBI_OFF)를 부정 논리 곱 연산하기 위한 제 2 낸드 게이트(NAND1)와, 제 1 반전 데이터(Data_In<0>_R)와 제 2 선택 제어신호(DBI_Flip<0>_D)를 부정 논리 곱 연산하기 위한 제 3 낸드 게이트(NAND2)와, 제 1 래치 데이터(Data_In<0>_L)와 제 3 선택 제어신호(DBI_Pass<0>_D)를 부정 논리 곱 연산하기 위한 제 4 낸드 게이트(NAND3)와, 제 2 내지 제 4 낸드 게이트(NAND1, NAND2, NAND3)의 출력신호를 부정 논리 곱 연산하여 제 1 선택 데이터(Data_In<0>_S)를 생성하기 위한 제 5 낸드 게이트(NAND4)를 포함할 수 있다. 한편 도 2에 도시된 데이터 정렬부(254)는 제 3 정렬 제어신호(Pipe_In)에 응답하여 제 1 선택 데이터(Data_In<0>_S)를 정렬하고, 정렬된 제 1 선택 데이터(Data_In<0>_S)를 출력 제어신호(Pipe_Out)에 응답하여 외부로 출력한다. 예컨대, 데이터 정렬부(254)는 파이프 레지스터를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명한다.
먼저 DBI 동작 모드에 진입한 경우 반도체 장치(200)의 동작을 설명한다. 이때, DBI 동작 모드는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 진입 가능하다.
반도체 장치(100)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 리드 동작을 수행할 수 있다.
리드 동작이 수행되면, 커맨드 제어부(210)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성한다. 그리고, 제 1 DBI 레플리카 지연부(222)는 제 1 정렬 제어신호(Pipe_In_Pre)를 DBI 판별시간만큼 지연시켜 제 2 정렬 제어신호(Pipe_In_D)를 생성하고, 커맨드 선택부(224)는 제 1 및 제 2 정렬 제어신호(Pipe_In_Pre, Pipe_In_D) 중 제 2 정렬 제어신호(Pipe_In_D)를 선택하여 제 3 정렬 제어신호(Pipe_In)로써 데이터 정렬부(254)에게 제공한다. 이때, 커맨드 선택부(224)가 제 2 정렬 제어신호(Pipe_In_D)를 선택 및 출력하는 이유는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 DBI 판별부(230)가 DBI 여부를 판별하는데 소요되는 시간(DBI 판별시간)을 보상하기 위함이다.
한편, 리드 동작이 수행되면, 셀 어레이(도면에 미도시)로부터 제 1 내지 제 64 리드 데이터(Data_In<0:63>)가 독출된다. 그러면, DBI 판별부(230)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)에 기초하여 DBI 여부를 판별하고 판별결과에 대응하는 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)를 생성한다. 자세히는, DBI 판별부(230)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>)의 일정 비트수가 갖는 값의 메이저리티(majority)를 판단하여, 그 판단결과에 따라 각 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)의 레벨을 결정하여 출력할 수 있다.
예를 들어, X8 모드로 선택되어 질때, 총 64비트의 제 1 데이터(Data_In<0:63>)가 셀 어레이로부터 독출될 수 있다. 이때 8 비트씩의 데이터의 메이저리티(majority)를 판단하여 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)가 생성할 수 있다. 예컨대, DBI 판별부(230)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>) 중 8 개의 데이터씩 8개의 그룹으로 나누고 그룹당 로우 레벨의 데이터를 카운팅함으로써 제 1 내지 제 8 DBI 판별신호(DBI_Flip<0:7>)를 생성할 수 있다.
동시에, 데이터 동기화부(240)는 제 1 내지 제 64 리드 데이터(Data_In<0:63>) 중 제 1 리드 데이터(Data_In<0>)를 DBI 판별시간만큼 지연시키기 위하여 다음과 같이 동작할 수 있다. 입력부(242)는 제 1 리드 데이터(Data_In<0>)에 응답하여 제 1 입력 데이터(Data_In<0>_I)를 생성할 수 있다. 데이터 래치부(244)는 제 1 입력 데이터(Data_In<0>_I)를 입력받아 제 2 정렬 제어신호(Pipe_In_D)에 동기시켜 제 1 래치 데이터(Data_In<0>_L)로써 출력할 수 있다.
이어서, 데이터 선택부(252)는 제 1 DBI 판별신호(DBI_Flip<0>)에 응답하여 제 1 리드 데이터(Data_In<0>), 제 1 래치 데이터(Data_In<0>_L), 제 1 반전데이터(Data_In<0>_R) 중에서 제 1 지연 데이터(Data_In<0>_D) 또는 제 1 반전 데이터(를 선택하여 데이터 정렬부(254)로 출력한다. 데이터 선택부(252)의 동작을 아래에서 자세히 설명한다.
먼저, 선택 제어부(252A)는 DBI 모드신호(DBI_Enable)를 반전하여 제 1 선택 제어신호(DBI_OFF)를 생성할 수 있다. 그리고 제 1 DBI 판별신호(DBI_Flip<0>)가 활성화시 제 2 선택 제어신호(DBI_Flip<0>_D)를 생성할 수 있다. 이와 반대로, 제 1 DBI 판별신호(DBI_Flip<0>)가 비활성화시 제 3 선택 제어신호(DBI_Pass_D<0>)를 생성할 수 있다. 반전부(252B)는 제 1 지연 데이터(Data_In<0>_L)를 반전하여 제 1 반전 데이터(Data_In<0>_R)로써 출력할 수 있다. 데이터 선택부(252C)는 제 1 반전 데이터(Data_In<0>_R)와 제 1 지연 데이터(Data_In<0>_L)를 입력받으며 제 2 선택 제어신호(DBI_Flip_D<0>)와 제 3 선택 제어신호(DBI_Pass_D<0>)에 응답하여 제 1 반전 데이터(Data_In<0>_R)와 제 1 지연 데이터(Data_In<0>_L)중 어느 하나를 제 1 선택 데이터(Data_In<0>_S)로써 출력할 수 있다.
예컨대, 제 2 선택 제어신호(DBI_Flip_D<0>)에 응답하여 제 1 반전 데이터(Data_In<0>_R)를 제 1 선택 데이터(Data_In<0>_S)로써 출력하고, 제 3 선택 제어신호(DBI_Pass_D<0>)에 응답하여 제 1 선택 데이터(Data_In<0>_S)로써 출력할 수 있다.
이때, 데이터 선택부(252)가 제 1 지연 데이터(Data_In<0>_D) 또는 제 1 반전 데이터(Data_In<0>_R)를 선택 및 출력하는 이유는 DBI 모드신호(DBI_Enable)가 활성화됨에 따라 DBI 판별부(230)가 DBI 여부를 판별하는데 소요되는 시간(DBI 판별시간)을 보상하기 위함이다.
이어서, 데이터 정렬부(254)는 데이터 선택부(252)로부터 출력되는 제 1 선택 데이터(Data_In<0>_S)를 제 3 정렬 제어신호(Pipe_In)에 응답하여 정렬하고, 출력 제어신호(Pipe_Out)에 응답하여 제 1 출력 데이터(DQ0_Dout<0>)로써 외부로 출력한다.
다음, DBI 동작 모드에서 탈출한 경우(또는 진입하지 않은 경우)의 반도체 장치(100)의 동작을 설명한다. 이때, DBI 동작 모드는 DBI 모드신호(DBI_Enable)가 비활성화됨에 따라 탈출 가능하다.
반도체 장치(100)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 리드 동작을 수행할 수 있다.
리드 동작이 수행되면, 커맨드 제어부(110)는 외부 커맨드(CS/RAS/CAS)와 외부 클럭(CK/CKB)에 응답하여 제 1 정렬 제어신호(Pipe_In_Pre)와 출력 제어신호(Pipe_Out)를 생성한다. 그리고, 커맨드 선택부(124)는 DBI 모드신호(DBI_Enable)에 응답하여 제1 및 제 2 정렬 제어신호(Pipe_In_Pre, Pipe_In_D) 중 제 1 정렬 제어신호(Pipe_In_Pre)를 선택하여 제 3 정렬 제어신호(Pipe_Out)로써 데이터 정렬부(254)에게 제공한다. 이때, DBI 레플리카 지연부(222)는 디스에이블될 수 있다.
한편, 리드 동작이 수행되면, 셀 어레이(도면에 미도시)로부터 제 1 내지 제 64 리드 데이터(Data_In<0:63>)가 독출된다. 그러면, 데이터 선택부(252)는 DBI 모드신호(DBI_Enable)에 응답하여 제 1 리드 데이터(Data_In<0>), 제 1 지연 데이터(Data_In<0>_D), 제 1 반전 데이터(Data_In<0>_R) 중 제 1 리드 데이터(Data_In<0>)를 선택하여 데이터 정렬부(154)로 출력한다.
동시에, 데이터 동기화부(240)는 DBI 모드신호(DBI_Enable)의 비활성화에 응답하여 디스에이블 될 수 있다.
데이터 선택부(252)는 DBI 모드신호(DBI_Enable)의 비활성화에 응답하고 제 2 선택 제어신호(DBI_Flip_D<0>)와 제 3 선택 제어신호(DBI_Pass_D<0>)를 비활성화한다. 그리고, 제 1 리드 데이터(Data_In<0>)는 제 1 선택 제어신호(DBI_OFF)에 응답하여 제 1 선택 데이터(Data_In<0>_S)로써 출력할 수 있다.
이어서, 데이터 정렬부(254)는 데이터 선택부(252)로부터 출력되는 제 1 선택 데이터(Data_In<0>_S)를 제 3 정렬 제어신호(Pipe_In)에 응답하여 정렬하고, 출력 제어신호(Pipe_Out)에 응답하여 제 1 출력 데이터(DQ0_Dout<0>)로써 외부로 출력한다.
이와같은 본 발명에 따르면, 비교예에 비하여 면적 및 전류가 감소되는 이점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님에 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110, 210 : 커맨드 제어부 222 : DBI 레플리카 지연부
220 : 출력 제어부 130, 224 : 커맨드 선택부
140, 230 : DBI 판별부 240 : 데이터 동기화부
250 : 데이터 출력부 252 : 데이터 선택부
170, 254 : 데이터 정렬부
120 : 제 1 DBI 레플리카 지연부
150 : 제 2 DBI 레플리카 지연부
220 : 출력 제어부 130, 224 : 커맨드 선택부
140, 230 : DBI 판별부 240 : 데이터 동기화부
250 : 데이터 출력부 252 : 데이터 선택부
170, 254 : 데이터 정렬부
120 : 제 1 DBI 레플리카 지연부
150 : 제 2 DBI 레플리카 지연부
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- 외부 커맨드와 외부 클럭에 응답하여 제 1 정렬 제어신호와 출력 제어신호를 생성하기 위한 커맨드 제어부;
복수의 제 1 데이터에 기초하여 DBI(Data bus Inversion) 여부를 판별하기 위한 DBI 판별부;
DBI 모드신호에 응답하여, 상기 제 1 정렬 제어신호와 상기 제 1 정렬 제어신호를 상기 DBI 여부를 판별하는데 소요되는 시간만큼 지연시킨 제 2 정렬 제어신호 중 어느 하나를 제 3 정렬 제어신호로써 출력하기 위한 출력 제어부;
상기 DBI 모드신호에 응답하여, 상기 복수의 제 1 데이터를 상기 제 2 정렬 제어신호에 동기 시켜 출력하기 위한 데이터 동기화부;
상기 DBI 판별부로부터 출력되는 DBI 판별신호에 응답하여, 상기 복수의 제 1 데이터 또는 상기 데이터 동기화부로부터 출력되는 복수의 제 2 데이터 또는 상기 복수의 제 2 데이터가 반전된 복수의 제 3 데이터를 출력하기 위한 데이터 선택부; 및
상기 제 3 정렬 제어신호에 응답하여 상기 데이터 선택부로부터 출력되는 복수의 제 4 데이터를 정렬하고, 그 정렬된 상기 복수의 제 4 데이터를 상기 출력 제어신호에 응답하여 외부로 출력하기 위한 데이터 정렬부
를 포함하는 반도체장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 출력 제어부는,
상기 제 1 정렬 제어신호에 응답하여 상기 제 2 정렬 제어신호를 생성하기 위한 DBI 레플리카 지연부; 및
상기 DBI 모드신호에 응답하여 상기 제 1 및 제 2 정렬 제어신호 중 어느 하나를 선택하기 위한 커맨드 선택부를 포함하는 반도체 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 데이터 동기화부는,
상기 DBI 모드신호에 응답하여 상기 복수의 제 1 데이터를 입력받기 위한 입력부; 및
상기 입력부를 통해 입력된 복수의 제 5 데이터를 상기 제 2 정렬 제어신호에 동기시켜 상기 복수의 제 2 데이터로써 출력하는 데이터 래치부를 포함하는 반도체 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 데이터 선택부는,
상기 DBI 모드신호와 상기 DBI 판별신호에 응답하여, 상기 DBI 모드신호와 반전관계인 제 1 출력선택신호와, 상기 DBI 모드신호가 활성화시 선택적으로 활성화되는 제 2 및 제 3 출력선택신호를 선택하기 위한 선택 제어부;
상기 복수의 제 2 데이터에 응답하여 상기 복수의 제 3 데이터를 출력하는 반전부; 및
상기 제 1 내지 제 3 출력선택신호에 응답하여 상기 복수의 제 1 데이터 또는 상기 복수의 제 2 데이터 또는 상기 복수의 제 3 데이터를 상기 복수의 제 4 데이터로써 출력하기 위한 선택부를 포함하는 반도체 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 데이터 선택부는 상기 DBI 모드신호가 비활성화시 상기 제 2 및 제 3 출력선택신호를 비활성화하는 반도체 장치
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 데이터 정렬부는 파이프 레지스터를 포함하는 반도체 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 커맨드 제어부는 상기 외부 커맨드에 응답하여 리드 커맨드를 생성하고, 상기 리드 커맨드에 기초하여 상기 제 1 정렬 제어신호와 상기 출력 제어신호를 예정된 시점에 생성하는 반도체 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 정렬 제어신호와 상기 출력 제어신호는 리드 커맨드로부터 파생된 반도체 장치.
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