JP2006191567A - オンチップデータ伝送制御装置及びその制御方法 - Google Patents
オンチップデータ伝送制御装置及びその制御方法 Download PDFInfo
- Publication number
- JP2006191567A JP2006191567A JP2005365212A JP2005365212A JP2006191567A JP 2006191567 A JP2006191567 A JP 2006191567A JP 2005365212 A JP2005365212 A JP 2005365212A JP 2005365212 A JP2005365212 A JP 2005365212A JP 2006191567 A JP2006191567 A JP 2006191567A
- Authority
- JP
- Japan
- Prior art keywords
- data
- unit
- phase
- inversion
- inversion flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4915—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using pattern inversion or substitution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Dram (AREA)
- Dc Digital Transmission (AREA)
- Static Random-Access Memory (AREA)
- Communication Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】オンチップデータ伝送制御装置は、入出力される現データ及び現データの1つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグ(IF)を活性化させるデータ比較部(20)と、反転フラグ(IF)が活性化されたとき、現データの位相を反転させてデータバス(GIO)に出力する第1データ反転部(30)と、反転フラグ(IF)が活性化されたとき、データバス(GIO)を介して伝送される位相が反転された現データを、位相を反転させて出力する第2データ反転部(40)とを備える。
【選択図】図2
Description
12 内部I/Oドライバ(IOSA)
14 パイプラインまたはレジスタ
16 I/Oドライバ
20 データ比較部
22 n-1レジスタ
24 nレジスタ
26 状態変化感知部
28 遷移計算部
30 第1データ反転部
40 第2データ反転部
50 遅延部
Claims (16)
- 入出力される現データ及び該現データの1つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部と、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力する第1データ反転部と、
前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第2データ反転部と
を備えることを特徴とするオンチップデータ伝送制御装置。 - 前記データ比較部及び前記第1データ反転部によるデータの伝送における遅延を補償するために、前記第2データ反転部に印加される前記反転フラグを一定時間遅延させて前記第2データ反転部に伝送する遅延部
をさらに備えることを特徴とする請求項1に記載のオンチップデータ伝送制御装置。 - 前記データ比較部が、
第1制御信号及び第2制御信号に応じて前記前データをラッチする第1レジスタと、
第3制御信号に応じて前記現データをラッチする第2レジスタと、
前記第1レジスタ及び前記第2レジスタにラッチされた前記前データ及び前記現データが入力され、これら2つのデータの位相が互いに異なる場合、状態感知信号を活性化させる状態変化感知部と、
前記状態感知信号を用いて位相が変化したビット数を検知し、位相が変化したビット数が前記所定数以上であれば、前記反転フラグを活性化させる遷移計算部と
を備えることを特徴とする請求項1または請求項2に記載のオンチップデータ伝送制御装置。 - 前記状態変化感知部が、
前記現データ及び前記前データを印加され、これら2つのデータの位相が互いに異なる場合、前記状態感知信号を活性化させる複数の排他的ORゲート
を備えることを特徴とする請求項3に記載のオンチップデータ伝送制御装置。 - 前記第1データ反転部が、
前記現データの差動データが入力され、前記反転フラグが活性化されたか否かに応じて、前記差動データを構成する2つのデータのうちの何れかを選択的に出力することを特徴とする請求項1に記載のオンチップデータ伝送制御装置。 - 前記第2データ反転部が、
前記反転フラグが活性化されたか否かに応じて、前記データバスを介して伝送されるデータ及びその反転データの何れかを選択的に出力することを特徴とする請求項1に記載のオンチップデータ伝送制御装置。 - 前記データ比較部が、
前記現データにおいて特定の位相を有するビット数を検知した後、該ビット数が前記所定数以上であれば、前記反転フラグを活性化させることを特徴とする請求項1または請求項2に記載のオンチップデータ伝送制御装置。 - 入出力される現データ及び該現データの1つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部と、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力するデータ反転部と、
前記データバスを介して伝送される位相を反転された前記現データを、一時格納した後に外部の入出力ラインに出力するデータ入出力ドライバと、
前記反転フラグを一時格納した後に外部に出力するフラグ入出力ドライバと
を備えることを特徴とするオンチップデータ伝送制御装置。 - 前記データ比較部が、
第1制御信号及び第2制御信号に応じて前記前データをラッチする第1レジスタと、
第3制御信号に応じて前記現データをラッチする第2レジスタと、
前記第1レジスタ及び前記第2レジスタにラッチされた前記前データ及び前記現データが入力され、これら2つのデータの位相が互いに異なる場合、状態感知信号を活性化させる状態変化感知部と、
前記状態感知信号を用いて位相が変化したビット数を検知し、位相が変化したビット数が前記所定数以上であれば、前記反転フラグ活性化させる遷移計算部と
を備えることを特徴とする請求項8に記載のオンチップデータ伝送制御装置。 - 前記状態変化感知部が、
前記現データ及び前記前データを印加され、これら2つのデータの位相が互いに異なる場合、前記状態感知信号を活性化させる複数の排他的ORゲート
を備えることを特徴とする請求項9に記載のオンチップデータ伝送制御装置。 - 前記データ反転部が、
前記現データの差動データが入力され、前記反転フラグが活性化されたか否かに応じて前記差動データのうちの何れかを選択的に出力することを特徴とする請求項8に記載のオンチップデータ伝送制御装置。 - 前記データ比較部が、
前記現データにおいて特定の位相を有するビット数を検知し、該ビット数が前記所定数以上であれば、前記反転フラグを活性化させることを特徴とする請求項8に記載のオンチップデータ伝送制御装置。 - 入出力される現データ及び該現データの1つ前に入力された前データの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第1ステップと、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力する第2ステップと、
前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第3ステップと
を含むことを特徴とするオンチップデータ伝送制御方法。 - 前記第2ステップが、
前記反転フラグが活性化されたか否かに応じて、前記現データの差動データを構成する2つのデータのうちの何れかを選択的に前記データバスに出力するステップであることを特徴とする請求項13に記載のオンチップデータ伝送制御方法。 - 前記第3ステップが、
前記反転フラグが活性化されたか否かに応じて、前記データバスを介して伝送されるデータ及びその反転データの何れかを選択して出力することを特徴とする請求項13に記載のオンチップデータ伝送制御方法。 - 入出力される現データ及び該現データの1つ前に入力された前データとの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第1ステップと、
前記反転フラグが活性化されたとき、入力される前記現データを反転させ、反転された該データ及び前記反転フラグを外部に出力する第2ステップと
を含むことを特徴とするオンチップデータ伝送制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040116669A KR100578219B1 (ko) | 2004-12-30 | 2004-12-30 | 온-칩 데이터 전송 제어장치 및 그 제어방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006191567A true JP2006191567A (ja) | 2006-07-20 |
Family
ID=36642093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005365212A Pending JP2006191567A (ja) | 2004-12-30 | 2005-12-19 | オンチップデータ伝送制御装置及びその制御方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7516382B2 (ja) |
JP (1) | JP2006191567A (ja) |
KR (1) | KR100578219B1 (ja) |
CN (1) | CN100462951C (ja) |
TW (1) | TWI333628B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008152870A (ja) * | 2006-12-19 | 2008-07-03 | Yokogawa Electric Corp | メモリ試験装置 |
KR100877680B1 (ko) | 2006-04-04 | 2009-01-09 | 삼성전자주식회사 | 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치 |
JP2011165225A (ja) * | 2010-02-04 | 2011-08-25 | Renesas Electronics Corp | 半導体記憶装置 |
WO2012073809A1 (ja) * | 2010-12-02 | 2012-06-07 | シャープ株式会社 | データ伝送方法および表示装置 |
JP2012531092A (ja) * | 2008-06-20 | 2012-12-06 | ラムバス・インコーポレーテッド | 周波数応答バス符号化 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7523238B2 (en) * | 2005-06-30 | 2009-04-21 | Teradyne, Inc. | Device and method to reduce simultaneous switching noise |
KR100837812B1 (ko) | 2006-12-07 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 dbi 신호 생성 장치 및 방법 |
KR20090059838A (ko) * | 2007-12-07 | 2009-06-11 | 삼성전자주식회사 | 반도체 장치에서 데이터를 전송하는 방법, 장치 및 시스템 |
KR100974223B1 (ko) | 2008-11-13 | 2010-08-06 | 주식회사 하이닉스반도체 | 데이터 버스 인버전 기능을 갖는 반도체 집적회로 |
US8364913B2 (en) | 2010-04-29 | 2013-01-29 | SK Hynix Inc. | Semiconductor memory apparatus and data input and output method thereof |
KR101145317B1 (ko) | 2010-04-29 | 2012-05-14 | 에스케이하이닉스 주식회사 | 데이터 전송회로 및 데이터 전송방법, 데이터 송/수신 시스템 |
US9237003B1 (en) * | 2011-08-05 | 2016-01-12 | Juniper Networks, Inc. | Digital bit insertion for clock recovery |
KR102123524B1 (ko) * | 2013-09-09 | 2020-06-16 | 에스케이하이닉스 주식회사 | 반도체 장치 |
TWI574161B (zh) * | 2015-11-05 | 2017-03-11 | 凌陽科技股份有限公司 | 資料傳收系統 |
KR20180057028A (ko) * | 2016-11-21 | 2018-05-30 | 에스케이하이닉스 주식회사 | 데이터 반전 회로 |
KR20190029227A (ko) * | 2017-09-12 | 2019-03-20 | 에스케이하이닉스 주식회사 | 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 |
TWI784120B (zh) * | 2019-01-17 | 2022-11-21 | 韓商愛思開海力士有限公司 | 用於儲存裝置之記憶體控制器、儲存裝置、儲存裝置之控制方法以及記錄媒體 |
US11626147B2 (en) | 2021-03-26 | 2023-04-11 | Changxin Memory Technologies, Inc. | Transmission circuit, transmission method, storage apparatus, and storage medium |
CN115129231A (zh) * | 2021-03-26 | 2022-09-30 | 长鑫存储技术有限公司 | 传输电路、方法、存储装置及存储介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334206A (ja) * | 1992-05-29 | 1993-12-17 | Toshiba Corp | インターフェース制御装置 |
JPH098671A (ja) * | 1995-06-23 | 1997-01-10 | Nec Eng Ltd | バス伝送システム |
JPH09204293A (ja) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | 並列データ伝送方式及び過半数判定回路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0870290A (ja) * | 1994-08-29 | 1996-03-12 | Fujitsu Ltd | 伝送装置の障害監視装置 |
US6243779B1 (en) * | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
KR100219285B1 (ko) * | 1996-12-06 | 1999-09-01 | 서평원 | 클럭 시스템의 데이터 전달장치 |
US6055660A (en) * | 1997-10-02 | 2000-04-25 | International Business Machines Corporation | Method for identifying SMP bus transfer errors |
JP3492268B2 (ja) * | 2000-01-18 | 2004-02-03 | 日本電気株式会社 | 半導体記憶装置 |
GB0024226D0 (en) * | 2000-10-04 | 2000-11-15 | Lsi Logic Corp | Improvements in or relating to the reduction of simultaneous switching noise in integrated circuits |
TW507128B (en) * | 2001-07-12 | 2002-10-21 | Via Tech Inc | Data memory controller supporting the data bus invert |
KR100468728B1 (ko) * | 2002-04-19 | 2005-01-29 | 삼성전자주식회사 | 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법 |
CN2544343Y (zh) * | 2002-05-22 | 2003-04-09 | 威盛电子股份有限公司 | 支持数据总线反相的数据存储控制装置 |
JP2004080553A (ja) * | 2002-08-21 | 2004-03-11 | Nec Corp | データ出力回路及びデータ出力方法 |
US6992506B2 (en) * | 2003-03-26 | 2006-01-31 | Samsung Electronics Co., Ltd. | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same |
-
2004
- 2004-12-30 KR KR1020040116669A patent/KR100578219B1/ko not_active IP Right Cessation
-
2005
- 2005-12-01 US US11/292,734 patent/US7516382B2/en not_active Expired - Fee Related
- 2005-12-01 TW TW094142302A patent/TWI333628B/zh not_active IP Right Cessation
- 2005-12-15 CN CNB2005101318084A patent/CN100462951C/zh not_active Expired - Fee Related
- 2005-12-19 JP JP2005365212A patent/JP2006191567A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334206A (ja) * | 1992-05-29 | 1993-12-17 | Toshiba Corp | インターフェース制御装置 |
JPH098671A (ja) * | 1995-06-23 | 1997-01-10 | Nec Eng Ltd | バス伝送システム |
JPH09204293A (ja) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | 並列データ伝送方式及び過半数判定回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100877680B1 (ko) | 2006-04-04 | 2009-01-09 | 삼성전자주식회사 | 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치 |
JP2008152870A (ja) * | 2006-12-19 | 2008-07-03 | Yokogawa Electric Corp | メモリ試験装置 |
JP2012531092A (ja) * | 2008-06-20 | 2012-12-06 | ラムバス・インコーポレーテッド | 周波数応答バス符号化 |
JP2011165225A (ja) * | 2010-02-04 | 2011-08-25 | Renesas Electronics Corp | 半導体記憶装置 |
WO2012073809A1 (ja) * | 2010-12-02 | 2012-06-07 | シャープ株式会社 | データ伝送方法および表示装置 |
Also Published As
Publication number | Publication date |
---|---|
TWI333628B (en) | 2010-11-21 |
US7516382B2 (en) | 2009-04-07 |
CN1797381A (zh) | 2006-07-05 |
US20060150044A1 (en) | 2006-07-06 |
TW200622884A (en) | 2006-07-01 |
CN100462951C (zh) | 2009-02-18 |
KR100578219B1 (ko) | 2006-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006191567A (ja) | オンチップデータ伝送制御装置及びその制御方法 | |
US6914829B2 (en) | Multi-stage output multiplexing circuits and methods for double data rate synchronous memory devices | |
US6178133B1 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
US8321779B2 (en) | Semiconductor device and method for operating the same | |
US6301322B1 (en) | Balanced dual-edge triggered data bit shifting circuit and method | |
US20050243608A1 (en) | Input circuit for a memory device | |
US7983095B2 (en) | Semiconductor memory apparatus | |
US7030671B2 (en) | Circuit for controlling pulse width | |
KR100753412B1 (ko) | 반도체 메모리 장치의 커맨드 디코더 회로 | |
JP2000030444A (ja) | ウェ―ブパイプライン構造の同期式メモリ装置 | |
KR102123524B1 (ko) | 반도체 장치 | |
KR20090016148A (ko) | 플립-플롭 회로, 플립-플립 회로를 포함하는 파이프라인회로, 및 플립-플롭 회로의 동작 방법 | |
US8483005B2 (en) | Internal signal generator for use in semiconductor memory device | |
US8230140B2 (en) | Latency control circuit and method using queuing design method | |
KR100518604B1 (ko) | 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법 | |
US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
US7733737B2 (en) | Semiconductor memory device using bus inversion scheme | |
CN111540392B (zh) | 时钟生成电路以及包含时钟生成电路的存储器件 | |
US6708264B1 (en) | Synchronous memory device with prefetch address counter | |
US6834015B2 (en) | Semiconductor memory device for reducing data accessing time | |
JP4767462B2 (ja) | カラムアドレスバッファ装置 | |
KR100929831B1 (ko) | 고속의 데이터 입출력을 위한 반도체 메모리 장치 | |
US6240028B1 (en) | Simplified peripheral logic for memory device | |
US8929173B1 (en) | Data strobe control device | |
CN110875068B (zh) | 存储器装置的命令在管线中计数器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120424 |