KR100219285B1 - 클럭 시스템의 데이터 전달장치 - Google Patents

클럭 시스템의 데이터 전달장치 Download PDF

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Abstract

본 발명은 주파수는 동일하지만 위상이 서로 다른 클럭간의 데이터를 에러없이 전달하도록 한 클럭 시스템의 데이터 전달장치에 관한 것이다.
종래 클럭 시스템의 데이터 전달장치는 서로 다른 시스템간의 데이터 전달시 클럭수는 맞으나 위상이 틀린 경우 에러가 발생하는 문제점이 있었다.
이것을 해결하기 위해, 본 발명은 입력되는 클럭(CKIN)에 따라 입력 활성화 신호 발생부에서 필요한 클럭(X0,X1)을 발생하고 입출력 비교로부터 출력된 신호(CKRST)에 따라 리셋되는 입력 클럭 카운터부와, 입력되는 클럭(CKIN)과 상기 입력 클럭 카운터로부터 발생된 클럭(X0,X1)에 따라 데이터를 순차적으로 래치시킬 수 있도록 저장 활성화 신호를 발생하는 입력 활성화 신호 발생부와, 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하는 제1인버터와, 상기 입력 활성화 신호 발생부로부터 발생된 저장 활성화 신호에 따라 입력 데이터(DIN)를 순차적으로 래치시켜 출력하기 위한 제1 내지 제4 디-플립플롭과, 입력되는 출력 클럭(CKOUT)에 따라 출력 선택부에 필요한 클럭을 발생하는 출력 클럭 카운터부와, 상기 입력 활성화 신호 발생부의 C포트로부터 출력된 저장 활성화 신호와 출력 클럭 카운터부로부터 출력된 출력 비교신호를 비교하여 그 결과 신호를 출력하는 입출력 비교부와, 상기 출력 클럭 카운터부로부터 출력된 신호에 따라 상기 제1 내지 제4 디-플립플롭에 의해 순차적으로 래치된 데이터를 선택하여 출력하는 출력 선택부와, 입력되는 출력 클럭(CKOUT)에 따라 상기 출력 선택부로부터 출력된 신호를 래치시켜 데이터를 출력하는 제5 디-플립플롭으로 구성된다.

Description

클럭 시스템의 데이터 전달장치
본 발명은 클럭 시스템에 관한 것으로, 특히 주파수는 동일하지만 위상이 서로 다른 클럭간의 데이터를 에러없이 전달하도록 한 클럭 시스템의 데이터 전달장치에 관한 것이다.
종래 클럭 시스템의 데이터 전달장치는 서로 다른 시스템간의 데이터 전달시 클럭수는 맞으나 위상이 틀린 경우 에러가 발생하는 문제점이 있었다.
따라서 본 발명은 주파수는 동일하지만 위상이 서로 다른 클럭간의 데이터를 에러없이 전달하도록 한 클럭 시스템의 데이터 잔달장치를 제공하는데 그 목적이 있다.
제1도는 본 발명에 의한 클럭 시스템의 데이터 전달장치의 블럭 구성도.
제2도는 제1도의 입력 클럭 카운터부의 상세 회로도.
제3도는 제1도의 입력 활성화 신호 발생부의 상세 회로도.
제4도는 제1도의 출력 클럭 카운터부의 상세 회로도.
제5도는 제1도의 입력 비교부의 상세 회로도.
제6도는 제1도의 출력 선택부의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
101 : 입력 클럭 카운터부 102 : 입력 활성화 신호 발생부
103 : 인버터 104~107 : 제1 내지 제4 디-플립플롭
108 : 출력 클럭 카운터부 109 : 입출력 비교부
110 : 출력 선택부 111 : 제5 디-플립플롭
이하, 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명에 의한 클럭 시스템의 데이터 전달장치의 블럭 구성도를 나타낸 것으로서, 입력되는 클럭(CKIN)에 따라 입력 활성화 신호 발생부(102)에서 필요한 클럭(X0,X1)을 발생하고 입출력 비교부(109)로부터 출력된 신호(CKRST)에 따라 리셋되는 입력 클럭 카운터부(101)와, 입려되는 클럭(CKIN)과 상기 입력 클럭 카운터부(101)로부터 발생된 클럭(X0,X1)에 따라 데이터를 순차적으로 래치시킬 수 있도록 저장 활성화 신호를 발생하는 입력 활성화 신호 발생부(102)와, 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하는 제1 인버터(103)와, 상기 입력 활성화 신호 발생부(102)로부터 발생된 저장 활성화 신호에 따라 입력 데이터(DIN)를 순차적으로 래치시켜 출력하기 위한 제1 내지 제4 디-플립플롭(104~107)과, 입력되는 출력 클럭(CKOUT)에 따라 출력 선택부(110)에 필요한 클럭을 발생하는 출력 클럭 카운터부(108)와, 상기 입력 활성화 신호 발생부(102)의 C 포트로부터 출력된 저장 활성화 신호와 출력 클럭 카운터부(108)로부터 출력된 출력 비교신호를 비교하여 그 결과 신호를 출력하는 입출력 비교부(109)와, 상기 출력 클럭 카운터부(108)로부터 출력된 신호에 따라 상기 제1 내지 제4 디-플립플롭(104~107)에 의해 순차적으로 래치된 데이터를 선택하여 출력하는 출력 선택부(110)와, 입력되는 출력 클럭(CKOUT)에 따라 상기 출력 선택부(110)로부터 출력된 신호를 래치시켜 데이터를 출력하는 제5 디-플립플롭(111)로 구성되어져 있다.
또한, 상기한 입력 클럭 카운터부(101)는 제2도에 도시한 바와 같이, 제6 디-플립플롭(101d)으로부터 피이드백된 신호(X0)를 인버팅하여 출력하는 제2 인버터(101a)와, 상기 제6 디-플립플롭(101d)로부터 피이드백된 신호(X0)와 제7 디-플립플롭(101e)으로부터 출력되는 신호(X1)를 배타적 논리합하여 그 결과 신호를 출력하는 제1 배타적 오어 게이트(101b)와, 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하는 제3 인버터(101c)와, 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제2 인버터(101a)로부터 인버팅된 신호를 래치시켜 출력하는 제6 디-플립플롭(101d)과, 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제1 배타적 오어 게이트(101b)로부터 배타적 논리합된 신호를 래치시켜 출력하는 제7 디-플립플롭(101e)으로 구성되어져 있다.
그리고, 상기한 입력 활성화 신호 발생부(102)는 제3도에 도시한 바와 같이, 상기 입력 클럭 카운터부(102)로부터 출력된 두 신호(X0)(X1)의 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제1 앤드 게이트(102a)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)가 인버팅된 신호와 두번째 신호(X1)를 논리곱하여 그 결과 신호를 출력하는 제2 앤드 게이트(102b)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)와 두번째 신호(X1)가 인버팅된 신호를 논립곱하여 그 결과 신호를 출력하는 제3 앤드 게이트(102c)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)를 논리곱하여 그 결과 신호를 출력하는 제4 앤드 게이트(102d)와, 상기 제1 앤드 게이트(102a)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 A 포트로 출력하는 제8 디-플립플롭(102e)와 상기 제2 앤드 게이트(102b)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 B 포트로 출력하는 제9 디-플립플롭(102f)와, 상기 제3 앤드 게이트(102c)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 C 포트로 출력하는 제10 디-플립플롭(102g)와, 상기 제4 앤드 게이트(102d)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 D 포트로 출력하는 제11 디-플립플롭(102h)으로 구성되어져 있다.
또한, 상기한 출력 클럭 카운터부(108)는 제4도에 도시한 바와 같이, 제12 디-플립플롭(108c)으로부터 출력되는 신호(Y0)를 피이드백하여 인버팅하여 출력하는 제4 인버터(108a)와, 상기 제12 디-플립플롭(108c)으로부터 피이드백된 신호(Y0)와 제13 디-플립플롭(108d)으로부터 출력되는 신호(Y1)를 배타적 논리합하여 그 결과 신호를 출력하는 제2 배타적 오어 게이트(108b)와, 입력되는 출력 클럭(CKOUT)에 따라 상기 제4 인버터(108a)로부터 인버팅된 신호를 래치시켜 출력하는 제12 디-플립플롭(108c)과, 상기 입력되는 출력 클럭(CKOUT)에 따라 상기 제2 배타적 오어 게이트(108b)로부터 배타적 논리합된 신호를 래치시켜 출력하는 제13 디-플립플롭(108d)과, 상기 제12 디-플립플롭(108c)으로부터 출력되는 신호(Y0)와 제13 디-플립플롭(108d)으로부터 출력되는 신호가 인버팅된 신호(Y1)를 논리곱하여 그 결과 신호로 비교 출력 신호(OUTCMP)를 출력하는 제5 앤드 게이트(108e)로 구성되어져 있다.
그리고, 상기한 입출력 비교부(109)는 제5도에 도시한 바와 같이, 상기 출력 클럭 카운터부(108)로부터 출력되는 출력 비교신호(OUTCMP)와 입력 활성화 신호 발생부(102)의 C 포트를 통해 출력되는 신호를 논리곱하여 그 결과 클럭 리셋신호(CKRST)를 출력하는 제6 앤드 게이트(109a)로 구성되어져 있다.
또한, 상기한 출력 선택부(110)는 제6도에 도시한 바와 같이, 상기 제1 디-플립플롭(104)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제7 앤드 게이트(110a)와, 상기 제2 디-플립플롭(105)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제8 앤드 게이트(110b)와, 상기 제3 디-플립플롭(106)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제9 앤드 게이트(110c)와, 상기 제4 디-플립플롭(107)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제10 앤드 게이트(110d)와, 상기 제7, 제8 앤드 게이트(110a)(110b)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제1 오어 게이트(110e)와, 상기 제9, 제10 앤드 게이트(110c)(110d)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제2 오어 게이트(110f)와, 상기 제1 오어 게이트(110e)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제11 앤드 게이트(110g)와, 상기 제2 오어 게이트(110f)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제12 앤드 게이트(110h)와, 상기 제11, 제12 앤드 게이트(110g)(110h)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제3 오어 게이트(110i)로 구성되어져 있다.
이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 제2도 내지 제6도를 참조하여 설명하면 다음과 같다.
먼저, 입력 클럭 카운터부(101)는 입력되는 클럭(CKIN)에 따라 입력 활성화 신호 발생부(102)에서 필요한 클럭을 발생하게 된다.
즉, 입력 클럭 카운터부(101)내의 제2 인버터(101a)는 제6 디-플립플롭(101d)으로부터 피이드백된 신호(X0)를 인버팅하여 출력하게 된다.
또한, 제1 배타적 오어 게이트(101b)는 상기 제6 디-플립플롭(101d)으로부터 피이드백된 신호(X0)와 제7 디-플립플롭(101e)으로부터 출력되는 신호(X1)를 배타적 논리합하여 그 결과 신호를 출력하게 된다.
그리고, 제3 인버터(101c)는 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하게 된다.
그러면, 제6 디-플립플롭(101d)은 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제2 인버터(101a)로부터 인버팅된 신호를 래치시켜 출력하게 된다.
아울러, 제7 디-플립플롭(101e)은 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제 1 배타적 오어 게이트(101b)로부터 배타적 논리합된 신호를 래치시켜 출력하게 된다.
여기서, 입력 클럭 카운터부(101)는 입출력 비교부(109)로부터 출력된 신호에 따라 리셋되게 된다.
그러면, 입력 활성화 신호 발생부(102)는 입력되는 클럭(CKIN)에 따라 상기 입력 클럭 카운터부(101)로부터 발생된 클럭에 따라 데이터를 순차적으로 래치시킬 수 있도록 저장 활성화 신호를 발생하게 된다.
즉, 입력 활성화 신호 발생부(102)내의 제1 앤드 게이트(102a)는 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)의 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
아울러, 제2 앤드 게이트(102b)는 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)가 인버팅된 신호와 두번째 신호(X1)를 논리곱하여 그 결과 신호를 출력하게 된다.
그리고, 제3 앤드 게이트(102c)는 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)와 두번째 신호(X1)가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
아울러, 제4 앤드 게이트(102d)는 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)를 논리곱하여 그 결과 신호를 출력하게 된다.
그러면, 제8 디-플립플롭(102e)은 상기 제1 앤드 게이트(102a)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 A 포트로 출력하게 된다.
아울러, 제9 디-플립플롭(102f)은 상기 제2 앤드 게이트(102b)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 B 포트로 출력하게 된다.
그리고, 제10 디-플립플롭(102g)은 상기 제3 앤드 게이트(102c)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 C 포트로 출력하게 된다.
아울러, 제11 디-플립플롭(102h)은 상기 제4 앤드 게이트(102d)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 D 포트로 출력하게 된다.
또한, 제1 인버터(103)는 입력되는 클럭(CKIN)을 인버팅하여 그 결고 신호를 출력하게 된다.
그러면, 제1 내지 제4 디-플립플롭(104~107)은 상기 입력 활성화 신호 발생부(102)의 A~D 포트로부터 출력된 저장 활성화 신호에 따라 입력 데이터(DIN)를 순차적으로 래치시켜 출력하게 된다.
한편, 출력 클럭 카운터부(108)는 입력되는 출력 클럭(CKOUT)에 따라 출력 선택부(110)에 필요한 클럭을 발생하게 된다.
즉, 출력 클럭 카운터부(108)내의 제4 인버터(108a)는 제12 디-플립플롭(101c)으로부터 출력되는 신호(Y0)를 피이드백하여 인버팅하여 출력하게 된다.
아울러, 제2 배타적 오어 게이트(108b)는 상기 제12 디-플립플롭(101c)으로부터 피이드백된 신호(Y0)와 제13 디-플립플롭(101d)으로부터 출력되는 신호(Y1)를 배타적 논리합하여 그 결과 신호를 출력하게 된다.
그러면, 제12 디-플립플롭(108c)는 입력되는 출력 클럭(CKOUT)에 따라 상기 제4 인버터(101a)로부터 인버팅된 신호를 래치시켜 출력하게 된다.
아울러, 제13 디-플립플롭(108d)은 상기 입력되는 출력 클럭(CKOUT)에 따라 상기 제2 배타적 오어 게이트(108b)로부터 배타적 논리합된 신호를 래치시켜 출력하게 된다.
이에 따라, 제5 앤드 게이트(108e)은 상기 제12 디-플립플롭(108c)으로부터 출력되는 신호(Y0)와 제13 디-플립플롭(108d)으로부터 출력되는 신호가 인버팅된 신호(Y1)를 논리곱하여 그 결과 신호로 비교 출력 신호(OUTCMP)를 출력하게 된다.
그러면, 입출력기 비교부(109)는 상기 입력 활성화 신호 발생부(102)의 C 포트로부터 출력된 저장 활성화 신호와 출력 클럭 카운터부(108)로부터 출력된 출력 비교신호를 비교하여 그 결과 신호를 출력하게 된다.
즉, 입출력 비교부(109)내의 제6 앤드 게이트(109a)는 상기 출력 클럭 카운터부(108)로부터 출력되는 출력 비교신호(OUTCMP)와 입력 활성화 신호 발생부(102)의 C 포트를 통해 출력되는 신호를 논리곱하여 그 결과 클럭 리셋신호(CKRST)를 출력하게 된다.
이에 따라, 출력 선택부(110)는 상기 출력 클럭 카운터부(108)로부터 출력된 신호에 따라 상기 제1 내지 제4 디-플립플롭(104~107)에 의해 순차적으로 래치된 데이터를 선택하여 출력하게 된다.
즉, 출력 선택부(110)내의 제7 앤드 게이트(110a)는 상기 제1 디-플립플롭(104)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
아울러, 제8 앤드 게이트(110b)는 상기 제2 디-플립플롭(105)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
그리고, 제9 앤드 게이트(110c)는 상기 제3 디-플립플롭(106)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
아울러, 제10 앤드 게이트(110d)는 상기 제4 디-플립플롭(107)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
그러면, 제1 오어 게이트(110e)는 상기 제7, 제8 앤드 게이트(110a)(110b)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하게 된다.
아울러, 제2 오어 게이트(110f)는 상기 제9, 제10 앤드 게이트(110c)(110d)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하게 된다.
이에 따라, 제11 앤드 게이트(110g)는 상기 제1 오어 게이트(110e)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호의 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
아울러, 제12 앤드 게이트(110h)는 상기 제2 오어 게이트(110f)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하게 된다.
그러면, 제3 오어 게이트(110i)는 상기 제9, 제10 앤드 게이트(110g)(110h)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하게 된다.
그러면, 제5 디-플립플롭(111)는 입력되는 출력 클럭(CKOUT)에 따라 상기 출력 선택부(110)로부터 출력된 신호를 래치시켜 데이터 신호(DOUT)를 출력하게 된다.
이상에서 설명한 바와 같이 본 발명은 주파수는 동일하지만 위상이 서로 다른 클럭간의 데이터를 에러없이 전달할 수 있는 효과가 있다.

Claims (6)

  1. 입력되는 클럭(CKIN)에 따라 입력 활성화 신호 발생부(102)에서 필요한 클럭(X0,X1)을 발생하고 입출력 비교부(109)로부터 출력된 신호(CKRST)에 따라 리셋되는 입력 클럭 카운터부(101)와, 입력되는 클럭(CKIN)과 상기 입력 클럭 카운터부(101)로부터 발생된 클럭(X0,X1)에 따라 데이터를 순차적으로 래치시킬 수 있도록 저장 활성화 신호를 발생하는 입력 활성화 신호 발생부(102)와, 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하는 제1 인버터(103)와, 상기 입력 활성화 신호 발생부(102)로부터 발생된 저장 활성화 신호에 따라 입력 데이터(DIN)를 순차적으로 래치시켜 출력하기 위한 제1 내지 제4 디-플립플롭(104~107)과, 입력되는 출력 클럭(CKOUT)에 따라 출력 선택부(110)에 필요한 클럭을 발생하는 출력 클럭 카운터부(108)와, 상기 입력 활성화 신호 발생부(102)의 C 포트로부터 출력된 저장 활성화 신호와 출력 클럭 카운터부(108)로부터 출력된 출력 비교신호를 비교하여 그 결과 신호를 출력하는 입출력 비교부(109)와, 상기 출력 클럭 카운터부(108)으로부터 출력된 신호에 따라 상기 제1 내지 재4 디-플립플롭(104~107)에 의해 순차적으로 래치된 데이터를 선택하여 출력하는 출력 선택부(110)와, 입력되는 출력 클럭(CKOUT)에 따라 상기 출력 선택부(110)로부터 출력된 신호를 래치시켜 데이터를 출력하는 제5 디-플립플롭(111)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 잔달장치
  2. 제1항에 있어서, 상기 입력 클럭 카운터부(101)는 제6 디-플립플롭(101d)으로부터 피이드백된 신호(X0)를 인버팅하여 출력하는 제2 인버터(101a)와, 상기 제6 디-플립플롭(101d)로부터 피이드백된 신호(X0)와 제7 디-플립플롭(101e)으로부터 출력되는 신호(X1)를 배타적 논리합하여 그 결과 신호를 출력하는 제1 배타적 오어 게이트(101b)와, 입력되는 클럭(CKIN)을 인버팅하여 그 결과 신호를 출력하는 제3 인버터(101c)와, 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제2 인버터(101a)로부터 인버팅된 신호를 래치시켜 출력하는 제6 디-플립플롭(101d)과, 상기 제3 인버터(101c)로부터 인버팅된 신호에 따라 상기 제1 배타적 오어 게이트(101b)로부터 배타적 논리합된 신호를 래치시켜 출력하는 제7 디-플립플롭(101e)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 전달장치.
  3. 제1항에 있어서, 상기 입력 활성화 신호 발생부(102)는 상기 입력 클럭 카운터부(102)로부터 출력된 두 신호(X0)(X1)의 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제1 앤드 게이트(102a)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)가 인버팅된 신호와 두번째 신호(X1)를 논리곱하여 그 결과 신호를 출력하는 제2 앤드 게이트(102b)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)중 첫번째 신호(X0)와 두번째 신호(X1)가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제3 앤드 게이트(102c)와, 상기 입력 클럭 카운터부(101)로부터 출력된 두 신호(X0)(X1)를 논리곱하여 그 결과 신호를 출력하는 제4 앤드 게이트(102d)와, 상기 제1 앤드 게이트(102a)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 A 포트로 출력하는 제8 디-플립플롭(102e)와, 상기 제2 앤드 게이트(102b)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 B 포트로 출력하는 제9 디-플립플롭(102f)와, 상기 제3 앤드 게이트(102c)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 C 포트로 출력하는 제10 디-플립플롭(102g)와, 상기 제4 앤드 게이트(102d)로부터 출력된 신호를 입력되는 클럭(CKIN)에 따라 래치시켜 D 포토로 출력하는 제11 디-플립플롭(102h)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 전달장치.
  4. 제1항에 있어서, 상기 출력 클럭 카운터부(108)는 제12 디-플립플롭(108c)으로부터 출력되는 신호(Y0)를 피이드백하여 인버팅하여 출력하는 제4 인버터(108a)와, 상기 제12 디-플립플롭(108c)으로부터 피이드백된 신호(Y0)와 제13 디-플립플롭(108d)으로부터 출력되는 신호(Y1)를 배타적 논리합하여 그 결과 신호를 출력하는 제2 배타적 오어 게이트(108b)와, 입력되는 출력 클럭(CKOUT)에 따라 상기 제4 인버터(108a)로부터 인버팅된 신호를 래치시켜 출력하는 제12 디-플립플롭(108c)과, 상기 입력되는 출력 클럭(CKOUT)에 따라 상기 제2 배타적 오어 게이트(108b)로부터 배타적 논리합된 신호를 래치시켜 출력하는 제13 디-플립플롭(108d)과, 상기 제12 디-플립플롭(108c)으로부터 출력되는 신호(Y0)와 제13 디-플립플롭(108d)으로부터 출력되는 신호가 인버팅된 신호(Y1)를 논리곱하여 그 결과 신호로 비교 출력 신호(OUTCMP)를 출력하는 제5 앤드 게이트(108e)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 전달장치.
  5. 제1항에 있어서, 상기 입출력 비교부(109)는 상기 출력 클럭 카운터부(108)로부터 출력되는 출력 비교신호(OUTCMP)와 입력 활성화 신호 발생부(102)의 C포트를 통해 출력되는 신호를 논리곱하여 그 결과 클럭 리셋신호(CKRST)를 출력하는 제6 앤드 게이트(109a)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 전달장치.
  6. 제1항에 있어서, 상기 출력 선택부(110)은 상기 제1 디-플립플롭(104)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출려하는 제7 앤드 게이트(110a)와, 상기 제2 디-플립플롭(105)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제8 앤드 게이트(110b)와, 상기 제3 디-플립플롭(106)으로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제9 앤드 게이트(110c)와, 상기 제4 디-플립플롭(107)로부터 래치된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제10 앤드 게이트(110d)와, 상기 제7, 제8 앤드 게이트(110a)(110b)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제1 오어 게이트(110e)와, 상기 제9, 제10 앤드 게이트(110c)(110d)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제2 오어 게이트(110f)와, 상기 제1 오어 게이트(110e)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제11 앤드 게이트(110g)와, 상기 제2 오어 게이트(110f)로부터 출력된 신호와 출력 클럭 카운터부(108)로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제12 앤드 게이트(110h)와, 상기 제11, 제12 앤드 게이트(110g)(110h)로부터 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 제3 오어 게이트(110i)를 포함하여 구성된 것을 특징으로 한 클럭 시스템의 데이터 전달장치.
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