KR100792438B1 - 입력 데이타 래치 회로 - Google Patents

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Abstract

본 발명은 입력 데이타 래치 회로 및 방법에 관한 것으로서, 특히, 래치 회로의 구조를 개선하여 반도체 메모리 장치의 면적을 줄임과 동시에 불필요한 전류의 소모를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 라이트 명령에 따라 입력 데이타를 버퍼링하여 입력신호를 출력하는 버퍼와, 제 1데이타 스트로브 신호에 얼라인하여 입력신호를 래치하고 제 1라이징 데이타를 출력하는 제 1래치와, 제 2데이타 스트로브 신호에 얼라인하여 입력신호를 래치하고 제 1폴링 데이타를 출력하는 제 2래치, 및 제 2데이타 스트로브 신호에 얼라인하여 제 1라이징 데이타를 래치하고 제 2라이징 데이타를 출력하는 제 3래치를 구비하고, 입력신호를 래치하는 제 1래치와 제 2래치는 동일한 회로 구성을 가지며, 제 3래치는 제 1래치 및 제 2래치와 서로 상이한 회로 구성을 포함한다.
메모리, 데이타, 입력, 래치

Description

입력 데이타 래치 회로{Circuit for latch input data}
도 1은 종래의 입력 데이타 래치 회로에 관한 구성도.
도 2는 본 발명에 따른 입력 데이타 래치 회로에 관한 구성도.
도 3은 도 2의 래치 A에 관한 상세 회로도.
도 4는 도 2의 래치 B에 관한 상세 회로도.
본 발명은 입력 데이타 래치 회로 및 방법에 관한 것으로서, 특히, 각각의 래치 회로의 구성을 상이하게 구현하여 반도체 메모리 장치의 면적을 줄임과 동시에 불필요한 전류의 소모를 감소시킬 수 있도록 하는 기술이다.
도 1은 종래의 입력 데이타 래치 회로에 관한 구성도이다.
종래의 입력 데이타 래치 회로는 버퍼(1)와, 동일한 구성을 갖는 복수개의 래치 A(10~16)를 구비한다.
여기서, 버퍼(1)는 라이트 신호 WT에 따라 입력 데이타 DIN를 버퍼링하여 입력신호 IN,INb를 출력한다. 그리고, 래치 A(10)는 데이타 스트로브 신호 DQSRP에 따라 입력신호 IN,INb를 래치하여 라이징 데이타 RD1을 출력한다. 래치 A(11)는 데이타 스트로브 신호 DQSFP에 따라 라이징 데이타 RD1을 래치하여 라이징 데이타 ARD0를 출력한다. 래치 A(12)는 데이타 스트로브 신호 DQSRP에 따라 라이징 데이타 ARD0를 래치하여 라이징 데이타 RD1을 출력한다. 래치 A(13)는 데이타 스트로브 신호 DQSFP에 따라 라이징 데이타 RD1를 래치하여 라이징 데이타 ARD1를 출력한다.
또한, 래치 A(14)는 데이타 스트로브 신호 DQSFP에 따라 입력신호 IN,INb를 래치하여 폴링 데이타 AFD0을 출력한다. 래치 A(15)는 데이타 스트로브 신호 DQSRP에 따라 폴링 데이타 AFD0를 래치하여 폴링 데이타 FD1을 출력한다. 래치 A(15)는 데이타 스트로브 신호 DQSFP에 따라 폴링 데이타 FD1를 래치하여 폴링 데이타 AFD1을 출력한다.
그런데, 종래의 입력 데이타 래치 회로에서 입력신호 IN,INb를 래치하는 것은 래치 A(10,14)에 한정된다. 따라서, 래치 회로의 구현시 입력신호 IN,INb를 직접적으로 래치하기 위한 래치 A(10,14)의 구성만 같으면 된다. 나머지 래치 A(11~13,15,16)의 회로는 데이타 스트로브 신호 DQSRP,DQSFP에 얼라인(Align)하여 입력신호를 래치하기만 하면 되기 때문에, 래치 A(10,14)의 회로와 동일한 타입의 회로를 구현하는 것이 불필요하다.
그럼에도 불구하고, 종래의 입력 데이타 래치 회로는 복수개의 래치 A(10~16)가 모두 동일한 타입의 회로로 구현된다. 이에 따라, 래치 회로의 구현시 큰 면적을 차지하게 되고 전류 소모가 불필요하게 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 특히, 입력신호를 직접적으로 래치하는 래치 회로의 구성은 동일하게 구현하고, 그 이외의 나머지 래치 회로의 구성을 상이하게 구현하여 전체적인 반도체 메모리 장치의 면적을 줄임과 동시에 불필요한 전류의 소모를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 입력 데이타 래치 회로는, 라이트 명령에 따라 입력 데이타를 버퍼링하여 입력신호를 출력하는 버퍼; 제 1데이타 스트로브 신호에 얼라인하여 입력신호를 래치하고 제 1라이징 데이타를 출력하는 제 1래치; 제 2데이타 스트로브 신호에 얼라인하여 입력신호를 래치하고 제 1폴링 데이타를 출력하는 제 2래치; 및 제 2데이타 스트로브 신호에 얼라인하여 제 1라이징 데이타를 래치하고 제 2라이징 데이타를 출력하는 제 3래치를 구비하고, 입력신호를 래치하는 제 1래치와 제 2래치는 동일한 회로 구성을 가지며, 제 3래치는 제 1래치 및 제 2래치와 서로 상이한 회로 구성을 가지는 것을 특징으로 한다.
삭제
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 입력 데이타 래치 회로에 관한 구성도이다.
본 발명은 버퍼(100)와, 동일한 구성을 갖는 래치 A(200,210), 및 동일한 구성을 갖는 복수개의 래치 B(300~340)를 구비한다.
여기서, 버퍼(100)는 라이트 신호 WT에 따라 입력 데이타 DIN를 버퍼링하여 입력신호 IN,INb를 출력한다. 그리고, 래치 A(200)는 데이타 스트로브 신호 DQSRP에 따라 입력신호 IN,INb를 래치하여 라이징 데이타 RD0을 출력한다. 래치 A(210)는 데이타 스트로브 신호 DQSFP에 따라 입력신호 IN,INb를 래치하여 폴링 데이타 AFD0를 출력한다.
여기서, 래치 A(200)와 래치 A(210)는 동일한 타입의 회로로 구현된다. 그리고, 제 1데이타 스트로브 신호는 클럭의 라이징 에지에서 활성화되는 라이징 데이타 스트로브 신호이다. 또한, 제 2데이타 스트로브 신호는 클럭의 폴링 에지에서 활성화되는 폴링 데이타 스트로브 신호이다.
그리고, 래치 B(300)는 데이타 스트로브 신호 DQSFP에 따라 라이징 데이타 RD0을 래치하여 라이징 데이타 ARD0를 출력한다. 래치 B(310)는 데이타 스트로브 신호 DQSRP에 따라 라이징 데이타 ARD0를 래치하여 라이징 데이타 RD1을 출력한다. 래치 B(320)는 데이타 스트로브 신호 DQSFP에 따라 폴링 데이타 AFD0를 래치하여 폴링 데이타 FD1를 출력한다.
또한, 래치 B(330)는 데이타 스트로브 신호 DQSFP에 따라 라이징 데이타 RF1를 래치하여 라이징 데이타 ARD1을 출력한다. 래치 B(340)는 데이타 스트로브 신호DQSFP에 따라 폴링 데이타 FD1를 래치하여 폴링 데이타 AFD1을 출력한다. 여기서, 복수개의 래치 B(300~340)는 모두 동일한 타입의 회로로 구현된다.
도 3은 도 2의 래치 A(200,210)에 관한 상세 회로도이다. 여기서, 래치 A(200)와 래치 A(210)의 구성은 동일하므로 본 발명에서는 래치 A(200) 상세 구성을 그 실시예로 설명한다.
래치 A(200)는 증폭부(201)와, 구동부(202) 및 래치부(203)를 구비한다. 여기서, 증폭부(201)는 복수개의 PMOS트랜지스터 P1~P5와, 복수개의 NMOS트랜지스터 N1~N5를 구비한다.
PMOS트랜지스터 P1,P2는 전원전압단과 NMOS트랜지스터 N1 사이에 병렬 연결된다. PMOS트랜지스터 P1는 게이트 단자를 통해 데이타 스트로브 신호 DQSRP가 인가된다. PMOS트랜지스터 P2는 게이트 단자가 NMOS트랜지스터 N1의 게이트 단자와 공통 연결된다. PMOS트랜지스터 P3는 PMOS트랜지스터 P2,P3의 게이트 단자 사이에 연결되어 게이트 단자를 통해 데이타 스트로브 신호 DQSRP가 인가된다.
그리고, PMOS트랜지스터 P4,P5는 전원전압단과 NMOS트랜지스터 N2 사이에 병렬 연결된다. PMOS트랜지스터 P5는 게이트 단자를 통해 데이타 스트로브 신호 DQSRP가 인가된다. PMOS트랜지스터 P4는 게이트 단자가 NMOS트랜지스터 N2의 게이트 단자와 공통 연결된다.
또한, NMOS트랜지스터 N1는 PMOS트랜지스터 P1,P2와 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P2와 공통 연결된다. NMOS트랜지스터 N2는 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N4 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P4와 공통 연결된다.
NMOS트랜지스터 N3는 NMOS트랜지스터 N1와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 입력신호 IN가 인가된다. NMOS트랜지스터 N4는 NMOS트랜지스터 N2와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 반전된 입력신호 INb가 인가된다. NMOS트랜지스터 N5는 NMOS트랜지스터 N3,N4와 접지전압단 사이에 연결되어 게이트 단자를 통해 데이타 스트로브 신호 DQSRP가 인가된다.
또한, 구동부(202)는 복수개의 인버터 IV1~IV3와, PMOS트랜지스터 P6 및 NMOS트랜지스터 N6를 구비한다.
인버터 IV1,IV2는 노드 (C)의 출력을 비반전 지연하고, 인버터 IV3는 노드 (B)의 출력을 반전한다. PMOS트랜지스터 P6와 NMOS트랜지스터 N6는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P6는 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. NMOS트랜지스터 N6는 게이트 단자를 통해 인버터 IV3의 출력이 인가된다.
또한, 래치부(203)는 래치 IV4,IV5를 구비하여 구동부(20)의 출력을 일정시간 동안 래치하여 라이징 데이타 RD0를 출력한다.
도 4는 도 2의 래치 B(300~340)에 관한 상세 회로도이다. 여기서, 복수개의 래치 B(300~340)의 구성은 모두 동일하므로 본 발명에서는 래치 B(300) 상세 구성을 그 실시예로 설명한다.
래치 B(300)는 인버터 IV6~IV9와, 전송게이트 T1을 구비한다. 여기서, 전송게이트 T1는 PMOS 단자를 통해 인버터 IV6에 의해 반전된 데이타 스트로브 신호 DQSFP가 인가된다. 그리고, NMOS 단자를 통해 데이타 스트로브 신호 DQSFP가 인가되어 라이징 데이타 RD0를 선택적으로 출력한다. 래치 IV7,IV8는 전송게이트 T1의 출력을 일정시간 동안 래치한다. 인버터 IV9는 래치 IV7,IV8의 출력을 반전하여 라이징 데이타 ARD0를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 라이트 동작을 수행하기 위해 칩셋(Chipset)에서 입력 데이타 DIN가 버퍼(100)에 인가될 경우, 입력 데이타 DIN는 하이 레벨의 전압 VIH 또는 로우 레벨의 전압 VIL으로 인가된다.
이후에, 버퍼(100)는 라이트 명령 WT에 따라 입력 데이타 DIN를 버퍼링하여 인에이블 또는 디스에이블함으로써 내부 입력신호 IN,INb를 래치 A(200)와 래치 A(210)에 출력한다. 이때, 래치 A(200)와 래치 A(210)는 도 3과 같은 동일한 타입의 회로를 가지며, 각각 데이타 스트로브 신호 DQSRP,DQSFP에 따라 래치 동작이 제어된다.
즉, 래치 A(200)는 데이타 스트로브 신호 DQSRP에 따라 버퍼(100)로부터 인가되는 입력신호 IN,INb를 버퍼링하여 라이징 데이타 RD0를 출력하며, 래치 A(210) 는 데이타 스트로브 신호 DQSFP에 따라 버퍼(100)로부터 인가되는 입력신호 IN,INb를 버퍼링하여 폴링 데이타 AFD0를 출력한다.
여기서, 입력신호 IN,INb를 래치하는 역할은 래치 A(200,210)가 수행한다. 따라서, 래치 회로의 구현시 입력신호 IN,INb를 직접적으로 래치하기 위한 래치 A(200,210)의 구성만 같으면 된다.
그리고, 나머지 복수개의 래치 B(300~340)의 회로는 데이타 스트로브 신호 DQSRP,DQSFP에 얼라인(Align)하여 입력신호를 래치하기만 하면 되기 때문에, 래치 A(200,210)의 회로와 동일한 타입의 회로를 구현하지 않아도 된다.
한편, 래치 A(200,210)는 데이타 스트로브 신호 DQSRP,DQSFP에 따라 각각 스트로브된다. 즉, 데이타 스트로브 신호 DQSRP,DQSFP가 로우에서 하이로 인에이블 되면, NMOS트랜지스터 N5가 턴온된다. 이에 따라, NMOS트랜지스터 N3,N4의 소스 단자에 접지전압이 인가되고, 턴온 상태였던 PMOS트랜지스터 P3는 턴오프된다.
이후에, 입력신호 IN가 하이가 되면 NMOS트랜지스터 N3가 턴온되어 NMOS트랜지스터 N1의 드레인 단자에 접지전압이 인가된다. 그리고, 입력신호 INb가 로우가 되면 NMOS트랜지스터 N4가 턴오프된다. 이때, PMOS트랜지스터 P3가 턴오프되기 이전에는 NMOS트랜지스터 N1가 턴온된다. 이에 따라, NMOS트랜지스터 N6가 턴온되어 구동부(202)의 출력이 로우가 되고, 라이징 데이타 RD0가 하이가 된다.
반면에, 입력신호 INb가 하이가 되면 NMOS트랜지스터 N2의 소스단자에 접지전압이 인가된다. 이때, PMOS트랜지스터 P3가 턴오프되기 이전에는 NMOS트랜지스터 N2가 전원전압 VDD 레벨이 되어 NMOS트랜지스터 N2가 턴온되고, 노드 (C)가 접 지전압 레벨이 된다. 그리고, PMOS트랜지스터 P6가 턴온되어 구동부(202)의 출력이 하이가 되고 라징 데이타 RD0가 로우가 된다.
그리고, 데이타 스트로브 신호 DQSRP,DQSFP가 하이가 되면, 전송게이트 T1가 턴온된다. 이에 따라, 라이징 데이타 RD0가 래치 IV7,IV8에 출력되어 일정시간 동안 래치되고, 데이타 스트로브 신호 DQSRP,DQSFP에 얼라인하여 인버터 IV9에 의해 반전된 라이징 데이타 ARD0가 출력된다.
이상에서 설명한 바와 같이, 본 발명은 각각의 래치 회로의 구성을 상이하게 구현하여 반도체 메모리 장치의 면적을 줄임과 동시에 불필요한 전류의 소모를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 라이트 명령에 따라 입력 데이타를 버퍼링하여 입력신호를 출력하는 버퍼;
    제 1데이타 스트로브 신호에 얼라인하여 상기 입력신호를 래치하고 제 1라이징 데이타를 출력하는 제 1래치;
    제 2데이타 스트로브 신호에 얼라인하여 상기 입력신호를 래치하고 제 1폴링 데이타를 출력하는 제 2래치; 및
    상기 제 2데이타 스트로브 신호에 얼라인하여 상기 제 1라이징 데이타를 래치하고 제 2라이징 데이타를 출력하는 제 3래치를 구비하고,
    상기 입력신호를 래치하는 상기 제 1래치와 상기 제 2래치는 동일한 회로 구성을 가지며, 상기 제 3래치는 상기 제 1래치 및 상기 제 2래치와 서로 상이한 회로 구성을 가지는 것을 특징으로 하는 입력 데이타 래치 회로.
  2. 제 1항에 있어서,
    상기 제 1데이타 스트로브 신호와 상기 제 2데이타 스트로브 신호에 얼라인하여 상기 제 2라이징 데이타와 상기 제 1폴링 데이타를 순차적으로 래치하고, 상기 제 3래치와 동일한 회로 구성을 갖는 복수개의 래치를 더 구비함을 특징으로 하는 입력 데이타 래치 회로.
  3. 제 1항에 있어서, 상기 제 1데이타 스트로브 신호는 클럭의 라이징 에지에서 활성화되는 라이징 데이타 스트로브 신호임을 특징으로 하는 입력 데이타 래치 회로.
  4. 제 1항 또는 제 3항에 있어서, 상기 제 2데이타 스트로브 신호는 클럭의 폴링 에지에서 활성화되는 폴링 데이타 스트로브 신호임을 특징으로 하는 입력 데이타 래치 회로.
  5. 제 1항에 있어서, 상기 제 1래치와 상기 제 2래치 각각은
    상기 제 1 또는 제 2데이타 스트로브 신호의 활성화시 상기 입력신호를 증폭하여 출력하는 증폭부;
    상기 입력신호 및 반전된 상기 입력신호의 활성화 상태에 따라 선택적으로 활성화되어 전원전압 또는 접지전압 레벨을 갖는 출력신호를 출력하는 구동부; 및
    상기 출력신호를 일정시간 동안 래치하여 상기 제 1라이징 데이타 또는 상기 제 1폴링 데이타를 출력하는 제 1래치부를 구비함을 특징으로 하는 입력 데이타 래치 회로.
  6. 제 1항에 있어서, 상기 제 3래치는
    상기 제 2데이타 스트로브 신호의 활성화 상태에 따라 상기 제 1라이징 데이타를 선택적으로 출력하는 전송게이트;
    상기 전송게이트의 출력신호를 일정시간 동안 래치하는 제 2래치부; 및
    상기 제 2래치부의 출력을 반전하여 상기 제 2라이징 데이타를 출력하는 인버터를 구비함을 특징으로 하는 입력 데이타 래치 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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