KR20050064325A - 반도체 장치용 입력 래치 - Google Patents
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Abstract
본 발명은 클락 신호에 의하여 제어되는 반도체 장치용 입력 래치에 관한 것이다.
본 발명의 반도체 장치용 입력 래치는 입력 신호를 수신하는 제 1 래치, 제어 신호를 수신하여 상기 제 1 래치의 동작을 제어하는 제어 신호 수신부, 상기 제 1 래치의 출력신호를 수신하는 제 1 출력부, 상기 제어 신호 수신부의 출력 신호에 의하여 턴온/오프되며, 상기 제 1 출력부의 출력신호를 수신하여 제 2 출력부로 전달하는 스위칭부를 구비한다.
본 발명의 입력 래치는 레이아웃면에서 매우 효율적이며, 이 때문에 고집적화되어가는 최근의 반도체 장치에 유용하게 적용할 수 있다.
Description
본 발명은 클락 신호에 의하여 제어되는 반도체 장치용 입력 래치에 관한 것이다.
일반적으로, 반도체 장치는 버퍼를 통하여 외부로부터 인가되는 데이타, 어드레스 신호, 커맨드 신호 등을 수신하며, 버퍼를 통과한 이들 데이타 정보 등은 입력 래치로 전달된다. 입력 래치는 소정의 제어 신호에 의하여 제어되는 것이 일반적이며, 입력 래치에 저장된 데이타 정보 등은 제어 신호의 제어에 의하여 내부 회로로 전달된다.
도 1은 종래에 입력 래치의 일예를 도시한다.
도 1에 도시된 바와같이, 종래의 입력 래치는 2 개의 래치를 구비하고 있으며, 이들 2 개의 래치는 클락신호(CLOCK)에 의하여 그 동작이 제어되고 있음을 알 수 있다. 여기서, 클락 신호는 반도체 장치의 외부 클락 신호 또는 내부 클락 신호 일 수 있으며, 메모리 장치의 경우 SDRAM에서 사용되는 클락신호일 수 있다.
동작에 있어서, 입력 래치는 클락신호가 토글링할 때마다 입력 신호(IN)를 일단 저장한 후 출력 단자(OUT_A, OUT_B)를 통하여 내부 회로로 전달하게 되는 역할을 반복한다.
그런데, 도 1에 도시된 종래의 입력 래치는 구조가 다소 복잡할 뿐만 아니라, 레이아웃 면에서도 비효율적인 면이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 동일한 기능을 유지하면서 회로 구조를 단순화하고 레이아웃 면적을 감소시킨 입력 래치를 제공하고자 한다.
본 발명의 반도체 장치용 입력 래치는 입력 신호를 수신하는 제 1 래치, 제어 신호를 수신하여 상기 제 1 래치의 동작을 제어하는 제어 신호 수신부, 상기 제 1 래치의 출력신호를 수신하는 제 1 출력부, 상기 제어 신호 수신부의 출력 신호에 의하여 턴온/오프되며, 상기 제 1 출력부의 출력신호를 수신하여 제 2 출력부로 전달하는 스위칭부를 구비한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명 입력 래치의 일 실시예를 도시한다.
도시된 바와같이, 본 발명의 입력 래치는 클락 신호(CLOCK), 입력 신호(IN), 출력 단자(OUT_A, OUT_B)를 구비하며, 이들의 기능에 대하여는 이미 도 1에서 설명하였다.
도시된 바와같이, 본 발명의 입력 래치는 입력 신호를 수신하는 제 1 래치(22)와, 제어 신호(CLOCK)를 수신하여 제 1 래치의 동작을 제어하는 제어 신호 수신부(20), 제 1 래치(22)의 출력신호를 수신하는 제 1 출력부(26), 제어 신호 수신부(20)의 출력 신호에 의하여 턴온/오프되며 제 1 출력부(26)의 출력신호를 수신하여 제 2 출력부(28)로 전달하는 스위칭부(24)를 구비한다.
제어 신호 수신부(20)는 직렬 연결된 제 1 및 제 2 인버터(11, 12)로 구성되며, 제어 신호(CLOCK)는 제 1 인버터(11)에 인가된다.
제 1 래치(22)는 전원전압과 접지전압 사이에 직렬로 연결된 제 1및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 및 제 2 NMOS 트랜지스터(N1, N2)와, 전원전압과 접지전압 사이에 직렬로 연결된 제 3및 제 4 PMOS 트랜지스터(P3, P4)와 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 구비한다. 여기서, 제 2 PMOS 트랜지스터(P2)의 게이트와 제 3 NMOS 트랜지스터(N3)의 게이트는 제 1 공통 단자를 통하여 연결되어 있다. 또한, 제 4 PMOS 트랜지스터(P4)의 게이트와 제 1 NMOS 트랜지스터(N1)의 게이트는 제 2 공통 단자를 통하여 연결되어 있다.
상기 제 1 PMOS 트랜지스터와 제 2 NMOS 트랜지스터의 게이트는 공통 연결되어 상기 입력 신호를 수신하며,
도시된 바와같이, 제 2 및 제 4 PMOS 트랜지스터(P2, P4)의 드레인은 공통 연결되어 제 1 래치(22)의 출력신호를 출력한다. 또한, 제 3 PMOS 트랜지스터(P3)와 제 4 NMOS 트랜지스터(N4)의 게이트는 공통 연결되어 제 1 래치(22)의 출력신호의 반전 신호를 수신한다. 즉, 제 1 래치(22)의 출력신호는 인버터(15)를 통하여 제 3 PMOS 트랜지스터(P3)와 제 4 NMOS 트랜지스터(N4)의 공통 게이트에 인가된다.
제어 신호 수신부(20)의 제 1 인버터(11)의 출력단은 상기 제 1 공통 단자와 연결되며, 제어 신호 수신부(20)의 제 2 인버터(12)의 출력단은 상기 제 2 공통 단자와 연결되어 있다.
제 1 공통 단자의 신호는 제 3 인버터(13)에 인가되며, 제 2 공통 단자의 신호는 제 4 인버터(14)에 인가된다.
도시된 바와같이, 제어 신호는 클락 신호(CLOCK)이며, 스위칭부(24)는 전송 게이트이며, 제 1 출력부(26)는 인버터이며, 제 2 출력부(28)는 직렬 연결된 짝수개의 인버터로 구성되어 있다.
스위칭부는 병렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, 인버터(13)의 출력단은 스위칭부의 PMOS 트랜지스터의 게이트에 연결되며, 인버터(14)의 출력단은 스위칭부의 NMOS 트랜지스터의 게이트에 연결된다.
동작에 있어서, 클락신호(CLOCK)가 로우 레벨을 유지하는 동안 입력 신호(IN)는 제 1 래치(22)와 출력부(26)를 거쳐 출력단(OUT_A)으로 출력된다. 이 경우, 스위칭부(24)는 턴오프 상태를 유지한다.
다음, 클락신호가 하이 레벨로 천이하면, 스위칭부(24)가 턴온된다. 따라서, 출력단(OUT_A)의 신호는 제 2 출력부(28)를 거쳐 출력단(OUT_B)으로 전달된다. 즉, 클락신호가 로우 레벨에서 하이 레벨로 천이하는 경우, 출력단(OUT_A)의 신호가 출력단(OUT_B)으로 전달되는 것을 알 수 있다.
위에서 간단히 설명한 본 발명 입력 래치의 동작은 도 1에 도시된 종래의경우와 사실상 동일한 반면, 본 발명의 입력 래치의 구조는 매우 단순화되어 있음을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명의 입력 래치는 레이아웃면에서 매우 효율적이며, 이 때문에 고집적화되어 가는 최근의 반도체 장치에 유용하게 적용할 수 있다.
도 1은 종래의 반도체 장치에 사용되는 입력 래치의 일예
도 2는 본 발명의 반도체 장치용 입력 래치의 일예
Claims (3)
- 입력 신호를 수신하는 제 1 래치,제어 신호를 수신하여 상기 제 1 래치의 동작을 제어하는 제어 신호 수신부,상기 제 1 래치의 출력신호를 수신하는 제 1 출력부,상기 제어 신호 수신부의 출력 신호에 의하여 턴온/오프되며, 상기 제 1 출력부의 출력신호를 수신하여 제 2 출력부로 전달하는 스위칭부를 구비하는 반도체 장치용 입력 래치.
- 제 1 항에 있어서,상기 제어 신호 수신부는 직렬 연결된 제 1 및 제 2 인버터로 구성되며, 상기 제어 신호는 상기 제 1 인버터에 인가되며,상기 제 1 래치는전원전압과 접지전압 사이에 직렬로 연결된 제 1및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터와,전원전압과 접지전압 사이에 직렬로 연결된 제 3및 제 4 PMOS 트랜지스터와 제 3 및 제 4 NMOS 트랜지스터를 구비하며,상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 3 NMOS 트랜지스터의 게이트는 제 1 공통 단자를 통하여 연결되며,상기 제 4 PMOS 트랜지스터의 게이트와 상기 제 1 NMOS 트랜지스터의 게이트는 제 2 공통 단자를 통하여 연결되며,상기 제 1 PMOS 트랜지스터와 제 2 NMOS 트랜지스터의 게이트는 공통 연결되어 상기 입력 신호를 수신하며,상기 제 2 및 제 4 PMOS 트랜지스터의 드레인은 공통 연결되어 상기 제 1 래치의 출력신호를 출력하며,상기 제 3 PMOS 트랜지스터와 제 4 NMOS 트랜지스터의 게이트는 공통 연결되어 상기 제 1 래치의 추력신호의 반전 신호를 수신하며,상기 제어 신호 수신부의 제 1 인버터의 출력단은 상기 제 1 공통 단자와 연결되며,상기 제어 신호 수신부의 제 2 인버터의 출력단은 상기 제 2 공통 단자와 연결되며상기 제 1 공통 단자의 신호를 수신하는 제 3 인버터와 상기 제 2 공통 단자의 신호를 수신하는 제 4 인버터와,상기 스위칭부는 상기 제 3 및 제 4 인버터의 출력신호에 의하여 턴온/오프되는 것을 특징으로 하는 반도체 장치용 입력 래치.
- 제 2 항에 있어서, 상기 제어 신호는 클락 신호이며, 상기 스위칭부는 전송 게이트이며, 상기 제 1 출력부는 인버터이며, 상기 제 2 출력부는 직렬 연결된 짝수개의 인버터인 것을 특징으로 하는 반도체 장치용 입력 래치.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792438B1 (ko) * | 2005-09-08 | 2008-01-10 | 주식회사 하이닉스반도체 | 입력 데이타 래치 회로 |
| KR100842913B1 (ko) * | 2006-12-28 | 2008-07-02 | 주식회사 하이닉스반도체 | 미러 기능을 가진 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100792438B1 (ko) * | 2005-09-08 | 2008-01-10 | 주식회사 하이닉스반도체 | 입력 데이타 래치 회로 |
| KR100842913B1 (ko) * | 2006-12-28 | 2008-07-02 | 주식회사 하이닉스반도체 | 미러 기능을 가진 반도체 메모리 장치 |
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