KR100578219B1 - 온-칩 데이터 전송 제어장치 및 그 제어방법 - Google Patents

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Abstract

본 발명은 온-칩 데이터 전송 제어장치 및 그 전송 제어방법을 개시한다.
본 발명의 온-칩 데이터 전송 제어장치는 입출력되는 현재 데이터와 이전 데이터를 비교하여 그 위상이 변화되는 데이터 비트 수가 기 설정된 수 이상인 경우 반전플래그를 발생시키는 데이터 비교부; 상기 반전플래그가 활성화시 상기 현재 데이터의 위상을 반전시켜 데이터버스로 출력하는 제 1 데이터 반전부; 및 상기 반전플래그가 활성화시 상기 데이터버스를 통해 전달되 온 데이터의 위상을 반전시켜 출력하는 제 2 데이터 반전부를 구비하여, GIO 라인을 통해 입출력되는 데이터의 천이수를 줄여줌으로써 메모리 디바이스의 동작 속도 증가를 위해 다단계의 프리패치 구조를 사용하는 경우 전송데이터의 수가 많을 수록 커지는 온-칩 노이즈의 발생을 줄여준다.
온-칩, GIO라인, 데이터, 천이, 프리패치

Description

온-칩 데이터 전송 제어장치 및 그 제어방법{On-chip data transmission control device and method of the same}
도 1은 종래 온-칩 데이터 출력장치의 구성을 나타내는 구성도.
도 2는 본 발명에 따른 온-칩 데이터 출력 제어장치의 구성을 나타내는 구성도.
도 3은 도 2에서 데이터 비교부의 구성을 보다 상세하게 나타낸 구성도.
도 4는 도 3에서 n-1 레지스터의 구조를 보다 상세하게 나타낸 구성도.
도 5는 도 4의 각 D-F/F의 구조를 보다 상세하게 나타낸 회로도.
도 6는 도 3에서 n 레지스터의 구조를 보다 상세하게 나타낸 구성도.
도 7은 도 6의 각 D-F/F의 구조를 보다 상세하게 나타낸 회로도.
도 8은 도 3에서 천이계산부의 구성을 보다 상세하게 나타낸 회로도.
도 9는 도 8에서 단위쉬프트부의 구성을 보다 상세하게 나타낸 회로도.
도 10은 도 8의 천이율계산부를 8비트로 확장한 경우의 회로구성을 나타내는 회로도.
도 11은 도 2에서 제 1 데이터 반전부 및 제 2 데이터 반전부의 관계를 보다 상세하게 나타낸 구성도.
도 12는 도 11에서 제 1 데이터 반전부(30) 및 제 2 데이터 반전부(40)의 구 성을 보다 상세하게 나타낸 회로도.
도 13은 8비트 데이터가 전송되는 경우 본 발명의 데이터 출력 제어장치에 의해 내부 데이터가 GIO 라인으로 출력되는 동작을 나타내는 동작 진리표를 나타내는 도면.
도 14는 상술된 구성을 갖는 본 발명의 데이터 출력 제어장치의 동작을 나타내는 타이밍도.
도 15는 본 발명의 제 2 실시예에 따른 데이터 출력 제어장치의 구성을 나타내는 구성도.
도 16은 본 발명의 제 3 실시예에 따른 데이터 출력 제어장치의 구성을 나타내는 구성도.
도 17은 본 발명의 데이터 전송 제어방법을 데이터 입력장치에 적용한 실시예를 나타내는 도면.
본 발명은 온-칩(On-chip) 데이터 전송에 관한 것으로서, 보다 상세하게는 데이터버스를 통해 출력되는 데이터들 중 위상이 천이되는 데이터 비트들의 수(천이수)를 감지하여 천이되는 데이터들에 대한 비율(천이율)이 기 설정된 비율보다 높은 경우 전송하고자 하는 데이터를 반전시켜 그 천이율을 낮추어 줌으로써 온-칩 노이즈의 발생을 억제시켜 디바이스의 동작 특성을 향상시키는 온-칩 데이터 전송 제어장치 및 그 제어방법에 관한 것이다.
도 1은 종래 온-칩 데이터 출력장치의 구성을 나타내는 구성도이다.
도 1은 외부 입출력(I/O)의 수가 1개이며, 4 비트의 프리패치를 이용하는 온-칩 데이터 출력장치의 구성을 나타낸다. 이러한 종래의 온-칩 데이터 출력장치는 실제로 외부와 통신에 필요한 I/O는 1개이며, 메모리 코어(10)의 동작 속도가 외부 클럭의 동작 주파수에 비해 현저히 느리기 때문에 외부 클럭에 동기된 데이터를 출력하기 위해, 4개의 내부 I/O 드라이버(이하, IOSA라 함)(12)를 이용해 한번의 억세스로 동시에 4개의 내부 I/0 데이터를 메모리 코어(10)에서 출력하여 GIO(Global Input Output)라인을 통해 파이프라인 또는 레지스터(14)에 등록한 후 억세스 어드레스 등 정해진 방법으로 오더링하여 I/O 드라이버(16)를 통해 외부로 시리얼하게 출력한다.
이러한 종래의 데이터 출력장치에서는, 첫번째 데이터에 대한 억세스 속도는 프리패치를 시행하지 않는 경우와 동일하나 두번째에서 네번째 데이터에 대한 억세스 속도는 메모리 코어(10)에 의해서가 아니라 출력회로에 위치한 파이트라인 또는 레지스터(14)에 의해서만 제한이 되므로 고속 동작을 얻을 수 있다.
그러나, 전송해야 하는 데이터(GIO)의 수가 프리패치의 수만큼 증가하면, 한번의 억세스로 천이되는 데이터의 수가 증가하게 된다. 실제로 x32의 외부 I/O를 가진 디바이스에서 4비트 프리패치를 채용하는 경우에는 전송해야 하는 데이터의 수는 128개가 된다. 이처럼, 데이터의 수가 많아지면 그 데이터 천이에 따라 순시 전류가 많이 증가하게 되며, 이로 인해 큰 온-칩 노이즈가 유발되어 칩 동작 불량 을 초래하게 된다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 온-칩 데이터 출력장치의 구조를 개선하여 전송되는 데이터들의 천이에 의한 노이즈 발생을 최소화함으로써 디바이스의 동작 특성을 향상시키는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 온-칩 데이터 전송 제어장치는 입출력되는 현재 데이터와 이전 데이터를 비교하여 그 위상이 변화되는 데이터 비트 수가 기 설정된 수 이상인 경우 반전플래그를 발생시키는 데이터 비교부; 상기 반전플래그가 활성화시 상기 현재 데이터의 위상을 반전시켜 데이터버스로 출력하는 제 1 데이터 반전부; 및 상기 반전플래그가 활성화시 상기 데이터버스를 통해 전달되 온 데이터의 위상을 반전시켜 출력하는 제 2 데이터 반전부를 구비한다.
본 발명의 다른 실시예에 따른 온-칩 데이터 전송 제어장치는 입출력되는 현재 데이터와 이전 데이터를 비교하여 그 위상이 변화되는 데이터의 수가 기 설정된 수 이상인 경우 반전플래그를 발생시키는 데이터 비교부; 상기 반전플래그가 활성화시 상기 현재 데이터의 위상을 반전시켜 데이터버스로 출력하는 데이터 반전부; 상기 데이터버스를 통해 전송되 온 데이터를 임시 저장한 후 외부 입출력 라인으로 출력하는 데이터 입출력 드라이버; 및 상기 반전플래그를 임시 저장한 후 외부로 출력하는 플래그 입출력 드라이버를 구비한다.
본 발명의 온-칩 데이터 전송 제어방법은 입출력되는 현재 데이터와 이전 데 이터의 위상을 비교하여 그 위상이 변화되는 데이터 비트수가 기 설정된 수 이상이면 반전플래그를 활성화시키는 제 1 단계; 상기 반전플래그가 활성화시, 상기 현재 데이터를 반전시켜 데이터버스로 전송하는 제 2 단계; 및 상기 반전플래그가 활성화시, 상기 데이터버스를 통해 전송되 온 상기 현재 데이터를 반전시켜 출력하는 제 3 단계를 포함한다.
본 발명의 다른 실시예에 따른 온-칩 데이터 전송 제어방법은 입출력되는 현재 데이터와 이전 데이터의 위상을 비교하여 그 위상이 변화되는 데이터 비트수가 기 설정된 수 이상이면 반전플래그를 활성화시키는 제 1 단계; 및 상기 반전플래그가 활성화시 상기 현재 데이터를 반전시키고, 상기 반전된 데이터 및 상기 반전플래그를 외부로 출력하는 제 2 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2는 본 발명에 따른 온-칩 데이터 출력 제어장치의 구성을 나타내는 구성도이다.
도 2에서, 도 1에서와 동일한 기능을 수행하는 구성요소들에는 도 1에서와 동일한 참조번호를 부여하였으며, 그들에 대한 동작설명은 생략한다.
본 발명의 온-칩 데이터 출력 제어장치는 데이터 비교부(20), 제 1 데이터 반전부(30), 및 제 2 데이터 반전부(40)를 구비한다.
데이터 비교부(20)는 IOSA(12)에서 현재 데이터와 이전 데이터의 상태를 비교하여 그 위상이 천이되는 데이터의 비율이 기 설정된 비율 보다 큰 경우 반전플 래그 IF를 생성하여 출력한다. 즉, 데이터 비교부(20)는 이전에 출력된 데이터(이하, n-1 데이터라 함)를 임시 저장한 후 이를 현재 출력된 데이터(이하, n 데이터라 함)와 비교하여, 서로 다른 상태를 갖는 즉 서로 다른 위상을 갖는 데이터 비트들의 수가 기 설정된 수 이상이 되는 경우 반전플래그 IF를 발생시킨다.
제 1 데이터 반전부(30)는 반전플래그 IF가 활성화시 IOSA(12)에서 출력된 n 데이터의 위상을 반전시켜 GIO 라인으로 출력한다.
제 2 데이터 반전부(40)는 반전플래그 IF가 활성화시 GIO 라인을 통해 전송되 온 n 데이터의 위상을 다시 반전시켜 메모리 코어(10)에서 출력되는 데이터와 동일한 위상으로 환원시킨 후 파이트라인 또는 레지스터(14)로 출력한다.
도 3은 도 2에서 데이터 비교부(20)의 구성을 보다 상세하게 나타낸 구성도이다.
도 3의 데이터 비교부(20)는 n-1 레지스터(22), n 레지스터(24), 상태변화감지부(26), 및 천이계산부(28)를 구비한다.
n-1 레지스터(22)는 쉬프트 클럭신호 Shift_ctrl1와 초기화신호 init 에 따라 IOSA(12)로부터 인가되는 n-1 데이터를 임시 저장하였다 출력한다.
n 레지스터(24)는 쉬프트 클럭신호 Shift_ctrl2에 따라 IOSA(12)로부터 인가되는 n 데이터를 임시 저장한다.
상태변화감지부(26)는 n-1 레지스터(22)에 저장된 n-1 데이터와 n 레지스터(24)에 저장된 n 데이터의 상태를 비교하여 n 데이터의 위상이 n-1 데이터의 위상과 다른 경우 위상이 바뀐 각 데이터 비트에 대응되는 상태감지신호를 하이 레벨로 활성화시켜 천이계산부(28)로 출력하고, 위상이 동일한 데이터 비트들에 대응되는 상태감지신호는 로우 레벨로 천이계산부(28)로 출력한다. 이러한, 상태변화감지부(26)는 GIO 라인을 통해 전송되는 데이터 비트수에 대응되며, n-1 레지스터(22) 및 n 레지스터(24)로부터 출력되는 데이터 비트들을 각각 하나씩 인가받아 두 데이터 비트의 상태가 서로 다른 경우 해당 데이터 비트들에 대응되는 상태감지신호를 하이 레벨로 출력하는 복수개(본 실시예에서는 4개)의 배타적 오아 게이트 XOR1 ∼ XOR4를 구비한다.
천이계산부(28)는 상태변화감지부(26)로부터 인가되는 상태감지신호들을 이용하여 내부 데이터 비트들 중 몇 개의 데이터 비트에서 위상 천이가 발생되었는지를 파악한 후 그 수가 기 설정된 수 이상인 경우 즉 천이율이 기 설정된 비율 이상이 되면 반전플래그 IF를 발생시킨다.
도 4는 도 3에서 n-1 레지스터(22)의 구조를 보다 상세하게 나타낸 구성도이며, 도 5는 도 4의 각 D-F/F의 구조를 보다 상세하게 나타낸 회로도이다.
n-1 레지스터(22)는 쉬프트 클럭신호 Shift_ctrl1에 따라 내부 데이터 IO<0> ∼ I<3>를 래치한 후 출력한다. 이러한 n-1 레지스터(22)는 쉬프트 클럭신호 Shift_ctrl1에 의해서 GIO 라인으로부터의 각 데이터 IO<0> ∼ I<3>를 D 단자로 인가받아 래치에 등록하고 동시에 Q 단자로 데이터 out<0> ∼ out<3>를 출력하는 도 5와 같은 래치구조를 갖는 4개의 D 플립플랍 D-F/F1 ∼ D-F/F4 을 구비한다. 이때, 각 D-F/F은 초기신호 init에 의해 그 값이 초기화된다.
도 6는 도 3에서 n 레지스터(24)의 구조를 보다 상세하게 나타낸 구성도이 며, 도 7은 도 6의 각 D-F/F의 구조를 보다 상세하게 나타낸 회로도이다.
n 레지스터(24)는 쉬프트 클럭신호 Shift_ctrl2에 따라 내부 데이터 IO<0> ∼ I<3>를 래치한 후 출력한다. 이러한 n 레지스터(24)는 쉬프트 클럭신호 Shift_ctrl2에 의해서 GIO 라인으로부터의 각 데이터 IO<0> ∼ I<3>를 D 단자로 인가받아 래치에 등록하고 동시에 Q 단자로 데이터 out<0> ∼ out<3>를 출력하는 도 7과 같은 래치구조를 갖는 4개의 D 플립플랍 D-F/F5 ∼ D-F/F8 을 구비한다.
도 8은 도 3에서 천이계산부(28)의 구성을 보다 상세하게 나타낸 회로도이다.
도 8의 천이계산부(28)는 제 1 내지 제 3 단위쉬프트부 UNIT1 ∼ UNIT3, 오아 게이트 OR1 ∼ OR3, 및 앤드 게이트 AD1, AD2를 구비한다.
제 1 단위쉬프트부 UNIT1는 첫번째 상태감지신호 A와 두번째 상태감지신호 B의 상태를 구분하여 두 신호 A, B의 상태가 서로 상이한 경우 하이 레벨의 신호는 제 1 출력단(Major)으로 쉬프트시켜 출력하고, 로우 레벨의 신호는 제 2 출력단(Minor)으로 쉬프트시켜 출력한다.
제 2 단위쉬프트부 UNIT2는 세번째 상태감지신호 C와 네번째 상태감지신호 D의 상태를 구분하여 두 신호 C, D의 상태가 서로 상이한 경우 하이 레벨의 신호는 제 1 출력단(Major)으로 쉬프트시켜 출력하고, 로우 레벨의 신호는 제 2 출력단(Minor)으로 쉬프트시켜 출력한다.
오아 게이트 OR1는 제 1 단위쉬프트부 UNIT1의 제 1 출력단의 신호와 제 2 단위쉬프트부 UNIT2의 제 1 출력단의 신호를 논리합 연산한다.
오아 게이트 OR2는 제 1 단위쉬프트부 UNIT1의 제 2 출력단의 신호와 제 2 단위쉬프트부 UNIT2의 제 2 출력단의 신호를 논리합 연산하여 제 3 단위쉬프트부 UNIT3으로 출력한다.
앤드 게이트 AD1는 제 1 단위쉬프트부 UNIT1의 제 1 출력단의 신호와 제 2 단위쉬프트부 UNIT2의 제 1 출력단의 신호를 논리곱 연산하여 제 3 단위쉬프트부 UNIT3으로 출력한다.
앤드 게이트 AD2는 제 1 단위쉬프트부 UNIT1의 제 2 출력단의 신호와 제 2 단위쉬프트부 UNIT2의 제 2 출력단의 신호를 논리곱 연산하여 오아 게이트 OR3으로 출력한다.
제 3 단위쉬프트부 UNIT3는 오아 게이트 OR2의 출력신호와 앤드 게이트 AD1의 출력신호의 상태를 구분하여 두 신호의 상태가 서로 상이한 경우 로우 레벨의 신호를 출력단(Minor)으로 쉬프트시켜 출력한다.
오아 게이트 OR3는 제 3 단위쉬프트부 UNIT3의 제 2 출력단의 신호와 앤드 게이트 AD2의 출력신호를 논리합 연산하여 반전플래그를 발생시킨다.
도 9는 도 8에서 단위쉬프트부 UNIT1 ∼ UNIT3의 구성을 보다 상세하게 나타낸 회로도이다. 단위쉬프트부 UNIT1 ∼ UNIT3는 동일한 구성을 가지므로 이들 중 하나의 단위쉬프트부 UNIT1에 대해서만 설명한다.
제 1 단위쉬프트부 UNIT1는 첫번째 상태감지신호 A와 두번째 상태감지신호 B를 각각 인가받아 논리합 연산하는 오아 게이트 OR4 및 논리곱 연산하는 앤드 게이트 AD3를 구비한다. 즉, 제 1 단위쉬프트부 UNIT1는 도 9의 진리표에서와 같이 두 상태감지신호 A, B의 상태가 서로 상이한 경우 제 1 출력단(Major)로는 하이 레벨의 신호를 출력하고 제 2 출력단(Minor)로는 로우 레벨의 신호를 출력한다. 그리고, 제 1 단위쉬프트부 UNIT1는 두 출력신호 A, B의 상태가 동일한 경우에는 인가되는 상태와 동일한 상태의 신호를 두 출력단 Major, Minor 으로 출력한다. 도 8에서 제 3 단위쉬프트부 UNIT3에서는 제 2 출력단(Minor)의 출력신호만이 이용되므로 제 2 출력단(Minor)만 표시하였다.
도 8 및 도 9를 이용하여 도 8의 천이계산부(28)의 동작을 간략하게 설명하면 다음과 같다.
제 1 단위쉬프트부 UNIT1 및 제 2 단위쉬프트부 UNIT2에서 제 1 출력단(Major)의 신호는 단위쉬프트부 UNIT1, UNIT2로 각각 인가되는 두 신호 중에서 적어도 하나가 하이 레벨 즉 대응되는 두 데이터 중 적어도 하나에서 천이가 발생하면 하이 레벨로 출력되고, 제 2 출력단(Minor)의 신호는 두 신호가 모두 하이 레벨인 경우 즉 대응되는 두 데이터에서 모두 천이가 발생된 경우에 하이 레벨로 출력된다.
따라서, 오아 게이트 OR2의 출력신호는 두 단위쉬프트부 UNIT1, UNIT2의 제 2 출력단(Minor)의 신호 중 적어도 하나가 하이 레벨인 경우에 하이 레벨로 출력된다. 이때, 두 제 2 출력단(Minor)의 신호는 각각 단위쉬프트부 UNIT1, UNIT2로 인가되는 신호가 모두 하이인 경우에만 하이로 출력되므로, 오아 게이트 OR2의 출력신호는 ① 적어도 상태감지신호 A, B에 대응되는 2개의 n 데이터에서 모두 천이가 발생되거나, ② 적어도 상태감지신호 C, D에 대응되는 2개의 n 데이터에서 모두 천 이가 발생되거나, ③ 4개의 n 데이터에서 모두 천이가 발생되는 경우에 하이가 된다.
그리고, 앤드 게이트 AD1의 출력신호는 상태감지신호 A, B에 대응되는 2개의 n 데이터 중 적어도 하나에서 천이가 발생하고, 상태감지신호 C, D에 대응되는 2개의 n 데이터 중 적어도 하나에서 천이가 발생되는 경우에 하이가 된다.
따라서, 제 3 단위쉬프트부 UNIT3의 출력신호는 상술된 바와 같이 OR 게이트 OR2의 출력이 하이이고 앤드 게이트 AD1의 출력이 하이인 경우, 즉 4개의 n 데이터 중 적어도 3개에서 천이가 발생된 경우에 하이로 출력된다.
그리고, 앤드 게이트 AD2의 출력신호는 두 단위쉬프트부 UNIT1, UNIT2의 제 2 출력단(Minor)의 신호들이 모두 하이인 경우, 즉 4개의 n 데이터에서 모두 천이가 발생한 경우 하이가 된다.
따라서, 반전플래그 IF는 4개의 n 데이터 중 적어도 3개의 데이터에서 천이가 발생된 경우에 하이로 활성화된다.
도 10은 도 8의 천이율계산부(28)를 8비트로 확장한 경우의 회로구성을 나타내는 회로도이다.
도 10의 경우에도 도 8에서와 동일한 원리가 적용되며, 도 10에서는 8개의 n 데이터들 중 적어도 5개의 n 데이터에서 천이가 발생된 경우, 반전플래그 IF가 하이로 활성화되도록 설계되었다.
도 11은 도 2에서 제 1 데이터 반전부(30) 및 제 2 데이터 반전부(40)의 관계를 보다 상세하게 나타낸 구성도이다.
제 1 데이터 반전부(30)는 IOSA(12)로부터 메모리 코어(10)로부터 출력되는 데이터의 차동데이터 IO, IOB를 인가받고, 반전플래그 IF와 데이터출력신호 iosa_out에 따라 차동데이터 IO, IOB 중 어느 하나를 선택적으로 GIO 라인으로 출력한다. 즉, 제 1 데이터 반전부(30)는 데이터출력신호 iosa_out가 활성화된 상태에서, 반전플래그 IF가 로우로 비활성화된 경우에는 데이터 IO를 그대로 GIO 라인으로 출력하고, 반전플래그 IF가 하이로 활성화된 경우에는 데이터 IOB를 GIO 라인으로 출력함으로서 반전된 데이터를 출력하게 된다.
인버터 IV1, IV2는 GIO 라인의 데이터를 일정시간 버퍼링하여 다시 GIO 라인으로 출력하며, 인버터 IV3는 GIO 라인의 데이터를 반전시켜 제 2 데이터 반전부(40)로 출력한다.
제 2 데이터 반전부(40)는 반전플래그 IF와 데이터출력신호 iosa_out에 따라 제 1 데이터 반전부(30)의 출력신호 또는 인버터 IV3의 출력신호를 선택적으로 출력함으로써, 제 1 데이터 반전부(30)에 의해 위상이 반전된 데이터를 원래의 위상으로 환원시켜 메모리 코어(10)로부터 출력되는 본래의 데이터가 파이프라인 또는 레지스터(14)에 등록될 수 있도록 해준다.
지연부(50)는 IOSA(12)에서부터 GIO 라인까지 데이터가 전달되는 과정에서 지연된 시간을 보상하기 위해, 그 데이터 전송이 지연된 만큼 반전플래그 IF와 데이터출력신호 iosa_out를 지연시켜 제 2 데이터 반전부(40)로 인가한다.
도 12는 도 11에서 제 1 데이터 반전부(30) 및 제 2 데이터 반전부(40)의 구성을 보다 상세하게 나타낸 회로도이다.
데이터 반전부(30,40)는 반전플래그 IF와 데이터출력신호 iosa_out에 따라 차동데이터 IO, IOB 중 어느 하나를 선택적으로 출력하는 2입력 멀티플렉서(MUX)로 이루어진다.
도 13은 8비트 데이터가 전송되는 경우 본 발명의 데이터 출력 제어장치에 의해 내부 데이터가 GIO 라인으로 출력되는 동작을 나타내는 동작 진리표를 나타내는 도면이다.
도 13의 진리표에서와 같이, n-1 데이터와 n 데이터를 비교하여 그 위상이 변화된 데이터가 5개 보다 작은 경우에는 n 데이터가 그대로 GIO 라인으로 출력된다. 반면에, 위상이 변화된 데이터가 5개 이상인 경우에는, 반전플래그 IF가 활성화되어 제 1 데이터 반전부(30)에 의해 n 데이터의 위상이 반전되어 GIO 라인으로 출력된다.
이 후, 제 1 데이터 반전부(30)에 의해 위상이 반전된 후 GIO 라인을 통해 전송된 데이터는 다시 제 2 데이터 반전부(40)에서 그 위상이 반전된다. 결국 GIO 라인을 통해 데이터가 전송되는 과정에서는 반전되는 데이터의 수를 줄여주면서, 메모리 코어(10)의 데이터를 그대로 출력할 수 있게 된다.
도 14는 상술된 구성을 갖는 본 발명의 데이터 출력 제어장치의 동작을 나타내는 타이밍도로, 도 14를 이용하여 본 발명의 데이터 출력 제어장치의 동작을 간략하게 설명한다.
칩 선택신호 cs가 활성화되면 스트로브신호 iosa_stb, 데이터출력신호 iosa_out, 쉬프트 클럭신호 Shift_ctrl1, Shift_ctrl2가 활성화된다. 칩 선택신호 cs에 의해 선택된 메모리 코어(10)의 셀 데이터(n-1 데이터)는 LIO(Local Input Output) 라인을 통해 IOSA(12)로 전송되고, IOSA(12)는 스트로브신호 iosa_stb에 동기되어 n 데이터 IO/IOB 를 출력한다. n-1 데이터는 칩 선택신호 cs에 동기된 쉬프트 클럭신호 Shift_ctrl1에 의해 n-1 레지스터(22)에 등록된 후 상태변화감지부(26)로 드라이브된다.
다음에, 역시 칩 선택신호 cs에 의해 선택된 메모리 코어(10)의 셀 데이터(n 데이터)는 LIO(Local Input Output) 라인을 통해 IOSA(12)로 전송되고, IOSA(12)는 스트로브신호 iosa_stb에 동기되어 n 데이터 IO/IOB 를 출력한다. n 데이터는 칩 선택신호 cs에 동기된 쉬프트 클럭신호 Shift_ctrl2에 의해 n 레지스터(24)에 등록된 후 상태변화감지부(26)로 드라이브된다.
상태변화감지부(26)는 n-1 레지스터(22)를 통해 상태변화감지부(26)로 드라이브된 신호 (n-1)reg와 n 레지스터(24)를 통해 상태변화감지부(26)로 드라이브된 신호 (n)reg의 상태를 비교하여 각 데이터에 대응되는 상태감지신호를 천이계산부(28)로 출력한다. 천이계산부(28)는 상술된 방법으로 상태감지신호를 쉬프트시켜 전송될 전체 데이터들 중 기 설정된 수 이상의 데이터에서 천이가 발생된 경우 반전플래그 IF를 활성화시킨다.
반전플래그 IF가 활성화되면, 제 1 데이터 반전부(30)에 의해 n 데이터의 위상이 반전되어 GIO 라인으로 전송되고, GIO 라인을 통해 전송된 n 데이터는 다시 제 2 데이터 반전부(30)에서 반전되어 파이프라인 또는 레지스터(14)에는 메모리 코어(10)에서 출력되는 본래의 데이터가 등록된다.
도 15는 본 발명의 제 2 실시예에 따른 데이터 출력 제어장치의 구성을 나타내는 구성도이다.
본 실시예에서는 데이터 비교부(20)를 천이계산부(28)로만 구성하며, 다른 구성요들은 도 2에서와 동일하다.
본 실시예의 경우, 현재 데이터를 이전 데이터와 비교하지 않으므로, 반전플래그 IF는 현재 데이터에서 하이 레벨의 데이터가 기 설정된 일정수 이상이 되는 경우 활성화된다. 이러한 경우, 하이 데이터와 로우 데이터의 천이수가 같아져 GIO 라인을 충전하기 위한 전원전압 VDD의 소모 또는 GIO 라인을 그라운드레벨로 방전하기 위한 접지전압 VSS의 방전은 항상 총 데이터 수의 반 이하만이 발생하게 되어 온-칩 노이즈를 반 이하로 줄일 수 있게 된다.
도 16은 본 발명의 제 3 실시예에 따른 데이터 출력 제어장치의 구성을 나타내는 구성도이다.
본 실시예에서는 도 11과 비교하여 제 2 데이터 반전부(40)를 없애고 반전플래그 IF를 저장하여 출력하기 위한 레지스터(60) 및 플래그 드라이버(70)를 구비한다. 즉, 본 실시예에서는 내부 GIO 라인에서 천이되는 데이터의 수 뿐만 아니라 외부 입출력 라인(미도시)에서 천이되는 데이터의 수도 줄이기 위해, 제 1 데이터 반전부(30)에서 반전된 데이터를 데이터 출력 제어장치 내에서 다시 반전시키지 않고 바로 외부 입출력 라인으로 출력한다. 그리고, 데이터의 반전여부를 알리기 위한 반전플래그 IF도 함께 출력한다.
도 17은 상술된 데이터 전송 제어방법을 데이터 입력장치에 적용한 실시예를 나타내는 도면이다.
상술된 본 발명에 따른 전송 데이터 천이방법은 입력버퍼(80)를 통해 인가되는 데이터를 메모리 코어(10)에 저장하는 경우에도 동일하게 적용할 수 있다. 즉, 도 2에서와 같이, 입력될 현재 입력데이터와 이전 입력데이터의 상태를 데이터 비교부(20)에서 비교하여 위상이 천이되는 현재 입력데이터의 수를 파악한 후, 그 수가 기 설정된 수 이상이 되면 반전플래그 IF를 발생시킨다. 반전플래그 IF가 활성화되면, 제 1 데이터 반전부(30)는 입력버퍼(80)를 통해 인가된 현재 입력데이터를 반전시켜 GIO 라인을 통해 전송하고, 제 2 데이터 반전부(30)는 GIO 라인을 통해 전송되 온 입력데이터를 다시 반전시켜 IOSA(12)로 전송한다.
또한, 상술된 제 2 실시예에서와 같이 데이터 비교부(20)를 천이계산부(28)로만 형성하여 특정 위상(예컨대 하이 레벨)의 데이터가 기 설정된 수 이상이 되면 반전플래그 IF를 발생시켜 제 1 데이터 반전부(30) 및 제 2 데이터 반전부(40)에서 입력되는 데이터를 각각 반전시키도록 할 수 있다.
상술한 바와 같이, 본 발명의 온-칩 데이터 전송 제어장치는 GIO 라인을 통해 입출력되는 데이터의 천이수를 줄여줌으로써, 메모리 디바이스의 동작 속도 증가를 위해 다단계의 프리패치 구조를 사용하는 경우 전송데이터의 수가 많을 수록 커지는 온-칩 노이즈의 발생을 줄여준다.

Claims (16)

  1. 입출력되는 현재 데이터와 이전 데이터를 비교하여 그 위상이 변화되는 데이터 비트 수가 기 설정된 수 이상인 경우 반전플래그를 발생시키는 데이터 비교부;
    상기 반전플래그가 활성화시 상기 현재 데이터의 위상을 반전시켜 데이터버스로 출력하는 제 1 데이터 반전부; 및
    상기 반전플래그가 활성화시 상기 데이터버스를 통해 전달되 온 데이터의 위상을 반전시켜 출력하는 제 2 데이터 반전부를 구비하는 온-칩 데이터 전송 제어장치.
  2. 제 1항에 있어서,
    상기 데이터 비교부 및 상기 제 1 데이터 반전부에 의해 지연된 데이터 전송을 보상하기 위해 상기 제 2 데이터 반전부로 인가되는 상기 반전플래그를 일정시간 지연시켜 상기 제 2 데이터 반전부로 전송하는 지연부를 더 구비하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 데이터 비교부는
    제 1 및 제 2 제어신호에 따라 상기 이전 데이터를 래치하는 제 1 레지스터;
    상기 제 3 제어신호에 따라 상기 현재 데이터를 래치하는 제 2 레지스터;
    상기 제 1 레지스터 및 상기 제 2 레지스터에 래치된 데이터를 비교하여 두 데이터의 위상이 변화된 경우 상태감지신호를 활성화시키는 상태변화감지부; 및
    상기 상태감지신호를 이용하여 위상이 변화된 데이터의 수를 파악한 후, 그 수가 기 설정된 수 이상이면 상기 반전플래그를 발생시키는 천이계산부를 구비하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  4. 제 3항에 있어서, 상기 상태변화감지부는
    상기 현재 데이터와 상기 이전 데이터를 인가받아 두 데이터의 위상이 서로 다른 경우 상기 상태감지신호를 활성화시키는 복수개의 배타적 오아 게이트를 구비하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  5. 제 1항에 있어서, 상기 제 1 데이터 반전부는
    상기 현재 데이터의 차동 데이터를 입력받고, 상기 반전플래그의 활성화 여부에 따라 상기 차동 데이터 중 어느 하나를 선택적으로 출력하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  6. 제 1항에 있어서, 상기 제 2 데이터 반전부는
    상기 반전플래그의 활성여부에 따라 상기 데이터 버스를 통해 전송된 데이터 및 그 반전 데이터를 선택적으로 출력하는 온-칩 데이터 전송 제어장치.
  7. 제 1항 또는 제 2항에 있어서, 상기 데이터 비교부는
    상기 현재 데이터에서 특정 위상을 갖는 데이터 비트 수를 파악한 후, 그 수가 기 설정된 수 이상이면 상기 반전플래그를 발생시키는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  8. 입출력되는 현재 데이터와 이전 데이터를 비교하여 그 위상이 변화되는 데이터의 수가 기 설정된 수 이상인 경우 반전플래그를 발생시키는 데이터 비교부;
    상기 반전플래그가 활성화시 상기 현재 데이터의 위상을 반전시켜 데이터버스로 출력하는 데이터 반전부;
    상기 데이터버스를 통해 전송되 온 데이터를 임시 저장한 후 외부 입출력 라인으로 출력하는 데이터 입출력 드라이버; 및
    상기 반전플래그를 임시 저장한 후 외부로 출력하는 플래그 입출력 드라이버를 구비하는 온-칩 데이터 전송 제어장치.
  9. 제 8항에 있어서, 상기 데이터 비교부는
    제 1 및 제 2 제어신호에 따라 상기 이전 데이터를 래치하는 제 1 레지스터;
    상기 제 3 제어신호에 따라 상기 현재 데이터를 래치하는 제 2 레지스터;
    상기 제 1 레지스터 및 상기 제 2 레지스터에 래치된 데이터를 비교하여 두 데이터의 위상이 변화된 경우 상태감지신호를 활성화시키는 상태변화감지부; 및
    상기 상태감지신호를 이용하여 위상이 변화된 데이터의 수를 파악한 후, 그 수가 기 설정된 수 이상이면 상기 반전플래그를 발생시키는 천이계산부를 구비하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  10. 제 9항에 있어서, 상기 상태변화감지부는
    상기 현재 데이터와 상기 이전 데이터를 인가받아 두 데이터의 위상이 서로 다른 경우 상기 상태감지신호를 활성화시키는 복수개의 배타적 오아 게이트를 구비하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  11. 제 8항에 있어서, 상기 데이터 반전부는
    상기 현재 데이터의 차동 데이터를 입력받고, 상기 반전플래그의 활성화 여부에 따라 상기 차동 데이터 중 어느 하나를 선택적으로 출력하는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  12. 제 8항에 있어서, 상기 데이터 비교부는
    상기 현재 데이터에서 특정 위상을 갖는 데이터 비트 수를 파악한 후, 그 수가 기 설정된 수 이상이면 상기 반전플래그를 발생시키는 것을 특징으로 하는 온-칩 데이터 전송 제어장치.
  13. 입출력되는 현재 데이터와 이전 데이터의 위상을 비교하여 그 위상이 변화되는 데이터 비트수가 기 설정된 수 이상이면 반전플래그를 활성화시키는 제 1 단계;
    상기 반전플래그가 활성화시, 상기 현재 데이터를 반전시켜 데이터버스로 전 송하는 제 2 단계; 및
    상기 반전플래그가 활성화시, 상기 데이터버스를 통해 전송되 온 상기 현재 데이터를 반전시켜 출력하는 제 3 단계를 포함하는 온-칩 데이터 전송 제어방법.
  14. 제 13항에 있어서, 상기 제 2 단계는
    상기 반전플래그의 활성화 여부에 따라 상기 현재 데이터의 차동 데이터 중 어느 하나를 선택적으로 상기 데이터버스로 전송하는 것을 특징으로 하는 온-칩 데이터 전송 제어방법.
  15. 제 13항에 있어서, 상기 제 3 단계는
    상기 반전플래그의 활성화 여부에 따라 상기 데이터버스를 통해 전송되 온 데이터 및 그 반전 데이터 중 어느 하나를 선택하여 출력하는 것을 특징으로 하는 온-칩 데이터 전송 제어방법.
  16. 입출력되는 현재 데이터와 이전 데이터의 위상을 비교하여 그 위상이 변화되는 데이터 비트수가 기 설정된 수 이상이면 반전플래그를 활성화시키는 제 1 단계; 및
    상기 반전플래그가 활성화시 상기 현재 데이터를 반전시키고, 상기 반전된 데이터 및 상기 반전플래그를 외부로 출력하는 제 2 단계를 포함하는 온-칩 데이터 전송 제어방법.
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