JP2004133961A

JP2004133961A - データインバージョン回路及び半導体装置

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Publication number: JP2004133961A
Application number: JP2002294722A
Authority: JP
Inventors: Hiroyasu Yoshida; 吉田　博康; Tsuratoki Ooishi; 大石　貫時
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-10-08
Filing date: 2002-10-08
Publication date: 2004-04-30
Anticipated expiration: 2022-10-08
Also published as: TWI233567B; US20040065904A1; DE10346559A1; TW200415505A; JP4068427B2; CN100407109C; US6999352B2; CN1497414A

Abstract

【課題】出力において反転する信号の数を低減するデータインバージョン機能を実現する上でのタイミング設計が容易となる並列データ出力回路を提供する。
【解決手段】データ比較手段２１、２２、…２Ｐ、多数判定手段３１、３２、…３Ｐ、反転フラグ生成手段４１、４２、…４Ｐ、データ反転手段５１、５２、…５ＰをそれぞれＰ個づつ存在させ、それぞれを一つのサイクル内で並列的に動作させる。さらに、並列データ１０１、１０２、…１０Ｐを反転して出力するか否かを示す反転フラグ４０ｋを生成するにあたって、反転フラグ生成手段４１、４２、…４Ｐと、該当サイクルの一つ前の反転フラグ生成手段４Ｐとの出力から反転フラグ４０１、４０２、…４０Ｐを算出する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、多ビットの並列データを時間的に順次出力するデータインバージョン回路に関し、特に、クロック同期型半導体装置の読み出し系の回路に好適なデータインバージョン回路及びその回路を適用する半導体装置に関する。
【０００２】
【従来の技術】
多ビットを並列に出力する装置では、データの遷移時に発生するノイズが問題となる。このノイズは、特にＣＭＯＳの論理回路が反転する際の遷移時には著しく発生し、さらにその時に電力の多くが消費される。論理回路が反転する際の遷移回数を低減する技術としてデータインバージョンの機能が知られている。データインバージョンは、当該サイクルのデータを前サイクルの出力データと比較し、全Ｎビットのうち、多数のビット、例えばＮ／２ビット以上が反転する場合には、当該サイクルのデータの論理を反転して出力し、外部バスで実際に反転するデータのビット数をＮ／２ビット以下に抑え、ノイズや消費電流を低減することを目的とした機能である。
【０００３】
図８は、従来のデータインバージョン回路の構成を示すブロック図である。データインバージョン回路は、データ比較回路２１０、多数決回路及びデータ反転フラグ生成回路３１０、データ反転回路５１０、前データ保持回路８１０で構成されている。以下に、このデータインバージョンの機能を有する回路の動作についてステップを追って説明する。
【０００４】
１．データ比較回路２１０は、データバスのデータ１１０と前データ保持回路８１０から出力される前サイクルのデータ８２０とをビット位置ごとに比較し、前サイクルからデータが切替っている場合にはビットごとの比較フラグ２２０をたてる（ハイレベルにする）。
【０００５】
２．多数決回路及びデータ反転フラグ生成回路３１０は、ハイレベルである比較フラグ２２０の個数をカウントし、Ｎ／２個以上のビット位置でデータ１１０が切替っている場合には、反転フラグ４１０をたてる（ハイレベルにする）。
３．反転フラグ４１０がたっている場合に、データ反転回路５１０は、データバスのデータ１１０を反転して出力データ５００として出力する。
【０００６】
４．前データ保持回路８１０は、実際に出力した出力データ５００を保持する。
【０００７】
５．バースト読出しの間、１〜４を繰り返す。
【０００８】
なお、前データ保持回路８１０には、読出し開始前に前データ信号を初期状態（例えばローレベル）にするためのリセット信号８３０が設けられてある。
【０００９】
以上のように、図８に示すデータインバージョン回路が動作することによって、出力データ５００における反転するデータのビット数は、Ｎ／２ビット以下に抑えられ、出力回路が発生するノイズや消費電流を低減させることができる。
【００１０】
また、特許文献１に示す技術は、ＬＳＩチップ内で、該当サイクルの読出しデータと、１サイクル前の読出しデータとをビット数分だけ比較（排他的論理和）し、値の変化した数の多数決をとり、変化の数（１サイクル前の読出しデータと比較して反転したビット数）が多い（Ｎ／２以上の）場合は、反転のフラグ信号（例えばローレベル）を出力し、同時に出力データとして逆相データを出力するものである。この結果、反転したビット数が半数以上の場合には、逆相データを出力することによって、出力バッファから出力されるデータにおける反転するビット数が半数以下に抑えられる。また、反転を示すフラグ信号を同時に外部へ出力することによって、外部のデバイスに出力データが反転しているかどうかを通知する機能が備えられている。従って、この技術は、データインバージョン機能の基本的回路構成を備えたものであって、従来例の技術内容に相当するものである。
【００１１】
さらに、特許文献２及び特許文献３に示す技術も、特許文献１と実質的に同じ課題、効果、解決手段を持っており、従来例の技術内容に相当するものである。
【００１２】
【特許文献１】
特開平７−２０９７３号公報（第２−４頁、第１図）
【特許文献２】
特開平８−１０１８１３号公報（第３頁、第１図）
【特許文献３】
特開平１０−１９８４７５号公報（第４頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のデータインバージョンの技術を高速のクロック信号で動作する半導体装置、例えばダブルデータレート・シンクロナス・ダイナミック・ランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）等に適用する場合には以下のような課題がある。
【００１４】
ＤＤＲ−ＳＤＲＡＭは、与えられるクロック信号の１サイクル中のクロック信号の立ち上がりエッジと立ち下がりエッジとの双方でデータを出力する。従って、図８の回路構成の場合において、データ反転の判定（データの比較から、反転フラグ信号の生成、データバスのデータの反転まで）は、クロック信号の半サイクル内で行われなければならない。例えば、クロック信号の周波数が３００ＭＨｚの場合に、データ反転の判定に使用できる時間は、約１．６７ｎＳであり、さらにクロック信号のハイレベルの幅、ローレベルの幅の標準的な仕様（周期の４５％）を考慮すると最小１．５ｎＳとなり、タイミング設計が極めて難しくなる。
【００１５】
従って、本発明の主たる目的は、クロック信号の立ち上がりと立ち下がりのエッジで２度データを出力する半導体装置等に適用可能としたデータインバージョン機能を実現する回路及び、該データインバージョン回路を用いてデータインバージョンを行う半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体装置は、第１の視点によれば、あるサイクルのデータを前サイクルの出力データと比較し、複数の出力端子から出力されるデータのうち過半数が反転する場合には、前記サイクルのデータを反転して出力するデータインバージョン機能を有する半導体装置において、データ間で一の出力端子から出力される順序が規定されている複数のデータが、並列に転送される複数の経路のそれぞれに対応して、時間的に前後のデータを比較するデータ比較回路を複数備え、前記データ比較回路における比較結果を、複数の出力端子数分、入力し、多数決をとる多数決回路を複数備え、前記複数の多数決回路における判定結果に基づき、前記複数の出力端子からのデータを反転して出力することを示す反転フラグを生成する反転フラグ生成回路を複数備え、複数サイクル分のデータ反転の判定を、並行して行う構成とされている。
【００１７】
本発明において、好ましくは、半導体装置は、ダブルレートのクロック信号の立ち上がりエッジで規定されるデータ、立ち下がりで規定されるデータが転送される経路に対して、前記データ比較回路、前記多数決回路、及び前記反転フラグ生成回路をそれぞれ複数備えた構成としてもよい。
【００１８】
また、本発明の第２の視点によれば、半導体装置は、半導体装置が複数本のデータ出力端子を有し、１本の前記データ出力端子あたり、前記１本のデータ出力端子を介して出力されるべき、第１乃至第Ｐ（Ｐは予め定められた２以上の整数）のビットデータを並列に出力する第１乃至第Ｐのポートを備え、第１乃至第Ｐのビットデータは、この順序で１本の前記データ出力端子から出力されるものであり、前記第１乃至第Ｐのポートに対応して、前記第１乃至第Ｐのデータ比較回路を備え、第ｉ（ただし、ｉは１乃至Ｐの整数）のデータ比較回路は、第ｉ−１のポート（ただしｉが１のときは、第Ｐのポート又は初期値）のデータと第ｉのポートのデータとを比較して第ｉの比較フラグ信号を出力し、前記半導体装置の前記複数本のデータ出力端子に応じて、前記第１乃至第Ｐのポートのデータ比較回路のそれぞれに対応して、データ出力端子の本数分の、第ｉの比較フラグ信号を入力し、不一致の個数が過半数を超えるか判定する第１乃至第Ｐの多数決回路と、前記第１乃至第Ｐの多数決回路に対応して前記第１乃至第Ｐの反転フラグ生成回路と、を備え、第ｉ（ただし、ｉは１乃至Ｐの整数）の反転フラグ生成回路は、第ｉ−１のポートの反転フラグ信号（ただしｉが１のときは、第Ｐのポート又は初期値）と、第ｉの多数決回路の判定結果とを比較して第ｉの反転フラグ信号を出力し、前記第ｉの反転フラグ信号が反転を示すときは、前記第ｉのポートのデータを反転し、前記データ出力端子から出力される構成とされる。
【００１９】
本発明において、好ましくは、半導体装置は、１つのデータ出力端子について前記第１乃至第Ｐのポートのデータは、第１乃至第Ｐのポートの順に順序付けられ、シリアルにデータが変換されて出力される構成としてもよい。
【００２０】
さらに、本発明の第３の視点によれば、半導体装置は、クロック信号の第１の論理値から第２論理値への遷移と、前記第２の論理値から前記第１論理値への遷移に基づき、１クロックサイクル中に、１つのデータ端子から２度データを出力する半導体装置において、前記クロック信号の第１の論理値から第２論理値への第１の遷移と、前記第２の論理値から前記第１論理値への第２の遷移とでそれぞれ出力されるデータが転送される第１、第２の経路に接続される第１及び第２のデータ比較回路を備え、前記第１のデータ比較回路は、前記第１の経路における、前記クロック信号の第１の遷移タイミングでのデータと、前記第２の経路における、前記第１の遷移タイミング直前の前記クロック信号の第２の遷移タイミングでのデータとが互いに一致するか否か比較判定することで、前記第１の遷移の前の前記第２の遷移と前記第１の遷移とにおけるデータの切り替わりの有無を判定し、判定結果を第１の出力信号として出力し、前記第２のデータ比較回路は、前記第１の経路における、前記クロック信号の前記第１の遷移タイミングでの前記データと、前記第１の遷移につづく前記クロック信号の第２の遷移タイミングでのデータとが一致するか否か比較判定することで、前記第１の遷移と前記第１の遷移につづく前記第２の遷移とにおけるデータの切り替わりの有無を判定し、判定結果を第２の出力信号として出力し、半導体装置のデータ端子数分の前記第１のデータ比較回路からの第１の出力信号群を入力して、前記第１の出力信号群のうちの過半数のデータが切り替わっているか否かを判定し、第１の判定結果信号を出力する第１の多数決回路と、半導体装置のデータ出力端子数分の前記第２のデータ比較回路からの第２の出力信号群を入力して、前記第２の出力信号群のうち過半数のデータが切り替わっているか否かを判定し、第２の判定結果信号を出力する第２の多数決回路と、前記第１の多数決回路からの前記第１の判定結果信号と、前記クロック信号の少なくとも遷移１つ分前の第２の反転フラグの値とから、第１の反転フラグを生成する第１の反転フラグ生成回路と、前記第２の多数決回路からの前記第２の判定結果信号と、前記クロック信号の少なくとも遷移１つ分前の前記第１の反転フラグの値とから、第２の反転フラグを生成する第２の反転フラグ生成回路と、前記第１の反転フラグの値に基づき、前記第１の反転フラグが過半数のデータが切り替わっていることを示す場合、前記第１の経路のデータを反転して出力する第１のデータ反転回路と、前記第２の反転フラグの値に基づき、前記第１の反転フラグが過半数のデータが切り替わっていることを示す場合、前記第２の経路のデータを反転して出力する第２のデータ反転回路と、を備え、前記第１及び第２反転フラグ生成回路は、前記第１及び第２の反転フラグ信号を、出力データを反転したことを示すフラグとして、半導体装置の制御端子から出力する構成とされる。
【００２１】
本発明において、好ましくは、半導体装置は、前記第１及び第２のデータ比較回路と、前記第１及び第２のデータ反転回路が、前記第１及び第２の経路のデータが出力回路に転送されるデータバス上に設けられるラッチ回路部の段に設けられている構成としてもよい。
【００２２】
本発明において、好ましくは、半導体装置は、前記第１及び第２のデータ反転回路からのそれぞれの出力を並列に入力し並列・直列変換して出力する並列・直列変換回路と、前記並列・直列変換回路からの出力データを入力して出力端子から出力する出力バッファ回路とを備える構成としてもよい。
【００２３】
本発明において、好ましくは、半導体装置は、前記ラッチ回路部が、前記第１、第２の経路に接続され、前記第１、第２の経路に並列に出力される第１、第２のデータを、サンプリング用の第１のクロック信号の前記第１、第２の遷移でラッチ出力する第１、第２のラッチ回路と、前記第１のラッチ回路の出力を、前記サンプリング用の第１のクロック信号の第１、第２の遷移のうち一方の遷移で取り込み他方の遷移で出力する第３のラッチ回路と、前記第２のラッチ回路の出力を入力し、前記サンプリング用の第１のクロック信号の第１、第２の遷移の前記一方の遷移でラッチ出力する第４のラッチ回路と、前記第４のラッチ回路の出力を入力し、前記サンプリング用の第１のクロック信号の第１、第２の遷移の前記一方の遷移でラッチ出力する第５のラッチ回路と、前記第５のラッチ回路の出力を入力し、サンプリング用のクロック信号の第１、第２の遷移の他方の遷移でラッチ出力する第６のラッチ回路と、を備えている構成としてもよい。
【００２４】
本発明において、好ましくは、半導体装置は、前記第１のデータ反転回路が、前記第３のラッチ回路の出力とその反転信号を入力し、前記第１の反転フラグ信号を選択制御信号として入力し、前記第１の反転フラグ信号が反転を示す場合に、前記反転信号を出力する第１の選択回路よりなり、前記第２のデータ反転回路が、前記第６のラッチ回路の出力とその反転信号を入力し、前記第２の反転フラグ信号を選択制御信号として入力し、前記第２の反転フラグ信号が反転を示す場合に、前記反転信号を出力する第２の選択回路よりなる構成としてもよい。
【００２５】
本発明において、好ましくは、半導体装置は、前記第１のデータ比較回路は、前記第１の経路のデータと前記第４のラッチ回路の出力を入力して一致を検出し、前記第２のデータ比較回路は、前記第１及び第２の経路のデータを入力して一致を検出する構成としてもよい。
【００２６】
本発明において、好ましくは、半導体装置は、前記第１の反転フラグ生成回路が、前記第１の多数決回路からの前記第１の判定結果信号と、前記第２の反転フラグ生成回路からの前記第２の反転フラグとが一致するか判定する第１の比較回路と、前記第１の比較回路の出力を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の一方の遷移で取り込み他方の遷移で出力する第７のラッチ回路と、を備え、前記第２の反転フラグ生成回路が、前記第２の多数決回路からの前記第２の判定結果信号を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の他方の遷移でラッチ出力する第８のラッチ回路と、前記第１の反転フラグ生成回路からの前記第１の反転フラグと、前記第８のラッチ回路の出力とが一致するか判定する第２の比較回路と、前記第８の比較回路の出力を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の一方の遷移で取り込み他方の遷移で出力する第９のラッチ回路と、を備えている構成としてもよい。
【００２７】
本発明において、好ましくは、半導体装置は、前記第４のラッチ回路をリセットする手段を備えている構成としてもよい。また、本発明において、好ましくは、半導体装置は、前記第９のラッチ回路をリセットする手段を備えている構成としてもよい。
【００２８】
本発明において、好ましくは、半導体装置は、前記サンプリング用の第１、２のクロック信号は、半導体装置外部より前記半導体装置に供給されるクロック信号より生成され、互いに同期している構成としてもよい。
【００２９】
本発明において、好ましくは、半導体装置は、セルアレイからの読み出しデータを、クロック信号の立ち上がりと立ち下がりのエッジで出力するクロック同期型の半導体メモリを含み、前記半導体メモリのセルアレイからの読み出しデータをクロック信号の立ち上がりと立ち下がりのエッジで出力端子から出力する構成としてもよい。
【００３０】
また、本発明の第４の視点によれば、以下のデータインバージョン回路が提供される。本発明に係るデータインバージョン回路は、Ｎ（Ｎは２以上の整数）ビットからなる並列データを出力するデータインバージョン回路において、前記並列データを出力の時間順に相隣るＰ（Ｐは２以上の整数）組ごとに分類し、第１乃至第Ｐの前記並列データのそれぞれに対して時間的に一つ前の出力対象となる並列データとの同一ビット位置の論理値を比較し、一致するか否かを論理値として出力する第１乃至第Ｐのデータ比較手段を、前記Ｎビットに対応してＮ組備え、前記Ｎ組の前記第ｐ（ｐは１以上かつＰ以下の整数）のデータ比較手段から出力されるＮ個の論理値の中で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として出力する第ｐの多数判定手段をｐが１からＰに対応して備え、第ｐ−１の反転フラグの出力論理値と前記第ｐの多数判定手段の出力論理値との一致を判定し、判定結果の論理値を第ｐの反転フラグとして出力する第ｐの反転フラグ生成手段をｐが２からＰに対応して備え、前記第Ｐの反転フラグ生成手段の出力論理値をデータ保持手段で保持した出力論理値と前記第１の多数判定手段の出力論理値との一致を判定し、判定結果の論理値を第１の反転フラグとして出力する第１の反転フラグ生成手段を備え、前記第１乃至第Ｐの反転フラグに応じて前記第１乃至第Ｐの前記並列データにおけるそれぞれのビット位置の論理値を反転する第１乃至第Ｐのデータ反転手段を、前記Ｎビットに対応してＮ組備え、前記第１乃至第Ｐの反転フラグを並列直列変換して時刻順に出力するフラグ出力手段を備え、前記第ｐのデータ反転手段の出力をｐが１からＰに対応して並列直列変換し、前記フラグ出力手段が出力する反転フラグの時刻順に同期して出力するデータ出力手段を、前記Ｎビットに対応してＮ組備えるように構成される。
【００３１】
本発明において、好ましくは、データ比較手段、多数判定手段、反転フラグ生成手段、データ反転手段、フラグ出力手段及びデータ出力手段の少なくとも一つは、クロック信号に同期して動作し、クロック信号に同期したフラグ出力手段のデータ出力及びクロック信号に同期してデータ出力手段からデータを出力するように構成してもよい。
【００３２】
本発明において、好ましくは、データ比較手段、多数判定手段、反転フラグ生成手段、データ反転手段、フラグ出力手段及びデータ出力手段の少なくとも一つは、クロック信号の立ち上がり及び立ち下がりに同期して動作し、クロック信号の立ち上がり及び立ち下がりに同期したフラグ出力手段のデータ出力並びにクロック信号の立ち上がり及び立ち下がりに同期してデータ出力手段からデータを出力するように構成してもよい。
【００３３】
本発明において、好ましくは、フラグ出力手段から出力されるデータは、データ出力手段から出力されるデータがデータインバージョン回路に入力される元のデータの論理値を反転したもであるか否かの情報を有している。
【００３４】
本発明において、好ましくは、Ｐは、２又は４とされる。また、本発明において、好ましくは、所定の数は、Ｎ／２あるいはその前後の整数値とされる。
【００３５】
さらに、本発明に係るデータインバージョン回路を、読み出し系の回路に備えた半導体装置として具備してもよい。
【００３６】
本発明において、好ましくは、半導体装置は、プリフェッチ動作により一度にメモリアレイから読み出された複数個のデータをクロック信号の立ち上がり側に対応するデータとクロック信号の立ち下がり側に対応するデータとに分離して入力し、Ｐは２である本発明のデータインバージョン回路を備えるように構成してもよい。
【００３７】
【発明の実施の形態】
添付図面を参照して、本発明の実施の形態を以下に説明する。
【００３８】
図１は、本発明の一実施の形態に係るデータインバージョン回路の構成を示すブロック図である。データインバージョン回路は、データ比較手段２１、２２、…２Ｐと、多数判定手段３１、３２、…３Ｐと、反転フラグ生成手段４１、４２、…４Ｐと、データ反転手段５１、５２、…５Ｐと、フラグ出力手段６と、データ出力手段７と、データ保持手段８とを備えている。この実施の形態では、Ｐは、２以上の整数である。
【００３９】
なお、データ比較手段２１、２２、…２Ｐ、データ反転手段５１、５２、…５Ｐ、及びデータ出力手段７を構成するデータ読出し手段９は、Ｎ（Ｎは２以上の整数）ビットからなる並列データの所定の１ビット分に対応して存在する。
【００４０】
並列データ供給手段１より出力されるＮビットからなる並列データ１０ｋ（ｋは１〜Ｐを示す整数）は、データ反転手段５ｋに入力されると共に、データ比較手段２ｋ及びデータ比較手段２（ｋ＋１）に供給される。ただし、並列データ１０Ｐは、データ反転手段５Ｐに入力されると共に、データ比較手段２Ｐに供給される。また、並列データ１００は、データ比較手段２１に供給される。
【００４１】
並列データ１０ｋは、ｋが小さいものほど時間的に早くデータ出力手段７において出力されるものとし、並列データ１００は、時間的に一つ前に対応するＰ組の並列データ中の並列データ１０Ｐと同じ内容である。
【００４２】
データ比較手段２ｋは、並列データ１０ｋと並列データ１０（ｋ−１）との該当ビット位置の論理値同士を比較し、一致するか否かを論理値２０ｋとして出力する。
【００４３】
多数判定手段３ｋは、Ｎビット分の論理値２０ｋを入力し、Ｎ個の論理値２０ｋの中で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値３０ｋとして出力する。この場合、所定の数とは、例えばＮ／２あるいはその前後の整数値である。
【００４４】
反転フラグ生成手段４ｋは、ｋ−１番目の反転フラグ４０（ｋ−１）の出力論理値とｋ番目の多数判定手段３ｋから出力される論理値３０ｋとの一致を判定し、判定結果の論理値をｋ番目の反転フラグ４０ｋとして出力する。ただし、反転フラグ４００は、データ保持手段８より出力され、データ保持手段８は、時間的に一つ前の反転フラグ生成手段４Ｐから出力される反転フラグ４０Ｐを保持し、保持した内容を反転フラグ４００として出力する。
【００４５】
データ反転手段５ｋは、並列データ１０ｋの該当ビットの論理値を反転フラグ４０ｋに応じて反転（論理的否定）し、出力５０ｋとして出力する。
【００４６】
フラグ出力手段６は、反転フラグ４０ｋを出力するものであって、例えば並列に入力される反転フラグ４０ｋを時間順に並べ、図示されない所定のクロック信号に同期して一つの出力端子から出力するものである。
【００４７】
データ出力手段７は、出力５０ｋを出力するものであって、例えば並列に入力される出力５０ｋを時間順に並べ、図示されない所定のクロック信号に同期して一つの出力端子から出力するものである。
【００４８】
本発明の一実施の形態に係るデータインバージョン回路は、以上で説明したように構成されており、並列データ供給手段１より出力されるＮビットからなる並列データ１０ｋは、時間順に並べて一つ前のサイクルの並列データと比較され、全Ｎビットのうち、多数のビット、例えばＮ／２あるいはその前後の整数値以上が反転する場合には、当該サイクルの並列データの論理が反転されて出力され、データ出力手段７にて外部バス等に出力される際に反転されたデータのビット数がＮ／２あるいはその前後の整数値以下に抑えられ、出力回路の発生するノイズ及び消費電流が低減される。
【００４９】
また、データ比較手段２１、２２、…２Ｐ、多数判定手段３１、３２、…３Ｐ、反転フラグ生成手段４１、４２、…４Ｐ、データ反転手段５１、５２、…５ＰがそれぞれＰ個づつ存在し、それぞれが一つのサイクル内で並列的に動作する。このため動作周波数が高くなっても安定的に動作するデータインバージョン回路を実現する際のタイミング設計が容易となる。
【００５０】
さらに、反転フラグ４０ｋを生成するにあたって、本発明の一実施の形態に係るデータインバージョン回路は、該当サイクルの一つ前の実際にデータインバージョン回路から出力されるデータと、該当サイクルの並列データとを比較し、多数判定をした結果から反転フラグ４０ｋを生成せずに、反転フラグ生成手段４１、４２、…４Ｐと、該当サイクルの一つ前の反転フラグ生成手段４Ｐとの出力から反転フラグ４０１、４０２、…４０Ｐを算出している。このため動作周波数が高くなっても安定的に動作するデータインバージョン回路を実現する際のタイミング設計が容易となる。
【００５１】
【実施例】
次に、さらに詳細に説明すべく、Ｐ＝２とＰ＝４の場合について本発明を適用した一実施例に即して説明する。以下で説明する信号名において、信号ＸＹＺ＿Ｂのように＿Ｂの付けられた信号名は、信号ＸＹＺの反転信号（相補信号）を意味する。また、端子名／Ａは、端子名Ａの反転（相補）信号を表す入力又は出力端子を意味する。
【００５２】
［実施例１］
図２は、本発明の第１の実施例に係るデータインバージョン回路の構成を示すブロック図であって、Ｐ＝２の場合に該当する。第１の実施例に係るデータインバージョン回路は、メインアンプ１１、１２、１３、１４と、並列直列変換回路１５と、バスドライバ１６、１７と、レイテンシラッチ回路１８と、データ比較回路２１１、２１２と、多数決回路３１１、３１２と、反転フラグ生成回路４０と、データ反転回路５１１、５１２と、並列直列変換回路６１、７１と、出力バッファ回路６２、７２と、出力ピン６３、７３とを備えている。
【００５３】
なお、メインアンプ１１、１２、１３、１４、並列直列変換回路１５、バスドライバ１６、１７、レイテンシラッチ回路１８、データ比較回路２１１、２１２、データ反転回路５１１、５１２、並列直列変換回路７１、出力バッファ回路７２、出力ピン７３を構成するデータ読出し部９０は、Ｎ（Ｎは２以上の整数）ビットからなる並列データの所定の１ビット分に対応して存在する。
【００５４】
プリフェッチ動作等によってメモリアレイ（図示されない）から一度に読み出された４個のデータは、それぞれメインアンプ１１、１２、１３、１４で増幅され、ＭＡＱ０、ＭＡＱ１、ＭＡＱ２、ＭＡＱ３の各信号として出力される。並列直列変換回路１５は、例えば信号ＭＡＱ０、ＭＡＱ２をクロック信号（図示されない）の立ち上がり側に対応するデータＭＡＱＲに並列直列変換し、例えば信号ＭＡＱ１、ＭＡＱ３をクロック信号の立ち下がり側に対応するデータＭＡＱＦに並列直列変換する。バスドライバ１６、１７は、データＭＡＱＲ、データＭＡＱＦをそれぞれデータ信号ＤＡＴＡＲ＿Ｂ、データ信号ＤＡＴＡＦ＿Ｂとして送出する。
【００５５】
データ信号ＤＡＴＡＲ＿Ｂ及びデータ信号ＤＡＴＡＦ＿Ｂは、レイテンシラッチ回路１８及びデータ比較回路２１１、２１２に送られる。レイテンシラッチ回路１８は、データ信号ＤＡＴＡＲ＿Ｂを遅延し、データ反転回路５１１に所定のタイミングでデータ信号ＤＡＴＡＲ３を出力する。また、レイテンシラッチ回路１８は、データ信号ＤＡＴＡＦ＿Ｂを遅延し、データ比較回路２１１に所定のタイミングでデータ信号ＤＡＴＡＦ２＿Ｂを出力し、データ反転回路５１２に所定のタイミングでデータ信号ＤＡＴＡＦ３を出力する。
【００５６】
データ比較回路２１１は、当該サイクルの立ち上がり側のデータ信号ＤＡＴＡＲ＿Ｂと、レイテンシラッチ回路１８から出力される前サイクルの立ち下がり側のデータ信号ＤＡＴＡＦ２＿Ｂとを比較（排他的論理和）し、立ち上がり側の比較信号ＩＮＶＲを出力する。また、データ比較回路２１２は、当該サイクルの立ち下がり側のデータ信号ＤＡＴＡＦ＿Ｂと、当該サイクルの立ち上がり側のデータ信号ＤＡＴＡＲ＿Ｂとを比較して立ち下がり側の比較信号ＩＮＶＦを出力する。
【００５７】
比較信号ＩＮＶＲ、ＩＮＶＦの意味するところは、データの切替えがあるか否かであり、データの切替えがある場合、比較信号ＩＮＶＲ、ＩＮＶＦにはハイレベルが出力される。
【００５８】
Ｎ本分の比較信号ＩＮＶＲは、立ち上がり側に対応する多数決回路３１１に入力され、Ｎ本分の比較信号ＩＮＶＦは、立ち下がり側に対応する多数決回路３１２に入力される。多数決回路３１１は、半数以上の入力データが切替っているか否か、すなわちハイレベルである比較信号ＩＮＶＲの数がＮ／２以上であるか否かを判定し、判定結果に応じた多数決判定信号ＤＡＴＡＩＮＶＲを出力する。また、多数決回路３１２は、半数以上の入力データが切替っているか否か、すなわちハイレベルである比較信号ＩＮＶＦの数がＮ／２以上であるか否かを判定し、判定結果に応じた多数決判定信号ＤＡＴＡＩＮＶＦを出力する。半数以上のデータが切替っている場合、多数決判定信号ＤＡＴＡＩＮＶＲ、ＤＡＴＡＩＮＶＦは、それぞれハイレベルとなる。さらに、多数決判定信号ＤＡＴＡＩＮＶＲ、ＤＡＴＡＩＮＶＦは、反転フラグ生成回路４０に送られる。
【００５９】
反転フラグ生成回路４０において、立ち上がり側の反転フラグ信号ＤＩＮＶＲは、当該サイクルの立ち上がり側の多数決判定信号ＤＡＴＡＩＮＶＲと、前サイクルの立ち下がり側の反転フラグ信号ＤＩＮＶＦとを演算処理（例えば排他的論理和）して生成される。また、立ち下がり側の反転フラグ信号ＤＩＮＶＦは、当該サイクルの立ち下がり側の多数決判定信号ＤＡＴＡＩＮＶＦと当該サイクルの立ち上がり側の反転フラグ信号ＤＩＮＶＲとを演算処理（例えば排他的論理和）して生成される。
【００６０】
上記において、多数決判定信号ＤＡＴＡＩＮＶＲ、ＤＡＴＡＩＮＶＦと、反転フラグ信号ＤＩＮＶＲ、ＤＩＮＶＦとの演算（例えば排他的論理和）を行っているのは、データ比較の対象としているデータが内部データバスのデータであって、実際に出力ピン７３から外部に出力されるデータとは異なるからである。例えば、多数決回路３１１、３１２で半数以上のデータが切替っているという判定が連続した場合では、後のデータは、実際にピンから出力するときには、反転せずに出力されなければならないこととなる。
【００６１】
一方、反転フラグ信号ＤＩＮＶＲは、データ反転回路５１１に送られ、反転フラグ信号ＤＩＮＶＦは、データ反転回路５１２に送られる。データ反転回路５１１は、反転フラグ信号ＤＩＮＶＲがハイレベルの場合すなわち半数以上のデータが切替っている場合には、データ信号ＤＡＴＡＲ３のデータを反転し、反転フラグ信号ＤＩＮＶＲがローレベルの場合すなわち半数未満のデータが切替っている場合には、データ信号ＤＡＴＡＲ３のデータを反転せずに、出力データ信号ＤＯＲとして並列直列変換回路７１に送る。
【００６２】
また、データ反転回路５１２は、反転フラグ信号ＤＩＮＶＦがハイレベルの場合すなわち半数以上のデータが切替っている場合には、データ信号ＤＡＴＡＦ３のデータを反転し、反転フラグ信号ＤＩＮＶＦがローレベルの場合すなわち半数未満のデータが切替っている場合には、データ信号ＤＡＴＡＲ３のデータを反転せずに、出力データ信号ＤＯＦとして並列直列変換回路７１に送る。なお、上に述べた出力データを反転する回路としては、排他的論理和回路を用いることができる。
【００６３】
並列直列変換回路７１は、立ち上がりデータに対応する出力データ信号ＤＯＲと立ち下がりデータに対応する出力データ信号ＤＯＦとを並列直列変換して、時間順に出力バッファ回路７２に信号ＤＯとして送出する。出力バッファ回路７２は、信号ＤＯを増幅して出力ピン７３より信号ＤＱｊ（ｊ＝１〜Ｎ）として出力する。
【００６４】
他方、反転フラグ信号ＤＩＮＶＲ、ＤＩＮＶＦは、直列並列変換回路６１に送られ、並列直列変換され、時間順に出力バッファ回路６２に信号ＤＩＮＶとして送出される。出力バッファ回路６２は、信号ＤＩＮＶを増幅して出力ピン６３より信号ＤＱＭとして出力する。なお、信号ＤＩＮＶは、対応する信号ＤＯに同期して出力されている。
【００６５】
次に、以上説明した第１の実施例における主要部分であるレイテンシラッチ回路１８、データ比較回路２１１、２１２、反転フラグ生成回路４０、データ反転回路５１１、５１２について詳細に説明する。図３は、本発明の第１の実施例に係る主要部分の回路ブロック図である。また、図４は、図３中の回路シンボルの等価回路を示す図である。
【００６６】
図３において、１８０１、１８０２、１８０４、１８１１、２１１１、２１１２、２１２１、２１２２、４００１、４００４、４００５、４００７、４０１１、４０１２、５１１１、５１２１は、インバータ回路である。１８０７は、ＮＡＮＤ回路である。４００９は、ＮＯＲ回路である。２１１３、２１２３、４００２、４００８、５１１２、５１２２は、選択回路であって、その等価回路は、図４（Ａ）に示される。
【００６７】
また、１８０５、４００３、４０１０は、エッジトリガ型のＤフリップフロップ回路であって、その等価回路は、図４（Ｂ）に示される。１８０８は、Ｄフリップフロップ回路であって、その等価回路は、図４（Ｃ）に示される。１８０３、１８０６、１８０９、１８１０、４００６は、否定論理を出力するＤフリップフロップ回路であって、その等価回路は、図４（Ｄ）に示される。
【００６８】
信号ＱＣＬＫＦＦ、ＱＣＬＫＦＦ＿Ｂは、互いに逆相のクロック信号である。また、信号ＱＣＬＫＤＩＮＶ、ＱＣＬＫＤＩＮＶ＿Ｂは、互いに逆相のクロック信号である。これらのクロック信号は、データインバージョン回路の外部より供給される図示されないクロック信号（ＣＬＫ）に同期している。
【００６９】
信号ＲＳＴＱ＿Ｂは、リセット信号であって、レイテンシラッチ回路１８を初期化する信号である。また、信号ＲＳＴＤＩＮＶは、リセット信号であって、反転フラグ生成回路４０を初期化する信号である。
【００７０】
インバータ回路２１１１、２１１２、２１２１、２１２２、４００１、４００５、４００７、４０１２、５１１１、５１２１は、それぞれの接続先において必要となる反転信号を生成する。
【００７１】
次に、図２及び図３における信号の動作を説明する。図５は、図２及び図３における信号の動作のタイムチャートを示す図である。
【００７２】
図示されない回路により、クロック信号（ＣＬＫ）の立ち上がりのＴ０のタイミングで読出しの指示（ＣＯＭＭＡＮＤがＲＥＡＤ）を受けると、メインアンプ１１、１２、１３、１４は、遅延した４ビットのデータ（それぞれＱ０、Ｑ１、Ｑ２、Ｑ３）を信号ＭＡＱ０、ＭＡＱ１、ＭＡＱ２、ＭＡＱ３として出力する。次に信号ＭＡＱ０、ＭＡＱ２は、並列直列変換回路１５、バスドライバ１６を介して、時間順に並べられ、信号ＤＡＴＡＲ＿Ｂとして出力される。また、信号ＭＡＱ１、ＭＡＱ３は、並列直列変換回路１５、バスドライバ１７を介して、時間順に並べられ、信号ＤＡＴＡＦ＿Ｂとして出力される。
【００７３】
ＣＬＫのＴ２のタイミングで、データＱ０が信号ＤＡＴＡＲ＿Ｂに出力され、データＱ１が信号ＤＡＴＡＦ＿Ｂに出力される。また、ＣＬＫのＴ３のタイミングで、データＱ２が信号ＤＡＴＡＲ＿Ｂに出力され、データＱ３が信号ＤＡＴＡＦ＿Ｂに出力される。ただし、信号ＤＡＴＡＲ＿Ｂは、ＣＬＫのＴ２のタイミングの前において、データＱ−１（初期状態）が出力されているものとする。
【００７４】
信号ＤＡＴＡＲ＿Ｂは、レイテンシラッチ回路１８、データ比較回路２１１及びデータ比較回路２１２に入力され、信号ＤＡＴＡＦ＿Ｂは、レイテンシラッチ回路１８及びデータ比較回路２１２に入力される。レイテンシラッチ回路１８に入力された信号ＤＡＴＡＲ＿Ｂは、Ｄフリップフロップ回路１８０３、インバータ回路１８０４、エッジトリガ型のＤフリップフロップ回路１８０５を介して、約１．５クロック分遅延させられ、信号ＤＡＴＡＲ３としてデータ反転回路５１１に入力される。
【００７５】
レイテンシラッチ回路１８に入力された信号ＤＡＴＡＦ＿Ｂは、Ｄフリップフロップ回路１８０６、ＮＡＮＤ回路１８０８、Ｄフリップフロップ回路１８０８を介して、約１クロック分遅延した信号ＤＡＴＡＦ２＿Ｂとして出力されると共に、さらにＤフリップフロップ回路１８０９、Ｄフリップフロップ回路１８１０、インバータ回路１８１１を介して、約２クロック分遅延させられ、信号ＤＡＴＡＦ３としてデータ反転回路５１２に入力される。ＮＡＮＤ回路１８０８にローレベルの信号ＲＳＴＱ＿Ｂが入力される場合には、Ｄフリップフロップ回路１８０８、Ｄフリップフロップ回路１８０９、Ｄフリップフロップ回路１８１０が初期化される。
【００７６】
一方、データ比較回路２１１に入力された信号ＤＡＴＡＲ＿Ｂと信号ＤＡＴＡＦ２＿Ｂとは、データ比較回路２１１に入力され、インバータ回路２１１１、インバータ回路２１１２及び選択回路２１１３による排他的論理和演算がなされ、データ比較が行われる。
【００７７】
すなわち、信号ＤＡＴＡＲ＿Ｂが選択回路２１１３の端子Ｓに、信号ＤＡＴＡＲ＿Ｂをインバータ回路２１１１により反転（論理否定）した信号が選択回路２１１３の端子／Ｓに、信号ＤＡＴＡＦ２＿Ｂが選択回路２１１３の端子Ａに、信号ＤＡＴＡＦ２＿Ｂをインバータ回路２１１２により反転（論理否定）した信号が選択回路２１１３の端子Ｂに入力されることで、論理式
／Ｙ＝ＤＡＴＡＦ２＿Ｂ・／ＤＡＴＡＲ＿Ｂ＋／ＤＡＴＡＦ２＿Ｂ・ＤＡＴＡＲ＿Ｂ
の排他的論理和の演算が行われ、信号ＤＡＴＡＦ２＿Ｂと信号ＤＡＴＡＲ＿Ｂとのデータ比較がなされ、その比較結果が選択回路２１１３の端子／Ｙに出力される。すなわち、信号ＤＡＴＡＦ２＿Ｂと信号ＤＡＴＡＲ＿Ｂとの論理値が不一致であれば、端子／Ｙはハイレベルとなり、信号ＩＮＶＲとして出力される。ただし、／は否定、・は論理積、＋は論理和を表す。
【００７８】
データ比較の結果は、データ比較回路２１１から信号ＩＮＶＲとして、多数決回路３１１に入力される。
【００７９】
他方、データ比較回路２１２に入力された信号ＤＡＴＡＲ＿Ｂと信号ＤＡＴＡＦ＿Ｂとは、データ比較回路２１２に入力され、インバータ回路２１２１、インバータ回路２１２２及び選択回路２１２３による排他的論理和演算がなされ、データ比較が行われる。先に説明した排他的論理和演算と同等の演算がなされ、データ比較の結果は、データ比較回路２１２から信号ＩＮＶＦとして、多数決回路３１２に入力される。
【００８０】
Ｎ本分の比較信号ＩＮＶＲが立ち上がり側に対応する多数決回路３１１に入力され、Ｎ本分の比較信号ＩＮＶＦが立ち下がり側に対応する多数決回路３１２に入力される。多数決回路３１１は、半数以上の入力データが切替っているか否か、すなわちハイレベルである比較信号ＩＮＶＲの数がＮ／２以上であるか否かを判定し、Ｎ／２以上であれば多数決判定信号ＤＡＴＡＩＮＶＲにハイレベルを出力する。また、多数決回路３１２は、半数以上の入力データが切替っているか否か、すなわちハイレベルである比較信号ＩＮＶＦの数がＮ／２以上であるか否かを判定し、Ｎ／２以上であれば多数決判定信号ＤＡＴＡＩＮＶＦにハイレベルを出力する。なお、多数決回路３１１、３１２には、公知の多数決回路を用いることができる。
【００８１】
多数決判定信号ＤＡＴＡＩＮＶＲと反転フラグ信号ＤＩＮＶＦとは、インバータ回路４００１及び選択回路４００２による排他的論理和演算がなされ、データ比較が行われる。先に説明した排他的論理和演算と同等の演算がなされ、データ比較の結果は、エッジトリガ型のＤフリップフロップ回路４００３、インバータ回路４００４を介し、約１クロック分遅延されて、信号ＤＩＮＶＲとして出力される。
【００８２】
また、Ｄフリップフロップ回路４００６により約０．５クロック分遅延された多数決判定信号ＤＡＴＡＩＮＶＦと反転フラグ信号ＤＩＮＶＲとは、インバータ回路４００７及び選択回路４００８による排他的論理和演算がなされ、データ比較が行われる。先に説明した排他的論理和演算と同等の演算がなされ、データ比較の結果は、ＮＯＲ回路４００９、エッジトリガ型のＤフリップフロップ回路４０１０、インバータ回路４０１１を介し、約１クロック分遅延されて、信号ＤＩＮＶＦとして出力される。なお、ハイレベルの信号ＲＳＴＤＩＮＶがＮＯＲ回路４００９に入力されると、エッジトリガ型のＤフリップフロップ回路４０１０が初期化される。
【００８３】
反転フラグ信号ＤＩＮＶＲと信号ＤＡＴＡＲ３とは、データ反転回路５１１におけるインバータ回路５１１１及び選択回路５１１２による排他的論理和演算がなされ、反転フラグ信号ＤＩＮＶＲがハイレベルのときに信号ＤＡＴＡＲ３の反転信号が信号ＤＯＲとして出力される。すなわち、信号ＤＡＴＡＲ＿ＢのデータＱ０は、約２クロック遅延されて信号ＤＯＲのデータＱ０又は論理が反転したデータＱ０として現れる。また同様に、信号ＤＡＴＡＲ＿ＢのデータＱ２は、約２クロック遅延されて信号ＤＯＲのデータＱ２又は論理が反転したデータＱ２として現れる。
【００８４】
また、反転フラグ信号ＤＩＮＶＦと信号ＤＡＴＡＦ３とは、データ反転回路５１２におけるインバータ回路５１２１及び選択回路５１２２による排他的論理和演算がなされ、反転フラグ信号ＤＩＮＶＦがハイレベルのときに信号ＤＡＴＡＦ３の反転信号が信号ＤＯＦとして出力される。すなわち、信号ＤＡＴＡＦ＿ＢのデータＱ１は、約２．５クロック遅延されて信号ＤＯＦのデータＱ１又は論理が反転したデータＱ１として現れる。また同様に、信号ＤＡＴＡＦ＿ＢのデータＱ３は、約２．５クロック遅延されて信号ＤＯＦのデータＱ３又は論理が反転したデータＱ３として現れる。
【００８５】
信号ＤＯＲのデータＱ０、Ｑ２と信号ＤＯＦのデータＱ１、Ｑ３とは、並列直列変換回路７１により時間順に出力される直列データに並べられ、出力バッファ回路７２により信号ＤＱｊとして出力ピン７３から出力される。
【００８６】
また、反転フラグ信号ＤＩＮＶＲのＱ０のフラグ、Ｑ２のフラグと反転フラグ信号ＤＩＮＶＦのデータＱ１のフラグ、Ｑ３のフラグとは、並列直列変換回路６１により時間順に出力される直列データに並べられ、出力バッファ回路６２により信号ＤＱＭとして出力ピン６３から出力される。
【００８７】
次に具体的な数値データの例を用いて、各信号の変化を説明する。図６は、本発明の第１の実施例に係るデータインバージョン回路における各信号のデータの変化の例を示す図である。
【００８８】
具体的な例としてメモリから「１１１１１１１１」、「００００００００」、「１１１１１１１１」、「００００００００」の４つの８ビットからなるデータ（それぞれＱ０、Ｑ１、Ｑ２、Ｑ３）が順次連続して読み出される場合を考える。バスドライバ１６、１７から出力されるそれぞれの信号ＤＡＴＡＲ＿Ｂ、ＤＡＴＡＦ＿Ｂは、図２、３ではメモリからの読出しデータの反転信号であるが、以下の説明では明確化のために、非反転である信号ＤＡＴＡＲ、ＤＡＴＡＦが出力されているものとする。
【００８９】
データＱ０、Ｑ１を読み出すサイクルで、立ち上がり側の信号ＤＡＴＡＲの値「１１１１１１１１」と立ち下がり側の信号ＤＡＴＡＦの初期状態「００００００００」とが比較（排他的倫理和）されると、８ビットすべてが切替っていることから、立ち上がり側の比較フラグ信号ＩＮＶＲとして「１１１１１１１１」が出力される。また、立ち下がり側の信号ＤＡＴＡＦの値「００００００００」と立ち上がり側の信号ＤＡＴＡＲの値「１１１１１１１１」とが比較されると、８ビットすべてが切替っていることから立ち下がり側の比較フラグ信号ＩＮＶＦとして「１１１１１１１１」が出力される。８ビットが切替っていることから、多数決判定信号ＤＡＴＡＩＮＶＲ、ＤＡＴＡＩＮＶＦは、両方共にハイレベル（Ｈｉｇｈ）となる。
【００９０】
立ち上がり側の多数決判定信号ＤＡＴＡＩＮＶＲ（ハイレベル）と立ち下がり側データに対する反転フラグ信号ＤＩＮＶＦの初期値（ローレベル）とが演算処理（排他的論理和）され、立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲにハイレベル（Ｈｉｇｈ）が出力される。立ち下がり側の多数決判定信号ＤＡＴＡＩＮＶＦ（ハイレベル）と立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲ（ハイレベル）とが演算処理（排他的論理和）され、立ち下がり側データに対する反転フラグ信号ＤＩＮＶＦにローレベル（Ｌｏｗ）が出力される。
【００９１】
立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲがハイレベルであることから、サイクルＱ０におけるデータ「１１１１１１１１」は、反転され、信号ＤＱｊに「００００００００」として出力され、データを反転していることを示すフラグ信号（ハイレベル）がＤＱＭから出力される。
【００９２】
一方、立ち下がり側のデータに対する反転フラグ信号ＤＩＮＶＦがローレベルであることから、サイクルＱ１におけるデータ「００００００００」は、反転されずに信号ＤＱｊに「００００００００」として出力され、データを反転していないことを示すフラグ信号（ローレベル）が信号ＤＱＭとして出力される。
【００９３】
同様にデータＱ２、Ｑ３を読み出すサイクルでは、立ち上がり側の信号ＤＡＴＡＲの値「１１１１１１１１」と前サイクルの立ち下がり側の値「００００００００」とが比較（排他的論理和）されると、８ビットすべてが切替っている。このため立ち上がり側の比較フラグ信号ＩＮＶＲとして「１１１１１１１１」が出力される。また、立ち下がり側の信号ＤＡＴＡＦの値「００００００００」と立ち上がり側の信号ＤＡＴＡＲの値「１１１１１１１１」とが比較されると、８ビットすべてが切替っている。このため立ち下がり側の比較フラグ信号ＩＮＶＦとして「１１１１１１１１」が出力される。
【００９４】
８ビットが切替っていることから、多数決判定信号ＤＡＴＡＩＮＶＲ、ＤＡＴＡＩＮＶＦは、両方共にハイレベルとなる。立ち上がり側の多数決判定信号ＤＡＴＡＩＮＶＲ（ハイレベル）と前サイクルの立ち下がり側データに対する反転フラグ信号の値（ローレベル）とが演算処理（排他的論理和）され、立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲにハイレベルが出力される。立ち下がり側の多数決判定信号ＤＡＴＡＩＮＶＦ（ハイレベル）と立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲ（ハイレベル）とが演算処理（排他的論理和）され、立ち下がり側のデータに対する反転フラグ信号ＤＩＮＶＦにローレベルが出力される。
【００９５】
立ち上がり側のデータに対する反転フラグ信号ＤＩＮＶＲがハイレベルであることから、サイクルＱ２のデータ「１１１１１１１１」は反転され、信号ＤＱｊに「００００００００」として出力され、データを反転していることを示すフラグ信号（ハイレベル）が信号ＤＱＭとして出力される。
【００９６】
一方、立ち下がり側のデータに対する反転フラグ信号ＤＩＮＶＦがローレベルであることから、サイクルＱ３のデータ「００００００００」は、反転せずにＤＱｊから「００００００００」として出力され、データを反転していないことを示すフラグ信号（ローレベル）が信号ＤＱＭとして出力される。
【００９７】
以上の説明でデータ比較回路２１１、２１２は、データ比較において実際に出力ピン７３から外部に出力されるデータではなく、内部の信号ＤＡＴＡＲ＿Ｂ、ＤＡＴＡＦ＿Ｂ、ＤＡＴＡＦ２＿Ｂにおけるデータを入力している。このため多数決回路３１１、３１２の出力信号の結果と、実際にデータを反転すべきか否かの信号ＤＩＮＶＲ、ＤＩＮＶＦとは、一致していないことになる。
【００９８】
従って、判定フラグ生成回路４０は、多数決回路３１１の出力信号と前サイクルの反転フラグ信号ＤＩＮＶＦとの演算（排他的論理和）を行い、実際にデータを反転すべきか否かの信号ＤＩＮＶＲ、ＤＩＮＶＦを得ている。
【００９９】
本発明の第１の実施例に係るデータインバージョン回路は、以上で説明したように構成され、プリフェッチ動作等により一度にメモリアレイから読み出された４個のデータをクロック信号の立ち上がり側に対応するデータとクロック信号の立ち下がり側に対応するデータとに分割して、各々のデータに対して一つのクロックサイクル内で並列的に動作させる。このため動作周波数が高くなっても安定的に動作するデータインバージョン回路を実現する際のタイミング設計が容易となる。従って、ＤＤＲ−ＳＤＲＡＭ等に好適なデータインバージョン回路を提供することができる。
【０１００】
［実施例２］
図７は、本発明の第２の実施例に係るデータインバージョン回路の構成を示すブロック図であって、Ｐ＝４の場合に該当する。図７は、データインバージョン回路の主要部分であるデータ比較回路、多数決回路、反転フラグ生成回路のブロックの接続を示し、シリアルに４系統分を持つ場合の回路構成例である。
【０１０１】
排他的論理和回路２１３、２１４、２１５、２１６は、データ比較回路に相当し、Ｎ（Ｎは２以上の整数）ビットからなる並列データの所定の１ビット分に対応して存在する。また、排他的論理和回路４１３、４１４、４１５、４１６は、反転フラグ生成回路に相当する。さらに、Ｄフリップフロップ回路４１８は、排他的論理和回路４１６が出力した反転フラグ信号ＤＩＮＶ３を、図示されないタイミング回路あるいはクロック回路から供給されるクロック信号Ｋにより保持する。Ｄフリップフロップ回路４１８の出力信号ＤＩＮＶ３Ｄは、排他的論理和回路４１３に入力される。さらに、ＡＮＤ回路４１７は、リセット信号ＲＳＴをローレベルにすることによりＤフリップフロップ回路４１８を初期化する。
【０１０２】
次にデータ信号の処理について説明する。シリアルに送出される４ビット分のプリフェッチされたデータが、データＱ０、Ｑ１、Ｑ２、Ｑ３として入力されるものとする。
【０１０３】
排他的論理和回路２１３は、初期状態（あるいは前サイクルのデータＱ３）に相当するデータＱ−１とデータＱ０とを比較し、一致するか否かを論理値として比較フラグ信号ＩＮＶ０を出力する。また、排他的論理和回路２１４は、データＱ０とデータＱ１とを比較し、一致するか否かを論理値として比較フラグ信号ＩＮＶ１を出力する。さらに、排他的論理和回路２１５は、データＱ１とデータＱ２とを比較し、一致するか否かを論理値として比較フラグ信号ＩＮＶ２を出力する。また、排他的論理和回路２１６は、データＱ２とデータＱ３とを比較し、一致するか否かを論理値として比較フラグ信号ＩＮＶ３を出力する。
【０１０４】
Ｎビット分の比較フラグ信号ＩＮＶ０が多数決回路３１３に入力され、多数決回路３１３は、Ｎ個の論理値で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として多数決判定信号ＤＴＡＩＮＶ０を出力する。この場合、所定の数とは、例えばＮ／２あるいはその前後の整数値である。以下の説明で所定の数は、同様の値である。
【０１０５】
Ｎビット分の比較フラグ信号ＩＮＶ１が多数決回路３１４に入力され、多数決回路３１４は、Ｎ個の論理値で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として多数決判定信号ＤＴＡＩＮＶ１を出力する。また、Ｎビット分の比較フラグ信号ＩＮＶ２が多数決回路３１５に入力され、多数決回路３１５は、Ｎ個の論理値で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として多数決判定信号ＤＴＡＩＮＶ２を出力する。さらに、Ｎビット分の比較フラグ信号ＩＮＶ３が多数決回路３１６に入力され、多数決回路３１６は、Ｎ個の論理値で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として多数決判定信号ＤＴＡＩＮＶ３を出力する。
【０１０６】
排他的論理和回路４１３は、初期状態あるいは前サイクルに対する反転フラグ信号ＤＩＮＶ３Ｄと多数決判定信号ＤＴＡＩＮＶ０とを比較し、一致するか否かを論理値として反転フラグ信号ＤＩＮＶ０を出力する。また、排他的論理和回路４１４は、反転フラグ信号ＤＩＮＶ０と多数決判定信号ＤＴＡＩＮＶ１とを比較し、一致するか否かを論理値として反転フラグ信号ＤＩＮＶ１を出力する。
【０１０７】
排他的論理和回路４１５は、反転フラグ信号ＤＩＮＶ１と多数決判定信号ＤＴＡＩＮＶ２とを比較し、一致するか否かを論理値として反転フラグ信号ＤＩＮＶ２を出力する。また、排他的論理和回路４１６は、反転フラグ信号ＤＩＮＶ２と多数決判定信号ＤＴＡＩＮＶ３とを比較し、一致するか否かを論理値として反転フラグ信号ＤＩＮＶ３を出力する。なお、反転フラグ信号ＤＩＮＶ３は、ＡＮＤ回路４１７を介してＤフリップフロップ４１８に保持され、次サイクルの反転フラグ信号ＤＩＮＶ３Ｄとして出力される。
【０１０８】
以上説明した回路構成の場合では、４つのデータが並列に処理されることから、データ反転判定は、クロック信号の２サイクルに対して１回で済むことになる。従って、クロック信号周波数が高くなっても安定的に動作するデータインバージョン回路を実現する際のタイミング設計が容易となる。
【０１０９】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の各請求項の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１０】
【発明の効果】
以上説明したように、本発明によるデータインバージョン回路は、複数の系統の処理回路を持ち、データ反転の判定を並行して行うことによって、データインバージョン機能を実現する上でのタイミング設計が容易となる。また、本発明によるデータインバージョン回路を、ダブルデータレート機能を持つ半導体デバイス（ＤＤＲ−ＳＤＲＡＭなど）に適用することによって、クロック信号の周波数が高速化しても、データインバージョン機能を実現する上でのタイミング設計が容易となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータインバージョン回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るデータインバージョン回路の構成を示すブロック図である。
【図３】本発明の第１の実施例に係る主要部分の回路ブロック図である。
【図４】図３中の回路シンボルの等価回路を示す図である。
【図５】図２及び図３における信号の動作のタイムチャートを示す図である。
【図６】本発明の第１の実施例に係るデータインバージョン回路における各信号のデータの変化の例を示す図である。
【図７】本発明の第２の実施例に係るデータインバージョン回路の構成を示すブロック図である。
【図８】従来のデータインバージョン回路の構成を示すブロック図である。
【符号の説明】
１　並列データ供給手段
６　フラグ出力手段
７　データ出力手段
８　データ保持手段
９　データ読出し手段
１１、１２、１３、１４　メインアンプ
１５、６１、７１　並列直列変換回路
１６、１７　バスドライバ
１８　レイテンシラッチ回路
２１、２１、…２Ｐ　データ比較手段
３１、３２、…３Ｐ　多数判定手段
４０　反転フラグ生成回路
４１、４２、…４Ｐ　反転フラグ生成手段
５１、５２、…５Ｐ　データ反転手段
６２、７２　出力バッファ回路
６３、７３　出力ピン
９０　データ読出し部
１００、１０１、１０２、…１０Ｐ　並列データ
２０１、２０２、…２０Ｐ　論理値
２１１、２１２　データ比較回路
２１３、２１４、２１５、２１６、４１３、４１４、４１５、４１６　排他的論理和回路
３０１、３０２、…３０Ｐ　論理値
３１１、３１２、３１３、３１４、３１５、３１６　多数決回路
４０１、４０２、…４０Ｐ　反転フラグ
４１７　ＡＮＤ回路
４１８、１８０８　Ｄフリップフロップ回路
５０１、５０２、…５０Ｐ　出力
５１１、５１２　データ反転回路
１８０１、１８０２、１８０４、１８１１、２１１１、２１１２、２１２１、２１２２、４００１、４００４、４００５、４００７、４０１１、４０１２、５１１１、５１２１　インバータ回路
１８０３、１８０６、１８０９、１８１０、４００６　否定論理を出力するＤフリップフロップ回路
１８０５、４００３、４０１０　エッジトリガ型のＤフリップフロップ回路
１８０７　ＮＡＮＤ回路
２１１３、２１２３、４００２、４００８、５１１２、５１２２　選択回路
４００９　ＮＯＲ回路

Claims

あるサイクルのデータを前サイクルの出力データと比較し、複数の出力端子から出力されるデータのうち過半数が反転する場合には、前記サイクルのデータを反転して出力するデータインバージョン機能を有する半導体装置において、
データ間で一の出力端子から出力される順序が規定されている複数のデータが、並列に転送される複数の経路のそれぞれに対応して、時間的に前後のデータを比較するデータ比較回路を複数備え、
前記データ比較回路における比較結果を、複数の出力端子数分、入力し、多数決をとる多数決回路を複数備え、
前記複数の多数決回路における判定結果に基づき、前記複数の出力端子からのデータを反転して出力することを示す反転フラグを生成する反転フラグ生成回路を複数備え、
複数サイクル分のデータ反転の判定を、並行して行う構成とされている、ことを特徴とする半導体装置。
ダブルレートのクロック信号の立ち上がりエッジで規定されるデータ、立ち下がりで規定されるデータが転送される経路に対して、前記データ比較回路、前記多数決回路、及び前記反転フラグ生成回路をそれぞれ複数備えている、ことを特徴とする請求項１記載の半導体装置。
半導体装置が複数本のデータ出力端子を有し、
１本の前記データ出力端子あたり、前記１本のデータ出力端子を介して出力されるべき、第１乃至第Ｐ（Ｐは予め定められた２以上の整数）のビットデータを並列に出力する第１乃至第Ｐのポートを備え、第１乃至第Ｐのビットデータは、この順序で１本の前記データ出力端子から出力されるものであり、
前記第１乃至第Ｐのポートに対応して、前記第１乃至第Ｐのデータ比較回路を備え、第ｉ（ただし、ｉは１乃至Ｐの整数）のデータ比較回路は、第ｉ−１のポート（ただしｉが１のときは、第Ｐのポート又は初期値）のデータと第ｉのポートのデータとを比較して第ｉの比較フラグ信号を出力し、
前記半導体装置の前記複数本のデータ出力端子に応じて、前記第１乃至第Ｐのポートのデータ比較回路のそれぞれに対応して、データ出力端子の本数分の、第ｉの比較フラグ信号を入力し、不一致の個数が過半数を超えるか判定する第１乃至第Ｐの多数決回路と、
前記第１乃至第Ｐの多数決回路に対応して前記第１乃至第Ｐの反転フラグ生成回路と、
を備え、第ｉ（ただし、ｉは１乃至Ｐの整数）の反転フラグ生成回路は、第ｉ−１のポートの反転フラグ信号（ただしｉが１のときは、第Ｐのポート又は初期値）と、第ｉの多数決回路の判定結果とを比較して第ｉの反転フラグ信号を出力し、
前記第ｉの反転フラグ信号が反転を示すときは、前記第ｉのポートのデータを反転し、前記データ出力端子から出力される、ことを特徴とする半導体装置。
１つのデータ出力端子について前記第１乃至第Ｐのポートのデータは、第１乃至第Ｐのポートの順に順序付けられ、シリアルにデータが変換されて出力される、ことを特徴とする請求項３記載の半導体装置。
クロック信号の第１の論理値から第２論理値への遷移と、前記第２の論理値から前記第１論理値への遷移に基づき、１クロックサイクル中に、１つのデータ端子から２度データを出力する半導体装置において、
前記クロック信号の第１の論理値から第２論理値への第１の遷移と、前記第２の論理値から前記第１論理値への第２の遷移とでそれぞれ出力されるデータが転送される第１、第２の経路に接続される第１及び第２のデータ比較回路を備え、前記第１のデータ比較回路は、前記第１の経路における、前記クロック信号の第１の遷移タイミングでのデータと、前記第２の経路における、前記第１の遷移タイミング直前の前記クロック信号の第２の遷移タイミングでのデータとが互いに一致するか否か比較判定することで、前記第１の遷移の前の前記第２の遷移と前記第１の遷移とにおけるデータの切り替わりの有無を判定し、判定結果を第１の出力信号として出力し、
前記第２のデータ比較回路は、前記第１の経路における、前記クロック信号の前記第１の遷移タイミングでの前記データと、前記第１の遷移につづく前記クロック信号の第２の遷移タイミングでのデータとが一致するか否か比較判定することで、前記第１の遷移と前記第１の遷移につづく前記第２の遷移とにおけるデータの切り替わりの有無を判定し、判定結果を第２の出力信号として出力し、
半導体装置のデータ端子数分の前記第１のデータ比較回路からの第１の出力信号群を入力して、前記第１の出力信号群のうちの過半数のデータが切り替わっているか否かを判定し、第１の判定結果信号を出力する第１の多数決回路と、
半導体装置のデータ出力端子数分の前記第２のデータ比較回路からの第２の出力信号群を入力して、前記第２の出力信号群のうち過半数のデータが切り替わっているか否かを判定し、第２の判定結果信号を出力する第２の多数決回路と、
前記第１の多数決回路からの前記第１の判定結果信号と、前記クロック信号の少なくとも遷移１つ分前の第２の反転フラグの値とから、第１の反転フラグを生成する第１の反転フラグ生成回路と、
前記第２の多数決回路からの前記第２の判定結果信号と、前記クロック信号の少なくとも遷移１つ分前の前記第１の反転フラグの値とから、第２の反転フラグを生成する第２の反転フラグ生成回路と、
前記第１の反転フラグの値に基づき、前記第１の反転フラグが過半数のデータが切り替わっていることを示す場合、前記第１の経路のデータを反転して出力する第１のデータ反転回路と、
前記第２の反転フラグの値に基づき、前記第１の反転フラグが過半数のデータが切り替わっていることを示す場合、前記第２の経路のデータを反転して出力する第２のデータ反転回路と、
を備え、
前記第１及び第２反転フラグ生成回路は、前記第１及び第２の反転フラグ信号を、出力データを反転したことを示すフラグとして、半導体装置の制御端子から出力する、ことを特徴とする半導体装置。
前記第１及び第２のデータ比較回路と、前記第１及び第２のデータ反転回路が、前記第１及び第２の経路のデータが出力回路に転送されるデータバス上に設けられるラッチ回路部の段に設けられている、ことを特徴とする請求項５記載の半導体装置。
前記第１及び第２のデータ反転回路からのそれぞれの出力を並列に入力し並列・直列変換して出力する並列・直列変換回路と、
前記並列・直列変換回路からの出力データを入力して出力端子から出力する出力バッファ回路とを備える、ことを特徴とする請求項５記載の半導体装置。
前記ラッチ回路部が、
前記第１、第２の経路に接続され、前記第１、第２の経路に並列に出力される第１、第２のデータを、サンプリング用の第１のクロック信号の前記第１、第２の遷移でラッチ出力する第１、第２のラッチ回路と、
前記第１のラッチ回路の出力を、前記サンプリング用の第１のクロック信号の第１、第２の遷移のうち一方の遷移で取り込み他方の遷移で出力する第３のラッチ回路と、
前記第２のラッチ回路の出力を入力し、前記サンプリング用の第１のクロック信号の第１、第２の遷移の前記一方の遷移でラッチ出力する第４のラッチ回路と、
前記第４のラッチ回路の出力を入力し、前記サンプリング用の第１のクロック信号の第１、第２の遷移の前記一方の遷移でラッチ出力する第５のラッチ回路と、
前記第５のラッチ回路の出力を入力し、サンプリング用のクロック信号の第１、第２の遷移の他方の遷移でラッチ出力する第６のラッチ回路と、
を備えている、ことを特徴とする請求項６記載の半導体装置。
前記第１のデータ反転回路が、前記第３のラッチ回路の出力とその反転信号を入力し、前記第１の反転フラグ信号を選択制御信号として入力し、前記第１の反転フラグ信号が反転を示す場合に、前記反転信号を出力する第１の選択回路よりなり、
前記第２のデータ反転回路が、前記第６のラッチ回路の出力とその反転信号を入力し、前記第２の反転フラグ信号を選択制御信号として入力し、前記第２の反転フラグ信号が反転を示す場合に、前記反転信号を出力する第２の選択回路よりなる、ことを特徴とする請求項８記載の半導体装置。
前記第１のデータ比較回路は、前記第１の経路のデータと前記第４のラッチ回路の出力を入力して一致を検出し、
前記第２のデータ比較回路は、前記第１及び第２の経路のデータを入力して一致を検出する、ことを特徴とする請求項８記載の半導体装置。
前記第１の反転フラグ生成回路が、前記第１の多数決回路からの前記第１の判定結果信号と、前記第２の反転フラグ生成回路からの前記第２の反転フラグとが一致するか判定する第１の比較回路と、
前記第１の比較回路の出力を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の一方の遷移で取り込み他方の遷移で出力する第７のラッチ回路と、を備え、
前記第２の反転フラグ生成回路が、前記第２の多数決回路からの前記第２の判定結果信号を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の他方の遷移でラッチ出力する第８のラッチ回路と、
、前記第１の反転フラグ生成回路からの前記第１の反転フラグと、前記第８のラッチ回路の出力とが一致するか判定する第２の比較回路と、
前記第８の比較回路の出力を、前記サンプリング用の第２のクロック信号の第１、第２の遷移の一方の遷移で取り込み他方の遷移で出力する第９のラッチ回路と、
を備えている、ことを特徴とする請求項８記載の半導体装置。
前記第４のラッチ回路をリセットする手段を備えている、ことを特徴とする請求項８記載の半導体装置。
前記第９のラッチ回路をリセットする手段を備えている、ことを特徴とする請求項１１記載の半導体装置。
前記サンプリング用の第１、２のクロック信号は、半導体装置外部より前記半導体装置に供給されるクロック信号より生成され、互いに同期している、ことを特徴とする請求項１１記載の半導体装置。
前記半導体装置が、セルアレイからの読み出しデータを、クロック信号の立ち上がりと立ち下がりのエッジで出力するクロック同期型の半導体メモリを含み、前記半導体メモリのセルアレイからの読み出しデータをクロック信号の立ち上がりと立ち下がりのエッジで出力端子から出力する、ことを特徴とする請求項１１記載の半導体装置。
Ｎ（Ｎは２以上の整数）ビットからなる並列データを出力するデータインバージョン回路において、
前記並列データを出力の時間順に相隣るＰ（Ｐは２以上の整数）組ごとに分類し、第１乃至第Ｐの前記並列データのそれぞれに対して時間的に一つ前の出力対象となる並列データとの同一ビット位置の論理値を比較し、一致するか否かを論理値として出力する第１乃至第Ｐのデータ比較手段を、前記Ｎビットに対応してＮ組備え、
前記Ｎ組の前記第ｐ（ｐは１以上かつＰ以下の整数）のデータ比較手段から出力されるＮ個の論理値の中で不一致である個数が所定の数より大きいか否かを判定し、判定結果を論理値として出力する第ｐの多数判定手段をｐが１からＰに対応して備え、
第ｐ−１の反転フラグの出力論理値と前記第ｐの多数判定手段の出力論理値との一致を判定し、判定結果の論理値を第ｐの反転フラグとして出力する第ｐの反転フラグ生成手段をｐが２からＰに対応して備え、
前記第Ｐの反転フラグ生成手段の出力論理値をデータ保持手段で保持した出力論理値と前記第１の多数判定手段の出力論理値との一致を判定し、判定結果の論理値を第１の反転フラグとして出力する第１の反転フラグ生成手段を備え、
前記第１乃至第Ｐの反転フラグに応じて前記第１乃至第Ｐの前記並列データにおけるそれぞれのビット位置の論理値を反転する第１乃至第Ｐのデータ反転手段を、前記Ｎビットに対応してＮ組備え、
前記第１乃至第Ｐの反転フラグを並列直列変換して時刻順に出力するフラグ出力手段を備え、
前記第ｐのデータ反転手段の出力をｐが１からＰに対応して並列直列変換し、前記フラグ出力手段が出力する反転フラグの時刻順に同期して出力するデータ出力手段を、前記Ｎビットに対応してＮ組備える、ことを特徴とするデータインバージョン回路。
前記データ比較手段、前記多数判定手段、前記反転フラグ生成手段、前記データ反転手段、前記フラグ出力手段及び前記データ出力手段の少なくとも一つは、クロック信号に同期して動作し、前記クロック信号に同期した前記フラグ出力手段のデータ出力及び前記クロック信号に同期して前記データ出力手段からデータを出力する、ことを特徴とする請求項１６記載のデータインバージョン回路。
前記データ比較手段、前記多数判定手段、前記反転フラグ生成手段、前記データ反転手段、前記フラグ出力手段及び前記データ出力手段の少なくとも一つは、クロック信号の立ち上がり及び立ち下がりに同期して動作し、前記クロック信号の立ち上がり及び立ち下がりに同期した前記フラグ出力手段のデータ出力並びに前記クロック信号の立ち上がり及び立ち下がりに同期して前記データ出力手段からデータを出力する、ことを特徴とする請求項１６記載のデータインバージョン回路。
前記フラグ出力手段から出力されるデータは、前記データ出力手段から出力されるデータがデータインバージョン回路に入力される元のデータの論理値を反転したものであるか否かの情報を有している、ことを特徴とする請求項１６記載のデータインバージョン回路。
前記Ｐは、２又は４である、ことを特徴とする請求項１６記載のデータインバージョン回路。
前記所定の数は、Ｎ／２あるいはその前後の整数値である、ことを特徴とする請求項１６記載のデータインバージョン回路。
請求項１６乃至２１のいずれか一に記載のデータインバージョン回路を備えている、ことを特徴とする半導体装置。
プリフェッチ動作により一度にメモリアレイから読み出された複数個のデータをクロック信号の立ち上がり側に対応するデータと前記クロック信号の立ち下がり側に対応するデータとに分離して入力し、前記Ｐは２である請求項１６記載の前記データインバージョン回路を備えている、ことを特徴とする半導体装置。