CN115001507A - 并串转换电路 - Google Patents

并串转换电路 Download PDF

Info

Publication number
CN115001507A
CN115001507A CN202210758517.1A CN202210758517A CN115001507A CN 115001507 A CN115001507 A CN 115001507A CN 202210758517 A CN202210758517 A CN 202210758517A CN 115001507 A CN115001507 A CN 115001507A
Authority
CN
China
Prior art keywords
output
gate
inverted
flip
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210758517.1A
Other languages
English (en)
Inventor
薛盘斗
杨海玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai IC R&D Center Co Ltd
Shanghai IC Equipment Material Industry Innovation Center Co Ltd
Original Assignee
Shanghai IC R&D Center Co Ltd
Shanghai IC Equipment Material Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai IC R&D Center Co Ltd, Shanghai IC Equipment Material Industry Innovation Center Co Ltd filed Critical Shanghai IC R&D Center Co Ltd
Priority to CN202210758517.1A priority Critical patent/CN115001507A/zh
Publication of CN115001507A publication Critical patent/CN115001507A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明提供了一种并串转换电路，包括输出时钟产生电路和输出电路，所述输出时钟产生电路用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数，所述输出电路与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据，无需选择器，减少了触发器的翻转次数，进而降低了功耗，减少了占用面积。

Description

并串转换电路
技术领域
本发明涉及并串转换技术领域，尤其涉及一种并串转换电路。
背景技术
传统并串转换电路结构通常是基于触发器和选择器来实现电路功能。选择器用作对输入的并行数据进行采样，触发器用作寄存器，在时钟的触发下通过移位寄存，实现数据由并行输入转变为串行输出。在并串转换的过程中，多路选择器一直处于采样状态且触发器翻转次数较多，功耗较大，另外选择器数量较多，在集成电路中占用面积大。
因此，有必要提供一种新型的并串转换电路以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种并串转换电路，减少功耗。
为实现上述目的，本发明的所述并串转换电路，包括：
输出时钟产生电路，用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数；以及
输出电路，与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据。
所述并串转换电路的有益效果在于：输出时钟产生电路，用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，输出电路与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据，无需选择器，减少了触发器的翻转次数，进而降低了功耗，减少了占用面积。
可选地，所述输出时钟产生电路包括N个D触发器，N个所述D触发器级联连接，第一级所述D触发器的数据输入端接控制信号，下一级所述D触发器的数据输入端与上一级所述D触发器的正相输出端连接，N个所述D触发器的时钟端均接时钟信号。
可选地，所述D触发器包括逻辑单元、选通单元、第一传输门、第一反相器和第二反相器，所述第一反相器的输入端与所述第二反相器的输出端、所述第一传输门的输出端、所述逻辑单元的第二输入端连接，作为所述D触发器的反相输出端，所述第一反相器的输出端与所述第二反相器的输入端连接，作为D触发器的正相输出端，所述逻辑单元的第一输入端作为所述D触发器的数据输入端，所述逻辑单元用于对所述控制信号和所述反相输出信号做或运算和与运算，以输出或运算数据和与运算数据，所述选通单元与所述逻辑单元连接，所述选通单元用于接收所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号，以根据所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号输出选通信号，所述第一传输门的输入端与所述逻辑单元的输出端连接，用于接收所述选通信号。
可选地，所述逻辑单元包括或门和与门，所述或门的第一输入端和所述与门的第一输入端连接，作为所述逻辑单元的第一输入端，所述或门的第二输入端和所述与门的第二输入端连接，作为所述逻辑单元的第二输入端。
可选地，所述选通单元包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极与所述或门的输出端连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的栅极接所述时钟信号，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，作为所述选通单元的输出端，所述第一NMOS管的的栅极接所述时钟信号的反相信号，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极接所述与门的输出端，所述第二NMOS管的源极接地。
可选地，所述第一传输门包括第三PMOS管和第三NMOS管，所述第三PMOS管的漏极和所述第三NMOS管的漏极连接，作为所述第一传输门的输入端，所述第三PMOS管的源极和所述第三NMOS管的源极连接，作为所述第一传输门的输出端，所述第三PMOS管的栅极接所述时钟信号的反相信号，所述第三NMOS管的栅极接所述时钟信号。
可选地，所述输出时钟产生电路还包括N个第三反相器，N个所述第三反相器输入端分别与N个所述D触发器的正相输出端连接。
可选地，所述时钟信号的时钟频率是所述控制信号的时钟信号的N倍，且所述时钟信号的占空比为1/2，所述控制信号的占空比为1/N。
可选地，所述输出电路包括N个第二传输门，N个所述第二传输门的第一控制端分别接N个所述输出信号，N个所述第二传输门的第二控制端分别接N个所述反相输出信号，N个所述第二传输门的输入端分别接N个并行传输的传输数据，N个所述第二传输门的输出端依次输出N个所述传输数据。其有益效果在于：通过N个第二传输门构成输出电路，每次输出只有一个第二传输门导通，且无直流通路，减少了电路面积和功耗。
可选地，所述第二传输门包括第四PMOS管和第四NMOS管，所述第四PMOS管的漏极和所述第四NMOS管的漏极连接，作为所述第二传输门的输入端，所述第四PMOS管源极和所述第四NMOS管的源极连接，作为所述第二传输门的输出端，所述第四PMOS管的栅极作为所述第二传输门的第二控制端，所述第四NMOS管的栅极作为所述第二传输门的第一控制端。
附图说明
图1为本发明并串转换电路的框图；
图2为本发明一些实施例中输出时钟产生电路的电路图；
图3为本发明一些实施例中D触发器的电路示意图；
图4为本发明又一些实施例中输出时钟产生电路的电路图；
图5为本发明一些实施例中输出电路的电路示意图；
图6为本发明一些实施例中并串转换电路的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种并串转换电路。参照图1，所述并串转换电路100包括相互连接的输出时钟产生电路101和输出电路102。
参照图1，所述输出时钟产生电路101用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数。
参照图1，所述输出电路102用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据。
图2为本发明一些实施例中输出时钟产生电路的电路图。参照图2，所述输出时钟产生电路101包括N个D触发器1011，N个所述D触发器级1011联连接，第一级所述D触发器1011的数据输入端接控制信号Control，下一级所述D触发器1011的数据输入端与上一级所述D触发器1011的正相输出端连接，N个所述D触发器1011的时钟端均接时钟信号CLK。
一些实施例中，所述时钟信号的时钟频率是所述控制信号的时钟信号的N倍，且所述时钟信号的占空比为1/2，所述控制信号的占空比为1/N。
参照图1和2，N个所述输出信号包括第一输出信号C0、第二输出信号C1、第三输出信号C2、依次类推至第N输出信号Cn-1，第一级所述D触发器1011的正相输出端输出所述第一输出信号C0，第二级所述D触发器1011的正相输出端输出所述第二输出信号C1，所述第三级所述D触发器1011的正相输出端输出所述第三输出信号C2，依次类推，所述第N级所述D触发器1011的正相输出端输出第N输出信号Cn-1。
参照图1和图2，N个所述反相输出信号包括第一反相输出信号C0b、第二反相输出信号C1b、第三反相输出信号C2b、依次类推至第N反相输出信号Cn-1b，第一级所述D触发器1011的反相输出端输出所述第一反相输出信号C0b，第二级所述D触发器1011的反相输出端输出所述第二反相输出信号C1b，第三级所述D触发器1011的反相输出端输出所述第三反相输出信号C2b，依次类推，所述第N级所述D触发器1011的反相输出端输出第N反相输出信号Cn-1b。
图3为本发明一些实施例中D触发器的电路示意图。参照图3，所述D触发器1011包括逻辑单元10111、选通单元10112、第一传输门10113、第一反相器10114和第二反相器10115，所述第一反相器10114的输入端与所述第二反相器10115的输出端、所述第一传输门10113的输出端、所述逻辑单元10111的第二输入端连接，作为所述D触发器1011的反相输出端Qb，所述第一反相器10114的输出端与所述第二反相器10115的输入端连接，作为D触发器1011的正相输出端Q，所述逻辑单元10112的第一输入端作为所述D触发器1011的数据输入端D，所述逻辑单元10111用于对所述控制信号和所述第二输出信号做或运算和与运算，以输出或运算数据和与运算数据，所述选通单元10112与所述逻辑单元10111连接，所述选通单元10112用于接收所述或运算数据、所述与运算数据、所述时钟信号CLK和所述时钟信号的反相信号CLKB，以根据所述或运算数据、所述与运算数据、所述时钟信号CLK和所述时钟信号的反相信号CLKB输出选通信号Db，所述第一传输门10113的输入端与所述逻辑单元10111的输出端连接，用于接收所述选通信号Db。
参照图3，所述逻辑单元10111包括或门101111和与门101112，所述或门101111的第一输入端和所述与门101112的第一输入端连接，作为所述逻辑单元10111的第一输入端，所述或门101111的第二输入端和所述与门101112的第二输入端连接，作为所述逻辑单元10111的第二输入端。
参照图3，所述选通单元10112包括第一PMOS管M1、第二PMOS管M2、第一NMOS管M3和第二NMOS管M4，所述第一PMOS管M1的源极接电源电压，所述第一PMOS管M1的栅极与所述或门101111的输出端连接，所述第一PMOSM1管的漏极与所述第二PMOS管M2的源极连接，所述第二PMOS管M2的栅极接所述时钟信号CLK，所述第二PMOS管M2的漏极与所述第一NMOS管M3的漏极连接，作为所述选通单元10112的输出端，所述第一NMOS管M1的的栅极接所述时钟信号的反相信号CLKB，所述第一NMOS管M3的源极与所述第二NMOS管M4的漏极连接，所述第二NMOS管M4的栅极接所述与门101112的输出端，所述第二NMOS管M4的源极接地。
参照图3，所述第一传输门10113包括第三PMOS管M5和第三NMOS管M6，所述第三PMOS管M5的漏极和所述第三NMOS管M6的漏极连接，作为所述第一传输门10113的输入端，所述第三PMOS管M5的源极和所述第三NMOS管M6的源极连接，作为所述第一传输门10113的输出端，所述第三PMOS管M5的栅极接所述时钟信号的反相信号CLKB，所述第三NMOS管M6的栅极接所述时钟信号CLK。
参照图3，当所述时钟信号CLK为低电平，所述控制信号和所述反相输出信号均为低电平，则所述或运算数据为低电平，所述第一PMOS管和所述第二PMOS管导通，此时所述选通信号Db为高电平。
参照图3，当所述时钟信号CLK为低电平，所述控制信号和所述反相输出信号均为高电平，则所述与运算数据为高电平，所述第一NMOS管和所述第二NMOS管导通，此时所述选通信号Db为低电平。
参照图3，当所述时钟信号CLK的上升沿到来时，所述选通信号Db通过所述第一传输门10113输出。
参照图3，所述D触发器1011只有在本次输入与上一周期输入发生翻转时才正常工作，否则保持输出结果不变，减少了所述D触发器的翻转，从而减少了电路的功耗。
图4为本发明又一些实施例中输出时钟产生电路的电路图。参照图4，所述输出时钟产生电路101包括N个D触发器1011和N个第三反相器1016，N个所述D触发器级1011联连接，第一级所述D触发器1011的数据输入端接控制信号Control，下一级所述D触发器1011的数据输入端与上一级所述D触发器1011的正相输出端连接，N个所述D触发器1011的时钟端均接时钟信号CLK，N个所述第三反相器输入端分别与N个所述D触发器的正相输出端连接。
参照图1和4，N个所述输出信号包括第一输出信号C0、第二输出信号C1、第三输出信号C2、依次类推至第N输出信号Cn-1，第一级所述D触发器1011的正相输出端输出所述第一输出信号C0，第二级所述D触发器1011的正相输出端输出所述第二输出信号C1，所述第三级所述D触发器1011的正相输出端输出所述第三输出信号C2，依次类推，所述第N级所述D触发器1011的正相输出端输出第N输出信号Cn-1。
参照图1和图4，N个所述反相输出信号包括第一反相输出信号C0b、第二反相输出信号C1b、第三反相输出信号C2b、依次类推至第N反相输出信号Cn-1b，第一个所述第三反相器1016的输入端与第一级所述D触发器1011的正相输出端连接，以输出第一反相输出信号C0b，第二个所述第三反相器1016的输入端与第二级所述D触发器1011的正相输出端连接，以输出第二反相输出信号C1b，第三个所述第三反相器1016的输入端与第三级所述D触发器1011的正相输出端连接，以输出第三反相输出信号C2b，依次类推，第N个所述第三反相器1016的输入端与第N级所述D触发器1011的正相输出端连接，以输出第N反相输出信号Cn-1b。
图5为本发明一些实施例中输出电路的电路示意图。参照图5，所述输出电路102包括N个第二传输门1021，N个所述第二传输门1021的第一控制端分别接N个所述输出信号，N个所述第二传输门1021的第二控制端分别接N个所述反相输出信号，N个所述第二传输门1021的输入端分别接N个并行传输的传输数据，N个所述第二传输门1021的输出端依次输出N个所述传输数据。通过N个所述第二传输门1021构成输出电路102，每次输出只有一个所述第二传输门1021导通，且无直流通路，减少了电路面积和功耗。
参照图5，所述第二传输门1021包括第四PMOS管M7和第四NMOS管M8，所述第四PMOS管M7的漏极和所述第四NMOS管M8的漏极连接，作为所述第二传输门1021的输入端，所述第四PMOS管M7源极和所述第四NMOS管M8的源极连接，作为所述第二传输门1021的输出端，所述第四PMOS管M7的栅极作为所述第二传输门1021的第二控制端，所述第四NMOS管M8的栅极作为所述第二传输门1021的第一控制端。
参照图2和图5，第一个所述第二传输门1021中第四NMOS管M8的栅极与第一级所述D触发器1011的正相输出端连接，第一个所述第二传输门1021中第四PMOS管M7的栅极与第一级所述D触发器1011的反相输出端连接；第二个所述第二传输门1021中第四NMOS管M8的栅极与第二级所述D触发器1011的正相输出端连接，第二个所述第二传输门1021中第四PMOS管M7的栅极与第二级所述D触发器1011的反相输出端连接；第三个所述第二传输门1021中第四NMOS管M8的栅极与第三级所述D触发器1011的正相输出端连接，第三个所述第二传输门1021中第四PMOS管M7的栅极与第三级所述D触发器1011的反相输出端连接；依次类推，第N个所述第二传输门1021中第四NMOS管M8的栅极与第N级所述D触发器1011的正相输出端连接，第N个所述第二传输门1021中第四PMOS管M7的栅极与第N级所述D触发器1011的反相输出端连接。
参照图4和图5，第一个所述第二传输门1021中第四NMOS管M8的栅极与第一级所述D触发器1011的正相输出端连接，第一个所述第二传输门1021中第四PMOS管M7的栅极与第一个所述第三反相器1016的输出端连接；第二个所述第二传输门1021中第四NMOS管M8的栅极与第二级所述D触发器1011的正相输出端连接，第二个所述第二传输门1021中第四PMOS管M7的栅极与第二个所述第三反相器1016的输出端连接；第三个所述第二传输门1021中第四NMOS管M8的栅极与第三级所述D触发器1011的正相输出端连接，第三个所述第二传输门1021中第四PMOS管M7的栅极与第三个所述第三反相器1016的输出端连接；依次类推，第N个所述第二传输门1021中第四NMOS管M8的栅极与第N级所述D触发器1011的正相输出端连接，第N个所述第二传输门1021中第四PMOS管M7的栅极与第N个所述第三反相器1016的输出端连接。
参照图1和图5，N个并行传输的传输数据包括第一传输数据D0、第二传输数据D1、第三传输数据D2、依次类推至第N传输数据Dn-1，第一个所述传输门的输入端接所述第一传输数据D0，第二个所述传输门的输入端接所述第一传输数据D1，第三个所述传输门的输入端接所述第一传输数据D2，依次类推，第N个所述传输门的输入端接所述第一传输数据Dn-1。
参照图5，第一个所述第二传输门1021的输出端、第二个所述第二传输门1021的输出端、第三个所述传输门的输出端、依次类推至第N个所述第二传输门1021的输出端依次输出N个所述传输数据。
图6为本发明一些实施例中并串转换电路的时序图。参照图6，当所述时钟信号CLK的上升沿到来时所述输出时钟产生电路依次产生所述第一输出信号C0、所述第二输出信号C1、所述第三输出信号C2、至所述第N输出信号Cn-1及所述第一反相输出信号C0b、所述第二反相输出信号C1b、所述第三反相输出信号C2b、至所述第N反相输出信号Cn-1b，且所述第二输出信号C1相对于所述第一输出信号C0延迟所述时钟周期CLK的一个周期，所述第三输出信号C2相对于所述第二输出信号C1延迟所述时钟周期CLK的一个周期，依次类推，所述第N输出信号Cn-1相对于所述第N-1输出信号Cn-2延迟所述时钟周期CLK的一个周期，当所述第一输出信号C0、所述第二输出信号C1、所述第三输出信号C2、至所述第N输出信号Cn-1为高电平时，所述输出电路依次输出D<0>至D<n-1>，经过所述时钟周期的的N个周期完成并串转换。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种并串转换电路，其特征在于，包括：
输出时钟产生电路，用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数；以及
输出电路，与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据。
2.根据权利要求1所述的并串转换电路，其特征在于，所述输出时钟产生电路包括N个D触发器，N个所述D触发器级联连接，第一级所述D触发器的数据输入端接控制信号，下一级所述D触发器的数据输入端与上一级所述D触发器的正相输出端连接，N个所述D触发器的时钟端均接时钟信号。
3.根据权利要求2所述的并串转换电路，其特征在于，所述D触发器包括逻辑单元、选通单元、第一传输门、第一反相器和第二反相器，所述第一反相器的输入端与所述第二反相器的输出端、所述第一传输门的输出端、所述逻辑单元的第二输入端连接，作为所述D触发器的反相输出端，所述第一反相器的输出端与所述第二反相器的输入端连接，作为D触发器的正相输出端，所述逻辑单元的第一输入端作为所述D触发器的数据输入端，所述逻辑单元用于对所述控制信号和所述反相输出信号做或运算和与运算，以输出或运算数据和与运算数据，所述选通单元与所述逻辑单元连接，所述选通单元用于接收所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号，以根据所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号输出选通信号，所述第一传输门的输入端与所述逻辑单元的输出端连接，用于接收所述选通信号。
4.根据权利要求3所述的并串转换电路，其特征在于，所述逻辑单元包括或门和与门，所述或门的第一输入端和所述与门的第一输入端连接，作为所述逻辑单元的第一输入端，所述或门的第二输入端和所述与门的第二输入端连接，作为所述逻辑单元的第二输入端。
5.根据权利要求4所述的并串转换电路，其特征在于，所述选通单元包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极与所述或门的输出端连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的栅极接所述时钟信号，所述第二PMOS管的漏极与所述第一NMOS管的漏极连接，作为所述选通单元的输出端，所述第一NMOS管的的栅极接所述时钟信号的反相信号，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极接所述与门的输出端，所述第二NMOS管的源极接地。
6.根据权利要求4所述的并串转换电路，其特征在于，所述第一传输门包括第三PMOS管和第三NMOS管，所述第三PMOS管的漏极和所述第三NMOS管的漏极连接，作为所述第一传输门的输入端，所述第三PMOS管的源极和所述第三NMOS管的源极连接，作为所述第一传输门的输出端，所述第三PMOS管的栅极接所述时钟信号的反相信号，所述第三NMOS管的栅极接所述时钟信号。
7.根据权利要求2所述的并串转换电路，其特征在于，所述输出时钟产生电路还包括N个第三反相器，N个所述第三反相器输入端分别与N个所述D触发器的正相输出端连接。
8.根据权利要求2～7任意一项所述的并串转换电路，其特征在于，所述时钟信号的时钟频率是所述控制信号的时钟信号的N倍，且所述时钟信号的占空比为1/2，所述控制信号的占空比为1/N。
9.根据权利要求1所述的并串转换电路，其特征在于，所述输出电路包括N个第二传输门，N个所述第二传输门的第一控制端分别接N个所述输出信号，N个所述第二传输门的第二控制端分别接N个所述反相输出信号，N个所述第二传输门的输入端分别接N个并行传输的传输数据，N个所述第二传输门的输出端依次输出N个所述传输数据。
10.根据权利要求9所述的并串转换电路，其特征在于，所述第二传输门包括第四PMOS管和第四NMOS管，所述第四PMOS管的漏极和所述第四NMOS管的漏极连接，作为所述第二传输门的输入端，所述第四PMOS管源极和所述第四NMOS管的源极连接，作为所述第二传输门的输出端，所述第四PMOS管的栅极作为所述第二传输门的第二控制端，所述第四NMOS管的栅极作为所述第二传输门的第一控制端。
CN202210758517.1A 2022-06-30 2022-06-30 并串转换电路 Pending CN115001507A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210758517.1A CN115001507A (zh) 2022-06-30 2022-06-30 并串转换电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210758517.1A CN115001507A (zh) 2022-06-30 2022-06-30 并串转换电路

Publications (1)

Publication Number Publication Date
CN115001507A true CN115001507A (zh) 2022-09-02

Family

ID=83020300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210758517.1A Pending CN115001507A (zh) 2022-06-30 2022-06-30 并串转换电路

Country Status (1)

Country Link
CN (1) CN115001507A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116137535A (zh) * 2023-02-09 2023-05-19 上海奎芯集成电路设计有限公司 并串转换电路及并串转换时钟信号的生成方法
CN116743184A (zh) * 2023-08-16 2023-09-12 合肥奎芯集成电路设计有限公司 一种四转二并串转换电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116137535A (zh) * 2023-02-09 2023-05-19 上海奎芯集成电路设计有限公司 并串转换电路及并串转换时钟信号的生成方法
CN116137535B (zh) * 2023-02-09 2023-08-29 上海奎芯集成电路设计有限公司 并串转换电路及并串转换时钟信号的生成方法
CN116743184A (zh) * 2023-08-16 2023-09-12 合肥奎芯集成电路设计有限公司 一种四转二并串转换电路

Similar Documents

Publication Publication Date Title
CN115001507A (zh) 并串转换电路
CN105718404B (zh) 一种基于fpga的方波发生器及方法
CN102708816B (zh) 移位寄存器、栅极驱动装置和显示装置
US5223833A (en) Serial-parallel converting circuit
US4675556A (en) Binomially-encoded finite state machine
CN109039312A (zh) 具有延迟链优化功能的混合型数字脉宽调制器
CN102362432A (zh) 具有扫描测试支持的低功率双边沿触发存储单元及其时钟门控电路
US8878715B2 (en) Time-to-digital converting circuit and digital-to-time converting circuit
CN116566383B (zh) 一种同步五分频电路和五分频信号生成方法
CN113852362B (zh) 一种用于高速模数转换器的占空比可调电路
KR20020015863A (ko) Ｄｔｃ 기반 플립플럽 회로 및 비교기
JP2004133961A (ja) データインバージョン回路及び半導体装置
CN114884488A (zh) 时钟电路、数据运算单元
CN108521327B (zh) 一种断电存储型simon加密电路
CN115373633A (zh) 一种真随机数生成器以及真随机数生成方法
CN114978114A (zh) 时钟电路、数据运算单元、芯片
CN111130522B (zh) 多通道红外探测器读出电路中选通开关时序产生电路
CN115933352A (zh) 基于延迟多次采样的低功耗时间数字转换器电路
US7173456B2 (en) Dynamic logic return-to-zero latching mechanism
CN220273668U (zh) 并行信号转串行信号的电路
CN216699984U (zh) 一种同异步混合计数器及半导体器件
CN111490776A (zh) 一种基于计数器占空比可调同步分频器
CN217643311U (zh) 时钟生成电路、数据运算电路及芯片
CN217643316U (zh) 应用于移位寄存器的时钟电路及数据运算电路
CN116418337A (zh) 一种同异步混合计数器及半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination