CN116418337A

CN116418337A - 一种同异步混合计数器及半导体器件

Info

Publication number: CN116418337A
Application number: CN202111648444.2A
Authority: CN
Inventors: 马宗宇
Original assignee: Sitway Shenzhen Electronic Technology Co ltd
Current assignee: Sitway Shenzhen Electronic Technology Co ltd
Priority date: 2021-12-29
Filing date: 2021-12-29
Publication date: 2023-07-11

Abstract

本发明实施例公开了一种同异步混合计数器，包括：异步计数器和同步计数器；所述异步计数器，包括第一触发器至第n触发器，所述第一触发器至第n触发器被配置为基于第一时钟信号进行异步计数；所述第n触发器的输出信号作为第二时钟信号；所述同步计数器，包括第n+1触发器至第n+m触发器，所述第n+1触发器至第n+m触发器被配置为基于第二时钟信号进行同步计数；所述第一触发器至第n+m触发器的第一输出端输出信号作为同异步混合计数器的输出；根据预设条件确定所述异步计数器和同步计数器的触发器个数。本发明克服了传统单一同步计数器或异步计数器的缺点，通过同异步混合得到工作效率较高、布线简单、面积小的计数器。此外，还提出了一种半导体器件。

Description

一种同异步混合计数器及半导体器件

技术领域

本发明涉及计数器技术领域，尤其涉及同异步混合计数器及半导体器件。

背景技术

传统的同步计数器，由于时钟脉冲同时作用于各个触发器，克服异步触发器所遇到的触发器逐级延迟的问题，提高计数器工作频率，使得各级触发器输出相差小，译码避免出现剧烈毛刺尖峰，但是随着级数增加，使得计数脉冲的负载加重，并且电路布线复杂，面积需求更大、可靠性差，因此限制了其被广泛应用。相较下，异步计数器更为广泛使用，原因是简单的布线和连接、可靠性高，但是逐级延迟和翻转的问题也限制其工作速度。

发明内容

基于此，有必要针对上述指出的问题，提供一种同异步混合计数器及半导体器件。

第一方面，本发明实施例提供了一种同异步混合计数器，包括：异步计数器和同步计数器；

所述异步计数器，包括第一触发器至第n触发器，所述第一触发器至第n触发器被配置为基于第一时钟信号进行异步计数；所述第n触发器的输出信号作为第二时钟信号；

所述同步计数器，包括第n+1触发器至第n+m触发器，所述第n+1触发器至第n+m触发器被配置为基于第二时钟信号进行同步计数；

所述第一触发器至第n+m触发器的第一输出端输出信号作为同异步混合计数器的输出；根据所述同异步混合计数器的工作频率确定所述异步计数器和同步计数器的触发器个数的比例n：m。

在其中一个实施例中，所述异步计数器和同步计数器的触发器个数的比例n：m，根据所述同异步混合计数器的最大工作频率最大时对应的异步计数器和同步计数器的触发器个数配置。

在其中一个实施例中，所述触发器为D触发器。

在其中一个实施例中，所述同异步混合的计数器为二进制计数器。

在其中一个实施例中，所述最大工作频率根据异步计数器的时钟延迟时间和等效同步计数器输出信号的最大延迟时间计算得出。

在其中一个实施例中，所述异步计数器的时钟延迟时间记作T_{CLK0_to_Qn}，计算方式如下所示：

T_{CLK0_to_Qn}＝nT_gate+T_dff；

其中，n为异步计数器包括的触发器个数，m为同步计数器包括的触发器个数，n+m＝N；CLKi-1为第i触发器的输入时钟，Qi第i触发器的输出，其中，i＝1，…N；非门、与非门以及或非门的时间延迟记作T_gate，一个触发器的延迟时间记作T_dff；

所述等效同步计数器输出信号的最大延迟时间记作T_{eqv(Qn_to_QN-1)}：

所述最大工作频率f_max的计算公式如下所示：

在其中一个实施例中，根据所述异步计数器的时钟延迟时间T_{CLK0_to_Qn}以及所述等效同步计数器输出信号的最大延迟时间T_{eqv(Qn_to_QN-1)}的差值最小时所确定的最大工作频率f_max，确定所述异步计数器和同步计数器的触发器个数的比例n：m。

在其中一个实施例中，所述异步计数器的电路连接包括：

第一时钟信号为同异步混合的计数器的输入时钟；各触发器的第二输出端与该触发器的输入端连接；

第一触发器配置为：同异步混合的计数器的输入时钟经反相器反相后的信号作为第一触发器的输入时钟，用于切换第一触发器的逻辑值；第一触发器的第一输出端输出的信号与同异步混合的计数器的输入时钟经与非门后的信号作为第一触发器的输出信号；

第a触发器配置为：第a-1触发器的输出信号作为第a触发器的输入时钟；第a触发器的第二输出端输出的信号与第a触发器的输入时钟经或非门后的信号作为第a触发器的输出信号，1<a≤n。

在其中一个实施例中，所述同步计数器的电路连接包括：

第二时钟信号为第n触发器的输出信号；各触发器的第二输出端与该触发器的输入端连接；

第n+1触发器配置为：第二时钟信号经反相器反相后的信号作为第n+1触发器的输入时钟；第n+1触发器的第二输出端输出的信号经反相器反相后的信号作为第n+1触发器的输出信号；

第n+A触发器配置为：第二时钟信号与第n+A-1触发器的输出信号经与非门后的信号作为第n+A触发器的输入时钟；第n+A触发器的第一输出端输出的信号与第n+A-1触发器的输出信号经与非门后的信号作为第n+A触发器的输出信号；其中，A为正偶数，且1<A≤m；

第n+A+1触发器配置为：第n+A触发器的输出信号经反相器反相后的信号与第二时钟信号经与非门计算后的信号作为第n+A+1触发器的输入时钟；第n+A+1触发器的第二输出端输出的信号与第n+A触发器的输出信号经或非门后的信号作为第n+A+1触发器的输出信号；其中，1<A+1≤m。

在其中一个实施例中，所述异步计数器和同步计数器的触发器个数比例为1:5。

在其中一个实施例中，所述异步计数器的触发器个数为2个，所述同步计数器的触发器个数为10个，所述异步计数器的电路连接方式包括：

第二触发器配置为：第一触发器的输出信号作为第二触发器的输入时钟；第二触发器的第二输出端输出的信号与第二触发器的输入时钟经或非门后的信号作为第二触发器的输出信号；

所述同步计数器的电路连接方式包括：

第二时钟信号为第二触发器的输出信号；各触发器的第二输出端与该触发器的输入端连接；

第三触发器配置为：第二时钟信号经反相器反相后的信号作为第三触发器的输入时钟；第三触发器的第二输出端输出的信号经反相器反相后的信号作为第三触发器的输出信号；

第四触发器配置为：第二时钟信号与第三触发器的输出信号经与非门后的信号作为第四触发器的输入时钟；第四触发器的第一输出端输出的信号与第三触发器的输出信号经与非门后的信号作为第四触发器的输出信号；

第五触发器配置为：第四触发器的输出信号经反相器反相后的信号与第二时钟信号经与非门计算后的信号作为第五触发器的输入时钟；第五触发器的第二输出端输出的信号与第四触发器的输出信号经或非门后的信号作为第五触发器的输出信号；

第六触发器配置为：第五触发器的输出信号与第二时钟信号经与非门计算后的信号作为第六触发器的输入时钟；第六触发器的第一输出端输出的信号与第五触发器的输出信号经与非门后的信号作为第六触发器的输出信号；

第七触发器配置为：第六触发器的输出信号经反相器反相后的信号与第二时钟信号经与非门计算后的信号作为第七触发器的输入时钟；第七触发器的第二输出端输出的信号与第六触发器的输出信号经或非门后的信号作为第七触发器的输出信号；

第八触发器配置为：第七触发器的输出信号与第二时钟信号经与非门计算后的信号作为第八触发器的输入时钟；第八触发器的第一输出端输出的信号与第七触发器的输出信号经与非门后的信号作为第八触发器的输出信号；

第九触发器配置为：第八触发器的输出信号经反相器反相后的信号与第二时钟信号经与非门计算后的信号作为第九触发器的输入时钟；第九触发器的第二输出端输出的信号与第八触发器的输出信号经或非门后的信号作为第九触发器的输出信号；

第十触发器配置为：第九触发器的输出信号与第二时钟信号经与非门计算后的信号作为第十触发器的输入时钟；第十触发器的第一输出端输出的信号与第九触发器的输出信号经与非门后的信号作为第十触发器的输出信号；

第十一触发器配置为：第十触发器的输出信号经反相器反相后的信号与第二时钟信号经与非门计算后的信号作为第十一触发器的输入时钟；第十一触发器的第二输出端输出的信号与第十触发器的输出信号经或非门后的信号作为第十一触发器的输出信号；

第十二触发器配置为：第十一触发器的输出信号与第二时钟信号与非门计算后的信号作为第十二触发器的输入时钟；

第一触发器至第十二触发器的第一输出端输出信号作为同异步混合计数器的输出。

第二方面，本发明实施例提供了一种半导体器件，包括任意一项上述的同异步混合计数器。

实施本发明实施例，将具有如下有益效果：克服了传统单一同步计数器或异步计数器的缺点，通过同异步混合得到工作效率较高、布线简单、面积小的计数器，利用同异步混合计数器可以更好的设计的半导体器件，提高半导体器件的工作频率，减小其体积。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

其中：

图1为一种12位二进制异步计数器电路的电路图；

图2为一种12位二进制异步计数器电路的时序图。

图3为一个实施例中一种同异步混合的计数器的系统框图；

图4为一个实施例中最大工作频率的示意图；

图5为一个实施例中一种同异步混合的计数器的最大工作频率的示意图；

图6为一个实施例中一种12位二进制同异步混合的计数器的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图3所示，本实施例提出了一种同异步混合计数器，包括：异步计数器和同步计数器；

所述异步计数器，包括第一触发器至第n触发器，所述第一触发器至第n触发器被配置为基于第一时钟信号进行异步计数；所述第n触发器的输出作为第二时钟信号；

所述第一触发器至第n+m触发器的输出作为同异步混合计数器的输出；根据所述同异步混合计数器的工作频率确定所述异步计数器和同步计数器的触发器个数的比例n：m。

本实施例以二进制的计数器为例，结合二进制异步计数器简述本实施例提出的同异步混合计数器如何克服单一的异步计数器延迟较大的问题。二进制异步计数器，包括第一触发器至第n触发器，所述第一触发器配置为在时钟信号CLKIN经反相器反相后的信号CLK0的上升沿处，切换第一触发器的逻辑值；第一触发器的第一输出端输出的信号Q0与时钟信号CLKIN经与门后的信号CLKo<0>作为第一触发器的输出信号；第一触发器的第二输出端与第一触发器的输入端连接；除第一触发器以外的第i触发器(2≤i≤n)配置为，前一级第i-1触发器的输出信号经反相器反相后的信号CLKi-1的上升沿处，切换第i个触发器的逻辑值；第i触发器的第一输出端输出的信号Qi-1与信号CLKo<i-2>经与门后的信号CLKo<i-1>作为第i触发器的输出信号；第i触发器的第二输出端与第一触发器的输入端连接。12位二进制异步计数器电路如图1所示，其时序图如图2所示，非门、与非门以及或非门的时间延迟统称为T_gate，而与门、或门可看作与非门、或非门再与一个非门相连接，其时间延迟为2T_gate；dly①是CLKIN到CLK0的延迟时间；dly②是CLKIN到Q0的延迟时间；dly⑨是一个D触发器的延迟时间T_dff；根据电路图可以计算出以下延迟时间：

T_{CLKIN_to_CLK0}＝dly①＝T_gate

T_{CLKIN_to_Q0}＝dly②＝dly①+dly⑨＝T_gate+T_dff

T_{CLKIN_to_CLKo<0>}＝dly③＝2T_gate

T_{CLKIN_to_CLK1}＝dly④＝dly①+dly③＝3T_gate

T_{CLKO<0>_to_Q1}＝dly⑤＝dly②＝T_gate+T_dff

T_{CLKIN_to_Q1}＝dly⑥＝dly③+dly⑤＝3T_gate+T_dff

T_{CLKo<0>_to_CLKo<1>}＝dly⑦＝dly③＝2T_gate

T_{CLKIN_to_CLKo<1>}＝dly⑧＝dly①+dly⑦＝4T_gate

T_{CLK0_to_Q0}＝dly⑨＝T_dff

T_{CLK0_toCLK1}＝dly⑩＝2T_gate

以此类推，对于12bit二进制计数器，有以下关系：

T_{CLK0_to_Q11}＝22T_gate+T_dff

TCLKIN_to_CLKn的逻辑运算过程如下：

本实施例所述的计数器电路采用同步计数器和异步计数器混合的方式进行设计，以克服单一的异步计数器逐级延迟增大以及单一同步计数器电路布线复杂，可靠性差的缺陷。本实施例的异步计数器的信号转递路径和同步计数器计数器信号传递路径是相对独立，可以并行；异步计数器增加一级触发器时，后一级触发器的时钟频率是上一级触发器时钟频率的1/2，则同步计数器的时钟频率是异步计数器输入时钟，即第一时钟信号的时钟频率的1/2n。计数器的工作频率可用于表征效率。如图4所示，若计数器的即工作时间正好在一个周期时间内完成，即工作时间等于周期时间，此时的工作效率最大，此时的频率称作最大工作频率，为1/工作时间。如果频率高于最大工作频率，则在周期内无法完成工作；如果频率低于最大工作频率，则周期内完成工作后有富余时间。而延时太大则会影响最大工作频率。如图5所示，计数器的工作可包括装车与运输两个阶段；异步计数器和同步计数器结合时，同步的装车所用到的工作时钟频率是异步初始的工作时钟频率的1/2n，异步计数器的装车时间为0，同步计数器的运输时间为0；则异步计数器和同步计数器结合时，减小异步计数器的级数增加同步计数器的级数，则会减少异步计数器关键路径的延迟时间且必然会增加同步计数器关键路径的延迟时间，但是，同步计数器增加的等效延迟时间往往会比减少的异步延迟时间更少，因此可以通过采用同步计数器和异步计数器混合的方式进行设计，以克服单一的异步计数器延迟较大的问题。采用同步计数器和异步计数器混合的方式进行设计，电路的最大工作频率取决于异步计数器的运输时间与同步计数器的装车时间，所以需尽可能使异步和同步计数器的关键路径的延迟时间小。实际应用时，根据级数、实际版图、使用工艺以及工作效率等因素的要求调整同异步的混合比例。

在其中一个实施例中，根据同异步混合计数器的最大工作频率最大时对应的异步计数器和同步计数器的触发器个数配置同异步混合计数器，确定异步计数器和同步计数器的触发器个数的比例n：m。

实际应用时，可根据级数、实际版图、使用工艺以及工作效率等因素的要求调整同异步的混合比例，例如由于电路设计时功耗的限制，与非门无法设计为具高驱动能力，并且因为其输出的走线过长，导致计数器的工作时间增加，最大工作频率下降，因此可以适当调整异步计数器和同步计数器的比例，以减小同步计数器的占比，如此工作时间虽然增大，但实际版图会容易排布，从而避免走线更长，因此实际应用时可进一步权衡和比较哪一种方案更适合，在某实施方式中，可以根据应用场景选择工作频率较大，实际版图较小时的异步计数器和同步计数器的触发器个数配置同异步混合计数器。本发明具体实施例中，在不考虑电路的实际版图等情况，则可以选择最大工作频率最大时的异步计数器和同步计数器的触发器个数配置同异步混合计数器，此时若在合适的时钟频率下工作，可以使得同异步混合计数器的工作效率最大。

在其中一个实施例中，所述触发器为D触发器。

本实施例所述的同异步混合的计数器可应用于二进制、十进制等多种进制的计数器，以克服采用异步计数器的延时较大的问题，二进制计数器应用范围广，为最为常见的计数器，本申请将结合二进制计数器详述同异步混合的计数器的工作原理。

在其中一个实施例中，所述最大工作频率根据异步计数器的时钟延迟时间和等效的同步计数器输出信号传递的最大延迟时间计算得出。

如图6所示，本实施例以12位二进制同异步混合的计数器为例，具体的以异步计数器包括2个触发器，同步计数器包括10个触发器的情况简述同异步混合的计数器的最大工作频率：

CLKIN是二进制计数器的输入时钟，Q<11:0>是二进制数输出，CLKi-1(i＝1，…N，N＝12)是相应第i触发器(D触发器)的输入时钟。

为了方便统一分析上升沿与下降沿触发的计数器，仅对同异步混合的计数器的第一延时时间T_{CLK0_to_Qn}和第二延时时间T_{CLK0_to_CLKn}两个延迟时间进行分析。并且无论是对于上升沿还是下降沿触发的计数器，其不同级数之间的输入时钟的逻辑运算关系是一致的。

对于传统的二进制异步计数器结构，第二延迟时间T_{CLK0_to_CLKn}最终可以转化为CLK0与Qn的门级计算次数。

所述同异步混合的计数器的电路有以下分析：

T_{CLK0_to_Qn}、T_{CLK0_to_CLKn}延迟时间如下所示，其中非门、与非门以及或非门的时间延迟记作T_gate，一个D触发器的延迟时间记作T_dff：

根据上述分析推理异步计数器包括n个触发器个数，同步计数器包括m个触发器个数，n+m＝N时的延时情况。根据根据异步计数器的最大工作频率取决于关键路径:

而同步计数器的最大工作频率取决于关键路径:

本实施例同异步混合计数器优于传统异步电路的关键点在于：异步计数器的信号传递路径和同步计数器计数器信号传递路径是相对独立，可以并行；且异步计数器每增加一级，后一级的时钟频率是上一级时钟频率的1/2，同步计数器的时钟频率是异步计数器的时钟频率的1/2n，但同步计数器增加的等效延迟时间往往会比减少的异步延迟时间更少。同步计数器的等效延迟时间计算方式如下式所示：

若异步计数器包括n个触发器，同步计数器包括m个触发器，n+m＝N；CLKi-1为第i触发器的输入时钟，Qi第i触发器的输出，其中，i＝1，…N；非门、与非门以及或非门的时间延迟记作T_gate，一个触发器的延迟时间记作T_dff；则异步计数器的时钟延迟时间记作T_{CLK0_to_Qn}，等效同步计数器输出信号的最大延迟时间记作T_{eqv(Qn_to_QN-1)}；

T_{CLK0_to_Qn}＝nT_gate+T_dff；

在一个实施例中，所述，最大工作频率f_max的计算公式如下所示：

其中，

其中，本实施例所述的同异步混合的计数器的最大工作频率既取决于异步模块的时钟延迟时间T_{CLK0_to_Qn}，也取决于等效同步计数器输出信号的最大延迟时间T_{eqv(Qn_to_QN-1)}，即异步模块的时钟延迟时间T_{clk0_to_qn}与等效同步计数器输出信号的最大延迟时间T_{eqv(qn_to_q11)}的差值最小，既两者接近相等时，可以得到理论上的最大工作频率，本实施例以12位二进制同异步混合的计数器为例分析同异步混合的比例对最大工作频率的影响。同异步混合比例为n:(12-n)，不同同异步混合的比例下最大工作频率的值如表1所示，其中假设T_dff＝(4～5)T_gate：

表1不同同异步混合的比例下最大工作频率计算表

根据表1的列表分析，混合比例为2：10时所确定的最大工作频率f_max的值为最大，此时若在合适的时钟频率下工作，可以使得同异步混合计数器的工作效率最大。此时，与现有的12位二进制异步计数器和相比，混合比例为2：10时的同异步混合计数器的延时时间T_{clk0_to_q11}，理论分析减少了20Tgate。

在一个实施例中，所述同异步混合计数器的异步计数器的电路连接方式如下所示：

在一个实施例中，所述同异步混合计数器的同步计数器的电路连接包括：

本实施例提供了同异步混合计数器的一种电路连接方式，第一触发器至第n+m触发器的第一输出端输出信号作为同异步混合计数器的输出。

根据表1的列表分析可知，在一个实施例中，所述异步计数器和同步计数器的触发器个数比例为1:5。

在一个实施例中，如图6所示，所述12位二进制的同异步混合计数器的异步计数器的电路连接方式如下所示，第一时钟信号为同异步混合的计数器的输入时钟CLKIN；各触发器的第二输出端(

端)与该触发器的输入端(D端)连接；

第一触发器配置为：同异步混合的计数器的输入时钟CLKIN经反相器反相后的信号CLK0作为第一触发器的输入时钟，用于切换第一触发器的逻辑值；第一触发器的第一输出端输出的信号Q0与同异步混合的计数器的输入时钟CLKIN经与非门后的信号CLKo<0>作为第一触发器的输出信号；

第二触发器配置为：第一触发器的输出信号CLKo<0>作为第二触发器的输入时钟；第二触发器的第二输出端输出的信号

与第二触发器的输入时钟CLKo<0>经或非门I1后的信号CLKo<1>作为第二触发器的输出信号。

在一个实施例中，如图6所示，所述12位二进制的同异步混合计数器的同步计数器的电路连接方式如下所示，第二时钟信号为第二触发器的输出信号CLKo<1>；各触发器的第二输出端与该触发器的输入端连接；

第三触发器配置为：第二时钟信号CLKo<1>经反相器反相后的信号CLK2作为第三触发器的输入时钟；第三触发器的第二输出端输出的信号

经反相器反相后的信号作为第三触发器的输出信号；

第四触发器配置为：第二时钟信号CLKo<1>与第三触发器的输出信号经与非门后的信号CLK3作为第四触发器的输入时钟；第四触发器的第一输出端输出的信号Q3与第三触发器的输出信号经与非门后的信号作为第四触发器的输出信号；

第五触发器配置为：第四触发器的输出信号经反相器反相后的信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK4作为第五触发器的输入时钟；第五触发器的第二输出端输出的信号

与第四触发器的输出信号经或非门后的信号作为第五触发器的输出信号；

第六触发器配置为：第五触发器的输出信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK5作为第六触发器的输入时钟；第六触发器的第一输出端输出的信号Q5与第五触发器的输出信号经与非门后的信号作为第六触发器的输出信号；

第七触发器配置为：第六触发器的输出信号经反相器反相后的信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK6作为第七触发器的输入时钟；第七触发器的第二输出端输出的信号

与第六触发器的输出信号经或非门后的信号作为第七触发器的输出信号；

第八触发器配置为：第七触发器的输出信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK7作为第八触发器的输入时钟；第八触发器的第一输出端输出的信号Q7与第七触发器的输出信号经与非门后的信号作为第八触发器的输出信号；

第九触发器配置为：第八触发器的输出信号经反相器反相后的信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK8作为第九触发器的输入时钟；第九触发器的第二输出端输出的信号

与第八触发器的输出信号经或非门后的信号作为第九触发器的输出信号；

第十触发器配置为：第九触发器的输出信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK9作为第十触发器的输入时钟；第十触发器的第一输出端输出的信号Q9与第九触发器的输出信号经与非门后的信号作为第十触发器的输出信号；

第十一触发器配置为：第十触发器的输出信号经反相器反相后的信号与第二时钟信号CLKo<1>经与非门计算后的信号CLK10作为第十一触发器的输入时钟；第十一触发器的第二输出端输出的信号

与第十触发器的输出信号经或非门后的信号作为第十一触发器的输出信号；

第十二触发器配置为：第十一触发器的输出信号与第二时钟信号CLKo<1>与非门计算后的信号CLK11作为第十二触发器的输入时钟；

其中，本实施例所述第二时钟信号为第二触发器的输出信号CLKo<1>，为第二触发器的第二输出端输出的信号

与第二触发器的输入时钟CLKo<0>经或非门I1后的信号。后续的同步计数器需要基于第二时钟信号进行同步计数，因此与非门I1需要有足够大的驱动能力驱动同步模块。采用本实施例所述的同异步混合计数器可以改善异步计数器的延时现象，提高工作效率。

本实施例提出了一种半导体器件，包括上述的同异步混合计数器。

本实施例采用的同异步混合计数器克服了传统单一同步计数器或异步计数器的缺点，通过同异步混合得到工作效率较高、布线简单、面积小的计数器。因此利用同异步混合计数器可以更好的设计的半导体器件，提高半导体器件的工作频率，减小其体积。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims

1.一种同异步混合计数器，其特征在于，包括：异步计数器和同步计数器；

所述第一触发器至第n+m触发器的第一输出端输出信号作为同异步混合计数器的输出；其中，根据所述同异步混合计数器的工作频率确定所述异步计数器和同步计数器的触发器个数的比例n∶m。

2.根据权利要求1所述的同异步混合计数器，其特征在于，所述异步计数器和同步计数器的触发器个数的比例n∶m，根据所述同异步混合计数器的最大工作频率最大时对应的异步计数器和同步计数器的触发器个数配置。

3.根据权利要求1所述的同异步混合计数器，其特征在于，所述触发器为D触发器。

4.根据权利要求1所述的同异步混合计数器，其特征在于，所述同异步混合的计数器为二进制计数器。

5.根据权利要求2所述的同异步混合计数器，其特征在于，所述最大工作频率根据异步计数器的时钟延迟时间和等效同步计数器输出信号的最大延迟时间计算得出。

6.根据权利要求5所述的同异步混合计数器，其特征在于，所述异步计数器的时钟延迟时间记作T_{CLK0_to_Qn}，计算方式如下所示：

T_{CLK0_to_Qn}＝nT_gate+T_dff；

所述最大工作频率f_max的计算公式如下所示：

f_max＝1/max(T_{CLK0_to_Qn}，T_{eqv(Qn_to_Q11)})。

7.根据权利要求6所述的同异步混合计数器，其特征在于，根据所述异步计数器的时钟延迟时间T_{CLK0_to_Qn}以及所述等效同步计数器输出信号的最大延迟时间T_{eqv(Qn_to_QN-1})的差值最小时所确定的最大工作频率f_max，确定所述异步计数器和同步计数器的触发器个数的比例n∶m。

8.根据权利要求1所述的同异步混合计数器，其特征在于，所述异步计数器的电路连接包括：

第a触发器配置为：第a-1触发器的输出信号作为第a触发器的输入时钟；第a触发器的第二输出端输出的信号与第a触发器的输入时钟经或非门后的信号作为第a触发器的输出信号，1＜a≤n。

9.根据权利要求8所述的同异步混合计数器，其特征在于，所述同步计数器的电路连接包括：

10.根据权利要求1至9任意一项所述的同异步混合计数器，其特征在于，所述异步计数器和同步计数器的触发器个数比例为1:5。

11.根据权利要求10所述的同异步混合计数器，其特征在于，所述异步计数器的触发器个数为2个，所述同步计数器的触发器个数为10个，所述异步计数器的电路连接包括：

所述同步计数器的电路连接包括：

第十二触发器配置为：第十一触发器的输出信号与第二时钟信号经与非门计算后的信号作为第十二触发器的输入时钟；

12.一种半导体器件，包括如权利要求1-11任意一项所述的同异步混合计数器。