JPH0454471A - スキャンパス付きフリップフロップ - Google Patents

スキャンパス付きフリップフロップ

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JPH0454471A
JPH0454471A JP2164230A JP16423090A JPH0454471A JP H0454471 A JPH0454471 A JP H0454471A JP 2164230 A JP2164230 A JP 2164230A JP 16423090 A JP16423090 A JP 16423090A JP H0454471 A JPH0454471 A JP H0454471A
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恒昭 工藤
Naoko Nakamura
直子 中村
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、セットアツプタイム改善による高速動作を達
成することができるスキャンパス機能付きフリップフロ
ップに関し、特に高位マイクロプロセッサに使用される
ものに関する。
（従来の技術） 年々ＬＳＩが大規模になるに従い、従来技術ではＬＳＩ
のテストが困難に成りつつあり、なんらかの回路対策が
必要である。この対策の一環としてスキヤンバス付きフ
リップフロップ（Ｆ／Ｆ）を用いる方法がある。従来の
スキャンパス付きＦ／Ｆ回路を第３図を用いて説明する
。第３図で、φ、φはクロックパルス及びその反転信号
、Ｄはデータ入力端子、Ｓはテストデータ入力端子、Ｅ
はイネイブル信号端子、Ｔはテストイネイブル端子であ
る。第４図（Ａ）、（Ｂ）にＥ−１の時にアクティブに
なるクロックドインバータの信号及び対応する回路図を
、またこの真理値表を第４図（Ｃ）に示す。Ｅ−０のと
きにアクティブになるクロックドインバータを構成する
には第４図（Ｂ）の回路図でＥ、Ｈの信号を入れ換え、
第４図（Ｃ）の真理値表でＥの０と１を入れ換えれば良
い。
一般に回路中のＦ／Ｆの内容は、後段の論理回路により
制限されるためそのままでは観測が困難な上、組合せ回
路にフィードバックされているＦ／Ｆの出力値がその前
の状態を反映するため制御性が極めて悪く、必要な入力
ベクトル数は膨大な数になるが、スキヤンバス付きＦ／
Ｆとすることで容易にモニターが可能となり、またそれ
以前の状態に関わりなく　Ｆ／Ｆの出力を任意の値とす
ることができ、順序回路を組合わせ回路とみなしてテス
トすることが可能となる。
第３図で用いられているＦ／Ｆはマスタースレーブ型と
なっており、データ入力部分でスキャンパステスト用の
制御を行っている。ここで第５図（Ａ）の回路図及び第
５図（Ｂ）のタイミングチャートを用いてエツジトリガ
ーマスタースレーブＦ／Ｆの動作説明をする。第３図の
ものとは相補出力を持つ点だけが異なっているＦ／Ｆは
、データの取り込みを行うマスター回路ＭＦ／Ｆとデー
タを保持するスレーブ回路ＳＦ／Ｆがらなり、入力デー
タＤの確定及び出力データの変化が共にりロックのエツ
ジに同期して行われる。マスター側がデータを取り込ん
でいるタイミングではスレーブ側は１つ前のサイクルの
データを保持して出力し、マスター側のデータ取り込み
口１５が閉まるのと同時にスレーブ側のデータ取り込み
口１７を開けてマスターのデータを取り込み、出力デー
タを更新する。以上がマスタースレーブＦ／Ｆの動作説
明である。
これらのことからスキャンパス付きＦ／Ｆというテスト
可能な状態とした流れは、第３図の構成でわかるように
入力データはスキャン入力のマルチプレクサとデータフ
ィードバックのマルチプレクサの二段のクロックドイン
バータを通り、最終的に三段のクロックドインバータを
通過してＦ／Ｆのマスター回路ＭＦ／Ｆへ取り込まれる
形となっている。即ちＦ／Ｆのセットアツプタイムはク
ロックドインバータ三段のデイレ−であるといえる。
（発明が解決しようとする課題） 以上述べたように従来のスキャンパス付きＦ／Ｆのクロ
ックドインバータ三段のデイレ−によるセットアツプタ
イムが大きいことが高速化を妨げる問題点として挙げら
れる。これは入力データがＦ／Ｆのマスター側へ取り込
まれる直前までのゲート段数が多く、高速性が必要であ
るデータ入力におけるセットアツプタイムが大きな値と
なり、結果的に動作周波数の向上の妨げとなっていた。
更にマルチプレクサがＦ／Ｆの前段に入るため、セル面
積が、スキャンパスＦ／Ｆにすることにより大きくなっ
てしまう。
本発明は上述の問題点を解決するもので、その目的は、
Ｆ／Ｆのデータ人力セットアツプタイムを改善すること
により高速動作可能で低面積なスキャンパス付きＦ／Ｆ
を提供することにある。
［発明の構成コ （課題を解決するための手段） 前記目的を達成する為に、本発明に従うスキャンパス付
きフリップフロップは、閉ループを成して互いに入力と
出力か接続された組み合わせ回路のインバータとクロッ
クドインバータからなるラッチ回路を有するフリップフ
ロップの入力側に、データ端子と、クロック信号又はそ
の反転信号端子と、テストイネイブル信号又はその反転
信号端子とに、ゲート端子が夫々接続され、電源端子と
前記組み合わせ回路のインバータの入力端子との間に直
列に接続されている３つの第１のＭＯＳＦＥＴと、デー
タ端子と、クロック反転信号又はクロック信号端子と、
テストイネイブル反転信号又はテストイネイブル信号端
子に、ゲート端子がそれぞれ接続され、接地端子と前記
組み合わせ回路のインバータの入力端子との間に直列に
接続されている３つの第２のＭＯＳＦＥＴと、テストス
キャン端子と、クロック信号又はその反転信号端子と、
テストイネイブル信号又はその反転信号端子とに、ゲー
ト端子がそれぞれ接続され、電源端子と前記組み合わせ
回路のインバータの入力端子との間に直列に接続されて
いる３つの第３のＭＯＳＦＥＴと、テストスキャン端子
と、クロック反転信号又はクロック信号端子と、テスト
イネイブル反転信号又はテストイネイブル信号端子とに
、ゲート端子が夫々接続され、接地端子と前記組み合わ
せ回路のインバータの入力端子との間に直列に接続され
ている３つの第４のＭＯＳＦＥＴを備え、前記第１、第
２、第３、第４のＭＯＳＦＥＴのチャネルタイプ及びそ
れらのゲート端子と、前記テストイネイブル端子、クロ
ック端子並びにそれらの反転信号の端子、及びテストス
キャン端子とデータ端子との接続関係は、前記テストイ
ネイブル信号端子がアクティブの時は、テストスキャン
信号を前記ラッチ回路に出力し、アクティブでない時は
、データ信号を前記ラッチ回路に出力する様な構成とな
っている。
（作用） この方法により、ゲート数を三段から一段に減らし、セ
ットアツプタイムを低減することが出来る。更にトラン
ジスタの直列段構成が多くなったことにより、レイアウ
ト設計においてソース。
ドレインの共有をより多く行え、セル面積の縮小にも効
果がある。以上の様に高速なセットアツプタイムを備え
た高集積なＦ／Ｆが実現出来る。
（実施例） 第１図を参照しながら、本発明によるマスタスレイプ型
スキャンパス付きフリップフロップ（以下Ｆ／Ｆと記す
る）の一実施例を説明する。
このＦ／Ｆのマスター回路の信号ラッチ部分は、閉ルー
プを作って接続した一対のインバータ２６゜２９からな
っているが、そのゲート部分を構成するクロックドイン
バータはその前段に構成された入力セレクト部分に吸収
されている。
この入力セレクト部分は、マルチプレクサ２３２４．２
５からなり、夫々並列にインバータ２６２９に接続して
いる。マルチプレクサ２３は、インバータ２６．２９へ
の出力線を挾んで夫々電源端子と接地端子間に４個づつ
直列に接続されたｐ型ＭＯ５ＦＥＴとｎ型ＭＯ５ＦＥＴ
からなッテイる。データ端子りは、ｐ型ＭＯ３ＦＥＴの
一つとｎ　ＩＭ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの一つの夫々の
ゲートに接続され、他のＭＯＳＦＥＴか総てＯＮの場合
、データ信号の反転が出力端子に現れ、後続のＦ／Ｆへ
与えられる構成となっている。その他の端子には、クロ
ック信号φ、イネイブル信号Ｅ１テストイネイブル信号
Ｔと、それらの反転信号が接続されており、Ｔ−０、Ｅ
−１の場合、クロック信号の立ち上がりで出力にデータ
信号が現れる構成となっている。又、それ以外、即ちＴ
−１又はＥ−０の場合は、出力端子はフローティングと
なる。
マルチプレクサ２４は、マルチプレクサ２３と比較する
とデータ端子がテストスキャン端子になっており、テス
トイネイブル端子がその反転信号の端子と入れ代わって
おり、イネイブル端子が接続されているＭＯＳＦＥＴが
省略されている。即ち、ｐ型ＭＯ５ＦＥＴとｎ型ＭＯ３
ＦＥＴが夫々３個づつ設けられており、Ｔ−１の場合、
タロツク信号の立ち上がりのタイミングでテストスキャ
ン信号ＳがＦ／Ｆに与えられる。マルチプレクサ２５は
、ｐ型ＭＯ３ＦＥＴとｎ型ＭＯ３ＦＥＴが夫々４個づつ
設けられており、Ｔ−０，Ｅ−０の場合、クロック信号
の立ち上がりでＦ／Ｆの出力信号がＦ／Ｆの入力信号と
して与えられる。尚、スレーブ回路は従来と同しく、一
対のインバータ２８．３０とその前段のゲートとしてイ
ンバータ２７から構成されている。又、出力部にはイン
バータ３２が設けられている。
この回路は、次の様に駆動する。即ち、テストイネイブ
ル信号Ｔが０てイネイブル信号Ｅが１の時は、マルチプ
レクサ２３が選択されデータＤがＦ／Ｆに与えられ、通
常の動作が行われる。テスト信号が１の時は、マルチプ
レクサ２４が選択され、テストデータＳがＦ／Ｆに与え
られ、テストが行われる。又、テスト信号もイネイブル
信号も共に０の時は、マルチプレクサ２５が選択されＦ
／Ｆにはインバータ３１の出力信号がそのまま与えられ
、フィードバックが行われる。
次に、第２図を参照しながら、別の実施例を説明する。
この回路では、フィードバックが不要な場合の実施例を
示している。従って、上述の実施例と比較して、フィー
ドバックに関係するマルチプレクサ２５か無く、又イネ
イブル信号Ｅが入力するトランジスタが省略されている
。その他は、第１図の実施例と同じてあり、動作もフィ
ードバックのモードを除いて同一である。
［発明の効果コ 以上のような回路構成に変えることにより、従来のもの
よりデータ入力がＦ／Ｆに取り込まれるまでのゲート段
数が減り、その結果セットアツプタイムの改善が得られ
、直列段構成が多くなるためセル面積の縮小が実現出来
る。特に高位マイクロプロセッサに適用すると通常動作
周波数を決めるレジスタ、レジスタ間デイレ−が改善さ
れ、結果的に動作周波数の向上が図れ、高性能なマイク
ロプロセッサが実現出来る。
【図面の簡単な説明】
第１図は本発明によるスキャンパス付きフリップフロッ
プの実施例を示す回路図である。 第２図は、本発明によるスキャンパス付きフリップフロ
ップの他の実施例を示す回路図である。 第３図は、従来のスキャンパス付きフリップフロップの
回路図である。 第４図（Ａ）、（Ｂ）、（Ｃ）は、クロックドインバー
タの記号、回路図及び真理表である。 第５図は、マスタースレーブタイプのフリップフロップ
の動作を説明するための、回路図及びタイミングチャー
トである。 １〜２２．２６〜３１・・・クロックドインバータ２３
〜２５・・・マルチプレクサ ＭＦ／Ｆ・・・フリップフロップのマスター回路Ｓ　Ｆ
／Ｆ・・・フリップフロップのスレーブ回路Ｄ・・・デ
ータ入力端子 Ｑ・・・データ出力端子 Ｑ・・・データ出力の反転端子 Ｓ・・・テスト用のスキャン信号入力端子Ｅ・・・イネ
イブル信号入力端子 Ｅ・・・イネイブル反転信号入力端子 Ｔ・・・テストイネイブル信号入力端子Ｔ・・・テスト
イネイブル反転信号入力端子φ・・・クロック信号 φ・・・クロック反転信号

Claims (2)

    【特許請求の範囲】
  1. （１）閉ループを成して互いに入力と出力が接続された
    組み合わせ回路のインバータとクロックドインバータか
    らなるラッチ回路を有するフリップフロップと、 データ端子と、クロック信号又はその反転信号端子と、
    テストイネイブル信号又はその反転信号端子とに、ゲー
    ト端子が夫々接続され、電源端子と前記組み合わせ回路
    のインバータの入力端子との間に直列に接続されている
    ３つの第１のＭＯＳＦＥＴと、 データ端子と、クロック反転信号又はクロック信号端子
    と、テストイネイブル反転信号又はテストイネイブル信
    号端子に、ゲート端子が夫々接続され、接地端子と前記
    組み合わせ回路のインバータの入力端子との間に直列に
    接続されている３つの第２のＭＯＳＦＥＴと、 テストスキャン端子とクロック信号又はその反転信号端
    子と、テストイネイブル信号又はその反転信号端子とに
    、ゲート端子がそれぞれ接続され、電源端子と前記組み
    合わせ回路のインバータの入力端子との間に直列に接続
    されている３つの第３のＭＯＳＦＥＴと、 テストスキャン端子と、クロック反転信号又はクロック
    信号端子と、テストイネイブル反転信号又はテストイネ
    イブル信号端子とに、ゲート端子が夫々接続され、接地
    端子と前記組み合わせ回路のインバータの入力端子との
    間に直列に接続されている３つの第４のＭＯＳＦＥＴと
    、を具備し、前記第１、第２、第３、第４のＭＯＳＦＥ
    Ｔのチャネルタイプ及びそれらのゲート端子と、前記テ
    ストイネイブル端子、クロック端子並びにそれらの反転
    信号の端子、及びテストスキャン端子とデータ端子との
    接続関係は、前記テストイネイブル信号端子がアクティ
    ブの時は、テストスキャン信号を前記ラッチ回路に出力
    し、アクティブでない時は、データ信号を前記ラッチ回
    路に出力することを特徴とするスキャンパス付きフリッ
    プフロップ。
  2. （２）前記電源端子と前記組み合わせ回路のインバータ
    の入力端子との間に前記３つの第１のＭＯＳＦＥＴと直
    列に接続されている第５のＭＯＳＦＥＴと、 前記接地端子と前記組み合わせ回路のインバータの入力
    端子との間に前記３つの第２のＭＯＳＦＥＴと直列に接
    続されている第６のＭＯＳＦＥＴと、 前記フリップフロップの出力端子と、クロック信号又は
    クロック反転信号端子と、テストイネイブル信号又はテ
    ストイネイブル反転信号端子と、前記データイネイブル
    端子又はその反転信号端子とに、ゲート端子が夫々接続
    され、電源端子と前記組み合わせ回路のインバータの入
    力端子との間に直列に接続されている３つの第７のＭＯ
    ＳＦＥＴと、 前記フリップフロップの出力端子と、クロック反転信号
    又はクロック信号端子と、テストイネイブル反転信号又
    はテストイネイブル信号端子と、データイネイブル反転
    信号端子又はデータイネイブル信号端子ゲート端子とが
    夫々接続され、接地端子と前記組み合わせ回路のインバ
    ータの入力端子との間に直列に接続されている３つの第
    ８のＭＯＳＦＥＴと、を具備し、 前記第５、第６、第７、第８のＭＯＳＦＥＴのチャネル
    タイプ及びそれらのゲート端子と、前記テストイネイブ
    ル端子、データイネイブル端子、クロック端子並びにそ
    れらの反転信号の端子、及び前記フリップフロップの出
    力端子との接続関係は、前記データイネイブル信号端子
    がアクディブでない時は、データ信号の代わりに前記フ
    リップフロップの出力を前記ッチ回路に出力することを
    特徴とする請求項１に記載のスキャンパス付きフリップ
    フロップ。
JP2164230A 1990-06-25 1990-06-25 スキャンパス付きフリップフロップ Expired - Lifetime JPH0792495B2 (ja)

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