TWI543535B

TWI543535B - 掃描正反器及相關方法

Info

Publication number: TWI543535B
Application number: TW102137974A
Authority: TW
Inventors: 陳水謨; 吳健誠
Original assignee: 創意電子股份有限公司; 台灣積體電路製造股份有限公司
Priority date: 2013-10-21
Filing date: 2013-10-21
Publication date: 2016-07-21
Also published as: US20160178698A1; US20150113345A1; US9310435B2; TW201517518A; US9557380B2; CN104579249A; CN104579249B

Description

掃描正反器及相關方法

本發明係關於一種掃描正反器及相關方法，且特別係關於一種可有效解決維持時間違誤(hold time violation)的掃描正反器及相關方法。

半導體積體電路(例如晶片、晶粒)是由許多電路單元(cell)合成的，掃描正反器就是最常用的標準電路單元之一。掃描正反器可在一正常運作模式與一掃描測試模式間切換；掃描正反器的電路架構可等效為一多工器與一普通的正反器電路(例如一主從式正反器)。多工器設有一資料輸入端與一掃描輸入端；在正常運作模式與掃描測試模式下，多工器分別將資料輸入端與掃描輸入端導通至正反器電路；正反器電路則在一時脈的觸發下對多工器所選擇導通而來的訊號進行閂鎖取樣，也就是在正常運作模式下對資料輸入端傳入的訊號進行閂鎖取樣，在掃描測試模式下對掃描輸入端傳入的訊號進行閂鎖取樣。

為實現積體電路的正常功能，各掃描正反器的資料輸入端會被耦接至積體電路中因應正常功能的邏輯區塊；相對地，掃描輸入端則可耦接至另一掃描正反器的輸出端，使不同掃描正反器串接為一掃描鏈，以在掃描測試模式下傳輸掃描測試的相關資料。請參考第1圖，其係舉例示意一種典型的數位電路架構；在此例中的兩個正反器FF[1]與FF[2]皆為掃描正反器，各正反器設有端點D、SI、SE、CK與Q，分別為一資料輸入端、一掃描輸入端、一掃描致能端、一時脈端與一輸出端。一端點Q0經由一邏輯區塊LOGIC[1]耦接至正反器FF[1]的端點D，再於端點Q1經另一邏輯區塊LOGIC[2]耦接至次一正反器FF[2]，形成正常運作模式下的資料路徑。相對地，為了支援掃描測試模式，端點Q0另行耦接至正反器FF[1]的端點SI，端點Q1亦另行耦接至正反器FF[2]的端點SI，形成掃描測試模式下的資料路徑，即掃描鏈。

第1圖中也一併繪示了一典型的掃描正反器架構，其包括有電晶體Tp1至Tp6(如p通道金氧半電晶體)、電晶體Tn1至Tn6(如n通道金氧半電晶體)，以及反相器10a與10b、12a與12b、14a與14b、16與18。由端點CK接收的時脈經由反相器10a反相至端點CKB，端點CKB的時脈再經由反相器10b反相至端點CKI；端點SE的訊號經由反相器18反相至端點SEB。電晶體Tp1至Tp4、Tn1至Tn4形成一多工器32。電晶體Tp5至Tp6、Tn5至Tn6、反相器12a與14a、受控於端點CKI與CKB的反相器12b與14b以及反相器16則形成一正反器電路34，以節點n0作為一內部輸入端，並輸出至端點Q。當正反器FF[1]要運作於掃描測試模式時，端點SE會被提昇至高位準(邏輯1)，電晶體Tn2與Tp2導通，使節點n0的電壓可受控於端點SI的訊號，讓正反器電路34能接收掃描鏈上傳入的訊號；另一方面，電晶體Tp3與Tn3則不導通。當正反器FF[1]要運作於正常運作模式時，端點SE會被拉低至低位準(邏輯0)，電晶體Tn3與Tp3導通，使節點n0的電壓可受控於端點D的訊號，也就是讓正反器電路34能接收正常運作的訊號；另一方面，電晶體Tp2與Tn2則不導通。

在第1圖中，時脈CKin用以觸發正反器FF[1]與FF[2]中的正反器電路(如正反器電路34)。不過，因為邏輯電路LOGIC[1]與LOGIC[2]會各自引進訊號延遲，故正反器FF[1]與FF[2]於端點CK所接收的觸發時脈CK[1]與CK[2]皆有所調整；延遲器CTSD[1]與CTSD[2]即用以代表時脈樹合成所引入的時脈延遲。然而，掃描鏈上的延遲和正常運作模式下的資料路徑延遲並不相同(前者通常較短)，依據正常功能所設定的時脈會使掃描正反器在掃描測試模式下違反相關的時序規格，例如說是違反維持時間的要求。同理，若依據掃描測試的時序調整各掃描正反器的時脈，掃描正反器在正常運作模式下應有的功能就會受影響。為克服掃描正反器的時序違誤，一種常用的技術係在掃描鏈上增設延遲用的緩衝器，例如第1圖中的緩衝器BUFF[1]與BUFF[2]。然而，增設緩衝器也會增加積體電路的總面積，影響積體電路的集積度、增加功耗、繞線距離也變長，連帶亦降低掃描鏈重排序(reorder)的彈性。

為了兼顧正常運作時序與掃描鏈時序，積體電路的設計流程常要進行多次重複遞迴以在掃描鏈時序與正常運作時序間尋求妥協，不僅要耗費大量設計時間、成本與資源在積體電路中插入許多緩衝器，有時甚至完全無法收斂至兩全的局面。對先進、小尺寸的製程而言，由於端點CK至Q的延遲縮短、資料設置時間(setup time)較短、不同晶片間的時脈變異較大與時脈不確定性較高等等因素，維持時間違誤的影響更為嚴重，成為重大的電路設計難點。

另一些習知技術則嘗試將掃描鏈的延遲內建至掃描正反器中，如美國專利6389566、6895540與7649395。然而，這些習知技術仍有缺點，例如說是輸出端數目不符合標準電路元件、布局面積過大，於掃描鏈上引入延遲的效能(如每單位面積能提供的延遲)較低，以及/或者是在先進製程的低工作電壓下無法正常動作。

本發明的目的之一係提供一種掃描正反器，包括一資料輸入端、一掃描輸入端、一正反器電路，並包括一第一電晶體、複數個第二電晶體、一第三電晶體、一第四電晶體、複數個第五電晶體與一第六電晶體，用以形成一多工器。

第一電晶體有一第一閘極、一第一源極與一第一汲極，各個第二電晶體有一第二閘極、一第二源極與一第二汲極，第三電晶體有一第三閘極、一第三源極與一第三汲極，第四電晶體有一第四閘極、一第四源極與一第四汲極，各個第五電晶體有一第五閘極、一第五源極與一第五汲極，第六電晶體有一第六閘極、一第六源極與一第六汲極。正反器電路有一第一內部輸入端與一第二內部輸入端。該些第二源極與第二汲極以及第一源極與第一汲極係串連地耦接於一第一電壓與第一內部輸入端之間；第一閘極耦接掃描輸入端，且該些第二閘極係共同耦接至一第一致能訊號。第三源極與第三汲極係耦接於第一內部輸入端與資料輸入端之間，第三閘極則耦接於一第二致能訊號；其中，第二致能訊號與該第一致能訊號係互為反相。該些第五源極與第五汲極以及第四源極與第四汲極係串連地耦接於一第二電壓與第二內部輸入端之間；第四閘極耦接掃描輸入端，且該些第五閘極係共同耦接至第二致能訊號。第六源極與第六汲極係耦接於第二內部輸入端與資料輸入端之間，第六閘極則耦接於第二致能訊號。

本發明的另一目的係提供一種應用於一電路布局的方法，包括：將複數個第一類掃描正反器擺放於該電路布局中，並於各個第一類掃描正反器之旁預留一對應的鄰接閒置區域；進行一時脈樹合成(clock tree synthesis)以替各第一類掃描正反器提供一時脈；針對該些第一類掃描正反器進行一時序測試(包括維持時間測試)，並據以由該些第一類掃描正反器中選出第一數目個待置換正反器；並且，進行一置換步驟，將各該第一數目個待置換正反器置換為一第二類掃描正反器。其中，各個第二類掃描正反器的面積大於各第一類掃描正反器的面積，各個第一類掃描正反器與對應鄰接閒置區域的總面積可涵蓋各個第二類掃描正反器的面積。

各個第二類掃描正反器包括一資料輸入端、一掃描輸入端、一正反器電路(具有一內部輸入端)、一第一電晶體與複數個第二電晶體。第一電晶體與第二電晶體的源極與汲極係串連地耦接於一第一電壓與內部輸入端之間；第一電晶體的閘極耦接掃描輸入端，該些第二電晶體的閘極則係共同耦接在一起。本發明方法亦可包括一掃描重排序(scan reordering)。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

10a-14a、10b-14b、16、18、20a-24a、20b-24b、26、28‧‧‧反相器

30、FF[.]、eFF[.]‧‧‧正反器

32、36‧‧‧多工器

34、38‧‧‧正反器電路

40、42‧‧‧布局

100‧‧‧流程

102-112‧‧‧步驟

CKin、CK[.]‧‧‧時脈

D、SI、SE、Q、CK、CKB、CKI、SEB、Q0-Q1‧‧‧端點

LOGIC[.]‧‧‧邏輯區塊

BUFF[.]‧‧‧緩衝器

CTSD[.]‧‧‧延遲器

Tp1-Tp6、Tn1-Tn6、P1、P3-P6、N1、N3-N6、Mp[.]、Mn[.]‧‧‧電晶體

n0-n4、n0a-n1a、n0b-n1b、‧‧‧節點

Vdd、G‧‧‧電壓

gU、gD、g[.]、gpU、gpD、gp1‧‧‧閘極區

L、Lv‧‧‧長度

A[.]‧‧‧區域

第1圖示意的是典型掃描正反器與其運用。

第2圖示意的是依據本發明一實施例的掃描正反器。

第3圖示意的是依據本發明一實施例的布局，可用以實現第2圖中的掃描正反器。

第4圖示意的是依據本發明一實施例的流程。

請參考第2圖，其所示意的是依據本發明一實施例的正反器30。正反器30為一掃描正反器，運作於直流工作電壓Vdd與G(如地端電壓)之間，並設有端點D、SI、SE、CK與Q，分別作為一資料輸入端、一掃描輸入端、一掃描致能端、一時脈端與一輸出端。正反器30中可包括：反相器20a與20b、22a與22b、24a與24b、26與28、電晶體P1、P3至P6(如p通道金氧半電晶體)、電晶體N1、N3至N6(如n通道金氧半電晶體)；正反器30亦包括有複數個電晶體Mp[1]、Mp[2]、...等等，第2圖中以電晶體Mp[1]至Mp[4]代表；再者，正反器30還包括有複數個電晶體Mn[1]、Mn[2]、...等等，第2圖中以電晶體Mn[1]至Mn[4]為例。各電晶體Mp[.]可以是p通道金氧半電晶體，各電晶體Mn[.]可以是n通道金氧半電晶體。由端點CK接收的時脈可經由反相器20a反相至端點CKB，端點CKB的時脈再經由反相器20b反相至端點CKI；端點SE的訊號經由反相器28反相至端點SEB。

在正反器30中，電晶體P1、Mp[.](如Mp[1]至 Mp[4])、P3、N1、Mn[.](如Mn[1]至Mn[4])與N3分別作為第一至第六電晶體，並和電晶體P4與N4共同形成一多工器36。電晶體P5、P6、N5、N6與反相器22a、24a、22b、24b與26則形成一主僕式正反器電路38；節點n1a與n1b可視為正反器電路38的兩個內部輸入端。

在多工器36中，電晶體P1與N1的閘極皆耦接端點SI，諸電晶體Mp[.](如Mp[1]至Mp[4])的閘極共同耦接端點SEB，諸電晶體Mn[.](如Mn[1]至Mn[4])的閘極則共同耦接端點SE。電晶體P1與諸電晶體Mp[.]的源極與汲極串連地耦接於電壓Vdd與節點n1a之間，形成一串接(cascode)架構；類似地，電晶體N1與諸電晶體Mn[.]的源極與汲極亦串連地耦接於電壓G與節點n1b之間。舉例而言，假設正反器30中共有Kp個電晶體Mp[1]至Mp[Kp]，則第k個電晶體Mp[k]的源極可耦接至電晶體Mp[k-1]的汲極(對k=2至Kp)，電晶體Mp[1]的源極耦接電晶體P1的汲極，電晶體P1的源極耦接電壓Vdd，電晶體Mp[Kp]的汲極則耦接節點n1a。同理，假設正反器30中共有Kn個電晶體Mn[1]至Mn[Kn]，則第k個電晶體Mn[k]的源極可耦接至電晶體Mn[k-1]的汲極(對k=2至Kn)，電晶體Mn[1]的源極耦接電晶體N1的汲極，電晶體N1的源極耦接電壓G，電晶體Mn[Kn]的汲極則耦接節點n1b。電晶體P4的閘極、源極與汲極分別耦接端點D、電壓Vdd與節點n0a，電晶體N4的閘極、源極與汲極則分別耦接端點D、電壓G與節點n0b。電晶體P3的源極與汲極耦接於節點n0a與n1a之間，閘極耦接端點SE；電晶體N3的源極與汲極耦接於節點n0b與n1b之間，閘極耦接端點SEB。

當正反器30要運作於正常運作模式時，端點SE的訊號會被維持為邏輯0(如電壓G的低位準)，使端點SEB的訊號成為邏輯1(如電壓Vdd的高位準)；因此，電晶體P3與N3導通，使節點n1a與n1b的訊號可受控於端點D的訊號，等效上就是使端點D的正常運作訊號能經由電晶體P4與N4而傳輸至正反器電路38；另一方面，諸電晶體Mp[.]與Mn[.]則不導通，使端點SI的訊號不會導通至節點n1a與n1b。當正反器30要運作於掃描測試模式時，端點SE的訊號會被維持於邏輯1，端點SEB的訊號則成為邏輯0；因此，電晶體P3與N3關閉不導通，使端點D的訊號不被導通至多工器電路38；諸電晶體Mp[.]與Mn[.]則皆導通，讓節點n1a與n1b的訊號可受控於端點SI的訊號，等效上就是使端點SI上的掃描鍊訊號能經由電晶體P1與N1而傳輸至正反器電路38。

在正反器電路38中，電晶體P5與N5的閘極分別耦接至端點CKI與CKB，電晶體P5的源極與汲極耦接於節點n1a與n1之間，電晶體N5的源極與汲極則耦接於節點n1b與n1之間。反相器22a的輸入端與輸出端分別耦接節點n1與n2；反相器22b受控於端點CKI、CKB的訊號而致能與失能，其輸入端與輸出端分別耦接節點n2與n1。電晶體P6與N6的閘極分別耦接端點CKB與CKI，電晶體P6的源極與汲極耦接於節點n2與n3之間，電晶體N6的源極與汲極亦耦接於節點n2與n3之間。反相器24a的輸入端與輸出端分別耦接節點n3與n4；反相器22b受控於端點CKI、CKB的訊號而致能與失能，其輸入端與輸出端分別耦接節點n4與n3。反相器26的輸入端與輸出端分別耦接節點n4與端點D。

當端點CKI的時脈呈邏輯0，端點CKB為邏輯1，電晶體P5與N5皆導通，讓節點n1a與n1b可被導通至節點n1，並經反相器22a傳輸至節點n2；電晶體P6與N6則不導通，使端點Q的訊號不受節點n2影響。當端點CKI的時脈轉態為邏輯1，端點CKB隨之轉態至邏輯0，電晶體P5與N5停止導通，轉態時在節點n1a、n1b上的訊號就會被閂鎖於反相器22a與22b之間；電晶體P6與N6會導通，讓節點n2的訊號能被導通至節點n3，並經由反相器24a與26而傳輸至端點Q。

在多工器36中，由於本發明配置了多個疊接的電晶體Mn[.]與Mp[.]，故可有效增加端點SI至多工器電路38間的延遲，等效上也就是增加掃描鏈上的延遲。因此，本發明正反器30能有效解決掃描鏈的維持時間違誤。正反器30不僅能為掃描測試改善掃描鏈的時序違誤，也不會影響正常運作模式下的訊號時序；由於諸電晶體Mn[.]與Mp[.]係串連疊接，故在節點n1a與n1b所呈現的阻抗會相當於單一電晶體的汲極阻抗。也就是說，在正常運作時，端點D的訊號於節點n1a與n1b所感受到的阻抗和第1圖中的多工器32的阻抗相同；因此，正反器30的正常運作時序會和第1圖正反器FF[.]相同。相較於各種先前技術的掃描正反器，本發明正反器30能以更小的增額(overhead)面積提供更長的掃描鏈延遲；換言之，本發明正反器30於每單位面積所提供的延遲時間較習知技術更長，更能有效克服維持時間違誤，也能進一步減少緩衝器的使用，節省積體電路的面積與功耗，提昇集積度，並降低積體電路的設計時間、成本與資源。

請參考第3圖，其所示意的是依據本發明一實施例的布局40，例如說是28奈米製程下的布局；布局40可用以實現第2圖正反器30。布局40包括有多個沿著x軸等距平行排列的閘極區；這些閘極區可以具有相同的長度L(沿x方向的尺度)，並形成於同一導體層，如一多晶矽層。其中，閘極區gU可形成電晶體P1與N1的閘極，閘極區g[k](對k=1至4)形成電晶體Mp[k]與Mn[k]的閘極，閘極區gD則形成電晶體P3與N3的閘極。第3圖中亦繪示相同製程下的另一布局42，其可用以實現第1圖中的正反器FF[.]。類似布局40，布局42亦包括有沿著x軸等距平行列的閘極區，如閘極區gpU、gp1以及gpD等。其中，閘極區gpU可形成電晶體Tp1與Tn1的閘極，閘極區gp1形成電晶體Tp2與Tn2的閘極，閘極區gpD則形成電晶體Tp3與Tn3的閘極。

相較於第1圖中的正反器FF[.]，由於第2圖正反器30增設了疊接的諸電晶體Mp[.]與Mn[.]，故布局40的長度比布局42延長了長度Lv，如第3圖所示。不過，在先進製程下，相鄰電晶體P1、Mp[.]與P3以及N1、Mn[.]與N3的閘極區gU、g[1]至g[4]與gD之間不需設置虛接(dummy)閘極區，故正反器30能有效率地增加每一單位面積的延遲。一實施例中，布局40增加的長度Lv為3個節距(pitch)，但卻可額外引入70ps(微微秒)的延遲時間，單位面積的延遲遠優於習知技術。

本發明正反器30(如布局40)可以和第1圖中正反器FF[.](如布局42)一併被納入標準電路單元資料庫(standard cell library)而作為兩類不同的標準電路單元。請參考第4圖，其所示意的是依據本發明一實施例的流程100，其可於積體電路的設計流程中運用本發明正反器30。流程100的主要步驟可說明如下。

步驟102：在積體電路的布局中擺放電路單元。在需要使用掃描正反器的地方，先擺放第1圖中的正反器FF[.]，並於各正反器FF[.]之旁預留一對應的鄰接閒置區域A[.]。舉例而言，第4圖的積體電路局部需要四個掃描正反器，故步驟102可擺放四個正反器FF[k1]、FF[k2]、FF[k3]與FF[k4]，並於正反器FF[k1]之旁預留一對應的鄰接閒置區域A[k1]、於正反器FF[k2]之旁預留鄰接閒置區域A[k2]、於正反器FF[k3]旁預留鄰接閒置區域A[k3]，並於正反器FF[k4]之旁預留鄰接閒置區域A[k4]。其中，每個區域A[.]的長度可以大於等於長度Lv(第3圖)。

步驟104、106與108係針對已擺放的電路單元進行前時脈樹合成(pre-CTS)、時脈樹合成(CTS，clock tree synthesize)與後時脈樹合成(post-CTS)。

步驟110：針對時脈樹合成的結果進行時序測試，並據以由已擺放的正反器FF[.]中選出待置換正反器。此時序測試可包括維持時間測試，以找出哪些正反器FF[.]會違反維持時間的要求，而這些會違反維持時間的正反器FF[.]即為待置換正反器。找出待置換正反器後，便可進行置換步驟，將各個待置換正反器FF[.]置換為本發明的掃描正反器eFF[.]，也就是第2圖中的正反器30。由於正反器FF[.]與eFF[.]的高度(沿y軸的尺寸)相同，且區域A[.]沿x軸的長度可涵蓋長度Lv，故正反器eFF[.]的布局可被涵蓋至正反器FF[.]與區域A[.]的總和面積中。在第4圖的例子，假設正反器FF[k1]與FF[k3]為待置換正反器，因此，可於步驟110中將正反器eFF[k1]插入至正反器FF[k1]與區域A[k1]原先佔據的區域，而正反器FF[k3]與區域A[k3]中的布局則以正反器eFF[k3]的布局取代。其他未被使用的區域A[.]，如區域A[k1]與A[k4]，可用來容納其他的元件或電路單元，例如緩衝器與去耦電容等等。

步驟112：繼續設計流程，針對步驟110完成的積體電路布局進行繞線。

由於本發明正反器能有效增加維持時間的餘裕，故也可擴大掃描鏈重新排序的彈性，而流程100中也可包括掃描重排序(scan reordering)的步驟，例如說是在步驟102與104間進行掃描重排序。

總結來說，相較於習知技術，本發明的掃描正反器能有效率地增加單位面積的延遲時間，有效改善維持時間違誤，實質減少積體電路所需的緩衝器、功耗、繞線長度與布局面積，並增進積體電路設計的效率，讓設計流程能兼顧正常運作時序與掃描鏈時序的需求，快速地收斂至兩全的局面，減少設計流程的時間、成本、資源。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通並據以由該些第一類掃描正反器中選出第一數目個待置換正反器常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20a-24a、20b-24b、26、28‧‧‧反相器

30‧‧‧正反器

36‧‧‧多工器

38‧‧‧正反器電路

D、SI、SE、Q、CK、CKB、CKI、SEB‧‧‧端點

P1、N1、P3-P6、N3-N6、Mp[.]、Mn[.]‧‧‧電晶體

n1-n4、n0a-n1a、n0b-n1b‧‧‧節點

Vdd、G‧‧‧電壓

Claims

一種掃描正反器，包含：一資料輸入端，耦接一資料訊號；一掃描輸入端，耦接一掃描輸入訊號；一正反器電路，包含一第一內部輸入端與一第二內部輸入端；以及一多工器，包含：一第一電晶體，包含一第一閘極、一第一源極與一第一汲極；以及複數個第二電晶體，各該第二電晶體包含一第二閘極、一第二源極與一第二汲極；以及一第三電晶體，包含一第三閘極、一第三源極與一第三汲極，該第三源極與該第三汲極係耦接於該第一內部輸入端與該資料輸入端之間；以及一第四電晶體，包含一第四閘極、一第四源極與一第四汲極；以及複數個第五電晶體，各該第五電晶體包含一第五閘極、一第五源極與一第五汲極；以及一第六電晶體，包含一第六閘極、一第六源極與一第六汲極，該第六源極與該第六汲極係耦接於該第二內部輸入端與該資料輸入端之間；其中，該些第二電晶體的該些第二源極與該些第二汲極以及該第一源極與該第一汲極係串連地耦接於一第一電壓與該第一內部輸入端之間，該第一閘極與該第四閘極共同耦接該掃描輸入端，且該些第二電晶體的該些第二閘極與該第六閘極係共同耦接至一第一致能訊號；並且，該些第五電晶體的該些第五源極與該些第五汲極以及該第四源極與該第四汲極係串連地耦接於一第二電壓與該第二內部輸入端之間，該些第五電晶體的該些第五閘極與該第三閘極係共同耦接至一第二致能訊號；其中，該第二致能訊號與該第一致能訊號係互為反相，並且，該些第二電晶體的數目等於該些第五電晶體的數目。
如申請專利範圍第1項的掃描正反器，其中，該掃描正反器的布局包含一第一閘極區、複數個第二閘極區與一第三閘極區；該第一閘極與該第四閘極形成於該第一閘極區，各該第二閘極與一對應的該第五閘極形成於該些第二閘極區的其中之一，該第三閘極與該第六閘極形成於該第三閘極區；並且該第一閘極區、該些第二閘極區與該第三閘極區係等距平行排列。
如申請專利範圍第2項的掃描正反器，其中該第一閘極區、該些第二閘極區與該第三閘極區係沿一水平方向等距平行排列，並且，該第一閘極區、各該第二閘極區與該第三閘極區沿該水平方向的長度相等。
如申請專利範圍第3項的掃描正反器，其中，該些第二閘極區係排列於該第一閘極區與該第三閘極區之間。
一種應用於一電路布局的方法，包含：將複數個第一類掃描正反器擺放於該電路布局中，並於各該第一類掃描正反器之旁預留一對應的鄰接閒置區域；針對該些第一類掃描正反器進行一時序測試，並據以由該些第一類掃描正反器中選出第一數目個待置換正反器；以及進行一置換步驟，將各該第一數目個待置換正反器置換為一第二類掃描正反器；其中，各該第二類掃描正反器包含：一資料輸入端；一掃描輸入端；一正反器電路，包含一內部輸入端與一第二內部輸入端；以及一多工器，包含：一第一電晶體，包含一第一閘極、一第一源極與一第一汲極；以及複數個第二電晶體，各該第二電晶體包含一第二閘極、一第二源極與一第二汲極；以及一第三電晶體，包含一第三閘極、一第三源極與一第三汲極，該第三源極與該第三汲極係耦接於該第一內部輸入端與該資料輸入端之間；以及一第四電晶體，包含一第四閘極、一第四源極與一第四汲極；以及複數個第五電晶體，各該第五電晶體包含一第五閘極、一第五源極與一第五汲極；以及一第六電晶體，包含一第六閘極、一第六源極與一第六汲極，該第六源極與該第六汲極係耦接於該第二內部輸入端與該資料輸入端之間；其中，該些第二電晶體的該些第二源極與該些第二汲極以及該第一源極與該第一汲極係串連地耦接於一第一電壓與該內部輸入端之間，該第一閘極與該第四閘極共同耦接該掃描輸入端，且該些第二電晶體的該些第二閘極與該第六閘極係共同耦接至一第一致能訊號；並且，該些第五電晶體的該些第五源極與該些第五汲極以及該第四源極與該第四汲極係串連地耦接於一第二電壓與該第二內部輸入端之間，該些第五電晶體的該些第五閘極與該第三閘極係共同耦接至一第二致能訊號；其中，該第二致能訊號與該第一致能訊號係互為反相，並且，該些第二電晶體的數目等於該些第五電晶體的數目。
如申請專利範圍第5項的方法，其中該時序測試包含一維持時間(hold-time)測試。
如申請專利範圍第5項的方法，更包含：在進行該時序測試前，進行一時脈樹合成(clock tree synthesis)以替各該第一類掃描正反器提供一時脈。
如申請專利範圍第5項的方法，更包含：進行一掃描重排序(scan reordering)。
如申請專利範圍第5項的方法，其中，各該第二類掃描正反器的布局包含一第一閘極區、複數個第二閘極區與一第三閘極區；該第一閘極與該第四閘極形成於該第一閘極區，各該第二閘極與一對應的該第五閘極形成於該些第二閘極區的其中之一，該第三閘極與該第六閘極形成於該第三閘極區；並且該第一閘極區、該些第二閘極區與該第三閘極區係等距平行排列。
如申請專利範圍第9項的方法，其中該第一閘極區、該些第二閘極區與該第三閘極區係沿一水平方向等距平行排列，並且，該第一閘極區、各該第二閘極區與該第三閘極區沿該水平方向的長度相等。
如申請專利範圍第10項的方法，其中，該些第二閘極區係排列於該第一閘極區與該第三閘極區之間。