TWI676042B - 掃描輸出正反器 - Google Patents

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Abstract

本發明提供一種掃描輸出正反器。該掃描輸出正反器在第一輸出端處輸出掃描輸出信號，並包括選擇電路、控制電路和掃描輸出級電路。選擇電路由第一測試賦能信號進行控制，以將第一輸入端上的資料信號或第二輸入端上的測試信號發送到選擇電路的輸出端來用作輸入信號。控制電路，耦接到選擇電路的輸出端，並由第一時脈信號進行控制，以根據輸入信號生成第一控制信號和第二控制信號。第二控制信號是第一控制信號的反轉。掃描輸出級電路由第一控制信號和第二控制信號進行控制以生成掃描輸出信號。本發明使得掃描輸出級電路在掃描輸出正反器中佔用面積變小。

Description

掃描輸出正反器
本發明涉及一種正反器，且更具體而言，涉及應用於測試的掃描鏈的掃描輸出正反器。
掃描鏈用於在測試程式期間檢測組合邏輯塊中的不同製造錯誤。通常，掃描鏈由串聯耦接的幾個掃描輸出正反器組成，並且延遲鏈被添加到一個掃描輸出正反器的資料輸出端Q和後面掃描輸出正反器的掃描輸入端TD之間的掃描路徑中。然而，正常模式中，延遲鏈中的暫存器仍然工作，增加了不必要的能量消耗。因此，提供具有額外的掃描輸出端SQ和掃描輸出電路的掃描輸出正反器。當這類型的掃描輸出正反器應用於掃描鏈中時，延遲鏈被添加到一個掃描輸出正反器的掃描輸出端SQ與後面掃描輸出正反器的掃描輸入端TD之間的掃描路徑中。在這種情況中，正常模式下，每個掃描輸出正反器中的掃描輸出電路將掃描輸出端SQ的信號閘控(gate)到固定位準，這樣就避免了延遲鏈的額外的能量消耗。不利的是，掃描輸出電路可能在掃描輸出正反器中佔據更大面積，具有較低驅動能力或者誘發ERC錯誤。
有鑑於此，本發明提供了一種掃描輸出正反器， 以解決上述問題。
本發明提供了一種示例性實施例的掃描輸出正反器，用於在掃描輸出正反器的第一輸出端處輸出掃描輸出信號。該掃描輸出正反器包括選擇電路、控制電路和掃描輸出級電路。選擇電路具有第一輸入端和第二輸入端。選擇電路由第一測試賦能信號進行控制，以將第一輸入端上的資料信號或第二輸入端上的測試信號發送到選擇電路的輸出端來用作輸入信號。控制電路耦接到選擇電路的輸出端，並由第一時脈信號進行控制，以根據輸入信號生成第一控制信號和第二控制信號。第二控制信號是第一控制信號的反轉。掃描輸出級電路由第一控制信號和第二控制信號進行控制以生成掃描輸出信號。
本發明提供了另一種示例性實施例的掃描輸出正反器，用於在掃描輸出正反器的第一輸出端處輸出掃描輸出信號。該掃描輸出正反器包括多工器、控制電路、第一類型電晶體、第一第二類型電晶體和第二第二類型電晶體。多工器接收資料信號和測試信號，並生成輸入信號。多工器由第一測試賦能信號進行控制，以選擇資料信號或測試信號來用作輸入信號。控制電路接收輸入信號。控制電路由第一時脈信號進行控制以根據輸入信號生成第一控制信號和第二控制信號。第二控制信號是第一控制信號的反轉。第一類型電晶體具有接收第二控制信號的控制電極、接收第一測試賦能信號或第二測試賦能信號的第一電極和耦接到掃描輸出正反器的第一輸出端的第二電極。第二測試賦能信號是第一測試賦能信號的反轉。第一第二類型電晶體具有接收第一控制信號的控制電極、接收第一 測試賦能信號或第二測試賦能信號的第一電極和耦接到掃描輸出正反器的第一輸出端的第二電極。第二第二類型電晶體具有接收第二控制信號的控制電極、耦接到掃描輸出正反器的電源端的第一電極和耦接到掃描輸出正反器的第一輸出端的第二電極。
本發明通過選擇電路將掃描輸出正反器的資料信號或測試信號用作輸入信號，控制電路根據輸入信號生成第一控制信號和第二控制信號，進而通過第一控制信號和第二控制信號控制掃描輸出級電路，降低組成掃描狀態電路的元件數量，使得掃描輸出級電路在掃描輸出正反器中佔用面積變小。
1‧‧‧掃描輸出正反器
10‧‧‧選擇電路
11‧‧‧控制電路
12‧‧‧掃描輸出級電路
13‧‧‧信號生成電路
14‧‧‧時脈生成電路
100‧‧‧多工器
130‧‧‧反相器
140‧‧‧反相器
110‧‧‧三態反相器
112‧‧‧三態反相器
116‧‧‧三態反相器
111‧‧‧反相器
115‧‧‧反相器
117‧‧‧反相器
118‧‧‧傳輸閘
113‧‧‧電晶體
114‧‧‧電晶體
120-122‧‧‧電晶體
123‧‧‧傳輸閘
50-52‧‧‧電晶體
53‧‧‧傳輸閘
90-92‧‧‧掃描輸出正反器
93、94‧‧‧延遲鏈
96、97‧‧‧組合邏輯塊
將結合下面的圖式對被提供作為示例的本發明的各種實施例進行詳細描述，其中相同的符號表示相同的元件，以及其中：第1圖是一示例性實施例的掃描輸出正反器；第2A圖和第2B圖是一示例性實施例的正常模式下第1圖中的掃描輸出正反器的主要信號的時序；第3A圖和第3B圖是一示例性實施例的測試模式下第1圖中的掃描輸出正反器的主要信號的時序；第4圖是另一示例性實施例的掃描輸出正反器；第5圖是又一示例性實施例的掃描輸出正反器；第6A圖和第6B圖是第5圖中的掃描輸出正反器正常模式下的主要信號的時序的一示例性實施例； 第7A圖和第7B圖是第5圖中的掃描輸出正反器測試模式下的主要信號的時序的另一示例性實施例；第8圖是又一示例性實施例的掃描輸出正反器；以及第9圖是一示例性實施例的掃描鏈。
第1圖顯示了一示例性實施例的掃描輸出正反器。如第1圖所示，掃描輸出正反器1包括選擇電路10、控制電路11、掃描輸出級電路12、信號生成電路13和時脈生成電路14。掃描輸出正反器1具有輸入端D和輸入端TD、測試賦能端TE、時脈輸入端CK、資料輸出端Q和掃描輸出端SQ。在第1圖的實施例中，選擇電路10包括多工器100。多工器100的輸入端(-)耦接到輸入端D，以用於接收資料信號S10，多工器100的輸入端(+)耦接到輸入端TD，以用於接收測試信號S11，並且多工器100的選擇端耦接到測試賦能端TE，以用於接收選擇信號STE。多工器100在其輸出端處生成輸入信號S12。多工器100由選擇信號STE進行控制，以選擇性地將資料信號S10或測試信號S11發送到多工器100的輸出端，以用作輸入信號S12。
如第1圖所示，信號生成電路13也接收選擇信號STE，以生成另一選擇信號STEB，其是選擇信號STE的反轉。在第1圖的實施例中，選擇生成電路13包括反相器130。反相器130的輸入端耦接到測試賦能端TE，以用於接收選擇信號STE。隨後，反相器130反轉選擇信號STE，以在反相器130的輸出端處生成選擇信號STEB。因此，選擇信號STEB是選 擇信號STE的反轉。在其他實施例中，信號生成電路13可以由能接收選擇信號STE並生成為選擇信號STE的反轉的選擇信號STEB的任何其他電路結構來實現。
時脈生成電路14通過時脈端CK接收時脈信號SCK，以生成另一時脈信號SCKB，其是時脈信號SCK的反轉。在第1圖的實施例中，時脈生成電路14包括反相器140。反相器140的輸入端耦接到時脈端CK，以用於接收時脈信號SCK。隨後，反相器140反轉時脈信號SCK，以在反相器140的輸出端處生成時脈信號SCKB。因此，時脈信號SCKB是時脈信號SCK的反轉。在其他實施例中，時脈生成電路14可以由能接收時脈信號SCK並生成為時脈信號SCK的反轉的時脈信號SCKB的任何其他電路結構來實現。
如第1圖所示，控制電路11接收輸入信號S12。控制電路11由時脈信號SCK和時脈信號SCKB進行控制，以生成掃描輸出級電路12的控制信號S13和控制信號S14以及輸出信號S15。在第1圖的實施例中，控制電路11包括三態反相器110、三態反相器112、三態反相器116、反相器111、反相器115、反相器117和傳輸閘118。三態反相器110的輸入端耦接到多工器100的輸出端，三態反相器110的輸出端耦接到節點N10。三態反相器110由時脈生成電路14生成的時脈信號SCKB進行控制。僅當時脈信號SCKB處於高位準VH時(如第2A圖所示)，三態反相器110工作，以執行信號反轉。反相器111的輸入端耦接到節點N10，且反相器11的輸出端耦接到節點N11。三態反相器112的輸入端耦接到節點N11， 三態反相器112的輸出端耦接到節點N10。三態反相器112由時脈信號SCK進行控制。僅當時脈信號SCK處於高位準VH時，三態反相器112工作，以執行信號反轉。反相器111和三態反相器112形成了閂鎖電路。傳輸閘118由P型電晶體113和N型電晶體114組成。在本實施例中，電晶體113和電晶體114均由金氧半導體(metal-oxide-semiconductor，MOS)電晶體來實現。因此，電晶體113是P型金氧半導體(P-type metal-oxide-semiconductor，PMOS)電晶體，而電晶體114是N型金氧半導體(N-type metal-oxide-semiconductor，NMOS)電晶體。PMOS電晶體113的閘極(也稱為“控制電極”)接收時脈信號SCKB，PMOS電晶體113的源極耦接到節點N11，PMOS電晶體113的汲極耦接到節點N12。NMOS電晶體114的閘極接收時脈信號SCK，NMOS電晶體114的源極耦接到節點N11，NMOS電晶體114的汲極耦接到節點N12。傳輸閘118由時脈信號SCK和時脈信號SCKB進行控制，以根據節點N11處的信號在節點N12處生成控制信號S13。反相器115的輸入端耦接到節點N12，反相器115的輸出端耦接到節點N13。反相器115反轉節點N12處的控制信號S13，以在節點N13處生成另一控制信號S14。因此，控制信號S14是控制信號S13的反轉。三態反相器116的輸入端耦接到節點N13，三態反相器116的輸出端耦接到節點N12。三態反相器116由時脈端CK處的控制信號SCKB進行控制。當時脈信號SCKB處於高位準VH處時，三態反相器116工作以執行信號反轉。反相器115和三態反相器116形成了閂鎖電路。反相器117的輸入端耦接 到節點N13，反相器117的輸出端耦接到掃描輸出正反器1的資料輸出端Q。反相器117反轉節點N13處的控制信號S14，以生成反轉的信號。反轉的信號被發送到資料輸出端Q，以用作輸出信號S15。因此，輸出信號S15是控制信號S14的反轉。
如第1圖所示，掃描輸出級電路12接收選擇信號STEB。掃描輸出級電路12由控制信號S13和控制信號S14進行控制，以在節點N15處生成掃描輸出信號S16。掃描輸出信號S16被發送到掃描輸出端SQ。掃描輸出級電路12包括三個電晶體，即120-122。在第1圖的實施例中，電晶體120是NMOS電晶體，而電晶體121和電晶體122均是PMOS電晶體。NMOS電晶體120的閘極(也稱為“控制電極”)耦接到節點N13，以接收控制信號S14，NMOS電晶體120的汲極接收選擇信號STEB，NMOS電晶體120的源極耦接到節點N15。PMOS電晶體121的閘極接收控制信號S13，PMOS電晶體121的源極接收選擇信號STEB，PMOS電晶體121的汲極耦接到節點N15。NMOS電晶體120和PMOS電晶體121形成了傳輸閘123。PMOS電晶體122的閘極耦接到節點N13，以接收控制信號S14，PMOS電晶體122的源極耦接到電源端T10，PMOS電晶體122的汲極耦接到節點N15。電源端T10接收掃描輸出正反器1的工作電壓VDD，且工作電壓VDD具有相對較高的水準。節點N15耦接到掃描輸出正反器1的掃描輸出端SQ。節點N15處生成的掃描輸出信號S16被發送到掃描輸出端SQ。
回應於選擇信號STE，掃描輸出正反器1可以選擇性地以正常模式或測試模式進行工作。第2A圖和第2B圖 顯示了一示例性實施例的正常模式下掃描輸出正反器1的主要信號的時序。第3A圖和第3B圖顯示了一示例性實施例的測試模式下掃描輸出正反器1的主要信號的時序。在第2A圖、第2B圖、第3A圖和第3B圖中，信號的參考符號後面的括弧中的內容表示掃描輸出正反器1的相應端或節點。例如，“STE(TE)”表示選擇信號STE和選擇信號STE所處的測試賦能端TE。掃描輸出正反器1的操作將通過結合第1圖-第3B圖在後續段落中進行說明。
如第1圖和第2A圖-第2B圖所示，當選擇信號STE位於低位準VL時，掃描輸出正反器1以正常模式進行工作。在時間點T20A之前，時脈信號SCK位於低位準VL，而時脈信號SCKB位於高位準VH。反相器130反轉具有低位準VL的選擇信號STE，以生成具有高位準VH的選擇信號STEB。多工器100在輸入端D處選擇資料信號S10，並將資料信號S10發送到其輸出端，以用作輸入信號S12。在這種情況中，由於測試信號S11沒有被選擇，所以測試信號S11不被考慮以用於正常模式下掃描輸出正反器1的操作。在第2A圖和第2B圖中，無關(don’t-care)測試信號S11由格線來表示。在第2A圖的實施例中，當資料信號S10位於高位準VH時，通過三態反相器110和反相器111，節點N11處的信號也位於高位準VH。由於傳輸閘118由時脈信號SCK和時脈信號SCKB進行控制，所以電晶體113和電晶體114由具有低位準VL的時脈信號SCK和具有高位準VH的時脈信號SCKB截止，以截止傳輸閘118，直到在時間點T20A處時脈信號SCK被切換到 高位準VH，且時脈信號SCKB被切換到低位準VL(也就是說，直到在時間點T20A處時脈信號SCK的上升沿和時脈信號SCKB的下降沿)。因此，在時間點T20A之前，在傳輸閘118之後存在的控制信號S13、控制信號S14和輸出信號S15不受節點N11處的信號的影響。具體地，在時間點T20A之前，控制信號S13、控制信號S14和輸出信號S15位於先前的位準(高位準VH或低位準VL)，其在上一次出現時脈信號SCK的上升沿和時脈信號SCKB的下降沿時被確定。在第2A圖中，存在於時間點T20A之前的信號S13-S15的部分由斜線來表示，以表示其先前的位準。另外，在時間點T20A之前，根據控制信號S13和控制信號S14的位準，傳輸閘123或PMOS電晶體122被導通。因此，回應于具有高位準VH或工作電壓VDD的選擇信號STEB，掃描輸出信號S16具有高位準VH。
在時間點T20A處，時脈信號SCK被切換到高位準VH，時脈信號SCKB被切換到低位準VL。因此，電晶體113和電晶體114被導通。回應於節點N11處的信號，控制信號S13位於高位準VH。反相器115反轉具有高位準VH的控制信號S13，以生成具有低位準VL的控制信號S14。反相器117反轉具有低位準VL的控制信號S14，以生成輸出信號S15。因此，回應于具有高位準VH的資料信號S10，輸出信號S15位於高位準VH。NMOS電晶體120由具有低位準VL的控制信號S14截止，PMOS電晶體121由具有高位準VH的控制信號S13截止，從而傳輸閘123被截止。此外，PMOS電晶體122由具有低位準VL的控制信號S14導通。因此，回應於工 作電壓VDD，掃描輸出信號S16仍然位於高位準VH。
如第2B圖所示，在時間點T20B之前，時脈信號SCK位於低位準VL，而時脈信號SCKB位於高位準VH。在正常模式下，當資料信號S10位於低位準VL時，通過三態反相器110和反相器111，節點N11處的信號也位於低位準VL。如上所述，傳輸閘118被截止，直到在時間點T20B處時脈信號SCK被切換到高位準VH，且時脈信號SCKB被切換到低位準VH。因此，在時間點T20B之前，控制信號S13、控制信號S14和輸出信號S15位於先前的位準(高位準VH或低位準VL)，其在上一次出現時脈信號SCK的上升沿和時脈信號SCKB的下降沿時被確定。在第2B圖中，存在於時間點T20B之前的信號S13-S15的部分由斜線來表示，以表示其先前的位準。另外，在時間點T20B之前，根據控制信號S13和控制信號S14的位準，傳輸閘123或PMOS電晶體122被導通。因此，回應于具有高位準VH或工作電壓VDD的選擇信號STEB，掃描輸出信號S16具有高位準VH。
在時間點T20B處，時脈信號SCK被切換到高位準VH，時脈信號SCKB被切換到低位準VL。因此，電晶體113和電晶體114被導通。回應於節點N11處的信號，控制信號S13位於低位準VL。反相器115反轉具有低位準VL的控制信號S13，以生成具有高位準VH的控制信號S14。反相器117反轉具有高位準VH的控制信號S14，以生成輸出信號S15。因此，回應於具有低位準VL的資料信號S10，輸出信號S15位於低位準VL。PMOS電晶體122由具有高位準VH的控 制信號S14截止。此外，NMOS電晶體120由具有高位準VH的控制信號S14導通，PMOS電晶體121由具有低位準VL的控制信號S13導通，從而傳輸閘123被導通。因此，回應于具有高位準VH的選擇信號STEB，掃描輸出信號S16仍然位於高位準VH。
根據上述實施例，正常模式下，輸出信號S15的位準隨著資料信號S10的位準變化而變化。然而，正常模式下，無論資料信號S10的位準如何，掃描輸出信號S16被固定在高位準VH。
如第1圖和第3A圖-第3B圖所示，當選擇信號STE位於高位準VH時，掃描輸出正反器1以測試模式進行工作。在時間點T30A之前，時脈信號SCK位於低位準VL，而時脈信號SCKB位於高位準VH。反相器130反轉具有高位準VH的選擇信號STE，以生成具有低位準VL的選擇信號STEB。多工器100在輸入端TD處選擇測試信號S11，並將測試信號S11發送到其輸出端，以用作輸入信號S12。在這種情況中，由於資料信號S10沒有被選擇，所以資料信號S10不被考慮以用於測試模式下掃描輸出正反器1的操作。在第3A圖和第3B圖中，無關資料信號S10由格線來表示。在第3A圖的實施例中，當測試信號S11位於高位準VH時，通過三態反相器110和反相器111，節點N11處的信號也位於高位準VH。由於傳輸閘118由時脈信號SCK和時脈信號SCKB進行控制，所以電晶體113和電晶體114由具有低位準VL的時脈信號SCK和具有高位準VH的時脈信號SCKB截止，以截止傳輸閘 118，直到在時間點T30A處時脈信號SCK被切換到高位準VH，且時脈信號SCKB被切換到低位準VL(也就是說，直到在時間點T30A處時脈信號SCK的上升沿和時脈信號SCKB的下降沿)。因此，在時間點T30A之前，在傳輸閘118之後存在的控制信號S13、控制信號S14和輸出信號S15不受節點N11處的信號的影響。具體地，在時間點T30A之前，控制信號S13、控制信號S14和輸出信號S15位於先前的位準(高位準VH或低位準VL)，其在上一次出現時脈信號SCK的上升沿和時脈信號SCKB的下降沿時被確定。在第3A圖中，存在於時間點T30A之前的信號S13-S15的部分由斜線來表示，以表示其先前的位準。另外，在時間點T30A之前，根據控制信號S13和控制信號S14的位準，傳輸閘123或PMOS電晶體122被導通。因此，回應於通過導通的PMOS電晶體122的工作電壓VDD，掃描輸出信號S16具有高位準VH，或者回應於通過導通的傳輸閘123的具有低位準VL的選擇信號STEB，掃描輸出信號S16具有低位準VL。由於掃描輸出信號S16可以在時間點T30A之前位於高位準VH或低位準VL，所以存在於時間點T30A之前的掃描輸出信號S16的部分由斜線表示，以表示其不確定的位準。
在時間點T30A處，時脈信號SCK被切換到高位準VH，時脈信號SCKB被切換到低位準VL。因此，電晶體113和電晶體114被導通。回應於節點N11處的信號，控制信號S13位於高位準VH。反相器115反轉具有高位準VH的控制信號S13，以生成具有低位準VL的控制信號S14。反相器 117反轉具有低位準VL的控制信號S14，以生成輸出信號S15。因此，回應于具有高位準VH的測試信號S11，輸出信號S15位於高位準VH。NMOS電晶體120由具有低位準VL的控制信號S14截止，PMOS電晶體121由具有高位準VH的控制信號S13截止，從而傳輸閘123被截止。此外，PMOS電晶體122由具有低位準VL的控制信號S14導通。因此，回應於工作電壓VDD，掃描輸出信號S16位於高位準VH。
如第3B圖所示，在時間點T30B之前，時脈信號SCK位於低位準VL，而時脈信號SCKB位於高位準VH。在測試模式下，當測試信號S11位於低位準VL時，通過三態反相器110和反相器111，節點N11處的信號也位於低位準VL。如上所述，傳輸閘118被截止，直到在時間點T30B處時脈信號SCK被切換到高位準VH，且時脈信號SCKB被切換到低位準VH。因此，在時間點T30B之前，控制信號S13、控制信號S14和輸出信號S15位於先前的位準(高位準VH或低位準VL)，其在上一次出現時脈信號SCK的上升沿和時脈信號SCKB的下降沿時被確定。在第3B圖中，存在於時間點T30B之前的信號S13-S15的部分由斜線來表示，以表示其先前的位準。另外，在時間點T30B之前，根據控制信號S13和控制信號S14的位準，傳輸閘123或PMOS電晶體122被導通。因此，回應於通過導通的PMOS電晶體122的工作電壓VDD，掃描輸出信號S16具有高位準VH，或者回應於通過導通的傳輸閘123的具有低位準VL的選擇信號STEB，掃描輸出信號S16具有低位準VL。由於掃描輸出信號S16可以在時間點T30B 之前位於高位準VH或低位準VL，所以存在於時間點T30B之前的掃描輸出信號S16的部分由斜線表示，以表示其不確定的位準。
在時間點T30B處，時脈信號SCK被切換到高位準VH，時脈信號SCKB被切換到低位準VL。因此，電晶體113和電晶體114被導通。回應於節點N11處的信號，控制信號S13位於低位準VL。反相器115反轉具有低位準VL的控制信號S13，以生成具有高位準VH的控制信號S14。反相器117反轉具有高位準VH的控制信號S14，以生成輸出信號S15。因此，回應於具有低位準VL的測試信號S11，輸出信號S15位於低位準VL。PMOS電晶體122由具有高位準VH的控制信號S14截止。此外，NMOS電晶體120由具有高位準VH的控制信號S14導通，PMOS電晶體121由具有低位準VL的控制信號S13導通，從而傳輸閘123被導通。因此，回應於具有低位準VL的選擇信號STEB，掃描輸出信號S16位於低位準VL。
根據上述實施例，測試模式下，不僅輸出信號S15的位準隨著測試信號S11的位準變化而變化，而且掃描輸出信號S16的位準也隨著測試信號S11的位準變化而變化。
在第1圖的實施例中，用於控制掃描輸出信號S16的位準的掃描輸出級電路12僅包括三個電晶體。這樣，掃描輸出級電路12在掃描輸出正反器1中佔用更少面積。
如第2A圖-第3B圖所示，在正常模式或測試模式下，控制信號S13的位準與輸出信號S15的位準相同。因此， 在其他實施例中，如第4圖所示，輸出信號S15是控制電路11生成的另一控制信號，並被發送到PMOS電晶體121的閘極。第4圖的實施例中由輸出信號S15控制的PMOS電晶體121的操作與第1圖的實施例中由控制信號S13控制的PMOS電晶體121的操作相同。此外，第4圖的實施例中的掃描輸出正反器1的主要信號的時序與第1圖的實施例中的掃描輸出正反器1的主要信號的時序相同。因此，第4圖中示出的掃描輸出正反器1的元件的相關操作在此省略。
根據第1圖的實施例，掃描輸出級電路12包括一個NMOS電晶體，即120，以及兩個PMOS電晶體，即121和122。在其他實施例中，如第5圖所示，掃描輸出級電路12包括一個PMOS電晶體，即50，以及兩個NMOS電晶體，即51和52。如第5圖所示，掃描輸出級電路12接收選擇信號STE，而非第1圖實施例的選擇信號STEB。PMOS電晶體50的閘極耦接到節點N13，以接收控制信號S14，PMOS電晶體50的源極接收選擇信號STE，PMOS電晶體50的汲極耦接到節點N15。NMOS電晶體51的閘極接收控制信號S13，NMOS電晶體51的汲極接收選擇信號STE，NMOS電晶體51的源極耦接到節點N15。PMOS電晶體50和NMOS電晶體51形成了傳輸閘53。NMOS電晶體52的閘極耦接到節點N13，以接收控制信號S14，NMOS電晶體52的汲極耦接到節點N15，NMOS電晶體52的源極耦接到電源端T10。在第5圖的實施例中，電源端T10接收掃描輸出正反器1的接地電壓GND，且接地電壓GND具有相對較低的水準。
第6A圖和第6B圖顯示了掃描輸出正反器1正常模式下的主要信號的時序的另一示例性實施例。第7A圖和第7B圖顯示了掃描輸出正反器1測試模式下的主要信號的時序的另一示例性實施例。在第6A圖、第6B圖、第7A圖和第7B圖中，信號的參考符號後面的括弧中的內容表示掃描輸出正反器1的相應端或節點。第5圖的實施例中的掃描輸出正反器1的操作將通過結合第5-7B圖在後續段落中進行說明。
如第5圖所示，除了掃描輸出級電路12之外，第5圖的實施例中的選擇電路10、控制電路11、信號生成電路13和時脈生成電路14與第1圖中的這些相同。此外，第6A-7B圖的實施例中由選擇電路10、控制電路11、信號生成電路13和時脈生成電路14接收或生成的信號STE、信號STEB、信號S10、信號S12、信號SCK、信號SCKB、信號S13、信號S14和信號S15的時間與第2A-3B圖中的相同。因此，第5圖的實施例中選擇電路10、控制電路11、信號生成電路13和時脈生成電路14的操作的描述在此省略。
如第6A-6B圖所示，當選擇信號STE位於低位準VL時，掃描輸出正反器1以正常模式進行工作。正常模式下，如第6A圖所示，當資料信號S10位於高位準VH時，在時間點T60A之前，傳輸閘53或NMOS電晶體52根據控制信號S13和控制信號S14的位準導通。因此，回應於具有低位準VL或接地電壓GND的選擇信號STE，掃描輸出信號S16具有低位準VL。
在時間點T60A處，回應於時脈信號SCK的上升 沿和時脈信號SCKB的下降沿，控制信號S13位於高位準VH，而控制信號S14位於低位準VL。NMOS電晶體52由具有低位準VL的控制信號S14截止。此外，PMOS電晶體50由具有低位準VL的控制信號S14導通，NMOS電晶體51由具有高位準VH的控制信號S13導通，從而傳輸閘123被導通。因此，回應於具有低位準VL的選擇信號STE，掃描輸出信號S16仍然位於低位準VL。
如第6B圖所示，在正常模式下，當資料信號S10位於低位準VL時，在時間點T60B之前，傳輸閘53或NMOS電晶體52根據控制信號S13和控制信號S14的位準導通。因此，回應於具有低位準VL或接地電壓GND的選擇信號STE，掃描輸出信號S16具有低位準VL。
在時間點T60B處，回應於時脈信號SCK的上升沿和時脈信號SCKB的下降沿，控制信號S13位於低位準VL，而控制信號S14位於高位準VH。PMOS電晶體50由具有高位準VH的控制信號S14截止，NMOS電晶體51由具有低位準VL的控制信號S13截止，從而傳輸閘53被截止。此外，NMOS電晶體52由具有高位準VH的控制信號S14導通。因此，回應於具有低位準VL的接地電壓，掃描輸出信號S16仍然位於低位準VL。
根據上述實施例，正常模式下，輸出信號S15的位準隨著資料信號S10的位準變化而變化。然而，正常模式下，無論資料信號S10的位準如何，掃描輸出信號S16被固定在低位準VL。
如第5圖和第7A圖-第7B圖所示，當選擇信號STE位於高位準VH時，掃描輸出正反器1以測試模式進行工作。測試模式下，如第7A圖所示，當測試信號S11位於高位準VH時，在時間點T70A之前，傳輸閘53或NMOS電晶體52根據控制信號S13和控制信號S14的位準導通。因此，回應於通過導通的NMOS電晶體52的接地電壓GND，掃描輸出信號S16具有低位準VL，或者回應於通過導通的傳輸閘53的具有高位準VH的選擇信號STE，掃描輸出信號S16具有高位準VH。由於掃描輸出信號S16可以在時間點T70A之前位於高位準VH或低位準VL，所以存在於時間點T70A之前的掃描輸出信號S16的部分由斜線表示，以表示其不確定的位準。
在時間點T70A處，回應於時脈信號SCK的上升沿和時脈信號SCKB的下降沿，控制信號S13位於高位準VH，而控制信號S14位於低位準VL。NMOS電晶體52由具有低位準VL的控制信號S14截止。此外，PMOS電晶體50由具有低位準VL的控制信號S14導通，NMOS電晶體52由具有高位準VH的控制信號S13導通，從而傳輸閘123被導通。因此，回應於工作電壓VDD，掃描輸出信號S16位於高位準VH。
如第7B圖所示，在測試模式下，當測試信號S11位於低位準VL時，在時間點T70B之前，傳輸閘33或NMOS電晶體52根據控制信號S13和控制信號S14的位準導通。因此，回應於通過導通的NMOS電晶體52的接地電壓GND，掃描輸出信號S16具有低位準VL，或者回應於通過導通的傳輸閘53的具有高位準VH的選擇信號STE，掃描輸出信號S16 具有高位準VH。由於掃描輸出信號S16可以在時間點T70B之前位於高位準VH或低位準VL，所以存在於時間點T70B之前的掃描輸出信號S16的部分由斜線表示，以表示其不確定的位準。
在時間點T70B處，回應於時脈信號SCK的上升沿和時脈信號SCKB的下降沿，控制信號S13位於低位準VL，而控制信號S14位於高位準VH。PMOS電晶體50由具有高位準VH的控制信號S14截止，NMOS電晶體51由具有低位準VL的控制信號S13截止，從而傳輸閘53被截止。此外，NMOS電晶體52由具有高位準VH的控制信號S14導通。因此，回應於具有低位準VL的接地電壓，掃描輸出信號S16位於低位準VL。
根據上述實施例，測試模式下，不僅輸出信號S15的位準由測試信號S11的位準所確定，而且掃描輸出信號S16的位準也隨著測試信號S11的位準變化而變化。如第3A圖-第3B圖和第7A圖-第7B圖所示，根據第5圖的實施例的測試模式下的掃描輸出信號S16的時序也與根據第1圖的實施例的測試模式下的掃描輸出信號S16的時序相同。
在第5圖的實施例中，用於控制掃描輸出信號S16的位準的掃描輸出級電路12僅包括三個電晶體。這樣，掃描輸出級電路12在掃描輸出正反器1中佔用更少面積。
如第6A圖-第7B圖所示，在正常模式或測試模式中的每個下，控制信號S13的位準與輸出信號S15的位準相同。因此，在其他實施例中，如第8圖所示，輸出信號S15是 控制電路11生成的另一控制信號，並被發送到NMOS電晶體51的閘極。第8圖的實施例中由輸出信號S15控制的NMOS電晶體51的操作與第5圖的實施例中由控制信號S13控制的NMOS電晶體51的操作相同。此外，第8圖的實施例中的掃描輸出正反器1的主要信號的時序與第5圖的實施例中的掃描輸出正反器1的主要信號的時序相同。因此，第8圖中示出的掃描輸出正反器1的元件的相關操作在此省略。
第9圖是一示例性實施例的掃描鏈。如第9圖所示，掃描鏈9包括多個掃描輸出正反器、耦接在兩個掃描輸出正反器之間的至少一個延遲鏈和耦接在兩個掃描輸出正反器之間的至少一個組合邏輯塊。在第9圖的實施例中，給出了三個掃描輸出正反器，即90-92，兩個延遲鏈，即93和94，以及兩個組合邏輯塊，即96和97，作為一示例。每個延遲鏈包括多個暫存器，例如反相器95。掃描鏈9執行掃描測試，以在組合邏輯塊96和組合邏輯塊97中檢測任何製造錯誤。在第1圖、第4圖、第5圖或第8圖的實施例中，掃描輸出正反器90-92中的每個具有相同的電路結構。掃描輸出正反器90-92中的每個的測試賦能端TE接收相同的選擇信號，即選擇信號STE。掃描輸出正反器90-92中的每個的時脈輸入端CK接收相同的時脈信號，即時脈信號SCK。掃描輸出正反器90被放置在掃描輸出正反器90-92中的第一個處。掃描輸出正反器90的輸入端D接收功能資料信號S90，以用作其資料信號S10，掃描輸出正反器90的輸入端TD接收掃描測試信號S91，以用作其測試信號S11。掃描輸出正反器90的資料輸出端Q處的輸出 信號S15被發送到組合邏輯塊96，掃描輸出正反器90的掃描輸出端SQ處的掃描輸出信號S16耦接到延遲鏈93。對於掃描輸出正反器91和掃描輸出正反器92中的每個，其輸入端D接收從相應的組合邏輯塊輸出的信號來用作其資料信號S10，其輸入端TD接收從相應的延遲鏈輸出的信號來用作其測試信號S11，其資料輸出端Q處的輸出信號S15被發送到後面的組合邏輯塊，並且其掃描輸出端SQ處的掃描輸出信號S16耦接到後面的鏈。
如上所述，在第1圖、第4圖、第5圖或第8圖的實施例中，掃描輸出正反器90-92中的每個具有相同的電路結構。由於正常模式下，掃描輸出信號S16位於固定的位準(第2A圖和第2B圖的實施例中的高位準或者第6A圖和第6B圖的實施例中的低位準)，所以延遲鏈93和延遲鏈94不連續執行延遲操作，降低了掃描鏈9的能量消耗。另外，如第1圖、第4圖、第5圖和第8圖所示，掃描輸出級電路12中的電晶體的閘極接收控制信號S13和控制信號S14。測試模式下，當回應於時間點T30A、時間點T30B、時間點T70A或時間點T70B處的輸入信號S12(即測試信號S11)而確定控制信號S13和控制信號S14的位準時，掃描輸出級電路12中的電晶體的狀態也被確定，以生成掃描輸出信號S16。因此，掃描輸出端SQ處的負載對掃描輸出級電路12中的傳輸閘的延遲具有更少影響。
由於已經結合本發明的被提出用作示例的具體實施例描述了本發明的各個方面，可以做出這些示例的替代、修 改和變形。因此，此處所說明的實施例用作示意目的，但不用於限制。在不脫離請求項的範圍的情況下，可以做出改變。

Claims (19)

  1. 一種掃描輸出正反器(1)，用於在該掃描輸出正反器(1)的掃描輸出端(SQ)處輸出掃描輸出信號，包括：一選擇電路，具有第一輸入端(-)和第二輸入端(+)，並由第一測試賦能選擇信號(STE)進行控制，以將該第一輸入端(-)上的資料信號或該第二輸入端(+)上的測試信號發送到該選擇電路的輸出端來用作輸入信號；一控制電路，耦接到該選擇電路的該輸出端，並由第一時脈信號(SCK)進行控制，以根據該輸入信號生成第一控制信號(S13)和第二控制信號(S14)，其中該第二控制信號(S14)是該第一控制信號(S13)的反轉；以及一掃描輸出級電路，由該第一控制信號(S13)和該第二控制信號(S14)進行控制以生成該掃描輸出信號。
  2. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該控制電路將該第一控制信號(S13)輸出到該掃描輸出正反器(1)的資料輸出端(Q)，以用作輸出信號。
  3. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該控制電路包括：一第一反相器(117)，用於接收該第二控制信號(S14)，並生成輸出信號，其中該輸出信號被發送到該掃描輸出正反器(1)的資料輸出端(Q)。
  4. 如申請專利範圍第3項所述的掃描輸出正反器(1)，其中該控制電路還包括：一第二反相器(115)，用於接收該第一控制信號(S13)，並生成該第二控制信號(S14)。
  5. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該掃描輸出正反器(1)接收該第一測試賦能選擇信號(STE)或為該第一測試賦能選擇信號(STE)的反轉的第二測試賦能選擇信號(STEB)；以及該掃描輸出級電路由該第一控制信號(S13)和該第二控制信號(S14)進行控制，以根據該第一測試賦能選擇信號(STE)或該第二測試賦能選擇信號(STEB)生成該掃描輸出信號。
  6. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該掃描輸出正反器(1)以測試模式進行工作；該選擇電路根據該第一測試賦能選擇信號(STE)將該測試信號發送到該選擇電路的該輸出端，以用作該輸入信號；以及該掃描輸出信號的位準隨著該測試信號的位準變化而變化。
  7. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該掃描輸出正反器(1)以正常模式進行工作；該選擇電路根據該第一測試賦能選擇信號(STE)將該測試信號發送到該選擇電路的該輸出端，以用作該輸入信號；以及該輸出信號的位準隨著該測試信號的位準變化而變化，且該掃描輸出信號位於固定的位準。
  8. 如申請專利範圍第1項所述的掃描輸出正反器(1)，其中該掃描輸出級電路包括：一第一類型電晶體(120)，具有接收該第二控制信號(S14)的控制電極、接收該第一測試賦能選擇信號(STE)或第二測試賦能選擇信號(STEB)的汲極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的源極，其中該第二測試賦能選擇信號(STEB)是該第一測試賦能選擇信號(STE)的反轉；一第一第二類型電晶體(121)，具有接收該第一控制信號(S13)的控制電極、接收該第一測試賦能選擇信號(STE)或第二測試賦能選擇信號(STEB)的源極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的汲極；以及一第二第二類型電晶體(122)，具有接收該第二控制信號(S14)的控制電極、耦接到該掃描輸出正反器(1)的電源端的源極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的汲極。
  9. 如申請專利範圍第8項所述的掃描輸出正反器(1)，其中該第一類型電晶體(120)由N型電晶體來實現，該第一第二類型電晶體(121)和該第二第二類型電晶體(122)均由P型電晶體來實現；該第一類型電晶體(120)的汲極和該第一第二類型電晶體(121)的源極均接收該第二測試賦能選擇信號(STEB)，且該電源端接收該掃描輸出正反器(1)的工作電壓。
  10. 如申請專利範圍第8項所述的掃描輸出正反器(1)，其中該第一類型電晶體(120)由P型電晶體來實現，該第一第二類型電晶體(121)和該第二第二類型電晶體(122)均由N型電晶體來實現；該第一類型電晶體(120)的汲極和該第一第二類型電晶體(121)的源極均接收該第一測試賦能選擇(STE)信號，且該電源端接收該掃描輸出正反器(1)的接地電壓。
  11. 一種掃描輸出正反器(1)，用於在該掃描輸出正反器(1)的掃描輸出端(SQ)處輸出掃描輸出信號，包括：一多工器(100)，用於接收資料信號和測試信號，並生成輸入信號，其中該多工器(100)由第一測試賦能選擇信號(STE)進行控制，以選擇該資料信號或該測試信號來用作該輸入信號；一控制電路，用於接收該輸入信號，並由第一時脈信號(SCK)進行控制以根據該輸入信號生成第一控制信號(S13)和第二控制信號(S14)，其中該第二控制信號(S14)是該第一控制信號(S13)的反轉；一第一類型電晶體(120)，具有接收該第二控制信號(S14)的控制電極、接收該第一測試賦能選擇信號(STE)或第二測試賦能選擇信號(STEB)的汲極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的源極，其中該第二測試賦能選擇信號(STEB)是該第一測試賦能選擇信號(STE)的反轉；一第一第二類型電晶體(121)，具有接收該第一控制信號(S13)的控制電極、接收該第一測試賦能選擇信號(STE)或第二測試賦能選擇信號(STEB)的源極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的汲極；以及一第二第二類型電晶體(122)，具有接收該第二控制信號(S14)的控制電極、耦接到該掃描輸出正反器(1)的電源端的源極和耦接到該掃描輸出正反器(1)的該掃描輸出端(SQ)的汲極。
  12. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該控制電路將該第一控制信號(S13)輸出到該掃描輸出正反器(1)的資料輸出端(Q)，以用作該掃描輸出正反器(1)的輸出信號。
  13. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該控制電路包括：一第一反相器(117)，用於接收該第二控制信號(S14)，並生成輸出信號，其中該輸出信號被發送到該掃描輸出正反器(1)的資料輸出端(Q)。
  14. 如申請專利範圍第13項所述的掃描輸出正反器(1)，其中該控制電路還包括：第二反相器(115)，用於接收該第一控制信號(S13)，並生成該第二控制信號(S14)。
  15. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該掃描輸出正反器(1)以測試模式進行工作；該多工器(100)選擇該測試信號以用作該輸入信號；以及該掃描輸出信號的位準隨著該測試信號的位準變化而變化。
  16. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該掃描輸出正反器(1)以正常模式進行工作；該多工器(100)選擇該資料信號以用作該輸入信號；以及該輸出信號的位準隨著該資料信號的位準變化而變化，且該掃描輸出信號位於固定的位準。
  17. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該第一類型電晶體(120)由N型電晶體來實現，該第一第二類型電晶體(121)和該第二第二類型電晶體(122)均由P型電晶體來實現；該第一類型電晶體(120)的汲極和該第一第二類型電晶體(121)的源極均接收該第二測試賦能選擇信號(STEB)，且該電源端接收該掃描輸出正反器(1)的工作電壓。
  18. 如申請專利範圍第11項所述的掃描輸出正反器(1)，其中該第一類型電晶體(120)由P型電晶體來實現，該第一第二類型電晶體(121)和該第二第二類型電晶體(122)均由N型電晶體來實現；該第一類型電晶體(120)的汲極和該第一第二類型電晶體(121)的源極均接收該第一測試賦能選擇信號(STE)，且該電源端接收該掃描輸出正反器(1)的接地電壓。
  19. 如申請專利範圍第13項所述的掃描輸出正反器(1)，其中輸出信號是控制電路生成的另一控制信號(S15)，並被發送到該第一第二類型電晶體(121)。
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