KR20210017209A

KR20210017209A - 레벨 쉬프터

Info

Publication number: KR20210017209A
Application number: KR1020190096118A
Authority: KR
Inventors: 김성우; 김관동; 정인화
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-08-07
Filing date: 2019-08-07
Publication date: 2021-02-17
Also published as: US20210044282A1; CN112350711A; US11025235B2

Abstract

레벨 쉬프터는, 제1노드의 신호를 반전해 출력하고, 제1풀업 전압과 제1풀다운 전압을 이용해 동작하는 제1인버터; 상기 제1노드의 신호를 반전해 출력하고, 제2풀업 전압과 제2풀다운 전압을 이용해 동작하는 제2인버터; 및 상기 제1인버터의 출력단과 상기 제2인버터의 출력단 사이에 연결된 캐패시터를 포함할 수 있다.

Description

레벨 쉬프터 {LEVEL SHIFTER}

본 특허 문헌은 레벨 쉬프터에 관한 것이다.

하나의 집적 회로에는 다양한 기능을 가지는 여러 회로들이 집적될 수 있다. 다양한 회로들은 서로 다른 레벨의 전원 전압들을 이용할 수도 있는데, 이런 경우에 회로들 사이에 전송되는 신호들의 전압 레벨을 변경해주는 인터페이스 회로가 필요하다. 이러한 인터페이스 회로를 레벨 쉬프터라고 한다.

본 발명의 실시예들은, 레벨 쉬프터의 출력 신호의 품질이 떨어지는 현상을 방지할 수 있다.

본 발명의 일실시예에 따른 레벨 쉬프터는, 제1노드의 신호를 반전해 출력하고, 제1풀업 전압과 제1풀다운 전압을 이용해 동작하는 제1인버터; 상기 제1노드의 신호를 반전해 출력하고, 제2풀업 전압과 제2풀다운 전압을 이용해 동작하는 제2인버터; 및 상기 제1인버터의 출력단과 상기 제2인버터의 출력단 사이에 연결된 캐패시터를 포함할 수 있다.

본 발명의 실시예들에 따르면, 레벨 쉬프터의 출력 신호의 품질을 높일 수 있다.

도 1은 본 발명의 일실시예에 따른 레벨 쉬프터(100)의 구성도.
도 2는 도 1의 레벨 쉬프터(100)의 신호들(IND, INDB, OUT)을 도시한 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 레벨 쉬프터(200)의 구성도.
도 4는 도 3의 레벨 쉬프터(300)의 신호들(IND, INDB_1, INDB_2, OUT)을 도시한 타이밍도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 본 발명의 일실시예에 따른 레벨 쉬프터(100)의 구성도이다.

도 1을 참조하면, 레벨 쉬프터(100)는 직렬로 연결된 인버터들(110~140)을 포함할 수 있다.

레벨 쉬프터(100)는 제1풀다운 전압(VSS_1)으로부터 제1풀업 전압(VDD_1)의 레벨로 스윙(swing)하는 입력 신호(IN)를 레벨 쉬프트해 제2풀다운 전압(VSS_2)으로부터 제2풀업 전압(VDD_2)의 레벨로 스윙하는 출력 신호(OUT)를 생성할 수 있다. 여기서, 제1풀업 전압(VDD_1)은 제2풀업 전압(VDD_2)보다 높은 레벨을 가질 수 있다. 제1풀다운 전압(VSS_1)과 제2풀다운 전압(VSS_2)은 동일한 레벨일 수도 있으며, 제1풀다운 전압(VSS_1)과 제2풀다운 전압(VSS_2)이 서로 다른 레벨일 수도 있다.

인버터들(110, 120) 각각은 자신에 입력된 신호를 반전해 출력할 수 있다. 인버터들(110, 120)은 제1풀다운 전압(VSS_1)과 제1풀업 전압(VDD_1)을 이용해 동작할 수 있다. 입력 신호(IN)는 제1풀다운 전압(VSS_1)으로부터 제1풀업 전압(VDD_1)의 레벨로 스윙하는 신호일 수 있다. 신호들(INB, IND) 역시 제1풀다운 전압(VSS_1)과 제1풀업 전압(VDD_1)을 이용해 동작하는 인버터들(110, 120)의 출력 신호들이므로, 제1풀다운 전압(VSS_1)으로부터 제1풀업 전압(VDD_1)의 레벨로 스윙할 수 있다.

인버터들(130, 140)은 자신에 입력된 신호를 반전해 출력할 수 있다. 인버터들(130, 140)은 제2풀다운 전압(VSS_2)과 제2풀업 전압(VDD_2)을 이용해 동작할 수 있다. 신호들(INDB, OUT)은 제2풀다운 전압(VSS_2)과 제2풀업 전압(VDD_2)을 이용해 동작하는 인버터들(130, 140)의 출력 신호들이므로, 제2풀다운 전압(VSS_2)으로부터 제2풀업 전압(VDD_2)의 레벨로 스윙할 수 있다.

입력 신호(IN)는 인버터들(110~140)을 거치며 출력 신호(OUT)로 출력되는데, 입력 신호(IN)는 제1풀다운 전압(VSS_1)으로부터 제1풀업 전압(VDD_1)까지 스윙하는데 반해, 출력 신호(OUT)는 제2풀다운 전압(VSS_2)으로부터 제2풀업 전압(VDD_2)까지 스윙하므로, 결국 출력 신호(OUT)는 입력 신호(IN)를 레벨 쉬프트한 신호가 될 수 있다.

인버터들(110~140) 각각은 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는데, 인버터들(110~130)은 게이트에 높은 전압 레벨로 스윙하는 신호들을 입력받으므로, 인버터들(110~130)의 PMOS 트랜지스터들의 게이트 옥사이드는 인버터(140)의 PMOS 트랜지스터의 게이트 옥사이드보다 더 두꺼울 수 있다. 또한, 인버터들(110~130)의 NMOS 트랜지스터들의 게이트 옥사이드는 인버터(140)의 NMOS 트랜지스터의 게이트 옥사이드보다 더 두꺼울 수 있다.

여기서는 레벨 쉬프터(100)에 포함되는 직렬로 연결된 인버터들(110~140)의 개수를 4개로 예시했지만, 이 개수는 변경될 수도 있음은 당연하다.

도 2는 도 1의 레벨 쉬프터(100)의 신호들(IND, INDB, OUT)을 도시한 타이밍도이다.

도 2를 참조하면, 신호(IND)가 로우에서 하이로 천이할 때, 신호(INDB)가 하이에서 로우로 잘 천이하는 것을 확인할 수 있다. 즉, 신호(IND)의 라이징(rising)이 신호(INDB)의 폴링(falling)으로 잘 반영되는 것을 확인할 수 있다.

그런데 신호(IND)가 하이에서 로우로 천이할 때, 신호(INDB)가 로에서 하이로 천이하는 시간이 오래 걸리는 것을 확인할 수 있다. 즉, 신호(IND)의 폴링이 신호(INDB)의 라이징으로 잘 반영되지 않는 것을 확인할 수 있다. 이는 인버터(130)의 PMOS 트랜지스터와 NMOS 트랜지스터는 게이트 옥사이드가 두껍게 설계되지만, 인버터(130)의 풀업 전압인 제2풀업 전압(VDD_2)의 레벨이 제1풀업 전압(VDD_1) 대비 낮아서 출력단 신호(INDB)를 풀업 구동하는 것이 느려지기 때문에 발생하는 문제이다.

신호(INDB)의 라이징이 잘 안되는 현상은 결국 출력 신호(OUT)에도 반영된다. 이러한 결과로 입력 신호(IN)의 라이징과 출력 신호(OUT)의 라이징 간에는 별다른 시간 지연이 발생하지 않지만, 입력 신호(IN)의 폴링과 출력 신호(OUT)의 폴링 간에는 큰 시간 지연이 발생할 수 있다. 이는, 클럭과 같은 신호를 레벨 쉬프터(100)로 통과시키는 경우에는 하이 펄스의 폭은 늘어나고 로우 펄스의 폭은 줄어드는 듀티 싸이클 에러(duty cycle error)가 발생하는 문제를 발생시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 레벨 쉬프터(200)의 구성도이다.

도 3을 참조하면, 도 3의 레벨 쉬프터(200)는 도 1의 레벨 쉬프터(100)와 마찬가지로 직렬로 연결된 인버터들(110~140)을 포함할 수 있다. 그리고 인버터(350)와 캐패시터(360)를 더 포함할 수 있다.

인버터(350)는 인버터(130)와 마찬가지로 신호(IND)를 반전해 출력할 수 있다. 인버터(350)는 제1풀다운 전압(VSS_1)과 제1풀업 전압(VDD_1)을 이용해 동작할 수 있다. 인버터(350)의 PMOS 트랜지스터와 NMOS 트랜지스터는 인버터들(110~130)과 마찬가지로 두껍게 형성될 수 있다. 인버터(350)는 제1풀다운 전압(VSS_1)과 제1풀업 전압(VDD_1)을 이용해 동작하므로, 인버터(350)의 입력 신호(IND)와 출력 신호(INDB_2) 간에는 라이징 및 폴링 모두 별다른 시간 지연이 발생하지 않을 수 있다.

캐패시터(360)는 인버터(350)의 출력단과 인버터(130)의 출력단 사이에 연결될 수 있다. 캐패시터(360)가 인버터(350)의 출력단과 인버터(130)의 출력단 사이에 연결되므로, 신호들(INDB_1, INDB_2)의 라이징 구간에서 신호(INDB_2)의 라이징이 신호(INDB_2)의 라이징을 도와줄 수 있다. 또한, 인버터들(130, 350)의 출력단들이 직접 연결되는 것이 아니라 캐패시터(360)를 통해 연결되므로 인버터들(130, 350)의 출력단들의 전압 레벨이 서로 다를 수 있다. 즉, 인버터(350)의 출력단 신호(INDB_2)는 제1풀다운 전압(VSS_1)으로부터 제1풀업 전압(VDD_1)의 레벨로 스윙하더라도, 인버터(130)의 출력단 신호(INDB_1)는 제2풀다운 전압(VSS_2)으로부터 제2풀다운 전압(VDD_2)의 레벨로 스윙할 수 있다.

도 4는 도 3의 레벨 쉬프터(300)의 신호들(IND, INDB_1, INDB_2, OUT)을 도시한 타이밍도이다.

도 4를 참조하면, 신호(IND)의 폴링이 신호(INDB_2)의 라이징으로 잘 반영되고, 신호(IND)의 라이징이 신호(INDB_2)의 폴링으로 잘 반영되는 것을 확인할 수 있다.

그리고 신호(INDB_2)의 폴링과 라이징은 캐패시터(360)를 통해 신호(INDB_1)의 폴링과 라이징에 도움을 주므로, 신호(IND)의 폴링이 신호(INDB_1)의 라이징으로 잘 반영되고 신호(IND)의 라이징이 신호(INDB_1)의 폴링으로 잘 반영되는 것을 확인할 수 있다. 즉, 도 2에서와 같이 신호(INDB_1)의 라이징이 느려지는 현상이 발생하지 않는 것을 확인할 수 있다.

이에 따라 입력 신호(IN)의 폴링 및 라이징과 출력 신호(OUT)의 폴링 및 라이징 간에 별다른 시간 지연이 발생하지 않는 것을 확인할 수 있다. 즉, 클럭과 같은 신호를 레벨 쉬프터(300)로 통과시킨다고 하더라도 듀티 싸이클 에러가 발생하지 않을 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

300: 레벨 쉬프터

Claims

제1노드의 신호를 반전해 출력하고, 제1풀업 전압과 제1풀다운 전압을 이용해 동작하는 제1인버터;
상기 제1노드의 신호를 반전해 출력하고, 제2풀업 전압과 제2풀다운 전압을 이용해 동작하는 제2인버터; 및
상기 제1인버터의 출력단과 상기 제2인버터의 출력단 사이에 연결된 캐패시터
를 포함하는 레벨 쉬프터.
제 1항에 있어서,
상기 제1풀업 전압은 상기 제2풀업 전압보다 높은 전압 레벨을 가지는
레벨 쉬프터.
제 2항에 있어서,
상기 제1풀다운 전압과 상기 제2풀다운 전압은 동일한 전압 레벨을 가지는
레벨 쉬프터.
제 2항에 있어서,
상기 제1풀다운 전압과 상기 제2풀다운 전압은 서로 다른 전압 레벨을 가지는
레벨 쉬프터.
제 1항에 있어서,
상기 제1인버터는 제1NMOS 트랜지스터와 제1PMOS 트랜지스터를 포함하고,
상기 제2인버터는 제2NMOS 트랜지스터와 제2PMOS 트랜지스터를 포함하고,
상기 제1NMOS 트랜지스터의 게이트 옥사이드는 상기 제2NMOS 트랜지스터의 게이트 옥사이드보다 더 두껍고,
상기 제1PMOS 트랜지스터의 게이트 옥사이드는 상기 제2PMOS 트랜지스터의 게이트 옥사이드보다 더 두꺼운
레벨 쉬프터.
제 1항에 있어서,
상기 제2인버터의 출력단 신호를 반전해 출력하고, 상기 제2풀업 전압과 상기 제2풀다운 전압을 이용해 동작하는 제3인버터를 더 포함하는
레벨 쉬프터.