TWI771981B - 掃描輸出觸發器 - Google Patents

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Abstract

一種掃描輸出觸發器，包括：選擇電路，由第一測試使能信號控制，以將資料信號或測試信號傳輸到輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生第一控制信號和第二控制信號；和掃描輸出級電路，其中，所述掃描輸出級電路僅接收所述第一控制信號和所述第二控制信號中的一個，所述掃描輸出級電路由所述第一測試使能信號和所述第二測試使能信號控制以僅根據所述第一控制信號和所述第二控制信號中的一個產生所述掃描輸出信號。

Description

掃描輸出觸發器
本發明涉及一種觸發器(flip-flop)設計，更具體地，涉及一種具有保持功能(gating function)的掃描輸出觸發器，該保持功能被用於保持掃描輸出信號和/或資料輸出信號以節省功率。
掃描鏈(scan chain)被用於在測試過程期間檢測組合邏輯塊中的各種製造故障。通常，一個掃描鏈由複數個串聯的掃描輸出觸發器組成，並且在一個掃描輸出觸發器的資料輸出端子和下一個掃描輸出觸發器的掃描輸入端子之間的掃描路徑中添加延遲鏈(delay chain)。一種傳統的掃描輸出觸發器可以使用公共輸出端子來進行正常資料(normal data)和掃描資料(scan data)的傳輸。因此，無論是進行正常資料或掃描資料(scan data)的傳輸，公共輸出端子後端的電路仍然運行，這會增加不必要的功耗。因此，需要一種創新的掃描輸出觸發器設計。
本發明提供掃描輸出觸發器，避免了延遲鏈中的額外功耗。
本發明提供的一種掃描輸出觸發器用於在所述掃描輸出觸發器的掃描輸出端子處輸出掃描輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生第一控制信 號和第二控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相，所述第二控制信號為所述第一控制信號的反相；和掃描輸出級電路，其中，所述掃描輸出級電路僅接收所述第一控制信號和所述第二控制信號中的一個，所述掃描輸出級電路由所述第一測試使能信號和所述第二測試使能信號控制以僅根據所述第一控制信號和所述第二控制信號中的一個產生所述掃描輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
本發明提供的另一種掃描輸出觸發器用於在所述掃描輸出觸發器的資料輸出端子處輸出資料輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相；和資料輸出級電路，其中，所述資料輸出級電路接收所述控制信號，並由第一測試使能信號和第二測試使能信號控制，以根據所述控制信號產生所述資料輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
因此，本發明實施例提供了新的掃描輸出觸發器架構，可降低掃描鏈的不必要的功耗。
D:資料輸入端子
TD:掃描輸入端子
TE:測試使能端子
CK:時鐘輸入端子
S10:資料信號
S11:測試信號
STE,STEB:測試使能信號
SCK,SCKB:時鐘信號
10:選擇電路
100:多工器
13:信號產生電路
130,140,111,115,117:反相器
110,112,116:三態反相器
14:時鐘產生電路
S12:輸入信號
N10,N11,N12,N13:節點
118:傳輸門
11,811:控制電路
113,114,202,206,204,302,304,306,402,404,406,408,410,502,504,602,604,606,608,610,702,704,902,904,906,1002,1004,1006:電晶體
S13,S14:控制信號
12,200,300,400,500,600,700,814:掃描輸出級電路
S15:資料輸出信號
S16:掃描輸出信號
Q:資料輸出端子
1,800:掃描輸出觸發器
SQ:掃描輸出端子
VDD:電源電壓
GND:接地電壓
812,900,1000:資料輸出級電路
第1圖是根據本發明的實施例示出的掃描輸出觸發器的圖。
第2圖是根據本發明的第一實施例示出的掃描輸出級電路的圖。
第3圖是根據本發明的第二實施例示出的掃描輸出級電路的圖。
第4圖是根據本發明的第三實施例示出的掃描輸出級電路的圖。
第5圖是根據本發明的第四實施例示出的掃描輸出級電路的圖。
第6圖是根據本發明的第五實施例示出的掃描輸出級電路的圖。
第7圖是根據本發明的第六實施例示出的掃描輸出級電路的圖。
第8圖是根據本發明的實施例示出的另一掃描輸出觸發器的圖。
第9圖是根據本發明的第一實施例示出的資料輸出級電路的圖。
第10圖是根據本發明的第二實施例示出的資料輸出級電路的圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”是指在可接受的誤差範圍內，所屬技術領域具有通常知識者能夠在一定誤差範圍內解決所述技術問題，基本達到所述技術效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下所述為實施本發明的較佳方式，目的在於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
本發明實施例提供了新的掃描輸出觸發器架構，可降低掃描鏈的不 必要的功耗。
本發明提供的一種掃描輸出觸發器用於在所述掃描輸出觸發器的掃描輸出端子處輸出掃描輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生第一控制信號和第二控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相，所述第二控制信號為所述第一控制信號的反相；和掃描輸出級電路，其中，所述掃描輸出級電路僅接收所述第一控制信號和所述第二控制信號中的一個，所述掃描輸出級電路由所述第一測試使能信號和所述第二測試使能信號控制以僅根據所述第一控制信號和所述第二控制信號中的一個產生所述掃描輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
本發明提供的另一種掃描輸出觸發器用於在所述掃描輸出觸發器的資料輸出端子處輸出資料輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相；和資料輸出級電路，其中，所述資料輸出級電路接收所述控制信號，並由第一測試使能信號和第二測試使能信號控制，以根據所述控制信號產生所述資料輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
第1圖是根據本發明的實施例示出的掃描輸出觸發器的圖。如第1圖 所示，掃描輸出觸發器1包括選擇電路10，控制電路11，掃描輸出級電路12，信號產生電路13和時鐘產生電路14。掃描輸出觸發器1具有：資料輸入端子D，掃描輸入端子TD，測試使能端子TE，時鐘輸入端子CK，資料輸出端子Q和掃描輸出端子SQ。在第1圖的實施例中，選擇電路10包括多工器100。多工器100的一個輸入端子(-)耦接到用於接收資料信號S10的資料輸入端子D，多工器100的另一輸入端子(+)耦接到用於接收測試信號S11的掃描輸入端子TD，並且多工器100的選擇端子耦接到用於接收測試使能信號STE的測試使能端子TE。多工器100在其輸出端子處產生輸入信號S12。多工器100由測試使能信號(用作選擇信號)STE控制，以選擇性地將資料信號S10或測試信號S11發送到多工器100的輸出端子用作輸入信號S12。
如第1圖所示，信號產生電路13也接收測試使能信號STE以產生與測試使能信號STE反相(inversed)的另一個測試使能信號STEB。在第1圖的實施例中，信號產生電路13包括反相器130。反相器130的輸入端子耦接到用於接收測試使能信號STE的測試使能端子TE。此外，反相器130將測試使能信號STE反相，以在反相器130的輸出端子處產生測試使能信號STEB。因此，測試使能信號STEB是測試使能信號STE的反相。在其他實施例中，信號產生電路13可以由能夠接收測試使能信號STE並產生與測試使能信號STE反相的測試使能信號STEB的任何其他電路結構來實現。
時鐘產生電路14通過時鐘端子CK接收時鐘信號SCK，以產生另一時鐘信號SCKB，SCKB是時鐘信號SCK的反相。在第1圖的實施例中，時鐘產生電路14包括反相器140。反相器140的輸入端子耦接到用於接收時鐘信號SCK時鐘端子CK。此外，反相器140將時鐘信號SCK反相以在反相器140的輸出端子處產生時鐘信號SCKB。因此，時鐘信號SCKB是時鐘信號SCK的反相。時鐘信號SCK和SCKB中的每一個可以交替地具有高電壓電平VH和低電壓電平VL。在其他實 施例中，時鐘產生電路14可以由能夠接收時鐘信號SCK並產生與時鐘信號SCK反相的時鐘信號SCKB的任何其他電路結構來實現。
如第1圖所示，控制電路11接收輸入信號S12，並由時鐘信號SCK和SCKB控制以產生控制信號S13和S14，其中，掃描輸出級電路12僅接收控制信號S13和S14之一。在第1圖的實施例中，控制電路11包括三態(tri-state)反相器110、112和116，反相器111、115和117以及傳輸門118。三態反相器110的輸入端子耦接到多工器100的輸出端子，並且三態反相器110的輸出端子耦接到節點N10。三態反相器110由時鐘產生電路14產生的時鐘信號SCKB控制。僅當時鐘信號SCKB處於高電壓電平VH時，三態反相器110才執行信號反相。反相器111的輸入端子耦接到節點N10，並且反相器111的輸出端子耦接到節點N11。三態反相器112的輸入端子耦接到節點N11，三態反相器112的輸出端子耦接到節點N10。三態反相器112由時鐘信號SCK控制。僅當時鐘信號SCK處於高電壓電平VH時，三態反相器112才執行信號反相。反相器111和三態反相器112形成鎖存電路。
傳輸門118由P型電晶體113和N型電晶體114構成。在本實施例中，電晶體113和114由金屬氧化物半導體(MOS)電晶體實現。因此，電晶體113是P型金屬氧化物半導體(PMOS)電晶體，而電晶體114是N型金屬氧化物半導體(NMOS)電晶體。PMOS電晶體113的閘極(也稱為“控制電極”)接收時鐘信號SCKB，PMOS電晶體113的源極耦接到節點N11，並且PMOS電晶體113的漏極耦接到節點N12。NMOS電晶體114的閘極接收時鐘信號SCK，NMOS電晶體114的漏極耦接到節點N11，並且NMOS電晶體114的源極耦接到節點N12。傳輸門118由時鐘信號SCK和SCKB控制，以根據節點N11處的信號在節點N12處產生控制信號S13。
反相器115的輸入端子耦接到節點N12，並且反相器115的輸出端子耦接到節點N13。反相器115將節點N12處的控制信號S13反相以在節點N13處產生 另一控制信號S14。因此，控制信號S14是控制信號S13的反相。三態反相器116的輸入端子耦接到節點N13，三態反相器116的輸出端子耦接到節點N12。三態反相器116由時鐘端子CK處的時鐘信號SCKB控制。僅當時鐘信號SCKB處於高電壓電平VH時，三態反相器116才執行信號反相。反相器115和三態反相器116形成另一個鎖存電路。反相器117的輸入端子耦接到節點N13，並且反相器117的輸出端子耦接到掃描輸出觸發器1的資料輸出端子Q。反相器117將節點N13處的控制信號S14反相以產生反相信號。該反相信號被發送到資料輸出端子Q，以用作資料輸出信號S15。因此，資料輸出信號S15是控制信號S14的反相。
掃描輸出級電路12僅訪問控制電路11的一個內部節點，以僅將來自控制電路11的一個控制信號提供給掃描輸出級電路12。例如，掃描級電路12接收通過處理輸入信號S12而獲得的控制信號S14，但不接收通過處理輸入信號S12而獲得的控制信號S13。由於輸出級電路12對控制電路11的影響較小，則控制電路11可以更穩健(robust)。
如第1圖所示，掃描輸出級電路12還接收測試使能信號STE和STEB。掃描輸出級電路12由測試使能信號STE和STEB控制，以僅根據一個控制信號(例如，S14)產生掃描輸出信號S16。掃描輸出信號S16被發送到掃描輸出端子SQ。
當掃描輸出觸發器1在測試模式(test mode)下操作時，選擇電路10根據處於高電壓電平VH(STE=1)的測試使能信號STE，將測試信號S11發送到選擇電路10的輸出端子用作輸入信號S12，並且掃描輸出信號S16的電壓電平隨著測試信號S11的電壓電平而變化。
當掃描輸出觸發器1在正常模式下操作時，選擇電路10根據處於低電壓電平VL(STE=0)的測試使能信號STE，將資料信號S10發送到選擇電路10的輸出端子用作輸入信號S12，並且無論(regardless of)資料信號S10的電平是多少，掃描輸出級電路12將掃描輸出信號S16保持在固定的電壓電平(例如，高 電壓電平或低電壓電平)。可以在掃描鏈中應用複數個掃描輸出觸發器1，並且在一個掃描輸出觸發器的掃描輸出端子SQ和隨後的掃描輸出觸發器的掃描輸入端子TD之間的掃描路徑中添加延遲鏈。在這種情況下，每個掃描輸出觸發器中的掃描輸出級電路12在正常模式下保持(gate)掃描輸出端子SQ的掃描輸出信號S16在固定的電壓電平，這避免了延遲鏈的額外功耗。因此，在第1圖所示的實施例中，通過提供一種新的掃描輸出觸發器架構，在正常模式下避免了延遲鏈的額外功能，最終降低掃描鏈的不必要的功耗。
第2圖是根據本發明的第一實施例示出的掃描輸出級電路的圖。第1圖所示的掃描輸出級電路12可以使用第2圖所示的掃描輸出級電路200來實現。掃描輸出級電路200包括三個電晶體202、204和206。在第2圖中，電晶體202和204是PMOS電晶體，而電晶體206是NMOS電晶體。PMOS電晶體204的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STE，PMOS電晶體204的源極被佈置為接收掃描輸出級電路200的參考電壓(例如，具有相對較高的電壓電平的電源電壓VDD)，並且PMOS電晶體204的漏極耦接到掃描輸出端子SQ。PMOS電晶體202的閘極(也稱為“控制電極”)被佈置為接收控制信號S14，PMOS電晶體202的源極被佈置為接收掃描輸出級電路200的參考電壓(例如，電源電壓VDD)，以及PMOS電晶體202的漏極耦接到掃描輸出端子SQ。NMOS電晶體206的閘極(也稱為“控制電極”)被佈置為接收控制信號S14，NMOS電晶體206的源極被佈置為接收另一測試使能信號STEB，並且NMOS電晶體206的漏極耦接到掃描輸出端SQ。
響應於測試使能信號STE，掃描輸出觸發器1可以選擇性地在正常模式或測試模式下操作。當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。由於STE=1，PMOS電晶體204被關斷(turn off)。由於測試使能信號STEB是測試使能信號STE的反相，所以測試使能信號 STEB處於低電壓電平VL(STEB=0)。因此，PMOS電晶體202和NMOS電晶體206形成反相器，使得掃描輸出信號S16的電壓電平跟隨控制信號S14的電壓電平的反相信號而變化，其中控制信號S14通過處理測試信號S11而獲得。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器1在正常模式下操作。由於測試使能信號STEB是測試使能信號STE的反相，所以測試使能信號STEB處於高電壓電平VH(STEB=1)。因此，PMOS電晶體202和NMOS電晶體206不形成反相器。具體地，通過PMOS電晶體202和NMOS電晶體206中的任何一個，都不能將掃描輸出端子SQ處的電壓電平拉低。此外，由於STE=0，PMOS電晶體204被導通(turn on)。因此，掃描輸出端子SQ上的電壓電平通過PMOS電晶體204被電源電壓VDD拉高。以這種方式，無論資料信號S10的電壓電平是多少，掃描輸出級電路200將掃描輸出信號S16保持在固定的電壓電平(例如，VDD)。
第3圖是根據本發明的第二實施例示出的掃描輸出級電路的圖。第1圖所示的掃描輸出級電路12可以使用第3圖所示的掃描輸出級電路300來實現。掃描輸出級電路300包括三個電晶體302、304和306。在第3圖的實施例中，電晶體302是PMOS電晶體，而電晶體304和306是NMOS電晶體。NMOS電晶體306的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STEB，NMOS電晶體306的源極被佈置為接收掃描輸出級電路300的參考電壓(例如，接地電壓GND)，以及NMOS電晶體306的漏極耦接到掃描輸出端子SQ。NMOS電晶體304的閘極(也稱為“控制電極”)被佈置為接收控制信號S14，NMOS電晶體304的源極被佈置為接收掃描輸出級電路300的參考電壓(例如，接地電壓GND)，以及NMOS電晶體304的漏極耦接到掃描輸出端子SQ。PMOS電晶體302的閘極(也稱為“控制電極”)被佈置為接收控制信號S14，PMOS電晶體302的源極被佈置為接收另一個測試使能信號STE，並且PMOS電晶體302的漏極耦接到掃描 輸出端子SQ。
響應於測試使能信號STE，掃描輸出觸發器1可以選擇性地在正常模式或測試模式下操作。當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。由於測試使能信號STEB是測試使能信號STE的反相，所以測試使能信號STEB處於低電壓電平VL(STEB=0)。因此，NMOS電晶體306由於STEB=0而被關斷。另外，由於測試使能信號STE處於高電壓電平VH(STE=1)，所以PMOS電晶體302和NMOS電晶體304形成反相器，使得掃描輸出信號S16的電壓電平隨著控制信號S14的電壓電平的反相信號而變化，其中控制信號S14通過處理測試信號S11而獲得。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器1在正常模式下操作。由於測試使能信號STE處於低電壓電平VL(STE=0)，所以PMOS電晶體302和NMOS電晶體304不形成反相器。具體地，掃描輸出端子SQ處的電壓電平不會通過PMOS電晶體302和NMOS電晶體304中的任何一個被拉高。此外，由於測試使能信號STEB是測試使能信號STE的反相，所以NMOS電晶體由於STEB=1而被導通。因此，掃描輸出端子SQ上的電壓電平通過NMOS電晶體306被接地電壓GND拉低。以這種方式，無論資料信號S10的電壓電平是多少，掃描輸出級電路300將掃描輸出信號S16保持在固定的電壓電平(例如，GND)。
掃描輸出級電路200和300中的每一個僅需要三個額外的電晶體，因此面積損失小。除了省電特徵之外，所提出的掃描輸出級電路還可以具有其他特徵。例如，所提出的掃描輸出級電路可以添加延遲元件以避免在掃描路徑中違反保持時間。
第4圖是根據本發明的第三實施例示出的掃描輸出級電路的圖。掃描輸出級電路200和400之間的主要區別在於，掃描輸出級電路400具有耦接在參考 電壓(例如，VDD)和PMOS電晶體202的源極之間的至少一個第一延遲元件，以及耦接在測試使能信號STEB和NMOS電晶體206的源極之間的至少一個第二延遲元件。在該實施例中，第一延遲元件中的每一個由PMOS電晶體實現，並且第二延遲元件中每一個由NMOS電晶體實現。如第4圖所示，三個PMOS電晶體402、404和406串聯連接在參考電壓(例如VDD)和PMOS電晶體202的源極之間，其中PMOS電晶體402、404和406中的每一個的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STEB。
如第1圖所示，從反相器140產生測試使能信號STEB。因此，當由於測試使能信號STE被設置為高電壓電平VH(STE=1)而使掃描輸出觸發器1在測試模式下操作時，反相器140中的一個NMOS電晶體(未示出)導通，以使測試使能信號STEB具有低電壓電平VL(STEB=0)。當掃描輸出觸發器1在測試模式下操作時，反相器140中的該NMOS電晶體(未示出)也可以用作耦接到NMOS電晶體206的源極的一個第二延遲元件。參照第4圖，兩個NMOS電晶體408和410串聯連接在測試使能信號STEB和PMOS電晶體206的源極之間，其中，NMOS電晶體408和410中的每一個的閘極(也稱為“控制電極”)被佈置成接收測試使能信號STE。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。因為響應於STEB=0而導通PMOS電晶體402、404和406，耦接在參考電壓(例如VDD)和PMOS電晶體202的源極之間的第一延遲元件被啟用(enabled)。因為響應於STE=1而導通NMOS電晶體408和410，耦接在測試使能信號STEB和NMOS電晶體206的源極之間的第二延遲元件被啟用。應當注意，通過反相器140中的NMOS電晶體(未示出)來使能一個附加的第二延遲元件，其中該NMOS用於產生測試使能信號STEB。借助於延遲元件，從一個掃描輸出觸發器輸出到下一個掃描輸出觸發器的掃描輸出信號S16可以滿足保持 時間限制。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器1在正常模式下操作。因為響應於STEB=1而關斷PMOS電晶體402、404和406，參考電壓(例如，VDD)和PMOS電晶體202的源極之間的第一延遲元件被禁用(disabled)。因為響應於STE=0而關斷NMOS電晶體408和410，耦接在測試使能信號STEB和NMOS電晶體206的源極之間的第二延遲元件被禁用。由於PMOS電晶體204導通以使掃描輸出信號S16具有固定的電壓電平(例如，VDD)，因此在正常模式下掃描輸出級電路400的保持功能不受PMOS電晶體402，404和406以及NMOS電晶體408和410的影響。
第5圖是根據本發明的第四實施例示出的掃描輸出級電路的圖。掃描輸出級電路200和500之間的主要區別在於，掃描輸出級電路500具有耦接在控制信號S14和PMOS電晶體202的閘極之間的至少一個第一延遲元件和耦接在控制信號S14和NMOS電晶體206的閘極之間的至少一個第二延遲元件。在本實施例中，每一個第一延遲元件由PMOS電晶體實現，每一個第二延遲元件由NMOS電晶體實現。如第5圖所示，PMOS電晶體502耦接在控制信號S14和PMOS電晶體202的閘極之間，其中PMOS電晶體502的閘極(也稱為“控制電極”)被佈置為接收參考電壓(例如，GND)。另外，NMOS電晶體504耦接在控制信號S14和NMOS電晶體206的閘極之間，其中NMOS電晶體504的閘極(也稱為“控制電極”)被佈置為接收另一參考電壓(例如VDD)。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。PMOS電晶體202的閘極經由由PMOS電晶體502實現的第一延遲元件(通過接地電壓GND導通)來接收控制信號S14。NMOS電晶體206的閘極經由由NMOS電晶體504實現的第二延遲元件(通過電源電壓VDD導通)來接收控制信號S14。借助於延遲元件，從一個掃描輸出觸發器輸出到下一 個掃描輸出觸發器的掃描輸出信號S16可以滿足保持時間限制。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器1在正常模式下操作。由於PMOS電晶體204被導通以使掃描輸出信號S16具有固定的電壓電平(例如，VDD)，因此在正常模式下掃描輸出級電路500的保持功能不受PMOS電晶體502及NMOS電晶體504的影響。
第6圖是根據本發明的第五實施例示出的掃描輸出級電路的圖。掃描輸出級電路300和600之間的主要區別在於，掃描輸出級電路600具有耦接在參考電壓(例如，GND)和NMOS電晶體304的源極之間的至少一個第一延遲元件，以及耦接在測試使能信號STE和PMOS電晶體302的源極之間的至少一個第二延遲元件。在該實施例中，每一個第一延遲元件由NMOS電晶體實現，並且每一個第二延遲元件由PMOS電晶體實現。如第6圖所示，NMOS電晶體606、608和610串聯連接在參考電壓(例如，GND)和NMOS電晶體304的源極之間，其中，NMOS電晶體606、608和610中每一個的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STE。此外，NMOS電晶體602和604串聯連接在測試使能信號STE和PMOS電晶體302的源極之間，其中PMOS電晶體602和604中每一個的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STEB。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。因為響應於STE=1而導通NMOS電晶體606、608和610，耦接在參考電壓(例如GND)和NMOS電晶體304的源極之間的第一延遲元件被啟用(enabled)。因為響應於STEB=0而導通PMOS電晶體602和604，耦接在測試使能信號STE和PMOS電晶體302的源極之間的第二延遲元件被啟用。借助於延遲元件，從一個掃描輸出觸發器輸出到下一個掃描輸出觸發器的掃描輸出信號S16可以滿足保持時間限制。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸 發器1在正常模式下操作。因為響應於STE=0而關斷NMOS電晶體606、608和610，耦接在參考電壓(例如，GND)和NMOS電晶體304的源極之間的第一延遲元件被禁用。因為響應於STEB=1而關斷PMOS電晶體602和604，耦接在測試使能信號STE和PMOS電晶體302的源極之間的第二延遲元件被禁用。由於PMOS電晶體306導通以使掃描輸出信號S16具有固定的電壓電平(例如，GND)，因此在正常模式下掃描輸出級電路600的保持功能不受PMOS電晶體602、604以及NMOS電晶體606、608和610的影響。
第7圖是根據本發明的第六實施例示出的掃描輸出級電路的圖。掃描輸出級電路300和700之間的主要區別在於，掃描輸出級電路700具有耦接在控制信號S14和PMOS電晶體302的閘極之間的至少一個第一延遲元件和耦接在控制信號S14和NMOS電晶體304的閘極之間至少一個第二延遲元件。在該實施例中，每一個第一延遲元件由PMOS電晶體實現，並且每一個第二延遲元件由NMOS電晶體實現。如第7圖所示，PMOS電晶體702耦接在控制信號S14和PMOS電晶體302的閘極之間，其中PMOS電晶體702的閘極(也稱為“控制電極”)被佈置為接收參考電壓(例如，GND)。另外，NMOS電晶體704耦接在控制信號S14和NMOS電晶體304的閘極之間，其中NMOS電晶體704的閘極(也稱為“控制電極”)被佈置為接收另一參考電壓(例如VDD)。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器1在測試模式下操作。PMOS電晶體302的閘極經由由PMOS電晶體702實現的第一延遲元件(通過接地電壓GND導通)來接收控制信號S14。NMOS電晶體304的閘極經由由NMOS電晶體704實現的第二延遲元件(通過電源電壓VDD導通)來接收控制信號S14。借助於延遲元件，從一個掃描輸出觸發器輸出到下一個掃描輸出觸發器的掃描輸出信號S16可以滿足保持時間限制。
當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸 發器1在正常模式下操作。由於NMOS電晶體306被導通以使掃描輸出信號S16具有固定的電壓電平(例如，GND)，因此在正常模式下掃描輸出級電路700的保持功能不受PMOS電晶體702及NMOS電晶體704的影響。
如上所述，掃描輸出級電路12被設計為具有保持功能，該保持功能在正常模式下被啟用以將掃描輸出信號S16保持在固定的電壓電平。在測試模式下，相同的概念可以應用於從資料輸出端子Q輸出的資料輸出信號S15。
第8圖是根據本發明的實施例示出的另一掃描輸出觸發器的圖。如第8圖所示，掃描輸出觸發器800包括控制電路811，資料輸出級電路812，掃描輸出級電路814，以及上述選擇電路10，信號產生電路13和時鐘產生電路14。類似於掃描輸出觸發器1，掃描輸出觸發器800具有資料輸入端子D，掃描輸入端子TD，測試使能端子TE，時鐘輸入端子CK，資料輸出端子Q和掃描輸出端子SQ。控制電路811接收輸入信號S12，其中在正常模式下(STE=0)將資料信號S10選擇為輸入信號S12，並且在測試模式下將測試信號S11選擇為輸入信號S12(STE=1)。控制電路811由時鐘信號SCK和SCKB控制以產生控制信號S13和S14，其中控制信號S14是控制信號S13的反相。在第8圖的實施例中，控制電路811包括前述的三態反相器110、112和116，反相器111和115以及傳輸門118。由於所屬技術領域具有通常知識者在閱讀以上針對控制電路11的段落之後可以容易地理解控制電路811的細節，為簡潔起見，在此相似的描述被省略。
在一個示例性設計中，掃描輸出級電路814可以是掃描輸出級電路12，其可以使用掃描輸出級電路200、300、400、500、600和700之一來實現。例如，掃描輸出級電路814僅接收控制信號S13和S14中的一個。在另一示例性設計中，掃描輸出級電路814可以與掃描輸出級電路12不同。例如，控制信號S13和S14都由掃描輸出級電路814接收。實際上，使用所提出的資料輸出級電路812的任何掃描輸出觸發器都在本發明的範圍內。
在該實施例中，僅控制電路811的一個內部節點被資料輸出級電路812訪問，以僅從控制電路811向資料輸出級電路812提供一個控制信號(例如，S14)。如第8圖所示，資料輸出級電路812耦接到節點N13，以用於接收控制信號S14，並且還接收測試使能信號STE和STEB。資料輸出級電路812由測試使能信號STE和STEB控制，以僅根據從控制電路811接收的一個控制信號(例如，S14)來產生資料輸出信號S15。資料輸出信號S15被發送到資料輸出端子Q。
當掃描輸出觸發器800在正常模式下操作時，選擇電路10根據處於低電壓電平VL的測試使能信號STE(STE=0)，將資料信號S10發送到選擇電路10的輸出端子用作輸入信號S12，並且資料輸出信號S15的電壓電平隨資料信號S10的電壓電平而變化。
當掃描輸出觸發器800在測試模式下操作時，選擇電路10根據處於高電壓電平VH的測試使能信號STE(STE=1)，將測試信號S11發送到選擇電路10的輸出端子用作輸入信號S12，並且無論信號S11的電壓電平是多少，資料輸出級電路812將資料輸出信號S15保持在固定電壓電平(例如，高電壓電平或低電壓電平)。可以在掃描鏈中應用複數個掃描輸出觸發器800，並且在一個掃描輸出觸發器的資料輸出端子Q和隨後的掃描輸出的資料輸入端子D之間的資料路徑中添加一個組合邏輯電路。在這種情況下，每個掃描輸出觸發器中的資料輸出級電路812在測試模式下保持資料輸出端子Q的資料輸出信號S15在固定電壓電平，這避免了組合邏輯電路的額外功耗。因此，在第8圖所示的實施例中，通過提供一種新的掃描輸出觸發器架構，在掃描模式下避免了組合邏輯電路的額外功能，最終降低掃描鏈的不必要的功耗。
第9圖是根據本發明的第一實施例示出的資料輸出級電路的圖。第8圖中所示的資料輸出級電路812可以使用第9圖所示的資料輸出級電路900來實現。資料輸出級電路900包括三個電晶體902、904和906。在第9圖所示的實施例 中，電晶體902和904是PMOS電晶體，而電晶體906是NMOS電晶體。PMOS電晶體904的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STEB，PMOS電晶體904的源極被佈置為接收資料輸出級電路900的參考電壓(例如，電源電壓VDD，具有相對較高的電壓電平)，並且PMOS電晶體904的漏極耦接到資料輸出端子Q。PMOS電晶體902的閘極(也稱為“控制電極”)耦接到節點N13，用於接收控制信號S14，PMOS電晶體902的源極佈置成接收資料輸出級電路900的參考電壓(例如，電源電壓VDD)，並且PMOS電晶體902的漏極耦接到資料輸出端子Q。NMOS電晶體906的閘極(也稱為“控制電極”)耦接到節點N13，用於接收控制信號S14，NMOS電晶體906的源極被佈置為接收另一測試使能信號STE，並且NMOS電晶體906的漏極被耦接到資料輸出端子Q。
響應於測試使能信號STE，掃描輸出觸發器800可以選擇性地在正常模式或測試模式下操作。當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器800以正常模式操作。由於測試使能信號STEB是測試使能信號STE的反相，因此PMOS電晶體904由於STEB=1而被關斷。由於測試使能信號STE處於低電壓電平VL(STE=0)，因此PMOS電晶體902和NMOS電晶體906形成反相器，該反相器用作包括在第1圖所示的掃描輸出觸發器的控制電路11中的反相器117。因此，資料輸出信號S15的電壓電平隨控制信號S14的電壓電平的反相信號而變化，其中控制信號S14是通過對資料信號S10進行處理而得到。另外，由於第1圖所示的反相器117可由第9圖所示的PMOS電晶體902和NMOS電晶體906來實現，資料輸出級電路900僅需要一個額外的電晶體(即，PMOS電晶體904)，因此具有非常低的面積損失。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器800在測試模式下操作。由於測試使能信號STE處於高電壓電平VH(STE=1)，因此PMOS電晶體902和NMOS電晶體906不形成反相器。具體地，資料輸出 端子Q處的電壓電平不會通過PMOS電晶體902和NMOS電晶體906中的任何一個而被拉低。此外，由於測試使能信號STEB是測試使能信號STE的反相，所以PMOS電晶體由於STEB=0被導通。因此，資料輸出端子Q上的電壓電平通過PMOS電晶體904被電源電壓VDD拉高。以這種方式，資料輸出級電路900將資料輸出信號S15保持在固定的電壓電平(例如VDD)，而不管測試信號S11的電壓電平如何。
第10圖是根據本發明的第二實施例示出的資料輸出級電路的圖。第8圖中所示的資料輸出級電路812可以使用第10圖所示的資料輸出級電路1000來實現。資料輸出級電路1000包括三個電晶體1002、1004、1006。在第10圖中，電晶體1002是PMOS電晶體，而電晶體1004和1006是NMOS電晶體。NMOS電晶體1006的閘極(也稱為“控制電極”)被佈置為接收測試使能信號STE，NMOS電晶體1006的源極被佈置為接收資料輸出級電路1000的參考電壓(例如，接地電壓GND)，NMOS電晶體1006的漏極耦接到資料輸出端Q。NMOS電晶體1004的閘極(也稱為“控制電極”)耦接到節點N13，用於接收控制信號S14，NMOS電晶體1004的源極被佈置為接收資料輸出級電路1000的參考電壓(例如，地電壓GND)，並且NMOS電晶體1004的漏極被耦接到資料輸出端子Q。PMOS電晶體1002的閘極(也稱為“控制電極”)耦接到節點N13，用於接收控制信號S14，PMOS電晶體1002的源極佈置為接收另一個測試使能信號STEB，並且PMOS電晶體1002的漏極耦接到資料輸出端子Q。
響應於測試使能信號STE，掃描輸出觸發器800可以選擇性地在正常模式或測試模式下操作。當測試使能信號STE處於低電壓電平VL(STE=0)時，掃描輸出觸發器800以正常模式操作。NMOS電晶體1006由於STE=0被關斷。由於測試使能信號STEB是測試使能信號STE的反相，因此PMOS電晶體1002和NMOS電晶體1004形成反相器，該反相器用作包括在第1圖所示的掃描輸出觸發 器1的控制電路11中的反相器117。因此，資料輸出信號S15的電壓電平隨控制信號S14的電壓電平的反相信號而變化，其中控制信號S14是通過對資料信號S10進行處理而得到。另外，由於第1圖所示的反相器117可以使用第10圖中所示的PMOS電晶體1002和NMOS電晶體1004來實現，資料輸出級電路1000僅需要一個額外的電晶體(即，PMOS電晶體1006)，因此具有非常低的面積損失。
當測試使能信號STE處於高電壓電平VH(STE=1)時，掃描輸出觸發器800在測試模式下操作。由於測試使能信號STEB是測試使能信號STE的反相，因此PMOS電晶體1002和NMOS電晶體1004不形成反相器。具體地，資料輸出端子Q處的電壓電平沒有通過PMOS電晶體1002和NMOS電晶體1004中的任何一個被拉高。此外，NMOS電晶體1006由於STE=1而被導通。因此，資料輸出端子Q處的電壓電平通過NMOS電晶體1006被接地電壓GND拉低。以這種方式，資料輸出級電路1000將資料輸出信號S15保持在固定的電壓電平(例如，GND)，而不管測試信號S11的電壓電平如何。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域具有通常知識者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為准。
D:資料輸入端子
TD:掃描輸入端子
TE:測試使能端子
CK:時鐘輸入端子
S10:資料信號
S11:測試信號
STE,STEB:測試使能信號
SCK,SCKB:時鐘信號
10:選擇電路
100:多工器
13:信號產生電路
130,140,111,115,117:反相器
110,112,116:三態反相器
14:時鐘產生電路
S12:輸入信號
N10,N11,N12,N13:節點
118:傳輸門
11:控制電路
113,114:電晶體
S13,S14:控制信號
12:掃描輸出級電路
S15:資料輸出信號
S16:掃描輸出信號
Q:資料輸出端子
1:掃描輸出觸發器
SQ:掃描輸出端子

Claims (24)

  1. 一種掃描輸出觸發器，用於在所述掃描輸出觸發器的掃描輸出端子處輸出掃描輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生第一控制信號和第二控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相，所述第二控制信號為所述第一控制信號的反相；和掃描輸出級電路，其中，所述掃描輸出級電路僅接收所述第一控制信號和所述第二控制信號中的一個，所述掃描輸出級電路由所述第一測試使能信號和第二測試使能信號控制以僅根據所述第一控制信號和所述第二控制信號中的一個產生所述掃描輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
  2. 如請求項1所述的掃描輸出觸發器，其中，當所述掃描輸出觸發器在正常模式下操作時，所述選擇電路根據所述第一測試使能信號將所述資料信號發送到所述選擇電路的所述輸出端子用作所述輸入信號，並且無論所述資料信號的電壓電平是多少，所述掃描輸出級電路將所述掃描輸出信號保持在固定的電壓電平。
  3. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括： 第一個第一類型的電晶體，包括被佈置為接收所述第一測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；第二個第一類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，被佈置為接收所述參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；和第二類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，被佈置為接收所述第二測試使能信號的第一電極，以及耦接到所述掃描輸出端子的第二電極。
  4. 如請求項3所述的掃描輸出觸發器，其中，所述第二類型的電晶體由N型電晶體實現，所述第一類型的電晶體由P型電晶體實現，所述參考電壓是所述掃描輸出觸發器的電源電壓。
  5. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第一測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；第二個第一類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，第一電極，和耦接到所述掃描輸出端子的第二電極；第一個第二類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，第一電極，和耦接到所述掃描輸出端子的 第二電極；至少一個第一延遲元件，耦接在所述第二個第一類型的電晶體的所述第一電極與所述參考電壓之間；和至少一個第二延遲元件，耦接在所述第一個第二類型的電晶體的所述第一電極與所述第二測試使能信號之間。
  6. 如請求項5所述的掃描輸出觸發器，其中，包括在所述至少一個第一延遲元件中的每一個第一延遲元件由第三個第一類型的電晶體實現，所述第三個第一類型的電晶體包括被佈置為接收所述第二測試使能信號的控制電極，並且包括在所述至少一個第二延遲元件中的每一個第二延遲元件由第二個第二類型的電晶體實現，所述第二個第二類型的電晶體包括被佈置為接收所述第一測試使能信號的控制電極。
  7. 如請求項6所述的掃描輸出觸發器，其中，所述第二類型的電晶體由N型電晶體，所述第一類型的電晶體由P型電晶體實現，所述參考電壓是所述掃描輸出觸發器的電源電壓。
  8. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第一測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的第一參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；第二個第一類型的電晶體，包括控制電極，被佈置為接收所述第一參考電壓的第一電極，和耦接到所述掃描輸出端子的第二電極； 第一個第二類型的電晶體，包括控制電極，被佈置為接收所述第二測試使能信號的第一電極，和耦接到所述掃描輸出端子的第二電極；至少一個第一延遲元件，耦接在所述第二個第一類型的電晶體的所述控制電極與所述第一控制信號和所述第二控制信號中的一個之間；和至少一個第二延遲元件，耦接在所述第一個第二類型的電晶體的所述控制電極與所述第一控制信號和所述第二控制信號中的一個之間。
  9. 如請求項8所述的掃描輸出觸發器，其中，包括在所述至少一個第一延遲元件中的每一個第一延遲元件由第三個第一類型的電晶體來實現，所述第三個第一類型的電晶體包括被佈置為接收所述掃描輸出觸發器的第二參考電壓控制電極，並且包括在所述至少一個第二延遲元件中的每一個第二延遲元件由第二個第二類型的電晶體實現，所述第二個第二類型的電晶體包括被佈置為接收所述第一參考電壓的控制電極。
  10. 如請求項9所述的掃描輸出觸發器，其中，所述第二類型的電晶體由N型電晶體實現，所述第一類型的電晶體由P型電晶體實現，所述第一參考電壓是所述掃描輸出觸發器的電源電壓，所述第二參考電壓是所述掃描輸出觸發器的接地電壓。
  11. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第二測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極； 第二個第一類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，被佈置為接收所述參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；和第二類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，被佈置為接收所述第一測試使能信號的第一電極，以及耦接到所述掃描輸出端子的第二電極。
  12. 如請求項11所述的掃描輸出觸發器，其中，所述第二類型的電晶體由P型電晶體實現，所述第一類型的電晶體由N型電晶體實現，並且所述參考電壓是所述掃描輸出觸發器的接地電壓。
  13. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第二測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；第二個第一類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，第一電極，和耦接到所述掃描輸出端子的第二電極；第一個第二類型的電晶體，包括被佈置為僅接收所述第一控制信號和所述第二控制信號中的一個的控制電極，第一電極，和耦接到所述掃描輸出端子的第二電極；至少一個第一延遲元件，耦接在所述第二個第一類型的電晶體的所述第一電極與所述參考電壓之間；和 至少一個第二延遲元件，耦接在所述第一個第二類型的電晶體的所述第一電極與所述第一測試使能信號之間。
  14. 如請求項13所述的掃描輸出觸發器，其中，包括在所述至少一個第一延遲元件中的每一個第一延遲元件由第三個第一類型的電晶體實現，所述第三個第一類型的電晶體包括被佈置為接收所述第一測試使能信號的控制電極，並且包括在所述至少一個第二延遲元件中的每一個第二延遲元件由第二個第二類型的電晶體實現，所述第二個第二類型的電晶體包括被佈置為接收所述第二測試使能信號控制電極。
  15. 如請求項14所述的掃描輸出觸發器，其中，所述第二類型的電晶體由P型電晶體實現，所述第一類型的電晶體由N型電晶體實現，所述參考電壓是所述掃描輸出觸發器的接地電壓。
  16. 如請求項1所述的掃描輸出觸發器，其中，所述掃描輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第二測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的第一參考電壓的第一電極，以及耦接到所述掃描輸出端子的第二電極；第二個第一類型的電晶體，包括控制電極，被佈置為接收所述第一參考電壓的第一電極，和耦接到所述掃描輸出端子的第二電極；第一個第二類型的電晶體，包括控制電極，被佈置為接收所述第一測試使能信號的第一電極，和耦接到所述掃描輸出端子的第二電極；至少一個第一延遲元件，耦接在所述第二個第一類型的電晶體的所述控制 電極與所述第一控制信號和第二控制信號中的一個之間；和至少一個第二延遲元件，耦接在所述第一個第二類型的電晶體的控制電極與所述第一控制信號和第二控制信號中的一個之間。
  17. 如請求項16所述的掃描輸出觸發器，其中，包括在所述至少一個第一延遲元件中的每一個第一延遲元件由第三個第一類型的電晶體實現，所述第三個第一類型的電晶體包括被佈置為接收所述掃描輸出觸發器的第二參考電壓的控制電極，並且包括在所述至少一個第二延遲元件中的每一個第二延遲元件由第二個第二類型的電晶體實現，所述第二個第二類型的電晶體包括被佈置為接收所述第一參考電壓的控制電極。
  18. 如請求項17所述的掃描輸出觸發器，其中，所述第二類型的電晶體由P型電晶體實現，所述第一類型的電晶體，由N型電晶體實現，所述第一參考電壓是所述掃描輸出觸發器的接地電壓，所述第二參考電壓是所述掃描輸出觸發器的電源電壓。
  19. 一種掃描輸出觸發器，用於在所述掃描輸出觸發器的資料輸出端子處輸出資料輸出信號，包括：選擇電路，包括第一輸入端子和第二輸入端子，所述選擇電路由第一測試使能信號控制，以將所述第一輸入端子上的資料信號或所述第二輸入端子上的測試信號傳輸到所述選擇電路的輸出端子用作輸入信號；控制電路，耦接到所述選擇電路的所述輸出端子，所述控制電路由第一時鐘信號和第二時鐘信號控制，以根據所述輸入信號產生控制信號，其中所述第二時鐘信號為所述第一時鐘信號的反相；和 資料輸出級電路，其中，所述資料輸出級電路接收所述控制信號，並由所述第一測試使能信號和第二測試使能信號控制，以根據所述控制信號產生所述資料輸出信號，其中所述第二測試使能信號是所述第一測試使能信號的反相。
  20. 如請求項19所述的掃描輸出觸發器，其中，當所述掃描輸出觸發器在測試模式下操作時，所述選擇電路根據所述第一測試使能信號將所述測試信號發送到所述選擇電路的輸出端子用作輸入信號，並且無論所述測試信號的電壓電平是多少，所述資料輸出級電路將所述資料輸出信號保持在固定的電壓電平。
  21. 如請求項19所述的掃描輸出觸發器，其中，所述資料輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第二測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述資料輸出端子的第二電極；第二個第一類型的電晶體，包括被佈置為接收所述控制信號的控制電極，被佈置為接收所述參考電壓的第一電極，以及耦接到所述資料輸出端子的第二電極；和第二類型的電晶體，包括被佈置為接收所述控制信號的控制電極，被佈置為接收所述第一測試使能信號的第一電極以及耦接到所述資料輸出端子的第二電極。
  22. 如請求項21所述的掃描輸出觸發器，其中，所述第二類型的電晶體由N型電晶體實現，所述第一類型的電晶體由P型電晶體實現，並且所述參考 電壓是所述掃描輸出觸發器的電源電壓。
  23. 如請求項19所述的掃描輸出觸發器，其中，所述資料輸出級電路包括：第一個第一類型的電晶體，包括被佈置為接收所述第一測試使能信號的控制電極，被佈置為接收所述掃描輸出觸發器的參考電壓的第一電極，以及耦接到所述資料輸出端子的第二電極；第二個第一類型的電晶體，包括被佈置為接收所述控制信號的控制電極，被佈置為接收所述參考電壓的第一電極，以及耦接到所述資料輸出端子的第二電極；和第二類型的電晶體，包括被佈置為接收所述控制信號的控制電極，被佈置為接收所述第二測試使能信號的第一電極以及耦接到所述資料輸出端子的第二電極。
  24. 如請求項23所述的掃描輸出觸發器，其中，所述第二類型的電晶體由P型電晶體實現，所述第一類型的電晶體由N型電晶體實現，並且所述參考電壓是所述掃描輸出觸發器的接地電壓。
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