CN103391102B

CN103391102B - 可容软错误的扫描链触发器

Info

Publication number: CN103391102B
Application number: CN201210139023.1A
Authority: CN
Inventors: 王秋实; 冯建华
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-05-07
Filing date: 2012-05-07
Publication date: 2017-10-03
Anticipated expiration: 2032-05-07
Also published as: CN103391102A

Abstract

本发明涉及集成电路技术的可靠性领域。公开了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi‑FF)、软错误处理单元(C‑element)以及保持电路(Keeper)。本发明提供的可容软错误的扫描链触发器有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。与已有的可容软错误的扫描链触发器(EC design)相比较，本发明在性能(面积、功耗、延迟)得到改善的前提下，功能完全相同，并简化了扫描测试时的控制时序，从原来的4个控制时钟简化为1个控制时钟，使之更容易应用于正常的ATE扫描测试。

Description

可容软错误的扫描链触发器

技术领域

本发明涉及集成电路的可靠性领域，特别涉及一种可容软错误的扫描链触发器。

背景技术

从集成电路的自身发展来看，自始至终，高可靠性都是集成电路设计的制高点。集成电路已经在银行、通信、医疗、工业控制、航空航天及军事等安全关键领域得到广泛应用，因此，集成电路的高可靠性设计成为关注的新热点。由于目前80％～90％的芯片失效都是软错误引起的，因此容忍软错误技术成为集成电路高可靠性设计中十分关键的环节。

软错误，可以定义为不改变物理电路只改变数据内容的错误变化。引起软错误的主要原因是辐射，如射线的离子辐射和中子辐射等。辐射会导致感应电压或瞬态电流，从而引发数据状态的变化，导致数据的软错误。

现如今，对于软错误的检测和修正主要集中在存储器领域。但是，发生在触发器、锁存器或者是组合逻辑电路中的软错误也会对整个系统的可靠性产生重大的影响。我们称这种软错误为逻辑软错误[1]。

现有的能够容忍软错误的触发器的结构，如图1所示[2]。该电路由三级结构组成：第一级结构由两个触发器FF1和FF2并联组成，这两个触发器有相同的时钟输入CLK和数据输入D，它们的输出分别连到第二级结构的两个输入O1和O2；第二级结构称之为软错误处理单元(C-element)，它是整个设计能够容忍软错误的关键；第三级结构称之为保持电路(Keeper)，它由两个首尾相连的反相器组成。

对于第二级结构C-element，其真值表如表1所示。

表1C-element的真值表

O1	O2	Q
			0	0	1
1	1	0
			0	1	维持前一个值
1	0	维持前一个值

当第一级结构中的两个触发器均未受到软错误的影响的情况下，输入O1和O2的值相同，C-element并不影响触发器的正常工作。当发生软错误时，假设软错误的机制是单粒子翻转机制，第一级结构中的两个触发器中会有一个触发器的值发生错误，导致输入O1和O2的值不相同，由表1的真值表可以看出，这个错误的值并不会扩散到输出端Q。由于C-element巧妙的设计，从而使这种触发器的结构具有容忍软错误的能力。

第三级结构的作用是当第一级结构中的两个触发器中会有一个触发器的值发生软错误，第二级结构C-element的输出为高阻态时保持输出Q的值。在一些工艺和时钟频率下，这一级结构可以省去。

在以上结构的基础上稍加改变，即可使整个触发器能够复用到扫描链当中去，并且在软错误发生几率较小的情况下节省功耗，如图2所示[2]。这种设计称为EC design。

与图1相比较，EC design的结构有如下几点变化：增加了6个输入端，分别为SCA、SCB、SI、CAPTURE、UPDATE和TEST，增加了1个输出端SO；LA和PH1变成两相的锁存器，这种锁存器的输出取决于哪一个时钟在活动，如果时钟C1在活动，则输出1D端的数据，如果时钟C2在活动，则输出2D端的数据；C-element部分的最上面的PMOS变成两个PMOS并联，最下面的NMOS变成两个NMOS并联。

EC design有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。

1、容错模式：将SCA、SCB、UPDATE、TEST信号设为低电平，CAPTURE为高电平。经过分析不难发现，这种设置保证了EC design的功能和图1的功能完全相同。

2、扫描测试模式：将TEST信号设为高电平。在扫入数据和扫出数据时，CLK保持为低电平。需要扫入数据时，先给SCA信号一个正脉宽，让SI的值传输到LA的输出端；再给SCB信号一个正脉宽，SI的值传输到LB的输出端；最后给UPDATE信号一个正脉宽，SI的值传输到PH1的输出端。即完成数据的扫入，时序图见图3。需要扫出数据时，先给CAPTURE信号一个正脉宽，让D的值传输到LA的输出端；再给SCB信号一个正脉宽，D的值传输到LB的输出端，经反相器即可输出到SO。即完成数据的扫出，时序图见图4。

3、低功耗模式：将SCB、TEST信号设为高电平，CAPTURE信号设为低电平。CAPTURE信号设为低电平、SCB信号设为高电平使FF2的时钟出于无法活动的状态，导致FF2不工作，降低了功耗。TEST信号设为高电平，使O2的值对C-element的输出不产生影响，保证了整个触发器在FF2不工作的情况下仍能够正常工作，实现了低功耗。

通过图3和图4可以看出，这种能够容忍软错误的扫描链触发器在扫描测试模式时控制时序非常复杂：需要用到4个控制时钟SCA、SCB、UPDATE和CAPTURE，而且这些时钟的上升沿次序还需要仔细设计。这非常不利于ATE的测试。

上面提到的参考文献如下：

[1]S.Mitra，M.Zhang，T.M.Mak，N.Seifert，V. Zia，AND K.S.Kim，“Logic softerrors：A major barrier to robust platform design，”in Proc.IEEE Int.TestConf.，2005，pp.687-696

[2]Zhang，M.，et al.，“Sequential Element Design with Built-In SoftError Resilience，”IEEE Trans.VLSI，Vol.14，Issue 12，pp.1368-1378，Dec.2006

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在不影响触发器功能和性能的情况下，简化扫描测试时的控制时序，使之更容易应用于正常的ATE扫描测试。

(二)技术方案

为解决上述技术问题，本发明提供了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi-FF)、软错误处理单元(C-element)以及保持电路(Keeper)。所述的多路选择器用于在输入信号SCAN_IN和输入信号D之间选择一个信号输出到并行触发器模块，选择信号为SCAN_EN。所述的并行触发器模块用于将从多路选择器接收到的输入在时钟上升沿的时候传输到错误处理单元。所述的错误处理单元用于保证在触发器发生软错误时这个错误的值并不会扩散到输出端。所述的保持电路用于在错误处理单元的输出为高阻态时保持输出信号Q的值。

优选地，所述的多路选择器包括2个与门AND1和AND2、1个或门OR1和1个反相器INV1。与门AND1的两个输入分别接输入信号SCAN_IN和输入信号SCAN_EN，输出为或门OR1的一个输入；反相器INV1的输入接输入信号SCAN_EN，输出为与门AND2的一个输入；与门AND2的另外一个输入接输入信号D，输出为或门OR1的另外一个输入；或门OR1的输出为整个多路选择器的输出信号DD。

优选地，所述的并行触发器模块Multi-FF由2个主从式触发器FF1和FF2组成。触发器FF1和触发器FF2的数据输出输入端D都连接到多路选择器MUX的输出信号DD；触发器FF1的时钟输入端C连接到输入信号CLK，数据输出端Q为整个并行触发器模块Multi-FF的输出信号O1；触发器FF2的时钟输入端C是输入信号CLK和输入信号LPn经过一个与门得到的新的信号，数据输出端Q为整个并行触发器模块Multi-FF的输出信号O2。

优选地，所述的软错误处理单元由3个NMOS管(N1、N2和N3)、3个PMOS管(P1、P2和P3)和一个反相器INV2组成。其中N2和N3并联，它们的源级连接到地线GND，漏极连接到N1的源级，N2的栅极连接到并行触发器模块的输出信号O2，N3的栅极连接到反相器INV2的输出；N1的栅极连接到并行触发器模块的输出信号O1，它的漏极连接到输出信号Q；反相器INV2的输入连接到输入信号LPn，输出连接到N3的栅级；P2和P3并联，它们的源级连接到电源线VDD，漏极连接到P1的源级，P2的栅极连接到并行触发器模块的输出信号O2，P3的栅极连接到输入信号LPn；P1的栅极连接到并行触发器模块的输出信号O1，它的漏极连接到输出信号Q。

优选地，所述的保持电路由两个反相器INV3和INV4组成。反相器INV4的输入端连接到输出信号Q，输出端连接到反相器INV3的输入；反相器INV3的输出端连接到输出信号Q。在一些工艺和时钟频率下，保持电路可以省去。

(三)有益效果

本发明基于传统的扫描链触发器改进形成了可容软错误的扫描链触发器，与背景技术中所述的现有的容软错误扫描链触发器(EC design)相比较，在性能(面积、功耗、延迟)得到改善的前提下，功能完全相同，并大大优化了扫描测试时的控制时序。电路模拟仿真软件HSPICE的仿真结果显示，同EC design相比较，本发明的可容软错误的扫描链触发器面积减小了22％；容错模式下的平均功耗减小了11％，延迟减小了4％；低功耗模式下的平均功耗减小了26％，延迟减小了29％；扫描测试只需要一个控制时钟，大大简化了扫描测试的控制时序。

附图说明

图1是传统的可容忍软错误的触发器结构。

图2是EC design结构。

图3是EC design在扫描测试模式下数据扫入的时序图。

图4是EC design在扫描测试模式下数据扫出的时序图。

图5是本发明可容软错误的扫描链触发器的结构图。

图6是本发明可容软错误的扫描链触发器工作在容错模式下的时序图。

图7是本发明可容软错误的扫描链触发器工作在模拟软错误发生时的时序图。

图8是本发明可容软错误的扫描链触发器工作在扫描测试模式下的时序图。

图9是本发明可容软错误的扫描链触发器工作在低功耗模式下的时序图。

具体实施方式

下面对于本发明所提出的可容软错误的扫描链触发器，结合附图和实施例详细说明。

本发明提供了一种可容软错误的扫描链触发器，包括多路选择器(MUX)、并行触发器模块(Multi-FF)、软错误处理单元(C-element)以及保持电路(Keeper)。它的结构图如图5所示。

本发明提供的可容软错误的扫描链触发器有三种工作模式，分别为容错模式、扫描测试模式和低功耗模式。

由于C-element的存在，本发明提供的可容软错误的扫描链触发器在实际运用时，需要在输出端连接一个反相器。利用HSPICE对本发明提供的电路进行仿真分析，该仿真实验基于TSMC 90nmL艺，电源电压为2.5V。

1、容错模式

将SCAN_EN信号设为低电平，LPn信号设为高电平。此时多路选择器MUX选择输入信号D的值作为输出，CLK信号能够正常控制FF2的时钟输入端，LPn信号并不影响C-element的真值表(表1所示)，整个触发器工作在正常的容错模式下。

其时序图如图6所示。可以看到，触发器的输出总是为时钟CLK上升沿时输入信号D的值。这和正常的触发器的功能完全相同。

当有软错误发生时，触发器FF1和触发器FF2中会有一个触发器输出的值并不与输入信号D的值相同，但是本发明的设计保证了错误的值并不会传播到输出端。

其时序图如图7所示。在软错误发生时，O1和O2的值不同，此时触发器的输出保持前一个时钟上升沿时的值。因此，本发明的设计实现了容忍软错误。

2、扫描测试模式

将SCAN_EN信号设为高电平，LPn信号设为低电平。此时多路选择器MUX选择输入信号SCAN_IN的值作为输出，FF2的时钟不发生跳变，Multi-FF中只有FF1在工作，C-element相当于一个反相器，整个触发器工作在扫描测试模式

其时序图如图8所示。可以看到，触发器的输出总是为时钟CLK上升沿时输入信号SCAN_IN的值，这和普通的扫描链触发器工作方式完全相同。

与图3和图4相比中的4个控制时钟相比，本发明提供的触发器只需要1个控制时钟，而且只需要1个上升沿，大大简化了扫描测试的控制时序。

若将将SCAN_EN信号和LPn信号均设为高电平，本发明在扫描测试时也可以容忍软错误。

3、低功耗模式

将SCAN_EN信号和LPn信号均设为低电平。此时多路选择器MUX选择输入信号D的值作为输出，FF2的时钟不发生跳变，Multi-FF中只有FF1在工作，C-element相当于一个反相器，整个触发器只有一半电路在工作，实现了低功耗。

其时序图如图9所示。可以看到，触发器的输出总是为时钟CLK上升沿时输入信号D的值，这和正常的触发器的功能完全相同。同时，FF2的时钟输入端和数据输出端几乎不发生跳变，大大降低了电路的功耗。

由以上可以看出，同EC design相比较，本发明提供的可容软错误的扫描链触发器实现了相同的功能，大大简化了扫描测试时的时序。

下面给出性能方面的仿真结果。

对于EC design，一共使用了118个MOSFET：59个NMOS，59个PMOS。一般的数字电路中，PMOS的面积是NMOS的2倍，我们可设PMOS的面积为2，NMOS的面积为1，所以其总面积为177。对于本发明提供的触发器，一共使用了92个MOSFET：46个NMOS，46个PMOS，其总面积为138。因此本发明在面积上减小了22％。

在50MHz的时钟频率下对EC design和本发明提供的触发器进行功耗的测量，得到的结果如表2所示。

表2两种结构电路的功耗

注：“-”表示时钟环境不同无法进行测量比较。

可以看到，本发明提供的可容软错误的扫描链触发在功耗方面有很大的改善。

在50MHz的时钟频率下对EC design和本发明提供的触发器进行延迟的测量，得到的结果如表3所示。

表3两种结构电路的延迟

	EC/ns	本专利/ns	改善
				正常模式	3.14	3.02	4％
低功耗模式	2.92	2.07	29％
				扫描模式	-	2.03

注：“-”表示时钟环境不同无法进行测量比较。

可以看到，本发明提供的可容软错误的扫描链触发在延迟方面也有很大的改善。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims

1.一种可容软错误的扫描链触发器，其特征在于，包括多路选择器(MUX)、并行触发器模块(Multi-FF)、软错误处理单元(C-element)以及保持电路(Keeper)，其各部分描述如下：

1)所述的多路选择器(MUX)用于在输入信号SCAN_IN和输入信号D之间选择一个信号输出到并行触发器模块(Multi-FF)，选择信号为SCAN_EN；

2)所述的并行触发器模块(Multi-FF)用于将从多路选择器MUX接收到的输入在时钟上升沿的时候传输到错误处理单元(C-element)；

3)所述的错误处理单元(C-element)用于保证在触发器发生软错误时这个错误的值并不会扩散到输出端；

4)所述的保持电路(Keeper)用于在错误处理单元(C-element)的输出为高阻态时保持输出信号Q的值。

2.如权利要求1所述的一种可容软错误的扫描链触发器，其特征在于，多路选择器(MUX)包括2个与门AND1和AND2、1个或门OR1和1个反相器INV1；与门AND1的两个输入分别接输入信号SCAN_IN和输入信号SCAN_EN，输出为或门OR1的一个输入；反相器INV1的输入接输入信号SCAN_EN，输出为与门AND2的一个输入；与门AND2的另外一个输入接输入信号D，输出为或门OR1的另外一个输入；或门OR1的输出为整个多路选择器MUX的输出信号DD。

3.如权利要求1所述的一种可容软错误的扫描链触发器，其特征在于，并行触发器模块(Multi-FF)由2个主从式触发器FF1和FF2组成；触发器FF1和触发器FF2的数据输出输入端D都连接到多路选择器MUX的输出信号DD；触发器FF1的时钟输入端C连接到输入信号CLK，数据输出端Q为整个并行触发器模块Multi-FF的输出信号O1；触发器FF2的时钟输入端C是输入信号CLK和输入信号LPn经过一个与门得到的新的信号，数据输出端Q为整个并行触发器模块Multi-FF的输出信号O2。

4.如权利要求1所述的一种可容软错误的扫描链触发器，其特征在于，软错误处理单元(C-element)由3个NMOS管、3个PMOS管和一个反相器INV2组成；其中，NMOS管N2和NMOS管N3并联，它们的源级连接到地线GND，漏极连接到NMOS管N1的源级，N2的栅极连接到并行触发器模块Multi-FF的输出信号O2，N3的栅极连接到反相器INV2的输出；NMOS管N1的栅极连接到并行触发器模块Multi-FF的输出信号O1，它的漏极连接到输出信号Q；反相器INV2的输入连接到输入信号LPn，输出连接到NMOS管N3的栅级；PMOS管P2和PMOS管P3并联，它们的源级连接到电源线VDD，漏极连接到PMOS管P1的源级，P2的栅极连接到并行触发器模块Multi-FF的输出信号O2，P3的栅极连接到输入信号LPn；PMOS管P1的栅极连接到并行触发器模块Multi-FF的输出信号O1，它的漏极连接到输出信号Q。

5.如权利要求1所述的一种可容软错误的扫描链触发器，其特征在于，保持电路(Keeper)由两个反相器INV3和INV4组成；反相器INV4的输入端连接到输出信号Q，输出端连接到反相器INV3的输入，反相器INV3的输出端连接到输出信号Q。