CN109546993A

CN109546993A - 低功耗具有抵抗双节点翻转能力的锁存器结构

Info

Publication number: CN109546993A
Application number: CN201811234097.7A
Authority: CN
Inventors: 高静; 张天野; 聂凯明; 徐江涛; 史再峰
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2018-10-23
Filing date: 2018-10-23
Publication date: 2019-03-29

Abstract

本发明公开低功耗具有抵抗双节点翻转能力的锁存器结构，包括反相器INV，传输门，存储单元以及与存储单元连接的MCE单元，与MCE单元连接的弱保持器WK；所述传输门包括五个传输门TG1‑5，所述存储单元包括12个PMOS管与12个NMOS管，所述MCE单元包括3个PMOS管与3个NMOS管；所述MCE单元与传输门TG5连接；传输门TG1‑3的输出分别与存储单元的相应节点连接，传输门TG4与Q节点连接。本发明中提出的低功耗具有抵抗双节点翻转能力的锁存器结构的加固结构与传统的加固结构相比，可以抵抗单粒子双翻转，与最新的抗单粒子双翻转锁存器结构相比，同时具有面积小功耗低的特点。

Description

低功耗具有抵抗双节点翻转能力的锁存器结构

技术领域

本发明涉及锁存器技术领域，具体涉及一种低功耗具有抵抗双节点翻转能力的锁存器结构。

背景技术

随着技术的快速发展，电路节点负载电容和电源电压变得越来越低，导致单粒子效应的发生率增加。这也表明扰乱电路节点状态所需的临界电荷量显著降低。在组合逻辑电路中，当敏感节点受到影响并且累积电荷的幅度足够时，毛刺可以改变其原始状态，从而导致软错误，即所谓的单粒子瞬态(Single Event Transient，SET)。如果SET发生在存储元件中，则会导致单粒子翻转(Single Event Upset，SEU)。目前已经提出了许多抗辐射加固的方法但只针对抵抗单粒子翻转。然而，近年来，随着器件的紧密接近和晶体管特征尺寸的进一步缩小，电荷共享使得单粒子双翻转(Single Event Double-Upset，SEDU)成为突出问题。最近，已经提出了一些有效的SEDU加固锁存器，但却加大了在面积，功率和延迟方面的成本。

发明内容

本发明的目的是针对现有技术中存在的技术缺陷，而提供一种低功耗抗单粒子双翻转同时可抗单粒子翻转的锁存器结构(简称Low-cost SEDU Tolerant，LSEDUT)。

为实现本发明的目的所采用的技术方案是：

一种低功耗具有抵抗双节点翻转能力的锁存器结构，包括15个PMOS管MP1-15，15个NMOS管MN1-15，五个传输门TG1-5，一反相器INV和一弱保持器WK；弱保持器WK接到节点M；反相器INV输入接CLK、输出接CLKB；传输门TG1上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S2；传输门TG2上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S4；传输门TG3上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S6；传输门TG4上端接CLKB，下端接CLK，输入接输入信号D，输出接输出节点Q；传输门TG5上端接CLK，下端接CLKB，输入接S7，输出接输出节点Q；PMOS管MP1的栅极接节点S6，源极接电源VDD，漏级接MP2的源级；PMOS管MP2的栅极接节点S2，源极接MP1的漏级，漏极接节点S1；PMOS管MP3栅极接节点S1，源级接电源VDD，漏级接MP4的源级；PMOS管MP4的栅极接CLK，源级接MP3的漏级，漏级接节点S2；PMOS管MP5栅极接S2，源级接电源VDD，漏级接MP6的源级；PMOS管MP6的栅极接节点S4，源级接MP5的漏级，漏级接节点S3；PMOS管MP7的栅极接节点S3，源级接电源VDD，漏级接MP8的源级；PMOS管MP8的栅极接CLK，源级接MP7的漏级，漏级接节点S4；PMOS管MP9栅极接节点S4，源级接电源VDD，漏级接MP10的源级；PMOS管MP10的栅极接节点S6，源级接MP9的漏级，漏级接节点S5；PMOS管MP11的栅极接节点S5，源级接电源VDD，漏级接MP12的源级；PMOS管MP12的栅极接CLK，源级接MP11的漏级，漏级接节点S6；PMOS管MP13的栅极接节点S1，源级接电源VDD，漏级接MP14的源级；PMOS管MP14的栅极接节点S3，源级接MP13的漏级，漏级接MP15的源级；PMOS管MP15栅极接节点S5，源级接MP14的漏级，漏级接节点S7；NMOS管MN1的栅极接接节点S2，源级接MN2的漏级，漏级接节点S1；NMOS管MN2的栅极接节点S6，源级接地，漏级接MN1的源级；NMOS管MN3的栅极接CLKB，源级接MN4的漏级，漏级接节点S2；NMOS管MN4的栅极接节点S3，源级接地，漏级接MN3的源级；NMOS管MN5的栅极接节点S4，源级接MN6的漏级，漏级接节点S3；MN6的栅极接节点S2，源级接地，漏级接MN5的源级；NMOS管MN7的栅极接CLKB，源级接MN8的漏级，漏级接节点S4；NMOS管MN8的栅极接节点S5，源级接地，漏级接MN7的源级；NMOS管MN9的栅极接节点S4，源级接MN10的漏级，漏级接节点S5；NMOS管MN10的栅极接节点S4，源级接地，漏级接MN9的源级；NMOS管MN11的栅极接CLKB，源级接MN12的漏级，漏级接节点S6；NMOS管MN12的栅极接节点S1，源级接地，漏级接MN11的源级；NMOS管MN13的栅极接节点S5，源级接MN14的漏级，漏级接节点S7；NMOS管MN14的栅极接节点S3，源级接MN15的漏级，漏级接MN13的源级；NMOS管MN15的栅极接节点S1，源级接地，漏级接MN14的源级。

本发明中提出的低功耗具有抵抗双节点翻转能力的锁存器结构的加固结构与传统的加固结构相比，可以抵抗单粒子双翻转，与最新的抗单粒子双翻转锁存器结构相比，同时具有面积小功耗低的特点。

附图说明

图1是低功耗具有抵抗双节点翻转能力的锁存器结构的结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

参见图1所示，低功耗具有抵抗双节点翻转能力的锁存器结构，包括：

有15个PMOS管分别是MP1-15，有15个NMOS管分别是MN1-15，五个传输门TG1-5，一个反相器INV和一个弱保持器WK，工作电源为VDD。本发明各个组件的连接关系如下：弱保持器WK接到节点M；反相器INV，输入接CLK，输出接CLKB，工作的电源为VDD；传输门TG1上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S2；传输门TG2上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S4；传输门TG3上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S6；传输门TG4上端接CLKB，下端接CLK，输入接输入信号D，输出接输出节点Q；传输门TG5上端接CLK，下端接CLKB，输入接S7，输出接输出节点Q；PMOS管MP1的栅极接节点S6，源极接电源VDD，漏级接MP2的源级；PMOS管MP2的栅极接节点S2，源极接MP1的漏级，漏极接节点S1；PMOS管MP3栅极接节点S1，源级接电源VDD，漏级接MP4的源级；PMOS管MP4的栅极接CLK，源级接MP3的漏级，漏级接节点S2；PMOS管MP5栅极接S2，源级接电源VDD，漏级接MP6的源级；PMOS管MP6的栅极接节点S4，源级接MP5的漏级，漏级接节点S3；PMOS管MP7的栅极接节点S3，源级接电源VDD，漏级接MP8的源级；PMOS管MP8的栅极接CLK，源级接MP7的漏级，漏级接节点S4；PMOS管MP9栅极接节点S4，源级接电源VDD，漏级接MP10的源级；PMOS管MP10的栅极接节点S6，源级接MP9的漏级，漏级接节点S5；PMOS管MP11的栅极接节点S5，源级接电源VDD，漏级接MP12的源级；PMOS管MP12的栅极接CLK，源级接MP11的漏级，漏级接节点S6；PMOS管MP13的栅极接节点S1，源级接电源VDD，漏级接MP14的源级；PMOS管MP14的栅极接节点S3，源级接MP13的漏级，漏级接MP15的源级；PMOS管MP15栅极接节点S5，源级接MP14的漏级，漏级接节点S7；NMOS管MN1的栅极接接节点S2，源级接MN2的漏级，漏级接节点S1；NMOS管MN2的栅极接节点S6，源级接地，漏级接MN1的源级；NMOS管MN3的栅极接CLKB，源级接MN4的漏级，漏级接节点S2；NMOS管MN4的栅极接节点S3，源级接地，漏级接MN3的源级；NMOS管MN5的栅极接节点S4，源级接MN6的漏级，漏级接节点S3；MN6的栅极接节点S2，源级接地，漏级接MN5的源级；NMOS管MN7的栅极接CLKB，源级接MN8的漏级，漏级接节点S4；NMOS管MN8的栅极接节点S5，源级接地，漏级接MN7的源级；NMOS管MN9的栅极接节点S4，源级接MN10的漏级，漏级接节点S5；NMOS管MN10的栅极接节点S4，源级接地，漏级接MN9的源级；NMOS管MN11的栅极接CLKB，源级接MN12的漏级，漏级接节点S6；NMOS管MN12的栅极接节点S1，源级接地，漏级接MN11的源级；NMOS管MN13的栅极接节点S5，源级接MN14的漏级，漏级接节点S7；NMOS管MN14的栅极接节点S3，源级接MN15的漏级，漏级接MN13的源级；NMOS管MN15的栅极接节点S1，源级接地，漏级接MN14的源级。

其中，MP1-12,MN1-12构成基于时钟门控(Clock Gate，CG)的存储单元，MP13-15，MN13-15构成三输入C单元(Muller C-element，MCE)。

初始考虑没有软错误的情况：

当时钟信号CLK处于高逻辑状态并且CLKB设置为其低逻辑状态时，所提出的锁存器在透明模式中工作，在此模式下，TG1-TG4打开，TG5关闭。输入信号由TG1-TG3传输到存储单元，所有晶体管都被正确偏置。

当时钟信号CLK处于高逻辑状态并且CLKB设置为其低逻辑状态时，锁存器工作在锁存模式，在此模式下，输入信号停止发送到存储单元并输出节点Q，因为TG1-TG4关闭。打开TG5并打开储存单元中基于CG的晶体管。输出节点Q由来自存储单元的数据驱动，该数据通过三输入C单元(MCE)和TG5传播。

分析可能发生的单粒子翻转的几种情况。

情况1：发生单粒子翻转(SEU)，即存储单元中单个节点受到影响：MCE阻止错误信号传输到M，且处于正确逻辑的节点会将错误节点拉回到正确状态。

情况2：存储单元内的两个节点受到影响：在情况2中，存储单元内的任何节点对受到影响，对D＝0和D＝1的操作进行了讨论。根据存储单元中的连接关系，总共有15个不同的节点对，并且所有对都可以按类别分类：(1)<S1，S2>，<S3，S4>，<S5，S6>；(2)<S2，S3>，<S4，S5>，<S6，S1>；(3)<S1，S3>，<S3，S5>，<S5，S1>；(4)<S2，S4>，<S4，S6>，<S6，S2>；(5)<S1，S4>，<S3，S6>；(6)<S2，S5>。

当D＝0时，S2，S4和S6被设置为低逻辑状态。因此晶体管MP1，MP2，MP5，MP6，MP9和MP10导通，S1，S3，S5为高。如果S1和S2受到影响，则MN12，MP2和MP5截止，并且MP3，MN1和MN6导通。由于MN5仍然关闭，S3不会通过MN5和MN6放电到地，并保持其高逻辑状态。因此，除了S1和S2之外的存储单元中的节点不受影响，然后S1和S2分别从S6和S3自恢复，因此错误信号不会到达输出Q，该分析适用于(1)中的其他节点对的情况；如果S1和S4受到影响，则MN12，MP6和MP9截止，MP3，MN5和MN10导通。由于MP3导通，导致节点S2不稳定。但由于MN9关断，并且没有通过N51和N52到地的路径导致S5保持其逻辑高的状态。如果影响节点S2的SEU不那么强，不能将不稳定节点S2拉到逻辑高的状态，则节点S4和S1分别从节点S5和S6自恢复。但是，当节点S2被拉高时，节点S2和S4将会使S3翻转，因此节点S4和S1无法自恢复。然而，如果在节点M处没有弱保持器，则三输入MCE阻止软错误，并且M将处于高阻抗状态。

一般情况下，高阻抗状态不会影响其逻辑状态。但如果周期太大以至于处于高阻抗状态的节点处的电荷被转移，则可以改变正确的逻辑状态。在这种情况下，连接到节点M的弱保持器可帮助节点M保持正确的逻辑状态，该分析适用于(2)(5)(6)中的其他节点对的情况；如果S1和S3受到影响，则MN12和MN4截止，MP3和MP7导通，这意味着S2被充电到逻辑高状态而使节点S4不稳定，因此S2和S4无法恢复。然而，软错误被三输入MCE阻止，并且没有达到输出Q，该分析适用于(3)(4)中的其他节点对的情况。

当D＝1时，分析类似于D＝0时的情况，并且当单粒子双翻转SEDU到来时，锁定仍然在输出处获得正确的数据。

情况3：存储单元内的单个节点和节点Q(或者节点M)都受到影响，存储单元的操作与SEU受影响的操作相同，输出Q恢复其正确值。

具体的，本发明所提出的锁存器，其标准电源电压为1.5V，采用110nm工艺实现，锁存器中的晶体管尺寸如下：

(a)在TG1-TG3和存储单元处，PMOS晶体管具有W/L＝800nm/120nm而NMOS晶体管具有W/L＝230nm/120nm；

(b)在三输入MCE，TG4和TG5处，PMOS晶体管具有W/L＝1.16μm/120nm，而NMOS晶体管具有W/L＝770nm/120nm；

(c)对于弱保持器，PMOS和NMOS晶体管都有W/L＝170nm/120nm。仿真证明所提出的LSEDUT锁存器具有与传统锁存器相同的功能，且在情况1-3发生时可以输出正常数据。以下表1为本发明与其它的锁存器的比较：

表1

本发明，采用上述晶体管尺寸，与现有相同工艺下的抗单粒子双翻转的结构相比，具有更小的面积和更低的功耗。

以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.低功耗具有抵抗双节点翻转能力的锁存器结构，其特征在于，包括15个PMOS管MP1-15，15个NMOS管MN1-15，五个传输门TG1-5，一反相器INV和一弱保持器WK；弱保持器WK接到节点M；反相器INV输入接CLK、输出接CLKB；传输门TG1上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S2；传输门TG2上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S4；传输门TG3上端接CLKB，下端接CLK，输入接输入信号D，输出接节点S6；传输门TG4上端接CLKB，下端接CLK，输入接输入信号D，输出接输出节点Q；传输门TG5上端接CLK，下端接CLKB，输入接节点S7，输出接输出节点Q；PMOS管MP1的栅极接节点S6，源极接电源VDD，漏级接MP2的源级；PMOS管MP2的栅极接节点S2，源极接MP1的漏级，漏极接节点S1；PMOS管MP3栅极接节点S1，源级接电源VDD，漏级接MP4的源级；PMOS管MP4的栅极接CLK，源级接MP3的漏级，漏级接节点S2；PMOS管MP5栅极接S2，源级接电源VDD，漏级接MP6的源级；PMOS管MP6的栅极接节点S4，源级接MP5的漏级，漏级接节点S3；PMOS管MP7的栅极接节点S3，源级接电源VDD，漏级接MP8的源级；PMOS管MP8的栅极接CLK，源级接MP7的漏级，漏级接节点S4；PMOS管MP9栅极接节点S4，源级接电源VDD，漏级接MP10的源级；PMOS管MP10的栅极接节点S6，源级接MP9的漏级，漏级接节点S5；PMOS管MP11的栅极接节点S5，源级接电源VDD，漏级接MP12的源级；PMOS管MP12的栅极接CLK，源级接MP11的漏级，漏级接节点S6；PMOS管MP13的栅极接节点S1，源级接电源VDD，漏级接MP14的源级；PMOS管MP14的栅极接节点S3，源级接MP13的漏级，漏级接MP15的源级；PMOS管MP15栅极接节点S5，源级接MP14的漏级，漏级接节点S7；NMOS管MN1的栅极接接节点S2，源级接MN2的漏级，漏级接节点S1；NMOS管MN2的栅极接节点S6，源级接地，漏级接MN1的源级；NMOS管MN3的栅极接CLKB，源级接MN4的漏级，漏级接节点S2；NMOS管MN4的栅极接节点S3，源级接地，漏级接MN3的源级；NMOS管MN5的栅极接节点S4，源级接MN6的漏级，漏级接节点S3；MN6的栅极接节点S2，源级接地，漏级接MN5的源级；NMOS管MN7的栅极接CLKB，源级接MN8的漏级，漏级接节点S4；NMOS管MN8的栅极接节点S5，源级接地，漏级接MN7的源级；NMOS管MN9的栅极接节点S4，源级接MN10的漏级，漏级接节点S5；NMOS管MN10的栅极接节点S4，源级接地，漏级接MN9的源级；NMOS管MN11的栅极接CLKB，源级接MN12的漏级，漏级接节点S6；NMOS管MN12的栅极接节点S1，源级接地，漏级接MN11的源级；NMOS管MN13的栅极接节点S5，源级接MN14的漏级，漏级接节点S7；NMOS管MN14的栅极接节点S3，源级接MN15的漏级，漏级接MN13的源级；NMOS管MN15的栅极接节点S1，源级接地，漏级接MN14的源级。