JP6974437B2

JP6974437B2 - 投票回路および自己修正ラッチ

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Inventors: チィエム．グェン，; ロバートアイ．フー，
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Description

本開示は、概して三重モジュール式冗長（ＴＭＲ）回路内で使用される投票回路に関する。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のようなプログラム可能集積回路（ＩＣ）は、様々なデジタル論理演算を実施することが可能なユーザ設定可能ＩＣである。ＦＰＧＡは、行および列に構成される設定可能論理ブロック（ＣＬＢ）のようなプログラム可能論理回路、ＣＬＢを取り囲む入出力ブロック、および、ＣＬＢの行と列との間に延びるプログラム可能相互接続線を含む。ＣＬＢ、ＩＯＢ、および相互接続線は、プログラム可能ＩＣの設定メモリセル内に記憶されている設定データに従って特定の設計を実装するように設定される。

プログラム可能ＩＣの多用途性は、物理的交換よりも遠隔再設定が好ましい、高い可用性、高い信頼性、または機能的安全性を必要とするもののような用途において有利である。しかしながら、デバイス幾何形状の縮小により、大気放射が、シングルイベントアップセット（ＳＥＵ）として知られる、双安定回路におけるエラーを引き起こす可能性がある。単一重イオンがシリコン基板に衝突すると、イオンは自由電子正孔対が生じることによってエネルギーを失い、結果として、局部領域内に密なイオン化トラックがもたらされ、回路を乱す可能性がある電流パルスが生成される。ＳＥＵは、α粒子によって引き起こされる可能性もある。α粒子は、中性子がシリコン基板に衝突するときに生成される。α粒子は、基板を通じて移動し、限定されたシリコン体積内で電荷クラスタを生成する。α粒子は、高エネルギー中性子、または、動作環境との熱平衡に至るための十分な運動エネルギーを失った中性子から生成される可能性がある。α粒子はまた、少量の放射能汚染を含有する半導体パッケージの減衰を通じて生成される可能性もある。

プログラム可能ＩＣにおいて、ＳＥＵは、プログラム可能論理回路を設定するために使用される設定メモリセルのものであり得る。ＳＥＵは、付加的にまたは代替的に、プログラム可能論理回路によって実装されるユーザ回路設計内に含まれる双安定回路（フリップフロップまたはラッチ）の値を変化させることによってエラーを誘起する場合がある。ＳＥＵによって設定メモリ内で誘起されるエラーは、「設定アップセット（ｃｏｎｆｉｇｕｒａｔｉｏｎｕｐｓｅｔ）」と称される場合があり、ユーザ回路設計の双安定回路内で誘起されるエラーは、論理アップセットと称される場合がある。

ＳＥＵによって誘起される設定および論理アップセットは、回路の３つの冗長なインスタンスを投票回路とともに実装して、冗長なインスタンスのうちの１つにおいて論理または設定アップセットが発生するときに正確な値が出力されることを保証することによって、軽減することができる。回路の３つの冗長なインスタンスを有する回路および投票回路は、「三重モジュール式冗長」（ＴＭＲ）を実装すると言われる。

開示される投票回路は、出力ノードおよび正供給電圧に接続されているプルアップ回路と、出力ノードおよび接地に接続されているプルダウン回路とを含む。出力ノードは、第１の双安定回路の真出力を受信するように結合されている。プルアップ回路は、第２の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態にあることに応答して、出力ノードを正供給電圧にプルするように設定および構成されており、プルダウン回路は、第２の双安定回路および第３の双安定回路からの相補的出力信号が、第１の状態とは反対である第２の状態にあることに応答して、出力ノードを接地にプルするように設定および構成されている。

任意選択で、投票回路は、第１の双安定回路の真出力と出力ノードとの間に接続されている送信ゲートをさらに含んでもよい。

任意選択で、投票回路は、送信ゲートの制御ゲートに結合されており、第１の双安定回路の真出力から出力ノードを接続および接続解除するように設定および構成されている制御回路をさらに含んでもよい。

任意選択で、プルアップ回路は、第１のタイプのトランジスタを含んでもよく、プルダウン回路は、第１のタイプとは異なる第２のタイプのトランジスタを含んでもよい。

任意選択で、第１のタイプはＰＭＯＳであってもよく、第２のタイプはＮＭＯＳであってもよい。

任意選択で、第１の双安定回路、第２の双安定回路、および第３の双安定回路は、プログラム可能ＩＣの設定メモリセルであってもよい。

開示される回路構成は、第１の投票回路、第２の投票回路、および第３の投票回路を含む。第１の投票回路は、第１の出力ノードおよび正供給電圧に接続されているプルアップ回路と、第１の出力ノードおよび接地に接続されているプルダウン回路とを含む。プルアップ回路は、第２の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態にあることに応答して、第１の出力ノードを正供給電圧にプルするように設定および構成されている。プルダウン回路は、第２の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態とは反対である第２の状態にあることに応答して、第１の出力ノードを接地にプルするように設定および構成されている。第２の投票回路は、第２の出力ノードおよび正供給電圧に接続されているプルアップ回路と、第２の出力ノードおよび接地に接続されているプルダウン回路とを含む。第２の投票回路のプルアップ回路は、第１の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態にあることに応答して、第２の出力ノードを正供給電圧にプルするように設定および構成されている。第２の投票回路のプルダウン回路は、第１の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態とは反対である第２の状態にあることに応答して、第２の出力ノードを接地にプルするように設定および構成されている。第３の投票回路は、第３の出力ノードおよび正供給電圧に接続されているプルアップ回路と、第３の出力ノードおよび接地に接続されているプルダウン回路とを含む。第３の投票回路のプルアップ回路は、第１の双安定回路および第２の双安定回路からの相補的出力信号が第１の状態にあることに応答して、第３の出力ノードを正供給電圧にプルするように設定および構成されている。第３の投票回路のプルダウン回路は、第１の双安定回路および第２の双安定回路からの相補的出力信号が第１の状態とは反対である第２の状態にあることに応答して、第３出力ノードを接地にプルするように設定および構成されている。第１の出力ノード、第２の出力ノード、および第３の出力ノードはともに結合されている。

任意選択で、回路構成は、第１の双安定回路の真出力と第１の出力ノードとの間に接続されている第１の送信ゲートと、第２の双安定回路の真出力と第２の出力ノードとの間に接続されている第２の送信ゲートと、第３の双安定回路の真出力と第３の出力ノードとの間に接続されている第３の送信ゲートとをさらに含んでもよい。

任意選択で、回路構成は、第１の送信ゲート、第２の送信ゲート、および第３の送信ゲートの制御ゲートに結合されており、それぞれ第１の双安定回路、第２の双安定回路、および第３の双安定回路の真出力から第１の出力ノード、第２の出力ノード、および第３の出力ノードを接続および接続解除するように設定および構成されている制御回路をさらに含んでもよい。

任意選択で、第１の投票回路のプルアップ回路、第２の投票回路のプルアップ回路、および第３の投票回路のプルアップ回路は、第１のタイプのトランジスタを含んでもよく、第１の投票回路のプルダウン回路、第２の投票回路のプルダウン回路、および第３の投票回路のプルダウン回路は、第１のタイプとは異なる第２のタイプのトランジスタを含んでもよい。

開示される回路構成は、第１の双安定回路、第２の双安定回路、第３の双安定回路、第１のタイプの第１のトランジスタおよび第２のトランジスタ、ならびに、第２のタイプの第３のトランジスタおよび第４のトランジスタを含む。第１のトランジスタは第２のトランジスタに直列接続されており、第１のトランジスタは正供給電圧に直列結合されている。第３のトランジスタは第４のトランジスタに直列接続されており、第２のトランジスタは第３のトランジスタに出力ノードで直列接続されており、第４のトランジスタは接地に直列結合されている。出力ノードは、第１の双安定回路の真出力を受信するように結合されている。第１のトランジスタおよび第３のトランジスタのゲートは、第２の双安定回路の相補的出力を受信するように結合されており、第２のトランジスタおよび第４のトランジスタのゲートは、第３の双安定回路の相補的出力を受信するように結合されている。出力信号線が、出力ノードに接続されており、出力信号線上の信号の状態が、第１の双安定回路、第２の双安定回路、および第３の双安定回路の真出力の大多数の状態である。

任意選択で、回路構成は、第１の双安定回路の真出力と出力ノードとの間に接続されている送信ゲートをさらに含んでもよい。

任意選択で、回路構成は、送信ゲートの制御ゲートに結合されており、第１の双安定回路の真出力から出力ノードを接続および接続解除するように設定および構成されている制御回路をさらに含んでもよい。

任意選択で、第１の双安定回路、第２の双安定回路、および第３の双安定回路は、ラッチであってもよい。

任意選択で、第１の双安定回路、第２の双安定回路、および第３の双安定回路は、プログラム可能ＩＣの設定メモリセルである。

他の特徴が、以下の詳細な説明および添付の特許請求の範囲の考察から認識される。

以下の詳細な説明を検討し、図面を参照すると、回路要素の様々な態様および特徴が明らかになろう。

投票回路が３つの双安定回路に接続されている回路構成を示す図である。３つのラッチのうちのいずれかが自己修正され得る回路構成の回路図である。ラッチのうちの１つだけが自己修正している、ラッチに対する書き込みにおける競合を防止するための制御を提供する回路構成の回路図である。３つすべてのラッチが投票回路によって自己修正しており、ラッチへの異なる値の書き込みにおける競合を防止するための制御が提供される回路構成の回路図である。開示される回路およびプロセスを実装することができるプログラム可能集積回路（ＩＣ）を示す図である。

以下の説明において、本明細書において提示される特定の例を説明するために、多数の具体的な詳細が記載される。しかしながら、下記に与えられるすべての特定の詳細を用いずに、１つまたは複数の他の例および／またはこれらの例の変形形態を実践することができることが、当業者には明らかであるはずである。他の事例において、本明細書における例の説明を不明瞭にしないように、既知の特徴は詳細には説明されていない。図解を容易にするために、同じ要素または同じ要素の追加のインスタンスを参照するために、同じ参照符号が異なる図において使用されている場合がある。

ＴＭＲの投票回路は一般的に、以下のブール式に従って実装される。
（Ｑ１ＡＮＤＱ２）ＯＲ（Ｑ１ＡＮＤＱ３）ＯＲ（Ｑ２ＡＮＤＱ３）

式中、Ｑ１は第１の双安定回路の真出力であり、Ｑ２は第２の双安定回路の真出力であり、Ｑ３は第３の双安定回路の真出力である。実装される回路は、典型的には、合計４つのゲート（３つの２入力ＡＮＤゲートおよび１つの３入力ＯＲゲート）を消費する。４つのゲートは、１８個のトランジスタ上で実装することができる。

以下の説明に記載されているように、投票回路は、以前の手法に見られる１８個のトランジスタの代わりに、４つのトランジスタを用いて実装することができる。加えて、投票回路は、投票されるべき信号を提供する１つのまたは３つすべてのラッチを自己修正するように実装することができる。回路設計は、投票回路の数千のインスタンスを有し得る。したがって、開示される投票回路を使用することによって、トランジスタ数の相当の節約を実現することができる。

開示される投票回路は、プルアップ回路およびプルダウン回路を含む。プルアップ回路は、出力ノードおよび正供給電圧に接続されており、プルダウン回路は、出力ノードおよび接地に接続されている。出力ノードはまた、第１の双安定回路の真出力を受信するように結合されている。第２の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態にあることに応答して、プルアップ回路は、出力ノードを正供給電圧にプルする。第２の双安定回路および第３の双安定回路からの相補的出力信号が第１の状態とは反対の第２の状態にあることに応答して、プルダウン回路は、出力ノードを接地にプルする。双安定回路がラッチである実装態様において、出力ノードに結合されている出力を有するラッチにエラーがある場合、ラッチはプルアップ回路およびプルダウン回路内の適切なサイズのトランジスタを用いて自己修正することができる。他の開示される実装態様は、３つすべてのラッチの自己修正を提供する。

図１は、投票回路１０２が３つの双安定回路１０４、１０６、および１０８に接続されている回路構成１００を示す。投票回路は、プルアップ回路１１０およびプルダウン回路１１２を含む。プルアップ回路は、直列接続されているＰＭＯＳトランジスタ１１４および１１６を含む。プルダウン回路は、直列接続されているＮＭＯＳトランジスタ１１８および１２０を含む。プルアップ回路は正供給電圧１２２に接続されており、プルダウン回路は接地１２４に接続されている。双安定回路１０４の真出力（Ｑ１）は出力ノード１２６に結合されており、プルアップ回路１１０のＰＭＯＳトランジスタ１１４および１１６のゲート、ならびに、ＮＭＯＳトランジスタ１１８および１２０のゲートは、双安定回路１０６および１０８の相補的出力Ｑ２＿ＢおよびＱ３＿Ｂを受信するように結合されている。第２の双安定回路および第３の双安定回路からの相補的出力信号Ｑ２＿ＢおよびＱ３＿Ｂが論理０であることに応答して、プルアップ回路は、出力ノード１２６を正供給電圧にプルする。相補的出力信号Ｑ２＿ＢおよびＱ３＿Ｂが論理１であることに応答して、プルダウン回路は、出力ノードを接地にプルする。

投票回路としての動作において、Ｑ１、Ｑ２、およびＱ３がすべて論理１である場合、出力ノード１２６はＱ１によって論理１に駆動され、また、正供給電圧にプルアップされる。Ｑ１、Ｑ２、およびＱ３がすべて論理０である場合、出力ノードはＱ１によって論理０に駆動され、また、接地にプルダウンされる。双安定回路１０４に誤りがあり、双安定回路１０６および１０８に誤りがない場合、出力ノードは、プルアップ回路１１０またはプルダウン回路１１２のいずれかによって、正確な状態にプルされる。Ｑ２またはＱ３のいずれかを駆動する双安定回路は誤った状態に反転される場合、プルアップ経路とプルダウン経路の両方がオフになり、出力ノードはＱ１によって駆動される（Ｑ１はＱ２またはＱ３のうちの誤りのない方に一致する）。

投票回路１０２は、双安定回路１０４、１０６、および１０８としてのラッチまたはフリップフロップのいずれかとともに使用することができる。双安定回路がラッチである実装態様において、投票回路は、ラッチに誤りがある場合に、出力ノードに接続されているラッチを自己修正することができる。自己修正は、プルアップ回路およびプルダウン回路内のトランジスタ１１４、１１６、１１８、および１２０を適切なサイズにすることによって実装することができる。より大きいトランジスタは、より小さいトランジスタよりも大きいプルを提供する。

双安定回路がフリップフロップである実装態様において、出力ノードはフリップフロップのスレーブ段の真出力Ｑに接続することができる。投票回路は、フリップフロップを自己修正しない。

等価な投票回路が、投票回路１０２の論理を逆転することによって実現することができることを、当業者は認識しよう。すなわち、出力ノード１２６は、双安定回路１０４の相補的出力Ｑ１＿Ｂに接続することができ、トランジスタ１１４、１１６、１１８および１２０のゲートは、双安定回路１０６および１０８の真出力Ｑ２およびＱ３に接続することができる。

投票回路は、４つ以上の双安定回路に適応するように拡張することができる。しかしながら、開示されるＴＭＲ投票回路は、ＳＢＥに対処し、より大きい回路に伴うマルチビットエラーを解決するコストは、利益よりも大きい場合がある。

図２は、３つのラッチのうちのいずれかが自己修正され得る回路構成の回路図である。３つのラッチ２０１、２０３、および２０５のうちのいずれかが乱されるのに応答して、投票回路２０２、２０４、および２０６のうちの１つが、乱されたラッチを修正する。

第１の投票回路２０２の出力ノード２０８はラッチ２０１から真出力Ｑ１を受信するように結合されており、ＰＭＯＳトランジスタ２１０および２１２のならびにＮＭＯＳトランジスタ２１４および２１６のゲートは、ラッチ２０３および２０５の相補的出力Ｑ２＿ＢおよびＱ３＿Ｂを受信するように結合されている。第２の投票回路２０４の出力ノード２１８はラッチ２０３から真出力Ｑ２を受信するように結合されており、ＰＭＯＳトランジスタ２２０および２２２ならびにＮＭＯＳトランジスタ２２４および２２６のゲートは、ラッチ２０１および２０５の相補的出力Ｑ１＿ＢおよびＱ３＿Ｂを受信するように結合されている。第３の投票回路２０６の出力ノード２２８はラッチ２０５から真出力Ｑ３を受信するように結合されており、ＰＭＯＳトランジスタ２３０および２３２ならびにＮＭＯＳトランジスタ２３４および２３６のゲートは、ラッチ２０１および２０３の相補的出力Ｑ１＿ＢおよびＱ２＿Ｂを受信するように結合されている。出力ノードは出力信号線に接続されている。

図３は、ラッチのうちの１つだけが自己修正している、ラッチに対する書き込みにおける競合を防止するための制御を提供する回路構成の回路図を図示する。ラッチとして実装されるときに双安定回路間の競合を防止するために、ラッチは同時に書き込まれる。しかしながら、検証または暗号化のような目的のために、ラッチに異なる値を書き込むことが望ましい場合がある。

送信ゲート３０２は、投票回路によるラッチ２０１の自己修正を制御するために、ラッチ２０１の真出力Ｑ１と、投票回路１０２の出力ノード１２６との間に接続される。送信ゲート３０２の制御ゲートは、制御回路３０４に結合され、制御回路は、相補的信号ｇｈｉｇｈおよびｇｈｉｇｈ＿Ｂを生成する。制御回路３０４は、同じＩＣダイ、または、投票回路１０２が実装されている外部ＩＣダイ上にある状態機械またはマイクロコントローラ回路であってもよい。ｇｈｉｇｈが論理１であり、ｇｈｉｇｈ＿Ｂが論理０である場合、ラッチ２０１、２０３、および２０５は、異なる値を用いて設定され得る。

図４は、３つすべてのラッチ２０１、２０３、および２０５が投票回路２０２、２０４、および２０６によって自己修正しており、ラッチへの異なる値の書き込みにおける競合を防止するための制御が提供される回路構成の回路図を図示する。

送信ゲート３０２は、ラッチ２０１の真出力と出力ノード２０８との間に接続されており、送信ゲート４０２は、ラッチ２０３の真出力と出力ノード２１８との間に接続されており、送信ゲート４０４は、ラッチ２０６の真出力と出力ノード２２８との間に接続されている。

送信ゲート３０２、送信ゲート４０２、および送信ゲート４０４の制御ゲートは、制御回路３０４の相補的信号に結合されている。ｇｈｉｇｈが論理１であり、ｇｈｉｇｈ＿Ｂが論理０である場合、ラッチ２０１、２０３、および２０５は、異なる値を用いて設定され得る。例えば、ラッチおよび投票回路を有するデバイスが設定モードにあるとき、ｇｈｉｇｈによって制御される送信ゲートはオフであり、ラッチの出力の間に相互作用はなく、ラッチの異なる値または異なる時点における同じ値の書き込みが許可される。ラッチおよび投票回路を有するデバイスがＴＭＲ回路を用いて動作しているとき、ｇｈｉｇｈによって制御される送信ゲートはオンであり、ラッチは同じ値を有することを強いられる。ラッチのうちのいずれかが乱されて、他の２つのラッチとは異なる状態にある場合、乱されたラッチは、他の２つのラッチによって制御されるプルアップまたはプルダウンによって適当な状態に修正される。

図５は、開示される回路およびプロセスを実装することができるプログラム可能集積回路（ＩＣ）５００を図示する。プログラム可能ＩＣはまた、他のプログラム可能リソースとともにフィールドプログラマブルゲートアレイ論理（ＦＰＧＡ）を含むシステムオンチップ（ＳＯＣ）と称される場合もある。ＦＰＧＡ論理は、いくつかの異なるタイプのプログラム可能論理ブロックをアレイ内に含むことができる。例えば、図５は、マルチギガビットトタンシーバ（ＭＧＴ）５０１、設定可能論理ブロック（ＣＬＢ）５０２、ランダムアクセスメモリブロック（ＢＲＡＭ）５０３、入出力ブロック（ＩＯＢ）５０４、設定およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）５０５、デジタル信号処理ブロック（ＤＳＰ）５０６、例えばクロックポートなどの特殊入出力ブロック（Ｉ／Ｏ）５０７および、デジタルクロックマネージャ、アナログ−デジタルコンバータ、システム監視論理などのような他のプログラム可能論理５０８を含む多数の異なるプログラム可能タイルを含むプログラム可能ＩＣ５００を示す。ＦＰＧＡ論理を有する一部のプログラム可能ＩＣはまた、専用プロセッサブロック（ＰＲＯＣ）５１０ならびに内部および外部再設定ポート（図示せず）をも含む。

一部のＦＰＧＡ論理において、各プログラム可能タイルは、各隣接するタイル内の対応する相互接続要素へのおよび当該要素からの標準化接続を有するプログラム可能相互接続要素（ＩＮＴ）５１１を含む。それゆえ、プログラム可能相互接続要素はまとまって、示されているＦＰＧＡ論理のプログラム可能相互接続構造を実装する。プログラム可能相互接続要素ＩＮＴ５１１はまた、（図５に示す）の上部に含まれる例によって図示されるように、同じタイル内のプログラム可能論理要素へのおよび当該要素からの接続をも含む。

例えば、ＣＬＢ５０２は、ユーザ論理を実装するようにプログラムすることができる設定可能論理要素ＣＬＥ５１２、加えて、単一のプログラム可能相互接続要素ＩＮＴ５１１を含むことができる。ＢＲＡＭ５０３は、１つまたは複数のプログラム可能相互接続要素に加えて、ＢＲＡＭ論理要素（ＢＲＬ）５１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。描写されている実施形態において、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば４つ）を使用することもできる。ＤＳＰタイル５０６は、妥当な数のプログラム可能相互接続要素に加えて、ＤＳＰ論理要素（ＤＳＰＬ）５１４を含むことができる。ＩＯＢ５０４は、例えば、プログラム可能相互接続要素ＩＮＴ５１１の１つのインスタンスに加えて、入出力論理要素（ＩＯＬ）５１５の２つのインスタンスを含むことができる。当業者には明白になるように、例えば、Ｉ／Ｏ論理要素５１５に接続されている実際のＩ／Ｏボンドパッドは、様々な示されている論理ブロックの上に層状に重ねられた金属を使用して製造され、典型的には、入出力論理要素５１５の領域にとどめられない。プログラム可能ＩＣの設定メモリセル（図示せず）の状態は、ＣＬＥ５１２によって実装される論理、ＩＮＴ５１１の相互接続、およびＩＯＬ５１５の設定を指定する。

描写されている実施形態において、ダイの中央付近の柱状領域（図５において網掛けで示されている）は、設定、クロック、および他の制御論理に使用される。この柱から延びる水平領域５０９は、クロックおよび設定信号をプログラム可能ＩＣの幅にわたって分配するために使用される。「柱状」および「水平」領域に対する参照は、図面を縦方向に見ることに対するものであることに留意されたい。

図５に示すアーキテクチャを利用する一部のプログラム可能ＩＣは、プログラム可能ＩＣの大部分を編成する規則的な柱状構造を混乱させる追加の論理ブロックを含む。追加の論理ブロックは、プログラム可能ブロックおよび／または専用論理であり得る。例えば、図５に図示するプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがる。

図５は、例示的なプログラム可能ＩＣアーキテクチャのみを示すように意図されていることに留意されたい。列内の論理ブロックの数、列の相対幅、列の数および順序、列に含まれる論理ブロックのタイプ、および図５の上部に含まれる相互接続／論理実装態様は、純粋に例示である。例えば、実際のプログラム可能ＩＣにおいて、典型的には、ＣＬＢがあるところにはどこでも、ＣＬＢの２つ以上の隣接する列が含まれて、ユーザ論理の効率的な実装を容易にする。

態様および特徴は一部の事例において個々の図において記載されている場合があるが、たとえ組み合わせが明示的に図示されておらず、組み合わせとして明示的に記載されていない場合であっても、１つの図からの特徴を別の図の特徴と組み合わせることができることが認識されよう。

開示される回路は、ＴＭＲ用途の多種多様なシステムに適用可能であると考えられる。本明細書の考察から、他の態様および特徴が当業者には明らかであろう。本明細書および図面は例としてのみ考慮されることが意図されており、本発明の真の範囲は、添付の特許請求の範囲によって指示される。

Claims

回路構成であって、
第１のラッチと、
第２のラッチと、
第３のラッチと、
第１の投票回路であり、
第１の出力ノードおよび正供給電圧に接続されているプルアップ回路と、
前記第１の出力ノードおよび接地に接続されているプルダウン回路と
を備え、
前記プルアップ回路は、前記第２のラッチおよび前記第３のラッチからの相補的出力信号が第１の状態にあることに応答して、前記第１の出力ノードを前記正供給電圧にプルするように設定および構成されており、
前記プルダウン回路は、前記第２のラッチおよび前記第３のラッチからの相補的出力信号が前記第１の状態とは反対である第２の状態にあることに応答して、前記第１の出力ノードを接地にプルするように設定および構成されている、第１の投票回路と、
前記第１のラッチの真出力と前記第１の出力ノードとの間に接続されている第１の送信ゲートと、
第２の投票回路であり、
第２の出力ノードおよび前記正供給電圧に接続されているプルアップ回路と、
前記第２の出力ノードおよび接地に接続されているプルダウン回路と
を備え、
前記プルアップ回路は、前記第１のラッチおよび前記第３のラッチからの相補的出力信号が第１の状態にあることに応答して、前記第２の出力ノードを前記正供給電圧にプルするように設定および構成されており、
前記プルダウン回路は、前記第１のラッチおよび前記第３のラッチからの相補的出力信号が前記第１の状態とは反対である第２の状態にあることに応答して、前記第２の出力ノードを接地にプルするように設定および構成されている、第２の投票回路と、
前記第２のラッチの真出力と前記第２の出力ノードとの間に接続されている第２の送信ゲートと、
第３の投票回路であり、
第３の出力ノードおよび前記正供給電圧に接続されているプルアップ回路と、
前記第３の出力ノードおよび接地に接続されているプルダウン回路と
を備え、
前記プルアップ回路は、前記第１のラッチおよび前記第２のラッチからの相補的出力信号が第１の状態にあることに応答して、前記第３の出力ノードを前記正供給電圧にプルするように設定および構成されており、
前記プルダウン回路は、前記第１のラッチおよび前記第２のラッチからの相補的出力信号が前記第１の状態とは反対である第２の状態にあることに応答して、前記第３の出力ノードを接地にプルするように設定および構成されている、第３の投票回路と、
前記第３のラッチの真出力と前記第３の出力ノードとの間に接続されている第３の送信ゲートと、
前記第１の送信ゲート、前記第２の送信ゲート、および前記第３の送信ゲートの制御ゲートに結合されており、それぞれ前記第１のラッチ、前記第２のラッチ、および前記第３のラッチの前記真出力から前記第１の出力ノード、前記第２の出力ノード、および前記第３の出力ノードを接続および接続解除するように設定および構成されている制御回路と
を備え、
前記第１の出力ノード、前記第２の出力ノード、および前記第３の出力ノードはともに結合されている、回路構成。
前記第１の投票回路の前記プルアップ回路、前記第２の投票回路の前記プルアップ回路、および前記第３の投票回路の前記プルアップ回路は、ＰＭＯＳトランジスタを含み、前記第１の投票回路の前記プルダウン回路、前記第２の投票回路の前記プルダウン回路、および前記第３の投票回路の前記プルダウン回路は、ＮＭＯＳトランジスタを含む、請求項１に記載の回路構成。
回路構成であって、
第１のラッチと、
第２のラッチと、
第３のラッチと、
第１のタイプの第２のトランジスタに直列接続されている前記第１のタイプの第１のトランジスタであり、前記第１のトランジスタは正供給電圧に直列結合されている、第１のトランジスタと、
第２のタイプの第４のトランジスタに直列接続されている前記第２のタイプの第３のトランジスタであり、前記第２のトランジスタは出力ノードにおいて前記第３のトランジスタに直列接続されており、前記第４のトランジスタは接地に直列結合されている、第３のトランジスタと、
前記第１のラッチの真出力と前記出力ノードとの間に接続されている送信ゲートと、
前記出力ノードに接続されている出力信号線であり、前記出力信号線上の信号の状態が、前記第１のラッチ、前記第２のラッチ、および前記第３のラッチの真出力の大多数の状態である、出力信号線と、
前記送信ゲートの制御ゲートに結合されており、前記第１のラッチの前記真出力から前記出力ノードを接続および接続解除するように設定および構成されている制御回路と
を備え、
前記出力ノードは、前記第１のラッチの真出力を受信するように結合されており、
前記第１のトランジスタおよび前記第３のトランジスタのゲートは、前記第２のラッチの相補的出力を受信するように結合されており、
前記第２のトランジスタおよび前記第４のトランジスタのゲートは、前記第３のラッチの相補的出力を受信するように結合されている、回路構成。
前記第１のタイプはＰＭＯＳであり、前記第２のタイプはＮＭＯＳである、請求項３に記載の回路構成。